CN110010058B - 阵列基板及显示面板 - Google Patents

Abstract

本发明实施例提供一种阵列基板及显示面板，涉及显示技术领域，可以提高像素电路中存储电容的充放电效率。阵列基板包括多个亚像素，每个亚像素包括像素电路，像素电路包括驱动子电路、写入子电路以及发光器件；驱动子电路用于驱动发光器件发光；驱动子电路包括存储电容和驱动晶体管；存储电容的第一端与驱动晶体管的栅极电连接；写入子电路与数据电压端、扫描信号线电连接，并通过第一连接线与存储电容的第一端电连接，写入子电路用于在扫描信号线的控制下，将数据电压端的信号写入到存储电容的第一端；阵列基板还包括第一辅助线，第一辅助线与第一连接线沿阵列基板的厚度方向层叠设置且电连接。

Description

阵列基板及显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板及显示面板。

背景技术

目前，电致发光显示装置由于具有自发光、响应速度快、亮度高、全视角、可柔性显示等一系列优点，因而成为目前极具竞争力和发展前景的显示装置。

其中，电致发光显示装置中每个亚像素的像素电路都包括存储电容，存储电容的充放电效率影响着显示装置的显示效果，存储电容的充放电效率越高，显示装置的显示效果越好。

发明内容

本发明的实施例提供一种阵列基板及显示面板，可以提高像素电路中存储电容的充放电效率。

为达到上述目的，本发明的实施例采用如下技术方案：

一方面，提供一种阵列基板，包括多个亚像素，每个所述亚像素包括像素电路，所述像素电路包括驱动子电路、写入子电路以及发光器件；所述驱动子电路用于驱动所述发光器件发光；所述驱动子电路包括存储电容和驱动晶体管；所述存储电容的第一端与所述驱动晶体管的栅极电连接；所述写入子电路与数据电压端、扫描信号线电连接，并通过第一连接线与所述存储电容的第一端电连接，所述写入子电路用于在所述扫描信号线的控制下，将所述数据电压端的信号写入到所述存储电容的第一端；所述阵列基板还包括第一辅助线，所述第一辅助线与所述第一连接线沿所述阵列基板的厚度方向层叠设置且电连接。

在一些实施例中，所述写入子电路包括第一晶体管，所述第一晶体管的栅极与所述扫描信号线电连接，第一极与所述数据电压端电连接，第二极通过所述第一连接线与所述存储电容的第一端电连接。

在一些实施例中，所述写入子电路包括第一晶体管和第二晶体管；所述第一晶体管的栅极与所述扫描信号线电连接，第一极与所述数据电压端电连接，第二极与所述驱动晶体管的第一极电连接；所述第二晶体管的栅极与所述扫描信号线电连接，第一极与所述驱动晶体管的第二极电连接，第二极通过所述第一连接线与所述存储电容的第一端电连接。

在一些实施例中，所述第一晶体管的第二极通过第二连接线与所述驱动晶体管的第一极电连接；所述阵列基板还包括第二辅助线，所述第二辅助线与所述第二连接线沿所述阵列基板的厚度方向层叠设置且电连接；和/或，所述第二晶体管的第一极通过第三连接线与所述驱动晶体管的第二极电连接；所述阵列基板还包括第三辅助线，所述第三辅助线与所述第三连接线沿所述阵列基板的厚度方向层叠设置且电连接。

在一些实施例中，所述像素电路还包括第一重置子电路；所述第一重置子电路通过第四连接线与所述第一连接线电连接，通过第五连接线与初始电压端电连接，所述第一重置子电路还与复位信号线电连接；所述第一重置子电路用于在所述复位信号线的控制下，将所述初始电压端的初始电压写入到所述存储电容的第一端；所述阵列基板还包括第四辅助线，所述第四辅助线与所述第四连接线沿所述阵列基板的厚度方向层叠设置且电连接；和/或，所述阵列基板还包括第五辅助线，所述第五辅助线与所述第五连接线沿所述阵列基板的厚度方向层叠设置且电连接。

在一些实施例中，所述第一重置子电路包括第三晶体管；所述第三晶体管的栅极与所述复位信号线电连接，第一极通过所述第五连接线与所述初始电压端电连接，第二极通过所述第四连接线与所述第一连接线电连接。

在一些实施例中，所述像素电路还包括发光控制子电路和第二重置子电路；所述发光控制子电路与发光控制线、第一电压端、所述驱动晶体管以及所述发光器件的阳极电连接，用于在所述发光控制线的控制下，将所述第一电压端与所述驱动晶体管的第一极连通，且将所述驱动晶体管的第二极与所述发光器件的阳极连通；所述第二重置子电路与所述复位信号线、所述初始电压端电连接，用于在所述复位信号线的控制下，将所述初始电压端的初始电压写入到所述发光器件的阳极。

在一些实施例中，所述扫描信号线与所述复位信号线同层同材料，所述扫描信号线与所述发光控制线位于不同层；所述存储电容的第一端与所述扫描信号线同层同材料，第二端与所述发光控制线同层同材料；或者，所述存储电容的第一端与所述发光控制线同层同材料，第二端与所述扫描信号线同层同材料。

在一些实施例中，所述第一辅助线、所述第二辅助线、所述第三辅助线、所述第四辅助线以及所述第五辅助线中的至少一条与所述扫描信号线或所述发光控制线同层同材料。

在一些实施例中，所述驱动晶体管包括有源层；所述第一连接线包括相互电连接的第一子连接线和第二子连接线，所述第一子连接与所述写入子电路电连接，所述第二子连接线与所述存储电容的第一端电连接；其中，所述有源层与所述第一子连接线同层设置，所述有源层的主体材料和所述第一子连接线的主体材料相同，且所述第一子连接线掺杂的离子浓度大于所述有源层掺杂的离子浓度。

在一些实施例中，在所述阵列基板包括第二连接线和第三连接线的情况下，所述第二连接线和/或所述第三连接线与所述第一子连接线同层同材料。

在一些实施例中，在所述阵列基板包括第四连接线和第五连接线的情况下，所述第四连接线和/或所述第五连接线与所述第一子连接线同层同材料。

在一些实施例中，所述驱动晶体管的栅极与所述存储电容的第一端共用。

另一方面，提供一种显示面板，包括上述的阵列基板。

本发明实施例提供一种阵列基板及显示面板，阵列基板的每个亚像素区都包括像素电路，像素电路包括驱动子电路、写入子电路以及发光器件。写入子电路与数据电压端、扫描信号线电连接，并通过第一连接线与存储电容的第一端电连接，且写入子电路用于在扫描信号线的控制下，将数据电压端的信号写入到存储电容的第一端。阵列基板还包括第一辅助线，第一辅助线与第一连接线沿阵列基板的厚度方向层叠设置且电连接。数据电压端对存储电容进行充电时经过第一连接线，由于第一辅助线与第一连接线沿阵列基板的厚度方向层叠设置且电连接，因而相当于给第一连接线并联了一个电阻，第一辅助线和第一连接线的总电阻小于第一连接线的电阻，因此数据电压端对存储电容进行充电时，充电通路上的电阻减小，这样一来，可以提高存储电容的充放电效率，在短时间内能充电完全或放电完全。在阵列基板应用于显示面板时，提高了显示面板的显示效果，避免了Mura不良。

附图说明

为了更清楚地说明本发明实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种电致发光显示装置的结构示意图；

图2为本发明实施例提供的一种显示面板的区域划分示意图；

图3为本发明实施例提供的一种显示面板的结构示意图；

图4为本发明实施例提供的一种像素电路的结构示意图一；

图5为图4中AA向的剖面示意图；

图6a为本发明实施例提供的一种RC电路的示意图；

图6b为本发明实施例提供的一种存储电容两端电压变化曲线图；

图7为本发明实施例提供的一种像素电路的结构示意图二；

图8为本发明实施例提供的一种像素电路的结构示意图三；

图9为本发明实施例提供的一种像素电路的结构示意图四；

图10为本发明实施例提供的一种半导体图案的结构示意图；

图11a为本发明实施例提供的一种在衬底上形成第一子连接线和第一辅助线的结构示意图；

图11b为相关技术提供的一种在衬底上形成第一子连接线和扫描信号线的结构示意图；

图12为本发明实施例提供的一种阵列基板的局部结构示意图。

附图标记：

1-框架；2-盖板玻璃；3-显示面板；4-电路板；10-驱动子电路；20-写入子电路；30-第一连接线；301-第一子连接线；302-第二子连接线；31-第一辅助线；33-亚像素区；34-阵列基板；35-封装层；40-第二连接线；41-第二辅助线；50-第三连接线；51-第三辅助线；60-第一重置子电路；70-第四连接线；71-第四辅助线；80-第五连接线；81-第五辅助线；90-发光控制子电路；100-第二重置子电路；110-第一绝缘层；120-第二绝缘层；300-显示区；310-周边区；340-衬底；341-晶体管；342-阳极；343-发光功能层；344-阴极；345-平坦层；346-像素界定层。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种电致发光显示装置，电致发光显示装置可以为有机电致发光显示装置(Organic Light-Emitting Diode，简称OLED)，也可以为量子点电致发光显示装置(Quantum Dot Light Emitting Diodes，简称QLED)。

如图1所示，电致发光显示装置的主要结构包括框架1、盖板玻璃2、显示面板3以及电路板4等其它电子配件。

其中，框架1的纵截面呈U型，显示面板3、电路板4等其它电子配件均设置于框架1内，电路板4设置于显示面板3的下方，盖板玻璃2设置于显示面板3远离电路板4的一侧。

如图2所示，显示面板3划分为显示区300和周边区310，图2以周边区310包围显示区300为例进行示意。显示区300设置有多个像素区(图中的虚线框示意出一个像素区)，每个像素区包括至少三个亚像素区33。图2以该三个亚像素区33分别为红色亚像素区(R)、绿色亚像素区(G)和蓝色亚像素区(B)为例进行示意。示例的，如图2所示，沿水平方向，红色亚像素区、绿色亚像素区和蓝色亚像素区周期性排布；沿竖直方向，红色亚像素区、绿色亚像素区、蓝色亚像素区分别呈列设置。周边区310用于布线。此外，栅极驱动电路可以设置在周边区310。

如图3所示，显示面板3包括阵列基板34和封装层35。此处，封装层35可以是封装基板，也可以是封装薄膜。

本发明实施例提供一种阵列基板，可以应用于上述的显示面板3中，阵列基板34在每个亚像素区33包括像素电路，如图4所示，像素电路包括驱动子电路10、写入子电路20以及发光器件L。驱动子电路10用于驱动发光器件L发光；驱动子电路10包括存储电容Cst和驱动晶体管(Driver Thin Film Transistor，简称Driver TFT)Td。存储电容Cst的第一端a与驱动晶体管Td的栅极电连接。写入子电路20与数据电压端Vdata、扫描信号线Gate电连接，并通过第一连接线30与存储电容Cst的第一端a电连接，写入子电路20用于在扫描信号线Gate的控制下，将数据电压端Vdata的信号写入到存储电容Cst的第一端a。

如图4和图5所示，阵列基板34还包括第一辅助线31，第一辅助线31与第一连接线30沿阵列基板34的厚度方向层叠设置且电连接。

应当理解到，驱动子电路10还与第一电压端Vdd电连接。

此处，如图3所示，发光器件L包括依次设置在衬底340上的阳极342、发光功能层343和阴极344。像素电路中包括多个晶体管341，晶体管341包括漏极、源极、有源层、栅极以及栅绝缘层。发光器件L的阳极342中与像素电路中的一个晶体管341的漏极电连接。发光器件L的阴极344与第二电压端Vss电连接。

在一些实施例中，如图3所示，晶体管341与阳极342之间还设置有平坦层345。如图3所示，阵列基板34还包括设置在平坦层345上的像素界定层346，像素界定层346包括多个开口区域，一个发光器件L设置在一个开口区域中。

基于上述，对于发光器件L中的发光功能层343，在一些实施例中，发光功能层343包括发光层。在另一些实施例中，发光功能层343除包括发光层外，还包括电子传输层(election transporting layer，简称ETL)、电子注入层(election injection layer，简称EIL)、空穴传输层(hole transporting layer，简称HTL)以及空穴注入层(holeinjection layer，简称HIL)中的一层或多层。

在此基础上，第一辅助线31与第一连接线30沿阵列基板34的厚度方向层叠设置且电连接，第一辅助线31和第一连接线30可以是完全重叠，也可以是部分重叠。在第一辅助线31和第一连接线30部分重叠的情况下，在一些实施例中，第一辅助线31和第一连接线30的长度不同，宽度相同。

在一些实施例中，第一连接线30相对于第一辅助线31靠近衬底340。在另一些实施例中，第一辅助线31相对于第一连接线30靠近衬底340。

此外，第一辅助线31可以和阵列基板34上已有的膜层同步形成，也可以单独形成。第一辅助线32的材料例如可以为Ag(银)、Cu(铜)、Mo(钼)或Al(铝)中的一种或多种。

对于驱动晶体管Td的类型不进行限定，驱动晶体管Td可以是N型晶体管，也可以是P型晶体管。

本领域技术人员应该明白，在RC(Resistance-Capacitance，电阻-电容)电路中，存储电容Cst的充放电是需要一定的时间的，如图6a所示的RC电路，当开关闭合后，如图6b所示，存储电容Cst两端电压变化规律为一条逐渐接近目标值的一条曲线。根据公式Uc＝Us*(1-e^-t/RC)可知，RC的值越小，存储电容Cst的充放电效率越高，即，充放电时间越短。其中，Us为电源电压，Uc为存储电容Cst的电压，t为时间，R为充电通路上的电阻，C为存储电容Cst的电容值。

在像素电路的实际工作过程中，存储电容Cst的充电时间是一定的，且时间极短。由于相关技术中的RC值较大，因而存储电容Cst不能在预定时间内按目标值充满，这样一来，会影响显示面板3的显示效果(例如亮度降低)，导致Mura(亮度不均匀)不良。对于6T1C的像素电路、7T1C的像素电路或8T1C的像素电路，若存储电容Cst不能在预定时间内按目标值充满，则会导致像素电路不能对驱动晶体管Td的阈值电压Vth进行完全补偿，不同亚像素区33中驱动晶体管Td的阈值电压Vth会有差异，且不同亚像素区33的存储电容Cst在充电开始的一瞬间其充电电流也有差异，从而导致每个驱动晶体管Td在发光阶段的Vgs有差异，这样一来，在低灰阶画面时会出现Mura不良的问题。

基于上述可知，存储电容Cst的充放电效率与RC有关，考虑到存储电容Cst的电容C太小会出现在发光阶段驱动晶体管Td的栅极电压保持(Holding)能力不足的问题，因而在设计像素电路时不能减小存储电容Cst的电容C。这样一来，只能通过降低充放电通路上的电阻来提高存储电容Cst的充放电效率。

本发明实施例中，由于写入子电路20与数据电压端Vdata、扫描信号线Gate电连接，并通过第一连接线30与存储电容Cst的第一端a电连接，且写入子电路20用于在扫描信号线Gate的控制下，将数据电压端Vdata的信号写入到存储电容Cst的第一端a，因而数据电压端Vdata相当于一个电源，数据电压端Vdata对存储电容Cst进行充电时，经过第一连接线30，第一连接线30为存储电容Cst的充电通路，第一连接线30的电阻影响着数据电压端Vdata对存储电容Cst进行充电的效率。

本发明实施例提供一种阵列基板34，阵列基板34的每个亚像素区33都包括像素电路，像素电路包括驱动子电路10、写入子电路20以及发光器件L。写入子电路20与数据电压端Vdata、扫描信号线Gate电连接，并通过第一连接线30与存储电容Cst的第一端a电连接，且写入子电路20用于在扫描信号线Gate的控制下，将数据电压端Vdata的信号写入到存储电容Cst的第一端a。阵列基板34还包括第一辅助线31，第一辅助线31与第一连接线30沿阵列基板34的厚度方向层叠设置且电连接。数据电压端Vdata对存储电容Cst进行充电时经过第一连接线30，由于第一辅助线31与第一连接线30沿阵列基板34的厚度方向层叠设置且电连接，因而相当于给第一连接线30并联了一个电阻，第一辅助线31和第一连接线30的总电阻小于第一连接线30的电阻，因此数据电压端Vdata对存储电容Cst进行充电时，充电通路上的电阻减小，这样一来，可以提高存储电容Cst的充放电效率，在短时间内能充电完全或放电完全。在阵列基板34应用于显示面板3时，提高了显示面板3的显示效果，避免了Mura不良。

在一些实施例中，如图7所示，写入子电路20包括第一晶体管T1，第一晶体管T1的栅极与扫描信号线Gate电连接，第一极与数据电压端Vdata电连接，第二极通过第一连接线30与存储电容Cst的第一端a电连接。在此情况下，本发明实施例提供的像素电路可以称为包含2T1C的像素电路。

存储电容Cst的第二端b与发光器件L的阳极342电连接，驱动晶体管Td的第一极与第一电压端Vdd电连接，第二极与发光器件L的阳极342电连接。

从图7可以看出，在写入子电路20包括第一晶体管T1的情况下，数据电压端Vdata上的电压经过第一晶体管T1和第一连接线30写入到存储电容Cst的第一端a，对存储电容Cst进行充电。

对于第一晶体管T1的类型不进行限定，第一晶体管T1可以是N型晶体管，也可以是P型晶体管。

此处，对于第一晶体管T1和驱动晶体管Td，可以是第一极为源极，第二极为漏极；也可以是第一极为漏极，第二极为源极。

此外，写入子电路20除了包括第一晶体管T1外，写入子电路20还可以包括一个或多个与第一晶体管T1并联的开关晶体管。上述仅仅是对写入子电路20的举例说明，其它与写入子电路20功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

在另一些实施例中，如图8所示，写入子电路20包括第一晶体管T1和第二晶体管T2；第一晶体管T1的栅极与扫描信号线Gate电连接，第一极与数据电压端Vdata电连接，第二极与驱动晶体管Td的第一极电连接；第二晶体管Td的栅极与扫描信号线Gate电连接，第一极与驱动晶体管Td的第二极电连接，第二极通过第一连接线30与存储电容Cst的第一端a电连接，即，第二极与驱动晶体管Td的栅极电连接。

存储电容Cst的第二端b与第一电压端Vdd电连接。

在写入子电路20包括第二晶体管T2的情况下，第二晶体管T2对驱动晶体管Td的阈值电压进行补偿。

从图8可以看出，在写入子电路20包括第一晶体管T1和第二晶体管T2的情况下，数据电压端Vdata经过第一晶体管T1、驱动晶体管Td以及第二晶体管T2对存储电容Cst进行充电。

对于第二晶体管T2的类型不进行限定，第二晶体管T2可以是N型晶体管，也可以是P型晶体管。

对于第二晶体管T2，可以是第一极为源极，第二极为漏极；也可以是第一极为漏极，第二极为源极。

此外，写入子电路20除了包括第一晶体管T1和第二晶体管T2外，在一些实施例中，写入子电路20还包括至少一个与第一晶体管T1并联的开关晶体管，和/或，包括至少一个与第二晶体管T2并联的开关晶体管。上述仅仅是对写入子电路20的举例说明，其它与写入子电路20功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

本发明实施例，由于阵列基板34包括第一辅助线31，第一辅助线31与第一连接线30沿阵列基板34的厚度方向层叠设置且电连接，因此数据电压端Vdata对存储电容Cst进行充电时，充电通路上的电阻减小，这样一来，可以提高存储电容Cst的充放电效率，从而可以更好的对驱动晶体管Td的阈值电压Vth进行补偿，改善因阈值电压Vth差异造成的Mura。

第一晶体管T1的第二极与驱动晶体管Td的第一极电连接，可以是第一晶体管T1的第二极与驱动晶体管Td的第一极共用，也可以是第一晶体管T1的第二极通过第二连接线40与驱动晶体管Td的第一极电连接。在第一晶体管T1的第二极通过第二连接线40与驱动晶体管Td的第一极电连接的情况下，阵列基板34还包括第二辅助线41，第二辅助线41与第二连接线40沿阵列基板34的厚度方向层叠设置且电连接。

第二辅助线41与第二连接线40的剖面结构可以参考图5所示的第一辅助线31与第一连接线30的剖面结构。

此处，第二辅助线41与第二连接线40沿阵列基板34的厚度方向层叠设置且电连接，第二辅助线41和第二连接线40可以是完全重叠，也可以是部分重叠。在第二辅助线41和第二连接线40部分重叠的情况下，在一些实施例中，第二辅助线41和第二连接线40的长度不同，宽度相同。

在一些实施例中，第二连接线40相对于第二辅助线41靠近衬底340。在另一些实施例中，第二辅助线41相对于第二连接线40靠近衬底340。

此外，第二辅助线41可以和阵列基板34上已有的膜层同步形成，也可以单独形成。第二辅助线41的材料例如可以为Ag、Cu、Mo或Al中的一种或多种。

第二晶体管T2的第一极与驱动晶体管Td的第二极电连接，可以是第二晶体管T2的第一极与驱动晶体管Td的第二极共用，也可以是第二晶体管T2的第一极通过第三连接线50与驱动晶体管Td的第二极电连接。在第二晶体管T2的第一极通过第三连接线50与驱动晶体管Td的第二极电连接的情况下，如图12所示，阵列基板34还包括第三辅助线51，第三辅助线51与第三连接线50沿阵列基板34的厚度方向层叠设置且电连接。附图12仅示意出阵列基板34的局部结构示意图。

第三辅助线51与第三连接线50的剖面结构可以参考图5所示的第一辅助线31与第一连接线30的剖面结构。

此处，第三辅助线51与第三连接线50沿阵列基板34的厚度方向层叠设置且电连接，第三辅助线51和第三连接线50可以是完全重叠，也可以是部分重叠。在第三辅助线51和第三连接线50部分重叠的情况下，在一些实施例中，第三辅助线51和第三连接线50的长度不同，宽度相同。

在一些实施例中，第三连接线50相对于第三辅助线51靠近衬底340。在另一些实施例中，第三辅助线51相对于第三连接线50靠近衬底340。

此外，第三辅助线51可以和阵列基板34上已有的膜层同步形成，也可以单独形成。第三辅助线51的材料例如可以为Ag、Cu、Mo或Al中的一种或多种。

由于数据电压端Vdata经过第一晶体管T1、驱动晶体管Td以及第二晶体管T2向存储电容Cst充电，在第一晶体管T1的第二极通过第二连接线40与驱动晶体管Td的第一极电连接的情况下，第二连接线40为存储电容Cst的充电通路，第二连接线40上的电阻影响着数据电压端Vdata给存储电容Cst充电的效率。在驱动晶体管Td的第二极通过第三连接线50与第二晶体管T2的第一极电连接的情况下，第三连接线50为存储电容Cst的充电通路，第三连接线50上的电阻影响着数据电压端Vdata给存储电容Cst充电的效率。

本发明实施例，在第一晶体管T1的第二极通过第二连接线40与驱动晶体管Td的第一极电连接的情况下，数据电压端Vdata对存储电容Cst进行充电时经过第二连接线40，由于第二辅助线41与第二连接线40沿阵列基板34的厚度方向层叠设置且电连接，因而相当于给第二连接线40并联了一个电阻，第二辅助线41与第二连接线40的总电阻小于第二连接线40的电阻，因此数据电压端Vdata对存储电容Cst进行充电时，充电通路上的电阻减小，这样一来，可以进一步提高存储电容Cst的充放电效率。在第二晶体管T2的第一极通过第三连接线50与驱动晶体管Td的第二极电连接的情况下，数据电压端Vdata对存储电容Cst进行充电时经过第三连接线50，由于第三辅助线51与第三连接线50沿阵列基板34的厚度方向层叠设置且电连接，因而相当于给第三连接线50并联了一个电阻，第三辅助线51与第三连接线50的总电阻小于第三连接线50的电阻，因此数据电压端Vdata对存储电容Cst进行充电时，充电通路上的电阻减小，这样一来，可以进一步提高存储电容Cst的充电效率。

在一些实施例中，如图8和图12所示，像素电路还包括第一重置子电路60；第一重置子电路60通过第四连接线70与第一连接线30电连接，第一重置子电路60还通过第五连接线80与初始电压端Vint电连接，第一重置子电路还与复位信号线Reset电连接；第一重置子电路60用于在复位信号线Reset的控制下，将初始电压端Vint的初始电压写入到存储电容Cst的第一端a。

阵列基板34还包括第四辅助线71，第四辅助线71与第四连接线70沿阵列基板34的厚度方向层叠设置且电连接；和/或，阵列基板34还包括第五辅助线81，第五辅助线81与第五连接线80沿阵列基板34的厚度方向层叠设置且电连接。

本发明实施例中，由于第一重置子电路60通过第四连接线70与第一连接线30电连接，第一重置子电路60还通过第五连接线80与初始电压端Vint电连接，因而初始电压端Vint的初始电压在复位信号线Reset的控制下，通过第五连接线80、第一重置子电路60、第四连接线70、第一连接线30写入到存储电容Cst的第一端a，对存储电容Cst进行放电。初始电压端Vint对存储电容Cst进行放电时，经过第四连接线70和第五连接线80，第四连接线70和第五连接线80为存储电容Cst的放电通路，第四连接线70的电阻和第五连接线80的电阻影响着初始电压端Vint对存储电容Cst进行放电的效率。

其中，第四辅助线71与第四连接线70的剖面结构、第五辅助线81与第五连接线80的剖面结构可以参考图5所示的第一辅助线31与第一连接线30的剖面结构。

此处，第四辅助线71与第四连接线70沿阵列基板34的厚度方向层叠设置且电连接，第四辅助线71与第四连接线70可以是完全重叠，也可以是部分重叠。在第四辅助线71与第四连接线70部分重叠的情况下，在一些实施例中，第四辅助线71与第四连接线70的长度不同，宽度相同。同样的，第五辅助线81与第五连接线80沿阵列基板34的厚度方向层叠设置且电连接，第五辅助线81与第五连接线80可以是完全重叠，也可以是部分重叠。在第五辅助线81与第五连接线80部分重叠的情况下，在一些实施例中，第五辅助线81与第五连接线80的长度不同，宽度相同。

在一些实施例中，第四连接线70相对于第四辅助线71靠近衬底340。在另一些实施例中，第四辅助线71相对于第四连接线70靠近衬底340。

在一些实施例中，第五连接线80相对于第五辅助线81靠近衬底340。在另一些实施例中，第五辅助线81相对于第五连接线80靠近衬底340。

此外，第四辅助线71可以和阵列基板34上已有的膜层同步形成，也可以单独形成。第四辅助线71的材料例如可以为Ag、Cu、Mo或Al中的一种或多种。

第五辅助线81可以和阵列基板34上已有的膜层同步形成，也可以单独形成。第五辅助线81的材料例如可以为Ag、Cu、Mo或Al中的一种或多种。

本发明实施例中，初始电压端Vint对存储电容Cst进行放电时，经过第五连接线80和第四连接线70，由于第四辅助线71与第四连接线70沿阵列基板34的厚度方向层叠设置且电连接，因而相当于给第四连接线70并联了一个电阻，第四辅助线71与第四连接线70的总电阻小于第四连接线70的电阻，因此初始电压端Vint对存储电容Cst进行放电时，放电通路上的电阻减小，这样一来，可以提高存储电容Cst的放电效率。由于第五辅助线81与第五连接线80沿阵列基板34的厚度方向层叠设置且电连接，因而相当于给第五连接线80并联了一个电阻，第五辅助线81与第五连接线80的总电阻小于第五连接线80的电阻，因此初始电压端Vint对存储电容Cst进行放电时，放电通路上的电阻减小，这样一来，可以提高存储电容Cst的放电效率。

如图9所示，第一重置子电路60包括第三晶体管T3；第三晶体管T3的栅极与复位信号线Reset电连接，第一极通过第五连接线80与初始电压端Vint电连接，第二极通过第四连接线70与第一连接线30电连接。

在第一重置子电路60包括第三晶体管T3的情况下，初始电压端Vint的初始电压经过第五连接线80、第三晶体管T3、第四连接线70、第一连接线30写入到存储电容Cst的第一端a，对存储电容Cst进行放电。

对于第三晶体管T3的类型不进行限定，第三晶体管T3可以是N型晶体管，也可以是P型晶体管。

此处，对于第三晶体管T3，可以是第一极为源极，第二极为漏极；也可以是第一极为漏极，第二极为源极。

在此基础上，第一重置子电路60除了包括第三晶体管T3外，在一些实施例中，第一重置子电路60还包括至少一个与第三晶体管T3并联的开关晶体管。上述仅仅是对第一重置子电路60的举例说明，其它与第一重置子电路60功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

基于上述，如图9所示，在写入子电路20包括第一晶体管T1和第二晶体管T2的情况下，写入子电路20包括补偿子电路，补偿子电路包括第二晶体管T2，补偿子电路用于对驱动晶体管Td的阈值电压Vth进行补偿，避免阈值电压Vth差异造成的Mura。包括补偿子电路的像素电路包括复位、补偿以及发光三个阶段。示例的，在复位信号线Reset为低电平的时候为复位阶段，在此情况下，第三晶体管T3打开，初始电压端Vint提供负电压，存储电容Cst开始放电，保证补偿阶段最开始的瞬间驱动晶体管Td的Vgs电压为负，驱动晶体管Td打开。补偿阶段，复位信号线Reset变为高电平，第三晶体管T3关闭，扫描信号线Gate变为低电平，第一晶体管T1和第二晶体管T2打开，这时候数据电压端Vdata对存储电容Cst进行充电，充电截止电压为驱动晶体管Td的Vgs＝Vth，这也是存储电容Cst要达到的充电电压的目标值，此时，Vg＝Vth+Vs，补偿阶段的初期驱动晶体管Td也是开启状态。

可选的，如图8所示，像素电路还包括发光控制子电路90和第二重置子电路100。发光控制子电路90与发光控制线EM、第一电压端Vdd、驱动晶体管Td以及发光器件L的阳极342电连接，用于在发光控制线EM的控制下，将第一电压端Vdd与驱动晶体管Td的第一极连通，且将驱动晶体管Td的第二极与发光器件L的阳极342连通。第二重置子电路100与复位信号线Reset、初始电压端Vint电连接，用于在复位信号线Reset的控制下，将初始电压端Vint的初始电压写入到发光器件L的阳极342为准。

此处，对于发光控制子电路90不进行限定，以发光控制子电路90能够在发光控制线EM的控制下，将第一电压端Vdd与驱动晶体管Td的第一极连通，且将驱动晶体管Td的第二极与发光器件L的阳极342连通为准。在一些实施例中，如图9所示，发光控制子电路90包括第四晶体管T4和第五晶体管T5，第四晶体管T4的栅极与发光控制线EM电连接，第一极与第一电压端Vdd电连接，第二极与驱动晶体管Td的第一极电连接。第五晶体管T5的栅极与发光控制线EM电连接，第一极与驱动晶体管Td的第二极电连接，第二极与发光器件L的阳极342电连接。

对于第二重置子电路100不进行限定，以第二重置子电路100能在复位信号线Reset的控制下，将初始电压端Vint的初始电压写入到发光器件L的阳极342为准。在一些实施例中，如图9所示，第二重置子电路100包括第六晶体管T6，第六晶体管T6的栅极与复位信号线Reset电连接，第一极与初始电压端Vint电压端电连接，第二极与发光器件L的阳极342电连接。

对于第四晶体管T4、第五晶体管T5和第六晶体管T6的类型不进行限定，第四晶体管T4、第五晶体管T5和第六晶体管T6可以是N型晶体管，也可以是P型晶体管。

此处，对于第四晶体管T4、第五晶体管T5和第六晶体管T6，可以是第一极为源极，第二极为漏极；也可以是第一极为漏极，第二极为源极。

在此基础上，发光控制子电路90除了包括第四晶体管T4和第五晶体管T5外，在一些实施例中，发光控制子电路90还包括至少一个与第四晶体管T4并联的开关晶体管，和/或，包括至少一个与第五晶体管T5并联的开关晶体管。第二重置子电路100除了包括第六晶体管T6外，在一些实施例中，第二重置子电路100还包括至少一个与第六晶体管T6并联的开关晶体管。上述仅仅是对发光控制子电路90和第二重置子电路100的举例说明，其它与发光控制子电路90和第二重置子电路100功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

上述的扫描信号线Gate与复位信号线Reset可以设置在同一层，也可以设置在不同层。在一些实施例中，扫描信号线Gate与复位信号线Reset同层同材料，扫描信号线Gate与发光控制线EM位于不同层。存储电容Cst的第一端a与扫描信号线Gate同层同材料，第二端b与发光控制线EM同层同材料。或者，存储电容Cst的第一端a与发光控制线EM同层同材料，第二端b与扫描信号线Gate同层同材料。

本发明实施例，在存储电容Cst的第一端a与扫描信号线Gate同层同材料，第二端b与发光控制线EM同层同材料的情况下，可以同时制作存储电容Cst的第一端a和扫描信号线Gate，同时制作存储电容Cst的第二端b和发光控制线EM。在存储电容Cst的第一端a与发光控制线EM同层同材料，第二端b与扫描信号线Gate同层同材料的情况下，可以同时制作存储电容Cst的第一端a与发光控制线EM，同时制作存储电容Cst的第二端b与扫描信号线Gate，从而简化阵列基板34的制作工艺。

在扫描信号线Gate和发光控制线EM设置在不同层的情况下，第一辅助线31、第二辅助线41、第三辅助线51、第四辅助线71以及第五辅助线81中的至少一条与扫描信号线Gate或发光控制线EM同层同材料。

此处，可以是第一辅助线31、第二辅助线41、第三辅助线51、第四辅助线71以及第五辅助线81中的至少一条与扫描信号线Gate同层同材料；也可以是第一辅助线31、第二辅助线41、第三辅助线51、第四辅助线71以及第五辅助线81中的至少一条与发光控制线EM同层同材料。

本发明实施例，由于第一辅助线31、第二辅助线41、第三辅助线51、第四辅助线71以及第五辅助线81中的至少一条与扫描信号线Gate或发光控制线EM同层同材料，因而可以在制作扫描信号线Gate或发光控制线EM的同时，制作第一辅助线31、第二辅助线41、第三辅助线51、第四辅助线71以及第五辅助线81，从而可以简化阵列基板34的制作工艺。

为了简化阵列基板34的制作工艺，第一连接线30可以与阵列基板34上已有的膜层同层制作，考虑到第一连接线30若与阵列基板34上已有的信号线同层制作，例如第一连接线30与数据线同层制作，则会出现空间排布受限的问题。基于此，驱动晶体管Td包括有源层；如图12所示，第一连接线30包括相互电连接的第一子连接线301和第二子连接线302，第一子连接301与写入子电路20电连接，第二子连接线302与存储电容Cst的第一端a电连接；其中，有源层与第一子连接线301同层设置，有源层的主体材料和第一子连接线301的主体材料相同，且第一子连接线301掺杂的离子浓度大于有源层掺杂的离子浓度。

此处，第二子连接线302可以和阵列基板34上已有膜层同层制作；也可以单独制作。例如，第二子连接线302和数据线同层制作。

在此基础上，有源层和第一子连接线301的制作过程可以是：在衬底340上形成半导体图案，半导体图案的材料为上述的主体材料；之后，对半导体图案进行掺杂，形成第一子连接线301和有源层，第一子连接线301掺杂的离子浓度大于有源层掺杂的离子浓度。此处，有源层掺杂的离子浓度可以为0。在一些实施例中，上述的主体材料为P-Si(Polycrystalline，多晶硅)。此处，可以根据需要设置半导体图案的形状，以使半导体图案一部分用于作为第一子连接线301，一部分用于作为有源层。附图10示意出一个亚像素区33中半导体图案的形状，附图10以半导体图案的材料为P-Si为例，本发明实施例中，半导体图案的形状包括但不限于是图10所示意的形状。

第一辅助线31与第一连接线30层叠设置且电连接，由于第一子连接线301与有源层的主体材料相同，因而第一子连接线301的电阻较大，其面电阻Rs在千欧姆级别，因此第一辅助线31应与第一子连接线301层叠设置且接触，以减小第一子连接线301的电阻。第一子连接线301和第一辅助线31并联后的面电阻Rs小于1Ω，第一子连接线301和第一辅助线31并联后的电阻明显小于第一子连接线301的电阻。

应当理解到，由于本发明实施例是在第一子连接线301上并联第一辅助线31，不会对有源层的沟道部分产生影响，所以驱动晶体管Td的特性不会发生改变，且第一辅助线31与第一子连接线301接触，是正常的半导体与导体的接触，不会影响半导体图案例如P-Si本身的特性，降低的仅仅是充当导线的第一子连接线301的电阻。

以下提供一种具体的实施例详细说明，第一子连接线301和第一辅助线31的制作过程。如图11a所示，在衬底340上形成第一子连接线301；在第一子连接线301形成上第一绝缘层110；在第一绝缘层110上形成扫描信号线Gate；在扫描信号线Gate上形成第二绝缘层120；在第一绝缘层110和第二绝缘层120上需要形成第一辅助线31的区域形成过孔，以露出第一子连接线301；在第一绝缘层110和第二绝缘层12上的过孔位置处形成第一辅助线31，第一辅助线31可以与发光控制线EM或初始电压端Vint同步形成。相关技术，如图11b所示，在衬底340上依次形成第一子连接线301、第一绝缘层110、扫描信号线Gate、第二绝缘层120。相对于相关技术，本发明实施例在制作完第二绝缘层120后，增加一道Mask(掩膜板)，利用掩膜曝光、刻蚀工艺，在第一绝缘层110和第二绝缘层120上形成过孔，并在形成发光控制线EM或初始电压端Vint的同时，将对应过孔的部分不刻蚀，从而在过孔内形成第一辅助线31。

在一些实施例中，在阵列基板34包括第二连接线40和第三连接线50的情况下，第二连接线40和/或第三连接线50与第一子连接线301同层同材料。

此处，可以是第二连接线40与第一子连接线301同层同材料，在此情况下，第二连接线40的主体材料与有源层的主体材料相同，第二连接线40掺杂的离子浓度大于有源层掺杂的离子浓度；也可以是第三连接线50与第一子连接线301同层同材料，在此情况下，第三连接线50的主体材料与有源层的主体材料相同，第三连接线50掺杂的离子浓度大于有源层掺杂的离子浓度；当然还可以是第二连接线40和第三连接线50均与第一子连接线301同层同材料。

第二连接线40、第二辅助线41或者第三连接线50、第三辅助线51的制作过程可以参考上述第一连接线30和第一辅助线31，此处不再赘述。

在第二连接线40与第一子连接线301同层同材料的情况下，可以同时制作第二连接线40和第一子连接线301，从而可以简化阵列基板34的制作工艺。在第三连接线50与第一子连接线301同层同材料的情况下，可以同时制作第三连接线50与第一子连接线301，从而可以简化阵列基板34的制作工艺。

在一些实施例中，在阵列基板34包括第四连接线70和第五连接线80的情况下，第四连接线70和/或第五连接线80与第一子连接线301同层同材料。

此处，可以是第四连接线70与第一子连接线301同层同材料，在此情况下，第四连接线70的主体材料与有源层的主体材料相同，第四连接线70掺杂的离子浓度大于有源层掺杂的离子浓度；也可以是第五连接线80与第一子连接线301同层同材料，在此情况下，第五连接线80的主体材料与有源层的主体材料相同，第五连接线80掺杂的离子浓度大于有源层掺杂的离子浓度；当然还可以是，第四连接线70和第五连接线80均与第一子连接线301同层同材料。

在第四连接线70与第一子连接线301同层同材料的情况下，可以同时制作第四连接线70和第一子连接线301，从而可以简化阵列基板34的制作工艺。在第五连接线80与第一子连接线301同层同材料的情况下，可以同时制作第五连接线80与第一子连接线301，从而可以简化阵列基板34的制作工艺。

第四连接线70、第四辅助线71或者第五连接线80、第五辅助线81的制作过程可以参考上述第一连接线30和第一辅助线31，此处不再赘述。

在一些实施例中，如图12所示，驱动晶体管Td的栅极与存储电容Cst的第一端a用。

本发明实施例中，驱动晶体管Td的栅极与存储电容Cst的第一端共用，这样可以简化阵列基板34的制作工艺。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种阵列基板，包括多个亚像素，每个所述亚像素包括像素电路，其特征在于，所述像素电路包括驱动子电路、写入子电路以及发光器件；

所述驱动子电路用于驱动所述发光器件发光；所述驱动子电路包括存储电容和驱动晶体管；所述存储电容的第一端与所述驱动晶体管的栅极电连接；所述写入子电路与数据电压端、扫描信号线电连接，并通过第一连接线与所述存储电容的第一端电连接，所述写入子电路用于在所述扫描信号线的控制下，将所述数据电压端的信号写入到所述存储电容的第一端；

所述阵列基板还包括第一辅助线，所述第一辅助线与所述第一连接线沿所述阵列基板的厚度方向层叠设置且电连接；所述第一辅助线与所述第一连接线在所述阵列基板上的正投影完全重叠；

所述驱动晶体管包括有源层；所述第一连接线包括相互电连接的第一子连接线和第二子连接线，所述第一子连接与所述写入子电路电连接，所述第二子连接线与所述存储电容的第一端电连接；

其中，所述有源层与所述第一子连接线同层设置，所述有源层的主体材料和所述第一子连接线的主体材料相同，且所述第一子连接线掺杂的离子浓度大于所述有源层掺杂的离子浓度。

2.根据权利要求1所述的阵列基板，其特征在于，所述写入子电路包括第一晶体管，所述第一晶体管的栅极与所述扫描信号线电连接，第一极与所述数据电压端电连接，第二极通过所述第一连接线与所述存储电容的第一端电连接。

3.根据权利要求1所述的阵列基板，其特征在于，所述写入子电路包括第一晶体管和第二晶体管；所述第一晶体管的栅极与所述扫描信号线电连接，第一极与所述数据电压端电连接，第二极与所述驱动晶体管的第一极电连接；

所述第二晶体管的栅极与所述扫描信号线电连接，第一极与所述驱动晶体管的第二极电连接，第二极通过所述第一连接线与所述存储电容的第一端电连接。

4.根据权利要求3所述的阵列基板，其特征在于，所述第一晶体管的第二极通过第二连接线与所述驱动晶体管的第一极电连接；所述阵列基板还包括第二辅助线，所述第二辅助线与所述第二连接线沿所述阵列基板的厚度方向层叠设置且电连接；

和/或，所述第二晶体管的第一极通过第三连接线与所述驱动晶体管的第二极电连接；所述阵列基板还包括第三辅助线，所述第三辅助线与所述第三连接线沿所述阵列基板的厚度方向层叠设置且电连接。

5.根据权利要求4所述的阵列基板，其特征在于，所述像素电路还包括第一重置子电路；

所述第一重置子电路通过第四连接线与所述第一连接线电连接，通过第五连接线与初始电压端电连接，所述第一重置子电路还与复位信号线电连接；所述第一重置子电路用于在所述复位信号线的控制下，将所述初始电压端的初始电压写入到所述存储电容的第一端；

所述阵列基板还包括第四辅助线，所述第四辅助线与所述第四连接线沿所述阵列基板的厚度方向层叠设置且电连接；和/或，所述阵列基板还包括第五辅助线，所述第五辅助线与所述第五连接线沿所述阵列基板的厚度方向层叠设置且电连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述第一重置子电路包括第三晶体管；所述第三晶体管的栅极与所述复位信号线电连接，第一极通过所述第五连接线与所述初始电压端电连接，第二极通过所述第四连接线与所述第一连接线电连接。

7.根据权利要求5所述的阵列基板，其特征在于，所述像素电路还包括发光控制子电路和第二重置子电路；

所述发光控制子电路与发光控制线、第一电压端、所述驱动晶体管以及所述发光器件的阳极电连接，用于在所述发光控制线的控制下，将所述第一电压端与所述驱动晶体管的第一极连通，且将所述驱动晶体管的第二极与所述发光器件的阳极连通；

所述第二重置子电路与所述复位信号线、所述初始电压端电连接，用于在所述复位信号线的控制下，将所述初始电压端的初始电压写入到所述发光器件的阳极。

8.根据权利要求7所述的阵列基板，其特征在于，所述扫描信号线与所述复位信号线同层同材料，所述扫描信号线与所述发光控制线位于不同层；

所述存储电容的第一端与所述扫描信号线同层同材料，第二端与所述发光控制线同层同材料；或者，所述存储电容的第一端与所述发光控制线同层同材料，第二端与所述扫描信号线同层同材料。

9.根据权利要求8所述的阵列基板，其特征在于，所述第一辅助线、所述第二辅助线、所述第三辅助线、所述第四辅助线以及所述第五辅助线中的至少一条与所述扫描信号线或所述发光控制线同层同材料。

10.根据权利要求1所述的阵列基板，其特征在于，在所述阵列基板包括第二连接线和第三连接线的情况下，所述第二连接线和/或所述第三连接线与所述第一子连接线同层同材料。

11.根据权利要求1所述的阵列基板，其特征在于，在所述阵列基板包括第四连接线和第五连接线的情况下，所述第四连接线和/或所述第五连接线与所述第一子连接线同层同材料。

12.根据权利要求1所述的阵列基板，其特征在于，所述驱动晶体管的栅极与所述存储电容的第一端共用。

13.一种显示面板，其特征在于，包括如权利要求1-12任一项所述的阵列基板。

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