JP2019074553A

JP2019074553A - 表示装置

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Publication number: JP2019074553A
Application number: JP2017198327A
Authority: JP
Inventors: 憲太梶山; Kenta Kajiyama
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2017-10-12
Filing date: 2017-10-12
Publication date: 2019-05-16
Also published as: WO2019073670A1

Abstract

【課題】エッチングによる不良の発生が抑制された表示装置を提供する。【解決手段】表示装置であって、回路層と、複数のスルーホールが設けられた平坦化膜と、スルーホールを介してソースと接続される接続電極と、エッチング液によってパターンが形成され、接続電極と電気的に接続される下部電極と、を含む複数の副画素によって構成された複数の画素を有する表示装置であって、エッチング液が流れる方向に沿って複数のスルーホールが配置された複数の非有効領域と下部電極が配置された複数の有効領域とを有し、１つの非有効領域に含まれる複数のスルーホールには、エッチング液が流れる方向に対して片側に配置された下部電極と接続される接続電極が設けられたスルーホールと、エッチング液が流れる方向に対して片側とは反対側に配置された下部電極と接続される接続電極が設けられたスルーホールと、がそれぞれ少なくとも１つ以上含まれる、ことを特徴とする。【選択図】図４

Description

本発明は、表示装置に関する。

近年、有機ＥＬ（Electro-luminescent）素子を用いた有機ＥＬ表示装置や、液晶表示装置等の薄型表示装置が実用化されている。薄型表示装置は、ガラス基板や樹脂基板の上に導電層や絶縁層等の複数の層が配置されることで形成される。

例えば、下記特許文献１は、絶縁層を挟んで異なる層に配置された配線と下部電極とを、絶縁層にスルーホールを設けることで電気的に接触させる構造を開示している。

特開２００９−２０５９４１号公報

ガラス基板上に設けられる配線等は、フォトリソグラフィ技術等を用いてパターンが形成される。ここで、エッチング液が基板上を流れる際、基板上に凹凸が存在するとエッチング液の流れに乱れが生じるおそれがある。この場合、エッチング液の流れに乱れによって、設計通りのパターンを形成できない等の問題が生じる可能性がある。

例えば、図９(ａ)及び（ｂ）を用いて説明する。図９(ａ)は、１画素４００に配置されるスルーホール３３２と下部電極３２４の位置関係を示す図である。図９(ｂ)は、図９(ａ)のIX−IX断面を示す図である。

図９(ａ)に示すように、エッチング液は、図面上左から右へ向かって流れる。スルーホール３３２周辺には凹凸が存在するため、図９(ｂ)に示すように、スルーホール３３２によってエッチング液の流れに乱れが生じる。そのため、スルーホール３３２の下流側には、局所的にエッチング液の流れが速い領域が生じる。

ここで、スルーホール３３２が配置された下流側に、下部電極３２４が配置されていると、他の領域よりも下部電極３２４が、予め設計した領域よりも広い領域がエッチング（以下、オーバーエッチングとする）されるおそれがある。

また、下部電極３２４が複数の層で形成され、下層が上層よりもエッチングレートの大きい材料である場合、上層が庇形状となるおそれがある。具体的には、下部電極３２４のエッチング液が流れる方向４０６に平行な辺４１２の近傍では、エッチング液の流れに乱れは生じにくい。そのため、下部電極３２４のエッチング液が流れる方向４０６に平行な辺４１２は、庇形状になりにくい。一方、下部電極３２４のエッチング液が流れる方向４０６に直交する辺４１０の近傍では、エッチング液の流れに乱れが生じやすい。そのため、下部電極３２４のエッチング液が流れる方向４０６に直交する辺４１０は、庇形状になりやすい。当該下部電極３２４が、上記のような流れの速いエッチング液にさらされた場合、庇形状の部分が折れるおそれがある。当該折れた部分が他の画素４００の電極に付着した場合、ショートによって表示不良が生じる。

本発明は上記課題に鑑みてなされたものであって、エッチングによる不良の発生が抑制された表示装置を提供することを目的とする。

本発明の一態様は、ソース、ドレイン及びゲートをそれぞれ有する複数のトランジスタが配置された回路層と、前記回路層の上層側に、複数のスルーホールが設けられた平坦化膜と、前記スルーホールを介して、前記ソース又はドレインの一方と接続される接続電極と、エッチング液によってパターンが形成され、前記接続電極と電気的に接続される下部電極と、を含む複数の副画素によって構成された複数の画素を有する表示装置であって、前記エッチング液が流れる方向に沿って前記複数のスルーホールが配置された複数の非有効領域と、前記下部電極が配置された複数の有効領域と、を有し、１つの前記非有効領域に含まれる前記複数のスルーホールには、前記エッチング液が流れる方向に対して片側に配置された下部電極と接続される前記接続電極が設けられたスルーホールと、前記エッチング液が流れる方向に対して前記片側とは反対側に配置された下部電極と接続される前記接続電極が設けられたスルーホールと、がそれぞれ少なくとも１つ以上含まれる、ことを特徴とする表示装置である。

本発明の実施形態に係る表示装置を概略的に示す図である。有機ＥＬパネルを表示する側から見た構成を示す図である。画素の断面について説明するための図である。第１の実施形態における画素について概略的に示す一例である。第２の実施形態における画素について概略的に示す一例である。第３の実施形態における画素について概略的に示す一例である。第４の実施形態における画素について概略的に示す一例である。第５の実施形態における画素について概略的に示す一例である。従来技術について説明するための図である。

[第１の実施形態]
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に評される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略することがある。

図１は、本発明の１つの実施形態に係る表示装置の概略の構成を、有機ＥＬ表示装置１００を例にして示す模式図である。図に示すように、有機ＥＬ表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された有機ＥＬパネル２００を含むように構成されている。

図２は、有機ＥＬ表示装置１００の概略を示す図である。有機ＥＬ表示装置１００は、画像を表示する画素アレイ部２０２と、画素アレイ部２０２を駆動する駆動部とを備える。画素アレイ部２０２は、複数の副画素によって構成された複数の画素を有する。有機ＥＬ表示装置１００は、基材として樹脂フィルムを用いたフレキシブルディスプレイであり、この樹脂フィルムで構成された基材の上に薄膜トランジスタ（ＴＦＴ）や有機発光ダイオード（ＯＬＥＤ）などの積層構造が形成される。なお、図２に示した概略図は一例であって、本実施形態はこれに限定されるものではない。

画素アレイ部２０２には、画素に対応してＯＬＥＤ２０４および画素回路２０６がマトリクス状に配置される。画素回路２０６は複数のＴＦＴ２０８、駆動ＴＦＴ２１０やキャパシタ２１２で構成される。なお、駆動ＴＦＴ２１０は、ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。

上記駆動部は、走査線駆動回路２１４、映像線駆動回路２１６、駆動電源回路２１８および制御装置２２０を含み、画素回路２０６を駆動しＯＬＥＤ２０４の発光を制御する。

走査線駆動回路２１４は、画素の水平方向の並び（画素行）ごとに設けられた走査信号線２２２に接続されている。走査線駆動回路２１４は、制御装置２２０から入力されるタイミング信号に応じて走査信号線２２２を順番に選択し、選択した走査信号線２２２に、ＴＦＴ２０８をオン状態にする電圧を印加する。

映像線駆動回路２１６は、画素の垂直方向の並び（画素列）ごとに設けられた映像信号線２２４に接続されている。映像線駆動回路２１６は、制御装置２２０から映像信号を入力され、走査線駆動回路２１４による走査信号線２２２の選択に合わせて、選択された画素行の映像信号に応じた電圧を各映像信号線２２４に出力する。当該電圧は、選択された画素行にてＴＦＴ２０８を介してキャパシタ２１２に書き込まれる。駆動ＴＦＴ２１０は、書き込まれた電圧に応じた電流をＯＬＥＤ２０４に供給し、これにより、選択された走査信号線２２２に対応する画素のＯＬＥＤ２０４が発光する。

駆動電源回路２１８は、画素列ごとに設けられた駆動電源線２２６に接続され、駆動電源線２２６および選択された画素行の駆動ＴＦＴ２１０を介してＯＬＥＤ２０４に電流を供給する。

ここで、ＯＬＥＤ２０４の下部電極は、駆動ＴＦＴ２１０に接続される。一方、各ＯＬＥＤ２０４の上部電極は、全画素のＯＬＥＤ２０４に共通の電極で構成される。下部電極を陽極（アノード）として構成する場合は、高電位が入力され、上部電極は陰極（カソード）となって低電位が入力される。下部電極を陰極（カソード）として構成する場合は、低電位が入力され、上部電極は陽極（アノード）となって高電位が入力される。

続いて、図３を用いて画素アレイ部２０２の断面について説明する。有機ＥＬパネル２００は、樹脂フィルムからなる絶縁性基材３００の上に駆動ＴＦＴ３０２などからなる回路層、ＯＬＥＤ２０４、及びＯＬＥＤ２０４を封止する封止膜３３０などが積層された構造を有する。絶縁性基材３００は、例えば、ポリイミド膜を用いて形成される。

本実施形態において駆動ＴＦＴ３０２はトップエミッション型である。ＯＬＥＤ２０４が発した光は、絶縁性基材３００とは反対側に出射される。なお、有機ＥＬ表示装置１００がカラーフィルタを用いてカラー表示を行う場合には、カラーフィルタは、封止膜３３０と保護膜３３６との間、あるいは対向基板側に配置される。ＯＬＥＤ２０４が白色光を生成し、当該白色光はカラーフィルタを透過する。これにより、画素アレイ部２０２に配置された各画素は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）などの色の光を発する。

画素アレイ部２０２の回路層は、ソース、ドレイン及びゲートをそれぞれ有する複数のＴＦＴ２０８、画素回路２０６、走査信号線２２２、映像信号線２２４、駆動電源線２２６などが形成される。具体的には、アンダーコート膜３０４は、絶縁性基材３００の上に窒化シリコン（ＳｉＮｙ）や酸化シリコン（ＳｉＯｘ）などの無機絶縁材料を用いて、下地層として形成される。アンダーコート膜３０４の上に、ポリシリコン（ｐ−Ｓｉ）膜が形成される。当該ｐ−Ｓｉ膜はパターニングされ、回路層で用いる箇所のｐ−Ｓｉ膜が選択的に残される。

例えば、ｐ−Ｓｉ膜を用いてトップゲート型のＴＦＴ３０２のチャネル部及びソース・ドレイン部となる半導体層３０６が形成される。ＴＦＴ３０２のチャネル部の上にはゲート絶縁膜３０８を介してゲート電極層３１０が配置される。ゲート電極層３１０は、スパッタリング等で形成した金属膜をパターニングして形成される。なお、駆動ＴＦＴ３０２は、図２における駆動ＴＦＴ２１０に相当する。

この後、ゲート電極層３１０を覆う第１層間絶縁膜３１２が積層される。ＴＦＴ３０２のソース、ドレインとなるｐ−Ｓｉは、イオン注入により不純物が導入される。第１層間絶縁膜３１２には、コンタクトホール３１４が設けられる。さらに、当該コンタクトホール３１４を介して、当該ソース及びドレインに電気的に接続された配線層３１６が形成される。このようにしてＴＦＴ３０２が形成される。

その後、第２層間絶縁膜３１８が積層される。この上に例えば、アクリル樹脂等の有機材料を積層して平坦化膜３２２が形成される。

平坦化膜３２２の形成後、下部電極３２４を駆動ＴＦＴ３０２に接続するためのスルーホール３３２が形成される。接続電極３２０は、平坦化膜３２２の上層に、スルーホール３３２が設けられた領域に配置される。接続電極３２０は、平坦化膜３２２に設けられたスルーホール３３２を介して、ソース又はドレインの一方と接続される。接続電極３２０は、例えばＩＴＯで形成される。

平坦化膜３２２により平坦化された画素アレイ部２０２の表面にＯＬＥＤ２０４が形成される。ＯＬＥＤ２０４は下部電極３２４、有機ＥＬ層３２６及び上部電極３２８で構成される。下部電極３２４、有機ＥＬ層３２６及び上部電極３２８は、絶縁性基材３００側から順に積層される。本実施形態では下部電極３２４がＯＬＥＤ２０４の陽極（アノード）であり、上部電極３２８が陰極（カソード）である。有機ＥＬ層３２６は正孔輸送層、発光層、電子輸送層等を含んで構成される。

下部電極３２４は、エッチング液によってパターンが形成され、接続電極３２０と電気的に接続される。下部電極３２４は、平坦化膜３２２表面及び接続電極３２０表面に形成された導電体膜がパターニングされることで画素ごとに形成される。下部電極３２４の形成後、画素境界にバンク３３４が形成される。バンク３３４で囲まれた画素の発光領域において、下部電極３２４が露出する。バンク３３４の形成後、有機ＥＬ層３２６を構成する各層が下部電極３２４の上に順番に積層される。上部電極３２８は、有機ＥＬ層３２６の上に透明電極材料を用いて形成される。

封止膜３３０は、上部電極３２８の表面に形成される。例えば、封止膜３３０は、ＣＶＤ法によって形成されたＳｉＮｙ膜である。保護膜３３６は、有機ＥＬパネル２００の表面の機械的な耐性を確保するため、封止膜３３０の表面に積層される。

図４は、画素４００について概略的に示す図の一例である。図４は、１つの画素４００及びその上下の画素４００における、半導体層３０６、ゲート電極層３１０、接続電極３２０及び下部電極３２４の配置レイアウトを示す。

各画素４００は、エッチング液が流れる方向４０６に沿って複数のスルーホール３３２が配置された複数の非有効領域４０２と、下部電極が配置された複数の有効領域４０４と、を有する。具体的には、エッチング液は、図面上左側から右側に向かって流れる。非有効領域４０２は、エッチング液が流れる方向４０６に沿って、図面上上下方向に隣り合う各画素４００の境界に跨って配置される。各非有効領域４０２には、スルーホール３３２が複数設けられる。有効領域４０４は、画素アレイ部２０２の非有効領域４０２を除く領域である。各有効領域４０４には、下部電極３２４が配置される。有効領域４０４のうち、下部電極３２４の周囲に配置されたバンク３３４の開口部４０８が光を出射する。なお、コンタクトホール３１４は、有効領域４０４及び非有効領域４０２に設けられるが、スルーホール３３２は、非有効領域４０２にのみ設けられる。

複数の画素４００は、それぞれ第１乃至第３副画素を組み合わせて構成される。具体的には、例えば、複数の画素４００は、それぞれ、赤色の光を出射する第１副画素と、緑色の光を出射する第２副画素と、青色の光を出射する第３副画素と、を組み合わせて構成される。

１つの画素４００に含まれる第１副画素と第２副画素は、エッチング液が流れる方向４０６と直交する方向に並べて配置される。具体的には、当該エッチング液が流れる方向４０６と直交する方向、すなわち図面上上下方向に第１副画素と第２副画素は並べて配置される。

１つの画素４００に含まれる第３副画素は、第１及び第２副画素の下流側に配置される。具体的には、第３副画素は、第１及び第２副画素よりも大きく形成される。第３副画素は、第１及び第２副画素の両方の下流側に配置される。

第１副画素に設けられた下部電極３２４は、画素４００の片側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第１副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

第２副画素に設けられた下部電極３２４は、画素４００の上記片側の反対側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第２副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

第３副画素に設けられた下部電極３２４は、画素４００の片側又は反対側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第３副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。なお、第３副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続されてもよい。

下部電極３２４は、庇形状の部分を有する。具体的には、下部電極３２４のエッチング液が流れる方向４０６に直交する辺４１０の近傍では、エッチング液の流れに乱れが生じやすい。一方、下部電極３２４のエッチング液が流れる方向４０６に平行な辺４１２の近傍では、エッチング液の流れに乱れは生じにくい。そのため、下部電極３２４のエッチング液が流れる方向４０６に直交する辺４１０は、大きな庇形状の部分を有する。一方、下部電極３２４のエッチング液が流れる方向４０６に平行な辺４１２は、庇形状の部分を有しない、または、小さな庇形状の部分を有する。

１つの非有効領域４０２に含まれる複数のスルーホールには、エッチング液が流れる方向４０６に対して片側に配置された下部電極３２４と接続される接続電極３２０が設けられたスルーホールと、エッチング液が流れる方向４０６に対して上記片側とは反対側に配置された下部電極３２４と接続される接続電極３２０が設けられたスルーホールと、がそれぞれ少なくとも１つ以上含まれる。具体的には、１つの非有効領域４０２に含まれる１つのスルーホールには、図面上上側に配置された下部電極３２４と接続される接続電極３２０が設けられる。さらに、当該１つの非有効領域４０２に含まれる他のスルーホールには、図面上下側に配置された下部電極３２４と接続される接続電極３２０が設けられる。

上記構成によれば、スルーホールの下流側には下部電極３２４が配置されない。これにより、下部電極３２４のオーバーエッチングや、電極のショート等の不良を防止することが出来る。

本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。各画素４００に含まれる副画素の配置レイアウトは上記に限られない。以下に、第２乃至第５の実施形態について説明する。

[第２の実施形態]
第２乃至第５の実施形態においては、下部電極３２４等の配置レイアウトが第１の実施形態と異なる。断面構成は、第１の実施形態と同様である為、当該説明を省略する。また、第１の実施形態と同様に、各副画素には半導体層３０６、ゲート電極層３１０及び配線層３１６が配置されるが、記載を省略する。さらに、第１の実施形態と同様に、エッチング液は、図面上左側から右側に向かって流れるものとして説明する。

図５は第２の実施形態における画素４００のレイアウトを示す図である。第２の実施形態における複数の画素４００は、それぞれ第１乃至第３副画素を組み合わせて構成される。具体的には、例えば、複数の画素４００は、それぞれ、赤色の光を出射する第１副画素と、緑色の光を出射する第２副画素と、青色の光を出射する第３副画素と、を組み合わせて構成される。

１つの画素４００に含まれる第１乃至第３副画素は、上記流れる方向４０６の上流側から下流側に向かって順に配置される。具体的には、図面上左側から右側へ向かって順に、第１副画素、第２副画素及び第３副画素は配置される。

第１乃至第３副画素の少なくとも一つに設けられた下部電極３２４は、画素４００の片側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。また、第１乃至第３副画素の少なくとも一つに設けられた下部電極３２４は、画素４００の上記片側の反対側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

具体的には、図５中央部に示す画素４００において、第１副画素及び第３副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。第２副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

また、上記画素４００と隣接する画素４００においては、第１副画素及び第３副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。第２副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

第１の実施形態と同様、下部電極３２４は、庇形状の部分を有する。具体的には、下部電極３２４のエッチング液が流れる方向４０６に直交する辺４１０は、大きな庇形状の部分を有する。一方、下部電極３２４のエッチング液が流れる方向４０６に平行な辺４１２は、庇形状の部分を有しない、または、小さな庇形状の部分を有する。

上記構成によれば、第１の実施形態と同様に、スルーホールの下流側には下部電極３２４が配置されない構成とすることが出来る。

[第３の実施形態]
図６は第３の実施形態における画素４００のレイアウトを示す図である。第３の実施形態における複数の画素４００は、それぞれ第１乃至第４副画素を組み合わせて構成される。具体的には、例えば、複数の画素４００は、それぞれ、赤色の光を出射する第１副画素と、緑色の光を出射する第２副画素と、青色の光を出射する第３副画素と、白色の光を出射する第４副画素と、を組み合わせて構成される。

１つの画素４００に含まれる第１及び第２副画素は、上記流れる方向４０６と直交する方向に並べて配置される。具体的には、第１及び第２副画素は、１つの画素４００の中で上流側に配置される。また、第１及び第２副画素は、図面上上下方向に並べて配置される。

１つの画素４００に含まれる第３及び第４副画素は、上記流れる方向４０６と直交する方向に並べて配置される。具体的には、第３及び第４副画素は、１つの画素４００の中で下流側に配置される。また、第３及び第４副画素は、図面上上下方向に並べて配置される。

第３副画素は、第１副画素の下流側に配置され、第４副画素は、第２副画素の下流側に配置される。具体的には、第１副画素が画素４００の図面上左上に配置される場合、第３副画素は右上に配置される。また、第２副画素が画素４００の図面上左下に配置される場合、第４副画素は右下に配置される。

第１及び第３副画素の少なくとも一方に設けられた下部電極３２４は、画素４００の片側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第１及び第３副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

第２及び第４副画素の少なくとも一方に設けられた下部電極３２４は、画素４００の反対側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第２及び第４副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

上記構成によれば、第１及び第２の実施形態と同様に、スルーホールの下流側には下部電極３２４が配置されない構成とすることが出来る。

[第４の実施形態]
図７は第４の実施形態における画素４００のレイアウトを示す図である。複数の副画素は、エッチング液の流れる方向４０６、当該流れる方向４０６と直交する方向に対してそれぞれ複数並んで配置される。エッチング液の流れる方向４０６に並ぶｎ行目の副画素と、ｎ＋１行目に並ぶ副画素とは、上記流れる方向４０６に１つの副画素の幅の１／２ずれて配置される。各画素４００は、ｎ行目に配置された１つの副画素及びｎ＋１行目に配置された隣り合う２つの副画素によって正三角形状に形成された正デルタ配列画素７００と、ｎ行目に配置された隣り合う２つの副画素及びｎ＋１行目に配置された１つの副画素によって逆正三角形状に形成された逆デルタ配列画素７０２と、を含む。第４の実施形態においては、各副画素は、いわゆるデルタ配列で形成される。

具体的には、例えば、図７に示すように、各画素は、ｎ行目に配置された１つの副画素及び、それぞれ該副画素と接しｎ＋１行目に配置された隣り合う２つの副画素によって正三角形状に形成された正デルタ配列画素７００と、ｎ行目に配置された隣り合う２つの副画素及びｎ＋１行目に配置された１つの副画素によって逆正三角形状に形成された逆デルタ配列画素７０２と、を含んで構成される。また、正デルタ配列画素７００と、逆デルタ配列画素７０２とが交互に配列される。

正デルタ配列画素７００には、図面上上側に、赤色副画素が配置され、左側下部に緑色副画素が配置され、右側下部に青色副画素が配置される。また、逆デルタ配列画素７０２には、図面上左側上部に、緑色副画素が配置され、右側上部に青色副画素が配置され、下側に赤色副画素が配置される。

正デルタ配列画素７００及び逆デルタ配列画素７０２にそれぞれ含まれる副画素の少なくとも一つに設けられた下部電極３２４は、画素の上記片側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、正デルタ配列画素７００の第１及び第３副画素及び逆デルタ配列画素７０２の第２副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

正デルタ配列画素７００及び逆デルタ配列画素７０２にそれぞれ含まれる副画素の少なくとも一つに設けられた下部電極３２４は、画素の上記反対側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、正デルタ配列画素７００の第２副画素及び逆デルタ配列画素７０２の第１及び第３副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

上記構成によれば、第１乃至第３の実施形態と同様に、スルーホールの下流側には下部電極３２４が配置されない構成とすることが出来る。

[第５の実施形態]
図８は第５の実施形態における画素のレイアウトを示す図である。第５の実施形態においては、複数の副画素は、エッチング液が流れる方向４０６、及び、該流れる方向４０６と直行する方向に対してそれぞれ複数並んで配置される。そして、エッチング液が流れる方向４０６に並ぶｎ行目に並ぶ各副画素と、ｎ＋１行目に並ぶ各副画素とは、エッチング液が流れる方向４０６に１つの副画素の幅の１／２ずれて配置される。各副画素はそれぞれ、第１色、第２色または第３色のいずれかの色を発する副画素を含む。また、各画素は、第１画素８０１、第２画素８０２、第３画素８０３及び第４画素８０４を含んで構成される。

第１画素８０１は、ｎ行目に配置され発光色が第１色である副画素と、ｎ＋１行目に配置され発光色が第２色である副画素とを含む。第２画素８０２は、第１画素８０１とエッチング液が流れる方向４０６に隣り合う画素であって、ｎ行目に配置され発光色が第１色である副画素と、ｎ＋１行目に配置され発光色が第３色である副画素とを含む。第３画素８０３は、第１画素８０１と上記直交する方向に隣り合う画素であって、ｎ＋２行目に配置され発光色が第１色である副画素と、ｎ＋３行目に配置され発光色が第３色である副画素とを含む。第４画素８０４は、第３画素８０３とエッチング液が流れる方向４０６に隣り合い、かつ、第２画素８０２と上記直行する方向に隣り合う画素である。第４画素は、ｎ＋２行目に配置され発光色が第１色である副画素と、ｎ＋３行目に配置され発光色が第２色である副画素とを含む。すなわち、本実施形態においては、各画素は、いわゆるペンタイル配列で形成される。

具体的には、図８に示すように、第１画素８０１は、図面上左上に緑色副画素を、図面上右下に赤色副画素を含んで構成される。第２画素８０２は、第１画素８０１の右側に隣接する画素であり、図面上左上に緑色副画素を、図面上右下に青色副画素を含んで構成される。第３画素８０３は、第１画素８０１の下側に隣接する画素であり、図面上左上に緑色副画素を、図面上右下に青色副画素を含んで構成される。第４画素８０４は、第２画素８０２の下側かつ第３画素８０３の右側に隣接する画素である。第４画素８０４は、図面上左上に緑色副画素を、図面上右下に赤色副画素を含んで構成される。緑色副画素におけるバンク３３４の開口面積は、赤色副画素及び青色副画素におけるバンクの開口面積よりも小さく形成される。

第１乃至第４画素８０１，８０２，８０３，８０４に含まれるｎ行目及びｎ＋２行目に配置された副画素に設けられた下部電極３２４は、画素の片側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第１乃至第４画素８０１，８０２，８０３，８０４に含まれるｎ行目及びｎ＋２行目に配置された副画素に設けられた下部電極３２４は、図面上上側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

第１乃至第４画素８０１，８０２，８０３，８０４に含まれるｎ＋１行目及びｎ＋３行目に配置された副画素に設けられた下部電極３２４は、画素の反対側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。具体的には、第１乃至第４画素８０１，８０２，８０３，８０４に含まれるｎ＋１行目及びｎ＋３行目に配置された副画素に設けられた下部電極３２４は、図面上下側に配置された非有効領域４０２に設けられた接続電極３２０と接続される。

上記構成によれば、第１乃至第４の実施形態と同様に、スルーホールの下流側には下部電極３２４が配置されない構成とすることが出来る。

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

１００有機ＥＬ表示装置、１１０上フレーム、１２０下フレーム、２００有機ＥＬパネル、２０２画素アレイ部、２０４ＯＬＥＤ、２０６画素回路、２０８ＴＦＴ、２１０駆動ＴＦＴ、２１２キャパシタ、２１４走査線駆動回路、２１６映像線駆動回路、２１８駆動電源回路、２２０制御装置、２２２走査信号線、２２４映像信号線、２２６駆動電源線、３００絶縁性基材、３０２駆動ＴＦＴ、３０４アンダーコート膜、３０６半導体層、３０８ゲート絶縁膜、３１０ゲート電極層、３１２第１層間絶縁膜、３１４コンタクトホール、３１６配線層、３１８第２層間絶縁膜、３２０接続電極、３２２平坦化膜、３２４下部電極、３２６有機ＥＬ層、３２８上部電極、３３０封止膜、３３２スルーホール、３３４バンク、３３６保護膜、４００画素、４０２非有効領域、４０４有効領域、４０６エッチング液が流れる方向、４０８開口部、４１０直交する辺、４１２平行な辺、７００正デルタ配列画素、７０２逆デルタ配列画素、８０１第１画素、８０２第２画素、８０３第３画素、８０４第４画素。

Claims

ソース、ドレイン及びゲートをそれぞれ有する複数のトランジスタが配置された回路層と、
前記回路層の上層側に、複数のスルーホールが設けられた平坦化膜と、
前記スルーホールを介して、前記ソース又はドレインの一方と接続される接続電極と、
エッチング液によってパターンが形成され、前記接続電極と電気的に接続される下部電極と、
を含む複数の副画素によって構成された複数の画素を有する表示装置であって、
前記エッチング液が流れる方向に沿って前記複数のスルーホールが配置された複数の非有効領域と、前記下部電極が配置された複数の有効領域と、を有し、
１つの前記非有効領域に含まれる前記複数のスルーホールには、前記エッチング液が流れる方向に対して片側に配置された下部電極と接続される前記接続電極が設けられたスルーホールと、前記エッチング液が流れる方向に対して前記片側とは反対側に配置された下部電極と接続される前記接続電極が設けられたスルーホールと、がそれぞれ少なくとも１つ以上含まれる、
ことを特徴とする表示装置。
前記複数の画素は、それぞれ第１乃至第３副画素を組み合わせて構成され、
１つの前記画素に含まれる前記第１副画素と前記第２副画素は、前記流れる方向と直交する方向に並べて配置され、
前記１つの画素に含まれる第３副画素は、前記第１及び第２副画素の下流側に配置され、
前記第１副画素に設けられた前記下部電極は、前記画素の前記片側に配置された非有効領域に設けられた前記接続電極と接続され、
前記第２副画素に設けられた前記下部電極は、前記画素の前記反対側に配置された非有効領域に設けられた前記接続電極と接続され、
前記第３副画素に設けられた前記下部電極は、前記画素の前記片側又は前記反対側に配置された非有効領域に設けられた前記接続電極と接続される、
ことを特徴とする請求項１に記載の表示装置。
前記複数の画素は、それぞれ第１乃至第３副画素を組み合わせて構成され、
１つの前記画素に含まれる前記第１乃至第３副画素は、前記流れる方向の上流側から下流側に向かって順に配置され、
前記第１乃至第３副画素の少なくとも一つに設けられた前記下部電極は、前記画素の前記片側に配置された非有効領域に設けられた前記接続電極と接続され、
前記第１乃至第３副画素の少なくとも一つに設けられた前記下部電極は、前記画素の前記反対側に配置された非有効領域に設けられた前記接続電極と接続される、
ことを特徴とする請求項１に記載の表示装置。
前記複数の画素は、それぞれ第１乃至第４副画素を組み合わせて構成され、
１つの前記画素に含まれる前記第１及び第２副画素は、前記流れる方向と直交する方向に並べて配置され、
前記１つの画素に含まれる前記第３及び第４副画素は、前記流れる方向と直交する方向に並べて配置され、
前記第３副画素は、前記第１副画素の下流側に配置され、
前記第４副画素は、前記第２副画素の下流側に配置され、
前記第１及び第３副画素の少なくとも一方に設けられた前記下部電極は、前記画素の前記片側に配置された非有効領域に設けられた前記接続電極と接続され、
前記第２及び第４副画素の少なくとも一方に設けられた前記下部電極は、前記画素の前記反対側に配置された非有効領域に設けられた前記接続電極と接続される、
ことを特徴とする請求項１に記載の表示装置。
前記複数の副画素は、前記流れる方向、前記流れる方向と直交する方向に対してそれぞれ複数並んで配置され、
前記流れる方向に並ぶｎ行目の前記副画素と、ｎ＋１行目に並ぶ前記副画素とは、前記流れる方向に１つの前記副画素の幅の１／２ずれて配置され、
前記各画素は、前記ｎ行目に配置された１つの前記副画素及び前記ｎ＋１行目に配置された隣り合う２つの前記副画素によって正三角形状に形成された正デルタ配列画素と、前記ｎ行目に配置された隣り合う２つの前記副画素及び前記ｎ＋１行目に配置された１つの前記副画素によって逆正三角形状に形成された逆デルタ配列画素と、を含み、
前記正デルタ配列画素と、前記逆デルタ配列画素とは交互に配列され、
前記正デルタ配列画素及び前記逆デルタ配列画素にそれぞれ含まれる前記副画素の少なくとも一つに設けられた前記下部電極は、前記画素の前記片側に配置された非有効領域に設けられた前記接続電極と接続され、
前記正デルタ配列画素及び前記逆デルタ配列画素にそれぞれ含まれる前記副画素の少なくとも一つに設けられた前記下部電極は、前記画素の前記反対側に配置された非有効領域に設けられた前記接続電極と接続される、
ことを特徴とする請求項１に記載の表示装置。
前記複数の副画素は、前記流れる方向、前記流れる方向と直交する方向に対してそれぞれ複数並んで配置され、
前記流れる方向に並ぶｎ行目の前記副画素と、ｎ＋１行目に並ぶ前記副画素とは、前記流れる方向に１つの前記副画素の幅の１／２ずれて配置され、
前記各副画素はそれぞれ、第１色、第２色または第３色のいずれかの色を発する副画素を含み、
前記各画素は、第１乃至第４画素を含み、
前記第１画素は、前記ｎ行目に配置され発光色が前記第１色である前記副画素と、前記ｎ＋１行目に配置され発光色が前記第２色である前記副画素とを含み、
前記第２画素は、前記第１画素と前記流れる方向に隣り合う画素であって、前記ｎ行目に配置され発光色が前記第１色である前記副画素と、前記ｎ＋１行目に配置され発光色が前記第３色である前記副画素とを含み、
前記第３画素は、前記第１画素と前記直交する方向に隣り合う画素であって、ｎ＋２行目に配置され発光色が前記第１色である前記副画素と、前記ｎ＋３行目に配置され発光色が前記第３色である前記副画素とを含み、
前記第４画素は、前記第２画素と前記直交する方向に隣り合い、かつ、前記第３画素と前記流れる方向に隣り合う画素であって、前記ｎ＋２行目に配置され発光色が前記第１色である前記副画素と、前記ｎ＋３行目に配置され発光色が前記第２色である前記副画素とを含み、
前記第１乃至第４画素に含まれるｎ行目及びｎ＋２行目に配置された副画素に設けられた前記下部電極は、前記画素の前記片側に配置された非有効領域に設けられた前記接続電極と接続され、
前記第１乃至第４画素に含まれるｎ＋１行目及びｎ＋３行目に配置された副画素に設けられた前記下部電極は、前記画素の前記反対側に配置された非有効領域に設けられた前記接続電極と接続される、
ことを特徴とする請求項１に記載の表示装置。