KR20220041036A - 전계 발광 디스플레이 패널 및 디스플레이 장치 - Google Patents

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KR20220041036A
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orthogonal projection
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야오 황
웨이윈 황
웨 룽
차오 쩡
멍 리
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 전계 발광 디스플레이 패널 및 디스플레이 장치를 개시한다. 여기서, 전계 발광 디스플레이 패널은 복수의 반복 유닛을 포하하고, 반복 유닛 각각은 복수의 서브픽셀을 포함하고, 서브픽셀 각각은 기판 상에 위치하는 제 1 도전 층, 제 1 절연 층 및 애노드를 포함하고, 상기 제 1 절연 층은 제 1 도전 층 상방에 위치하며 제 1 바이어홀을 포함하고, 제 1 바이어홀은 제 1 도전 층의 일부를 노출시키고, 상기 애노드는 제 1 절연 층 상에 위치하며 서로 전기적으로 연결된 메인부분과 보조부분를 포함하며, 보조부분은 제 1 바이어홀을 통해 제 1 도전 층에 전기전으로 연결되며, 적어도 하나의 서브픽셀에서, 기판 상의 메인부분의 직교 투영은 기판 상의 제 1 바이어홀의 직교 투영과 중첩되지 않는다.

Description

전계 발광 디스플레이 패널 및 디스플레이 장치
본 발명은 통신 기술 분야에 속한 것으로서, 보다 상세하게는 전계 발광 디스플레이 패널 및 디스플레이 장치 에 관한 것이다.
디스플레이 기술의 지속적인 발전과 함께 유기 발광 다이오드 (Organic Light Emitting Diode，OLED) 디스플레이 패널은 자체 발광, 넓은 시야각, 높은 콘트라스트, 저전력 소비 및 높은 응답 속도로 인해 다양한 전자 장치에서 점점 더 많이 사용되고 있다. OLED 디스플레이 패널에 대한 요구가 증가함에 따라 디스플레이 패널에서 고해상도 디자인을 구현하기 위해 OLED 디스플레이 패널은 일반적으로 SPR 픽셀 배열, 즉 픽셀 차용 방식을 채택한다.
본 발명의 실시예에 의해 제공되는 전계 발광 디스플레이 패널은 복수의 반복 유닛을 포함하고, 상기 반복 유닛 각각은 복수의 서브픽셀을 포함하고,
상기 서브픽셀 각각은,
기판 상에 위치하는 제 1 도전 층;
상기 제 1 도전 층 상에 위치하며, 상기 제 1 도전 층의 일부를 노출시키는 제 1 바이어홀을 포함하는 제 1 절연 층; 및
상기 제 1 절연 층 상에 위치하며, 서로 전기적으로 연결된 메인부분과 보조부분를 포함하는 애노드를 포함하고,
상기 보조부분은 상기 제 1 바이어홀을 통해 상기 제 1 도전 층과 전기적으로 연결되며,
적어도 하나의 상기 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩하지 않고,
적어도 하나의 상기 서브픽셀에서, 제 1 방향의 상기 메인부분의 크기는 제 2 방향의 상기 메인부분의 크기보다 크고, 적어도 하나의 상기 서브픽셀에서, 상기 제 1 바이어홀 및 상기 메인부분은 상기 제 2 방향으로 배열되고, 여기서, 상기 제 1 방향은 상기 제 2 방향과 다르다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 도전 층은 서로 이격된 제 1 전력선 및 제 1 연결선을 포함하며,
상기 서브픽셀 각각에서, 상기 보조부분은 상기 제 1 바이어홀을 통해 상기 제 1 연결선에 전기적으로 연결된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 전력선은 상기 제 1 방향을 따라 배열되며 상기 제 2 방향을 따라 연장되는 복수의 서브전력선 및 상기 서브전력선 각각에 전기적으로 연결되는 전도선을 포함한다.
선택적으로, 본 발명의 일 실시예에서, 상기 서브전력선과 상기 전도선은 격자 구조를 형성하고, 격자 각각 내에 상기 제 1 연결선이 배치되어 있고, 상기 제 1 연결선은 상기 서브전력선 및 상기 전도선과의 사이에 간격을 두어 있다.
선택적으로, 본 발명의 일 실시예에서, 상기 복수의 반복 유닛 중 적어도 하나의 반복 유닛은 상기 제 2 방향으로 배열된 하나의 제 1 색상 서브픽셀, 하나의 제 2 색상 서브픽셀 쌍 및 하나의 제 3 색상 서브픽셀을 포함하고, 여기서, 상기 제 2 색상 서브픽셀 쌍은 상기 제 1 방향으로 배열된 두개의 제 2 색상 서브픽셀을 포함하고,
상기 복수의 반복 유닛은 상기 제 2 방향으로 배열되어 반복 유닛 그룹이 형성되고, 상기 반복 유닛 그룹은 상기 제 1 방향을 따라 배열되고, 두 개의 인접한 상기 반복 유닛 그룹에 있는 반복 유닛은 서로 어긋나게 배열된다 .
선택적으로, 본 발명의 일 실시예에서, 상기 서브픽셀 각각은 상기 기판을 향하는 제 1 도전 층 측면에 위치된 픽셀 구동 회로를 더 포함하고, 여기서, 상기 서브픽셀 각각의 픽셀 구동 회로가 어레이로 배열된다.
선택적으로, 본 발명의 일 실시예에서, 제 1 색상 서브픽셀의 메인부분의 연장 방향과 제 1 색상 서브픽셀의 픽셀 구동 회로가 위치하는 영역의 길이 방향 사이에 제 1 각도가 형성되며, 여기서, 상기 제 1 각도는 45도에서 165도 사이이며,
제 3 색상 서브픽셀의 메인부분의 연장 방향과 제 1 색상 서브픽셀의 픽셀 구동 회로가 위치하는 영역의 길이 방향 사이에 제 2 각도가 형성되며, 여기서, 상기 제 2 각도는 45도에서 165도 사이이며,
제 2 색상 서브픽셀 쌍의 연장 방향과 제 2 색상 서브픽셀 쌍의 픽셀 구동 회로가 위치하는 영역의 길이 방향 사이에 제 3 각도가 형성되며, 여기서, 상기 제 3 각도는 45도에서 165도 사이이다.
선택적으로, 본 발명의 일 실시예에서, 각각의 상기 픽셀 구동 회로의 각 층 패턴이 제 2 방향으로 위치하는 영역의 크기는 제 1 방향으로 위치하는 영역의 크기보다 크다.
선택적으로, 본 발명의 일 실시예에서, 두 개의 인접한 반복 유닛 그룹의 하나의 제 2 색상 서브픽셀 쌍은 다른 반복 유닛 그룹의 인접한 제 1 색상 서브픽셀과 제 3 색상 서브픽셀의 상기 제 2 방향 상의 최대 스팬 사이에 있다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀의 메인부분의 상기 제 2 방향으로 위치하는 영역의 크기는 상기 제 3 색상 서브픽셀의 메인부분의 상기 제 2 방향으로 위치하는 영역의 크기보다 작고,
상기 제 1 색상 서브픽셀의 메인부분의 상기 제 1 방향으로 위치하는 영역의 크기는 상기 제 3 색상 서브픽셀의 메인부분의 상기 제 1 방향으로 위치하는 영역의 크기보다 크다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀 각각에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 1 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 있다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩되지 않으며, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 및 리셋 전원 신호 라인의 상기 기판 상의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 데이터 라인의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 2 개의 제 2 전력선의 직교 투영과 중첩된다 .
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀 각각에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 1 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 있다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 픽셀 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 데이터 라인의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 2 개의 제 2 전력선의 직교 투영과 중첩된다 .
선택적으로, 본 발명의 일 실시예에서, 상기 제 2 색상 서브픽셀 각각에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 2 색상 서브픽셀 쌍은 첫 번째 제 2 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀을 포함하고, 동일한 상기 반복 유닛에서 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 3 색상 서브픽셀로부터 떨어진 상기 첫 번째 제 2 색상 서브픽셀의 측면에 구비되고,
동일한 상기 반복 유닛에서 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 3 색상 서브픽셀로부터 떨어진 상기 두 번째 제 2 색상 서브픽셀의 측면에 구비된다.
선택적으로, 본 발명의 일 실시예에서, 동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀에 대해, 및, 상기 동일한 반복 유닛 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비되고,
동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀에 대해, 및 상기 동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비된다.
선택적으로, 본 발명의 일 실시예에서, 상기 첫 번째 제 2 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩하지 않으며, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 및 스캔 신호 라인의 상기 기판 상의 직교 투영과 중첩되며,
상기 두 번째 제 2 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩하지 않으며, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 및 스캔 신호 라인의 상기 기판 상의 직교 투영과 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀의 픽셀 구동 회로, 상기 첫 번째 제 2 색상 서브픽셀의 픽셀 구동 회로, 상기 제 1 색상 서브픽셀의 픽셀 구동 회로 및 상기 두 번째 제 2 색상 서브픽셀의 픽셀 구동 회로는 제 1 방향으로 순차적으로 배열된다.
선택적으로, 본 발명의 일 실시예에서, 동일한 색상 서브픽셀의 제 1 바이어홀은 상기 색상 서브픽셀의 동일한 측면에 위치된다.
선택적으로, 본 발명의 일 실시예에서, 동일한 상기 반복 유닛에서 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀, 상기 제 1 색상 서브픽셀의 제 1 바이어홀, 상기 제 1 색상 서브픽셀의 제 1 바이어홀 및 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 방향을 따라 동일한 제 1 서브 폴드 라인 상에 순차적으로 배열되고;
하나의 반복 유닛 그룹에 있는 제 1 색상 서브픽셀 및 인접한 반복 유닛 그룹에 있는 상기 제 1 색상 서브픽셀에 가장 가까운 제 3 색상 서브픽셀에 대하여, 상기 제 1 색상 서브픽셀의 제 1 바이어홀 및 상기 제 3 색상 서브픽셀의 제 1 바이어홀은 제 3 방향을 따라 동일한 제 2 서브 폴드 라인 상에 배열되고; 여기서, 상기 제 3 방향은 상기 제 1 방향과 교차한다.
선택적으로, 본 발명의 일 실시예에서, 상기 폴드 라인은 상기 제 1 서브 폴드 라인 및 상기 제 2 서브 폴드 라인을 포함하고, 상이한 열의 두 인접한 반복 유닛에서, 첫 번째 반복 유닛의 제 3 색상 서브픽셀의 제 1 바이어홀은 두 번째 반복 유닛의 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀, 상기 제 1 색상 서브픽셀의 제 1 바이어홀 및 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀과 함께 배열 폴드 라인에 순차적으로 배열된다.
선택적으로, 본 발명의 일 실시예에서, 동일한 상기 반복 유닛의 상기 제 3 색상 서브픽셀의 제 1 바이어홀 및 상기 제 1 색상 서브픽셀의 제 1 바이어홀은 상기 제 2 방향으로 동일한 직선 상에 배열된다.
선택적으로, 본 발명의 일 실시예에서, 상이한 열의 두 인접한 반복 유닛에서 하나의 반복 유닛의 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀및 다른 하나의 반복 유닛의 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 2 방향으로 동일한 직선 상에 배열된다.
선택적으로, 본 발명의 일 실시예에서, 홀수 클래스 반복 유닛 그룹 및 짝수 클래스 반복 유닛 그룹 내의 적어도 일 클래스의 반복 유닛 그룹에서, 동일한 행의 반복 유닛의 상기 제 1 색상 서브픽셀의 제 1 바이어홀, 상기 제 2 색상 서브픽셀 쌍의 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀 및 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 방향으로 동일한 직선 상에 배열되고,
또한, 홀수 클래스 반복 유닛 그룹 및 짝수 클래스 반복 유닛 그룹 내의 적어도 일 클래스의 반복 유닛 그룹에서, 동일한 행의 반복 유닛의 상기 제 3 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 방향으로 동일한 직선 상에 배열된다.
선택적으로, 본 발명의 일 실시예에서, 상기 전계 발광 디스플레이 패널은,
상기 제 1 도전 층과 상기 기판 사이에 위치하며, 서로 이격되도록 배치된 제 2 전력선 및 제 2 연결선을 포함하는 제 2 전도 층; 및
상기 제 2 도전 층과 상기 제 1 도전 층 사이에 위치하며, 상기 제 2 연결선을 노출시키는 제 2 바이어홀 및 상기 제 2 전력선의 일부을 노출시키는 제 3 바이어홀을 포함하는 제 2 절연 층을 포함하고,
상기 제 1 연결선은 상기 제 2 바이어홀을 통해 상기 제 2 연결선에 전기적으로 연결되고;
상기 제 1 전력선은 상기 제 3 바이어홀을 통해 상기 제 2 전력선에 전기적으로 연결된다.
선택적으로, 본 발명의 일 실시예에서, 서로 전기적으로 연결된 상기 제 1 연결선 및 상기 제 2 연결선에 대해, 상기 기판 상의 상기 제 1 연결선의 직교 투영은 상기 기판 상의 상기 제 2 연결선의 직교 투영과 적어도 부분적으로 중첩되고,
상기 기판 상의 상기 제 1 전력선의 직교 투영은 상기 기판 상의 상기 제 2 전력선의 직교 투영과 적어도 부분적으로 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 상기 제 1 바이어홀은 상기 제 2 바이어홀보다 픽셀 구동 회로의 구동 트랜지스터에 더 가깝게 배치되고;
상기 제 1 색상 서브픽셀에서, 상기 제 1 바이어홀은 상기 제 2 바이어홀에 대해 픽셀 구동 회로의 구동 트랜지스터로부터 떨어지게 배치되고;
상기 제 2 색상 서브픽셀에서, 상기 제 1 바이어홀은 상기 제 2 바이어홀에 대해 픽셀 구동 회로의 구동 트랜지스터로부터 떨어지게 배치된다.
선택적으로, 본 발명의 일 실시예에서, 동일한 상기 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 서브픽셀 각각은 제 4 바이어홀을 더 포함하고,
상기 제 3 색상 서브픽셀에서, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 중첩되고,
상기 제 1 색상 서브픽셀에서, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되고,
상기 제 2 색상 서브픽셀에서, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 4 바이어홀은 제 1 방향을 따라 직선으로 배열되고, 동일한 직선 상의 두 인접한 제 4 바이어홀 사이의 간격은 대체로 동일하다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 방향에서 인접한 두개의 제 1 바이어홀 사이의 간격은 대체로 동일하고, 상기 제 2 방향에서 인접한 두개의 제 1 바이어홀 사이의 간격은 대체로 동일하고,
상기 제 1 방향에서 인접한 두개의 제 2 바이어홀 사이의 간격은 대체로 동일하고, 상기 제 2 방향에서 인접한 두개의 제 2 바이어홀 사이의 간격은 대체로 동일하다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 상기 기판 상의 상기 제 2 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않고, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않고, 상기 기판 상의 상기 제 2 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 2 색상 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않고, 상기 기판 상의 상기 제 2 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않는다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 적어도 부분적으로 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두개의 제 3 바이어홀의 직교 투영과 적어도 부분적으로 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 상기 제 1 바이어홀은 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중심선측면에 인접하게 배치되고, 상기 제 2 바이어홀은 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중심선의 다른 측면에 인접하게 배치된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 2 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 위치된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 적어도 부분적으로 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두개의 제 3 바이어홀의 직교 투영과 적어도 부분적으로 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 상기 제 1 바이어홀은 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중심선 측면에 인접하게 배치되며, 상기 제 2 바이어홀은 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중선의 다른 측면에 인접하게 배치된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 2 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 위치된다.
선택적으로, 본 발명의 일 실시예에서, 동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀에 대해, 및, 상기 동일한 반복 유닛 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 첫 번째 제 2 색상 서브픽셀의 제 2 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비되고,
동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀에 대해, 및 상기 동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 두 번째 제 2 색상 서브픽셀의 제 2 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비된다.
선택적으로, 본 발명의 일 실시예에서, 상기 첫 번째 제 2 색상 서브픽셀에서, 상기 제 1 바이어홀 및 상기 제 2 바이어홀은 상기 제 2 방향을 따라 동일한 직선 상에 배열되고； 상기 두 번째 제 2 색상 서브픽셀에서, 상기 제 1 바이어홀 및 상기 제 2 바이어홀은 상기 제 2 방향으로 동일한 직선 상에 배열된다.
선택적으로, 본 발명의 일 실시예에서, 상기 첫 번째 제 2 색상 서브픽셀에서, 상기 제 2 바이어홀은 상기 메인부분으로부터 떨어진 상기 제 1 바이어홀의 측면에 위치하고,
상기 두 번째 제 2 색상 서브픽셀에서, 상기 제 2 바이어홀은 상기 메인부분으로부터 떨어진 상기 제 1 바이어홀의 측면에 위치한다.
선택적으로, 본 발명의 일 실시예에서, 홀수 열의 반복 유닛 그룹 내의 제 3 색상 서브픽셀의 제 2 바이어홀은 짝수 열의 반복 유닛 그룹 내의 제 1 색상 서브픽셀의 제 1 바이어홀, 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀 및 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀과 함께 상기 제 1 방향으로 동일한 직선 상에 배열된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 서브전력선의 직교 투영을 커버하고; 및, 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두 서브전력선과 상기 메인부분의 중심의 양측에 평행하게 배치된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 서브전력선의 직교 투영을 커버하고; 및, 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두 서브전력선과 상기 메인부분의 중심의 양측에 평행하게 배치된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 2 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 하나의 상기 서브전력선 및 상기 서브전력선에 전기적으로 연결된 전도선의 직교 투영과 적어도 부분적으로 중첩된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 도전 층은 복수의 서브픽셀 각각에서 서로 이격된 제 1 전력선, 제 1 연결선 및 데이터 라인을 포함하고,
상기 서브픽셀 각각에서, 상기 보조부분은 상기 제 1 바이어홀을 통해 상기 제 1 연결선에 전기적으로 연결된다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 전력선 및 상기 데이터 라인은 제 1 방향을 따라 배열되며 제 2 방향을 따라 연장도고, 상기 제 1 방향은 상기 제 2 방향과 다르다.
선택적으로, 본 발명의 일 실시예에서, 상기 제 1 전력선은 구동 전압을 전송하는 전력선으로 구성된다.
본 발명의 실시예는 또한 상기 전계 발광 디스플레이 패널을 포함하는 디스플레이 장치를 제공한다.
도 1는 종래의 디스플레이 패널의 상부 구조를 나타내는 개략도이다.
도 1b는 도 1a에 도시된 디스플레이 패널의 AA’방향을 따른 단면 구조를 나타내는 개략도이다.
도 2a는 본 발의 일부 실시예에 의해 제공되는 픽셀 구동 회로의 개략적인 구조도이다.
도 2b는 본 발의 일부 실시예에 의해 제공되는 액티브 반도체 층의 상부 구조를 나타내는 개략도이다.
도 2c는 본 발의 일부 실시예에 의해 제공되는 게이트 도전 층의 상부 구조를 나타내는 개략도이다.
도 2d는 본 발의 일부 실시예에 의해 제공되는 기준 전도 층의 상부 구조를 나타내는 개략도이다.
도 2e는 본 발의 일부 실시예에 의해 제공되는 소스-드레인 금속 층의 상부 구조를 나타내는 개략도이다.
도 2f는 본 발의 일부 실시예에 의해 제공되는 보조 금속 층의 상부 구조를 나타내는 개략도이다.
도 2g는 본 발명의 일부 실시예에 의해 제공되는 액티브 반도체 층, 게이트 도전 층, 기준 전도 층, 소스-드레인 금속 층 및 보조 금속 층의 적층된 위치 관계를 나타내는 개략도이다.
도 3a는 본 발의 일부 실시예에 의해 제공되는 디스플레이 패널의 상부 구조를 나타내는 개략도이다.
도 3b는 본 발명의 다른 실시예에 의해 제공되는 디스플레이 패널의 상부 구조를 나타내는 개략도이다.
도 3c는 본 발명의 다른 실시예에 의해 제공되는 디스플레이 패널의 상부 구조를 나타내는 개략도이다.
도 4는 본 발의 일부 실시예에 의해 제공되는 디스플레이 패널의 애노드, 제 1 바이어홀 및 제 2 바이어홀의 개략적인 구조도이다.
도 5a는 본 발의 일부 실시예에 의해 제공되는 디스플레이 패널의 제 1 도전 층, 제 2 바이어홀및 제 3 바이어홀의 구조도이다.
도 5b는 본 발명의 다른 실시예에 의해 제공되는 디스플레이 패널의 제 1 도전 층, 제 2 바이어홀및 제 3 바이어홀의 구조도이다.
도 6a는 도 3a에 도시된 디스플레이 패널의 AA’방향을 따른 단면 구조를 나타내는 개략도이다.
도 6b는 도 3a에 도시된 디스플레이 패널의 BB’방향을 따른 단면 구조를 나타내는 개략도이다.
도 6c는 도 3b에 도시된 디스플레이 패널의 AA’방향을 따른 단면 구조를 나타내는 개략도이다.
도 7a는 도 3a에 도시된 디스플레이 패널의 CC’방향을 따른 단면 구조를 나타내는 개략도이다.
도 7b는 도 3a에 도시된 디스플레이 패널의 DD’방향을 따른 단면 구조를 나타내는 개략도이다.
도 8a는 도 3a에 도시된 디스플레이 패널의 EE’방향을 따른 단면 구조를 나타내는 개략도이다.
도 8b는 도 3a에 도시된 디스플레이 패널의 FF’방향을 따른 단면 구조를 나타내는 개략도이다.
도 8c는 도 3b에 도시된 디스플레이 패널의 BB’방향을 따른 단면 구조를 나타내는 개략도이다.
도 9a는 본 발명의 다른 실시예에 의해 제공되는 디스플레이 패널의 상부 구조를 나타내는 개략도이다.
도 9b는 본 발명의 다른 실시예에 의해 제공되는 디스플레이 패널의 상부 구조를 나타내는 개략도이다.
도 10는 도 9a에 도시된 디스플레이 패널의 애노드 및 제 1 바이어홀의 구조도이다.
도 11은 도 9a에 도시된 디스플레이 패널의 제 1 도전 층 및 제 1 바이어홀의 구조도이다.
도 12는 도 9a에 도시된 디스플레이 패널의 AA’방향을 따른 단면 구조를 나타내는 개략도이다.
도 13은 도 9a에 도시된 디스플레이 패널의 BB’방향을 따른 단면 구조를 나타내는 개략도이다.
도 14는 도 9a에 도시된 디스플레이 패널의 CC’방향을 따른 단면 구조를 나타내는 개략도이다.
도 15는 도 9a에 도시된 디스플레이 패널의 DD’방향을 따른 단면 구조를 나타내는 개략도이다.
도 16는 도 9b에 도시된 디스플레이 패널의 AA’방향을 따른 단면 구조를 나타내는 개략도이다.
도 17는 도 9b에 도시된 디스플레이 패널의 BB’방향을 따른 단면 구조를 나타내는 개략도이다.
본 발명의 목적, 기술안 및 장점을 보다 명료하게 나타내기 위해 이하 도면을 참조하면서 본 발명을 설명한다. 여기서 서술한 실시예는 본 발명의 일부 실시예에 불과하며 전 실시예가 아닌 것은 자명하다. 본 발명을 기반으로 하여 통상의 기술을 가진 자라면 창조력을 발휘하지 않으면서 얻은 다른 실시예도 본 발명의 보호 범위에 속한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 "제 1", "제 2"등의 용어는 순서, 양 또는 중요성을 나타 내기위한 것이 아니라 다양한 구성 요소를 구별하기 위한 것이다. "포함", "갖는다" 등의 용어는 이러한 용어 앞에 언급된 요소 또는 대상이 이러한 용어 뒤에 나열된 요소 또는 대상 및 그 등가물을 포함함을 지정하기 위한 것이지만, 다른 요소나 개체를 배제하지 않는다. "연결", "전기적으로 연결"등의 문구는 물리적 연결 또는 기계적 연결을 한정하기 위한 것이 아니라 직접 또는 간접적으로 전기 연결을 포함할 수 있다.
일반적인 OLED 디스플레이 패널은 베이스 기판, 베이스 기판 상에 배치된 픽셀 구동 회로, 베이스 기판으로부터 떨어진 픽셀 구동 회로의 측면에 배치된 평탄 층, 베이스 기판 측면으로부터 떨어진 평탄 층에 배치된 애노드, 베이스 기판으로부터 떨어진 층, 베이스 기판으로부터 떨어진 애노드의 측면 상에 배치된 발광층, 및 베이스 기판으로부터 떨어진 발광층 측면 상에 배치된 캐소드를 포함한다.
도 1a는 디스플레이 패널의 상부 구조를 나타내는 개략도이다.. 도 1b는 도 1a에 도시된 디스플레이 패널의 AA’방향을 따른 단면 구조를 나타내는 개략도이다. 도 1a 및 도 1b에 도시된 바와 같이, 디스플레이 패널은 베이스 기판 (10), 픽셀 구동 회로 (20), 평탄 층 (30), 애노드 (40), 발광층 (50), 캐소드 (60) 및 픽셀 정의 층 (80)을 포함한다. 픽셀 정의 층 (80)은 개구부를 가지고 있어 개구부를 통해 유효 발광 영역을 정의한다. 픽셀 구동 회로 (20)는 트랜지스터와 커패시터를 갖고 트랜지스터와 커패시터의 상호 작용에 의해 전기 신호를 생성하고 생성된 전기 신호는 연결선 (21)을 통해 애노드 (40)에 입력된다. 캐소드 (60)에는 이에 대응하는 전압이 인가되어 발광층 (50)을 구동하여 발광할 수 있다. 평탄 층 (30)은 바이어홀 (31)을 가지며, 애노드 (40)는 바이어홀 (31)을 통해 연결선 (21)과 전기적으로 연결된다. 그러나 바이어홀 (31)은 일정한 깊이를 가지기 때문에 애노드 (40)와 애노드 (40)상의 발광층 (50)이 이 바이어홀 (31)이 존재하는 영역에 오목한 부분을 생성하여 애노드 (40)가 고르지 않게되어 디스플레이 패널에 색상 시프트 현상이 발생한다.
도 2a에 도시된 바와 같이, 픽셀 구동 회로 (0121)은 픽셀 구동 회로 (0122), 제 1 발광 제어 회로 (0123), 제 2 발광 제어 회로 (0124), 데이터 기록 회로 (0126), 저장 회로 (0127), 임계값 보상 회로 (0128), 및 리셋 회로 (0129)를 포함한다. 여기서, 픽셀 구동 회로 (0122)는 제어 단부, 제 1 단부 및 제 2 단부를 포함하고, 발광 소자 (0120)를 발광하기 위한 구동 전류를 제공하도록 구성된다. 예를 들어, 제 1 발광 제어 회로 (0123)는 픽셀 구동 회로 (0122)의 제 1 단부 및 제 1 전압 단자 (VDD)에 연결되고, 픽셀 구동 회로 (0122)와 제 1 전압 단자 (VDD) 사이의 연결이 켜거나 끈도록 구성된다. 제 2 발광 제어 회로 (0124)는 픽셀 구동 회로 (0122)의 제 2 단부 및 발광 소자 (0120)의 제 1 발광 전압 인가 전극에 전기적으로 연결되고, 픽셀 구동 회로 (0122)와 발광 소자 (0120) 사이의 연결이 켜거나 끈도록 구성된다. 데이터 기록 회로 (0126)는 픽셀 구동 회로 (0122)의 제 1 단부에 전기적으로 연결되고, 스캔 신호의 제어 하에 저장 회로 (0127)에 데이터 신호를 기록하도록 구성된다. 저장 회로 (0127)는 픽셀 구동 회로 (0122)의 제어 단부 및 제 1 전압 단자 (VDD)에 전기적으로 연결되고, 데이터 신호를 저장하도록 구성된다. 임계값 보상 회로 (0128)는 픽셀 구동 회로 (0122)의 제어 단부 및 제 2 단부에 전기적으로 연결되고, 픽셀 구동 회로 (0122)에 대한 임계값 보상을 수행하도록 구성된다. 리셋 회로 (0129)는 픽셀 구동 회로 (0122)의 제어 단부와 발광 소자 (0120)의 제 1 발광 전압 인가 전극에 전기적으로 연결되고, 리셋 제어 신호의 제어하에 픽셀 구동 회로 (0122)의 제어 단부와 발광 소자 (0120)의 제 1 발광 전압 인가 전극을 리셋하도록 구성된다. 여기서 발광 소자 (0120)는 적층된 애노드 (40), 발광층 (50) 및 캐소드 (60)을 포함한다.
예시적으로, 도 2a를 참조하면, 픽셀 구동 회로 (0122)는 구동 트랜지스터 (T1)를 포함하고, 픽셀 구동 회로 (0122)의 제어 단부는 구동 트랜지스터 (T1)의 게이트 전극을 포함한다. 픽셀 구동 회로 (0122)의 제 1 단부는 구동 트랜지스터 (T1)의 제 1 전극을 포함한다. 픽셀 구동 회로 (0122)의 제 2 단부는 구동 트랜지스터 (T1)의 제 2 전극을 포함한다.
예시적으로, 도 2a에서, 데이터 기록 회로 (0126)는 데이터 기록 트랜지스터 (T2)를 포함하고, 저장 회로 (0127)은 제 3 커패시터 (C2)를 포함하고, 임계값 보상 회로 (0128)은 임계값 보상 트랜지스터 (T3)을 포함하고, 제 1 발광 제어 회로 (0123)는 제 1 발광 제어 트랜지스터 (T4)를 포함한다. 제 2 발광 제어 회로 (0124)는 제 2 발광 제어 트랜지스터 (T5)를 포함하고, 리셋 회로 (0129)는 제 1 리셋 트랜지스터 (T6) 및 제 2 리셋 트랜지스터 (T7)를 포함하고, 리셋 제어 신호는 제 1 서브리셋 제어 신호 및 제 2 서브리셋 제어 신호를 포함한다.
구체적으로, 데이터 기입 트랜지스터 (T2)의 제 1 전극은 구동 트랜지스터 (T1)의 제 1 전극에 전기적으로 연결되고, 데이터 기입 트랜지스터 (T2)의 제 2 전극은 데이터 라인 (Vd)에 전기적으로 연결되어 데이터 신호를 수신하도록 구성된다. 데이터 기록 트랜지스터 (T2)의 게이트 전극은 제 1 스캔 신호 라인 (Ga1)에 전기적으로 연결되어 스캔 신호를 수신하도록 구성된다. 제 3 커패시터 (C2)의 제 1 전극은 제 1 전원 단자 (VDD)에 전기적으로 연결되고, 제 3 커패시터 (C2)의 제 2 전극은 구동 트랜지스터 (T1)의 게이트 전극에 전기적으로 연결된다. 임계값 보상 트랜지스터 (T3)의 제 1 전극은 구동 트랜지스터 (T1)의 제 2 전극에 전기적으로 연결되고, 임계값 보상 트랜지스터 (T3)의 제 2 전극은 구동 트랜지스터 (T1)의 게이트 전극에 전기적으로 연결되고, 임계값 보상 트랜지스터 (T3)는 보상 제어 신호를 수신하기 위해 제 2 스캔 신호 라인 (Ga2)에 전기적으로 연결되도록 구성된다. 제 1 리셋 트랜지스터 (T6)의 제 1 전극은 제 1 리셋 전원 단자 (Vinit1)와 전기적으로 연결되어 제 1 리셋 신호를 수신하고, 제 1 리셋 트랜지스터 (T6)의 제 2 전극은 구동 트랜지스터 (T1)의 게이트 전극에 전기적으로 연결된다. 제 1 리셋 트랜지스터 (T6)의 게이트 전극은 제 1 리셋 제어 신호 라인 (Rst1)에 전기적으로 연결되어 제 1 서브리셋 제어 신호를 수신하도록 구성된다. 제 2 리셋 트랜지스터 (T7)의 제 1 전극은 제 2 리셋 전원 단자 (Vinit2)에 전기적으로 연결되어 제 2 리셋 신호를 수신하고, 제 2 리셋 트랜지스터 (T7)의 제 2 전극은 발광 소자 (0120)의 제 1 발광 전압 인가 전극에 전기적으로 연결된다. 제 2 리셋 트랜지스터 (T7)의 게이트 전극은 제 2 리셋 제어 신호 라인 (Rst2)에 전기적으로 연결되어 제 2 서브리셋 제어 신호를 수신하도록 구성된다. 제 1 발광 제어 트랜지스터 (T4)의 제 1 전극은 제 1 전원 단자 (VDD)에 전기적으로 연결되고, 제 1 발광 제어 트랜지스터 (T4)의 제 2 전극은 구동 트랜지스터 (T1)의 제 1 전극에 전기적으로 연결된다. 제 1 발광 제어 트랜지스터 (T4)의 게이트 전극은 제 1 발광 제어 신호 라인 (EM1)에 전기적으로 연결되어 제 1 발광 제어 신호를 수신하도록 구성된다. 제 2 발광 제어 트랜지스터 (T5)의 제 1 전극은 구동 트랜지스터 (T1)의 제 2 전극에 전기적으로 연결되고, 제 2 발광 제어 트랜지스터 (T5)의 제 2 전극은 발광 소자 (120)의 제 1 발광 전압 인가 전극에 전기적으로 연결된다. 제 2 발광 제어 트랜지스터 (T5)의 게이트 전극은 제 2 발광 제어 신호 라인 (EM2)에 전기적으로 연결되어 제 2 발광 제어 신호를 수신하도록 구성된다. 발광 소자 (120)의 제 2 발광 전압 인가 전극은 제 2 전원 단자 (VSS)에 전기적으로 연결된다. 여기서, 제 1 전극 및 제 2 전극은 실제 적용에 따라 소스 전극 또는 드레인 전극으로 결정될 수 있으며, 이에 한정되지 않는다.
예시적으로, 제 1 전원 단자 (VDD) 및 제 2 전원 단자 (VSS) 중 하나는 고전압 단자이고, 제 1 전원 단자 (VDD) 및 제 2 전원 단자 (VSS) 중 다른 하나는 저전압 단자이다. 예를 들어, 도 2a에 도시된 실시예에서, 제 1 전원 단자 (VDD)는 일정한 제 1 전압을 출력하기 위한 전압원이고, 제 1 전압은 양의 전압이다. 제 2 전원 단자 (VSS)는 일정한 제 2 전압을 출력하는 전압원이고, 제 2 전압은 음의 전압 등이다. 예를 들어, 일부 예들에서, 제 2 전력 단자 (VSS)는 접지될 수 있다.
본 발명의 실시예에서, 서브픽셀의 픽셀 구동 회로는 도 2a에 도시된 구조 이외의 다른 수의 트랜지스터를 포함하는 구조일 수 있음에 유의해야한다. 본 발명은 이에 한정되지 않는다.
도 2b 내지 도 2g는 본 발명의 일부 실시예에 따른 픽셀 구동 회로의 층의 개략도이다. 기판상의 픽셀 구동 회로의 각 회로의 위치 관계는 도 2b 내지 도 2g을 참조하여 후술한다. 도 2b 내지 2g에 도시된 예는 하나의 서브픽셀의 픽셀 구동 회로로 예시된다. 도 2b 내지 2g는 또한 픽셀 구동 회로 (0121)에 연결된 제 1 스캔 신호 라인 (Ga1a), 제 2 스캔 신호 라인 (Ga2a), 제 1 리셋 제어 신호 라인 (Rst1a), 제 2 리셋 제어 신호 라인 (Rst2a), 전원 단자 (Vinit1a)의 제 1 리셋 전원 신호 라인 (Init1a), 제 2 리셋 전원 단자 (Vinit2a)의 제 2 리셋 전원 신호 라인 (Init2a), 제 1 발광 제어 신호 라인 (EM1a), 제 2 발광 제어 신호 라인 (EM2a), 데이터 라인 (Vd), 제 1 전원 단자 (VDD)의 제 1 전원 신호 라인 (VDD1), 제 2 전원 신호 라인 (VDD2)을 나타낸다. 제 1 전원 신호 라인 (VDD1)과 제 2 전원 신호 라인 (VDD2)은 서로 전기적으로 연결된다. 도 2b 내지 2g에서, 제 1 스캔 신호 라인 (Ga1a) 및 제 2 스캔 신호 라인 (Ga2a)은 동일한 신호 라인이고, 제 1 리셋 전원 신호 라인 (Init1a) 및 제 2 리셋 전원 신호 라인 (Init2a)은 동일한 신호 라인이고, 제 1 리셋 제어 신호 라인 (Rst1a)와 제 2 리셋 제어 신호 라인 (Rst2a)은 동일한 신호 라인이고, 제 1 발광 제어 신호 라인 (EM1a)과 제 2 발광 제어 신호 라인 (EM2a)은 동일한 신호 라인이다.
예를 들어, 도 2b는 픽셀 구동 회로 (0121)의 액티브 반도체 층 (0310)을 도시한다. 액티브 반도체 층 (0310)은 반도체 재료를 패터닝함으로써 형성될 수 있다. 액티브 반도체 층 (0310)은 위 구동 트랜지스터 (T1), 데이터 기록 트랜지스터 (T2), 임계값 보상 트랜지스터 (T3), 제 1 발광 제어 트랜지스터 (T4), 제 2 발광 제어 트랜지스터 (T5), 제 1 리셋 트랜지스터 (T6) 및 제 2 리셋 트랜지스터 (T7)의 액티브 층을 제조하도록 구성된다. 각각의 액티브 층은 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함할 수 있다. 예를 들어, 각 트랜지스터의 액티브 층은 일체로 배치된다..
예를 들어, 액티브 반도체 층 (0310)은 비정질 실리콘, 폴리 실리콘, 산화물 반도체 재료 등으로 만들어 질 수 있다. 전술한 소스 영역 및 드레인 영역은 n 형 불순물 또는 p 형 불순물이 도핑된 영역일 수 있음을 유의해야한다.
예를 들어, 픽셀 구동 회로 (0121)의 게이트 금속 층은 게이트 도전 층 (0320)을 포함할 수 있다. 앞서 설명한 액티브 반도체 층 (0310) 상에 게이트 절연 층 (미도시)을 형성하여 위 액티브 반도체 층 (0310)을 보호한다. 도 2c는 픽셀 구동 회로 (0121)의 게이트 도전 층 (0320)을 나타내고, 게이트 도전 층 (0320)은 게이트 절연 층 상에 배치되어 액티브 반도체 층 (0310)과 절연되어있다. 게이트 도전 층 (0320)은 제 3 커패시터 (C2)의 제 2 전극 (CC2a,) 제 1 스캔 신호 라인 (Ga1a), 제 2 스캔 신호 라인 (Ga2a), 제 1 리셋 제어 신호 라인 (Rst1a), 제 2 리셋 제어 신호 라인 (Rst2a), 제 1 발광 제어 신호 라인 (EM1a), 제 2 발광 제어 신호 라인 (EM2a), 구동 트랜지스터 (T1), 데이터 기록 트랜지스터 (T2), 임계값 보상 트랜지스터 (T3), 제 1 발광 제어 트랜지스터 (T4), 제 2 발광 제어 트랜지스터 (T5), 제 1 리셋 트랜지스터 (T6) 및 제 2 리셋 트랜지스터 (T7)의 게이트 전극을 포함할 수 있다.
예를 들어, 도 2c에 도시된 바와 같이, 데이터 기입 트랜지스터 (T2)의 게이트 전극은 제 1 스캔 신호 라인 (Ga1a)이 액티브 반도체 층 (0310)과 중첩하는 부분일 수 있다. 제 1 발광 제어 트랜지스터 (T4)의 게이트 전극은 제 1 발광 제어 신호 라인 (EM1a)/제 2 발광 제어 신호 라인 (EM2a)이 액티브 반도체 층 (0310)과 중첩하는 제 1 부분일 수 있다. 제 2 발광 제어 트랜지스터 (T5)의 게이트 전극은 제 1 발광 제어 신호 라인 (EM1a)/제 2 발광 제어 신호 라인 (EM2a)이 액티브 반도체 층 (0310)과 중첩하는 제 2 부분일 수 있다. 제 1 리셋 트랜지스터 (T6)의 게이트 전극은 제 1 리셋 제어 신호 라인 (Rst1a)/제 2 리셋 제어 신호 라인 (Rst2a)이 액티브 반도체 층 (0310)과 중첩하는 제 1 부분일 수 있다. 제 2 리셋 트랜지스터 (T7)의 게이트 전극은 제 1 리셋 제어 신호 라인 (Rst1a)/제 2 리셋 제어 신호 라인 (Rst2a)이 액티브 반도체 층 (0310)과 중첩하는 제 2 부분일 수 있다. 임계값 보상 트랜지스터 (T3)는 이중 게이트 구조의 박막 트랜지스터일 수 있다. 임계값 보상 트랜지스터 (T3)의 첫 번째 게이트 전극은 제 2 스캔 신호 라인 (Ga2a)이 액티브 반도체 층 (0310)과 중첩하는 부분일 수 있다. 임계값 보상 트랜지스터 (T3)의 두 번째 게이트 전극은 제 2 스캔 신호 라인 (Ga2a)에서 돌출된 돌출부가 액티브 반도체 층 (0310)과 중첩하는 부분일 수 있다. 도 2a 및 2c에 도시된 바와 같이, 구동 트랜지스터 (T1)의 게이트 전극은 제 3 커패시터 (C2)의 제 2 전극 (CC2a)일 수 있다.
도 2b의 점선 직사각형 프레임은 게이트 도전 층 (0320)이 액티브 반도체 층 (0310)과 중첩되는 부분을 나타내는 것을 유의해야한다.
예를 들어, 도 2c에 도시된 바와 같이, 제 1 스캔 신호 라인 (Ga1a)/제 2 스캔 신호 라인 (Ga2a), 제 1 리셋 제어 신호 라인 (Rst1a)/제 2 리셋 제어 신호 라인 (Rst2a) 및 제 1 발광 제어 신호 라인 (EM1a)/제 2 발광 제어 신호 라인 (EM2a)은 제 2 방향 (F2)으로 배열된다. 제 1 스캔 신호 라인 (Ga1a)/제 2 스캔 신호 라인 (Ga2a)은 제 1 리셋 제어 신호 라인 (Rst1a)/제 2 리셋 제어 신호 라인 (Rst2a)과 제 1 발광 제어 신호 라인 (EM1a)/제 2 발광 제어 신호 라인 (EM2a) 사이에 위치한다.
예를 들어, 제 2 방향 (F2)에서, 제 3 커패시터 (C2)의 제 2 전극 (CC2a)은 제 1 스캔 신호 라인 (Ga1a)/제 2 스캔 신호 라인 (Ga2a)과 제 1 발광 제어 신호 라인 EM1/a제 2 발광 제어 신호 라인 (EM2a) 사이에 위치한다. 제 2 스캔 신호 라인 (Ga2a)에서 돌출된 돌출부는 제 1 발광 제어 신호 라인 (EM1a)/제 2 발광 제어 신호 라인 (EM2a)에서 떨어진 제 2 스캔 신호 라인 (Ga2a)의 일측에 위치한다.
예를 들어, 도 2b에 도시된 바와 같이, 제 2 방향 (F2)에서, 데이터 기록 트랜지스터 (T2)의 게이트 전극, 임계값 보상 트랜지스터 (T3)의 게이트 전극, 제 1 리셋 트랜지스터 (T6)의 게이트 전극 및 제 2 리셋 트랜지스터 (T7)의 게이트 전극은 모두 구동 트랜지스터 (T1)의 게이트 전극의 제 1 측에 위치하며, 제 1 발광 제어 트랜지스터 (T4)의 게이트 전극, 제 2 발광 제어 트랜지스터 (T5)의 게이트 전극은 모두 구동 트랜지스터 (T1)의 게이트 전극의 제 2 측에 위치한다.
예를 들어, 일부 실시예에서, 도 2b 내지 도 2g에 도시된 바와 같이, 제 1 방향 (F1)에서 데이터 기록 트랜지스터 (T2)의 게이트 전극 및 제 1 발광 제어 트랜지스터 (T4)의 게이트 전극은 모두 구동 트랜지스터 (T1)의 게이트 전극의 제 3 측에 위치한다. 임계값 보상 트랜지스터 (T3)의 첫 번째 게이트 전극, 제 2 발광 제어 트랜지스터 (T5)의 게이트 전극 및 제 2 리셋 트랜지스터 (T7)의 게이트 전극은 모두 구동 트랜지스터 (T1)의 게이트 전극의 제 4 측에 위치한다. 여기서, 구동 트랜지스터 (T1)의 게이트 전극의 제 3 측 및 제 4 측은 제 1 방향 (F1)에서 구동 트랜지스터 (T1)의 게이트 전극의 서로 대향하는 양측이다.
예를 들어, 앞서 설명한 게이트 도전 층 (0320)을 보호하기 위해 앞서 설명한 게이트 도전 층 (0320) 상에 제 1 층간 절연 층 (미도시)을 형성한다. 도 2d는 픽셀 구동 회로 (120a)의 기준 도전 층 (0330)을 나타내며, 기준 도전 층 (0330)은 제 3 커패시터 (C2)의 제 1 전극 (CC1a), 제 1 리셋 전원 신호 라인 (Init1a) 및 제 2 리셋 전원 신호 라인 (Init2a)을 포함한다. 제 3 커패시터 (C2)의 제 1 전극 (CC1a)과 제 3 커패시터 (C2)의 제 2 전극 (CC2a)은 적어도 부분적으로 중첩되어 제 3 커패시터 (C2)를 형성한다.
예를 들어, 상술한 기준 도전 층 (0330)을 보호하기 위해 상술한 기준 도전 층 (0330) 상에 제 2 층간 절연 층 (미도시)을 형성한다. 도 2e는 픽셀 구동 회로 (0121)의 소스-드레인 금속 층 (0340)을 나타내고 있으며, 소스-드레인 금속 층 (0340)은 데이터 라인 (Vd) 및 제 1 전원 신호 라인 (VDD1)을 포함한다.
예를 들어, 전술한 소스-드레인 금속 층 (0340)을 보호하기 위해 전술한 소스-드레인 금속 층 (0340) 상에 제 3 층간 절연 층 (미도시)이 형성된다. 도 2f는 픽셀 구동 회로 (0121)의 보조 금속 층 (0350)을 나타내고 있으며, 보조 금속 층 (0350)은 제 2 전원 신호 라인 (VDD2)을 포함한다.
도. 도 2g는 전술한 액티브 반도체 층 (0310), 게이트 도전 층 (0320), 기준 도전 층 (0330), 소스-드레인 금속 층 (0340) 및 보조 금속 층 (0350)의 적층 위치 관계를 나타내는 개략도이다. 도 2e 내지 도 2g에 도시된 바와 같이, 데이터 라인 (Vd)은 게이트 절연 층, 제 1 층간 절연 층 및 제 2 층간 절연 층 중 적어도 하나의 바이어홀 (예를 들어, 바이어홀 (381a))을 통해 액티브 반도체 층 (0310)의 데이터 기록 트랜지스터 (T2)의 소스 영역과 전기적으로 연결된다. 제 1 전원 신호 라인 (VDD1)은 게이트 절연 층, 제 1 층간 절연 층 및 제 2 층간 절연 층 중 적어도 하나의 바이어홀 (예 : 바이어홀 (382a))을 통해 액티브 반도체 층 (0310)의 제 1 발광 제어 트랜지스터 (T4)의 대응 소스 영역과 전기적으로 연결된다. 제 1 전원 신호 라인 (VDD1)은 제 2 절연 층 중 적어도 하나의 바이어홀 （예를 들어, 바이어홀 3832a）을 통해 기준 도전 층 (0330)의 제 3 커패시터 (C2)의 제 1 전극 (CC1a)과 전기적으로 연결된다. 제 1 전원 신호 라인 (VDD1)은 제 2 절연 층의 적어도 하나의 바이어홀 (예를 들어, 바이어홀 (381a))을 통해 보조 금속 층 (0350)의 제 2 전원 신호 라인 (VDD2)과 전기적으로 연결된다.
예를 들어, 도 2e 및 FIG. 도 2g에 도시된 바와 같이, 소스-드레인 금속 층 (0340)은 연결 부 (341a), 연결 부 (342a) 및 연결 부 (343a)을 더 포함한다. 연결부 (341a)의 일단은 게이트 절연 층, 제 1 층간 절연 층 및 제 2 층간 절연 층 중 적어도 하나의 바이어홀 （예를 들어, 바이어홀 384a）을 통해 액티브 반도체 층 (0310)의 대응 임계값 보상 트랜지스터 (T3)의 드레인 영역과 전기적으로 연결된다. 연결부 (341a)의 다른 일단은 제 1 층간 절연 층 및 제 2 층간 절연 층 중 적어도 하나의 바이어홀 （예를 들어, 바이어홀 385a）을 통해 게이트 도전 층 (0320)의 구동 트랜지스터 (T1)의 게이트 전극 （즉, 제 3 커패시터 (C2)의 제 2 전극 (CC2a)）과 전기적으로 연결된다. 연결부 (342a)의 일단은 제 2 절연 층의 하나의 바이어홀 （예를 들어, 바이어홀 386a）을 통해 제 1 리셋 전원 신호 라인 (Init1a)/제 2 리셋 전원 신호 라인 (Init2a)과 전기적으로 연결된다. 연결부 (342a)의 다른 일단은 게이트 절연 층, 제 1 층간 절연 층 및 제 2 층간 절연 층 중 적어도 하나의 바이어홀 （예를 들어, 바이어홀 387a）을 통해 액티브 반도체 층 (0310)의 제 2 리셋 트랜지스터 (T7)의 드레인 영역과 전기적으로 연결된다. 연결부 (343a)는 게이트 절연 층, 제 1 층간 절연 층 및 제 2 층간 절연 층 중 적어도 하나의 바이어홀 （예를 들어, 바이어홀 (388a)）을 통해 액티브 반도체 층 (0310)의 제 2 발광 제어 트랜지스터 (T5)의 드레인 영역과 전기적으로 연결된다.
예를 들어, 도 2f 및 2g를 참조하면, 보조 금속 층 (0350)은 연결부 (351a)를 더 포함한다. 연결부 (351a)는 제 3 층간 절연 층을 관통하는 바이어홀 (예를 들어, 바이어홀 (385b))을 통해 연결부 (343a)와 전기적으로 연결된다.
예를 들어, 도 2b 내지 도 2g에 도시된 바와 같이, 제 2 방향 (F2)에서, 제 1 스캔 신호 라인 (Ga1a), 제 2 스캔 신호 라인 (Ga2a), 제 1 리셋 제어 신호 라인 (Rst1a), 제 2 리셋 제어 신호 라인 (Rst2a), 제 1 리셋 전원 신호 라인 (Init1a) 및 제 2 리셋 전원 신호 라인 (Init2a) 은 모두 구동 트랜지스터 (T1)의 게이트 전극의 제 1 측에 위치하고, 제 1 발광 제어 신호 라인 (EM1a), 제 2 발광 제어 신호 라인 (EM2a) 은 모두 구동 트랜지스터 (T1)의 게이트 전극의 제 2 측에 위치한다.
예를 들어, 제 1 스캔 신호 라인 (Ga1a), 제 2 스캔 신호 라인 (Ga2a), 제 1 리셋 제어 신호 라인 (Rst1a), 제 2 리셋 제어 신호 라인 (Rst2a), 제 1 발광 제어 신호 라인 (EM1a), 제 2 발광 제어 신호 라인 (EM2a), 제 1 리셋 전원 신호 라인 (Init1a) 및 제 2 리셋 전원 신호 라인 (Init2a) 은 모두 제 1 방향 (F1)을 따라 연장되고, 데이터 라인 (Vd)은 제 2 방향 (F2)을 따라 연장된다.
예를 들어, 제 1 전원 신호 라인 (VDD1)은 제 2 방향 (F2)으로 연장되고, 제 2 전원 신호 라인 (VDD2)은 제 2 방향 (F2)으로 연장된다. 즉, 표시 기판 전체에서 제 1 전원 신호 라인 (VDD1)과 제 2 전원 신호 라인 (VDD2)이 전기적으로 연결되어 제 1 전원 단자 (VDD)의 신호 라인이 저항이 적고 전압 강하가 작다. 제 1 전원 단자 (VDD)가 제공하는 전원 전압의 안정성을 향상시킨다.
예를 들어, 제 1 스캔 신호 라인 (Ga1a), 제 2 스캔 신호 라인 (Ga2a), 제 1 리셋 제어 신호 라인 (Rst1a), 제 2 리셋 제어 신호 라인 (Rst2a), 제 1 발광 제어 신호 라인 (EM1a), 제 2 발광 제어 신호 라인 (EM2a)은 동일한 층에 위치한다. 제 1 리셋 전원 신호 라인 (Init1a), 제 2 리셋 전원 신호 라인 (Init2a) 및 제 2 전원 신호 라인 (VDD2a)은 동일한 층에 위치한다. 제 1 전원 신호 라인(VDD1)과 데이터 라인 (Vd)은 동일한 층에 위치한다.
픽셀 구동 회로, 각 픽셀 구동 회로에서 제 1 발광 제어 회로, 제 2 발광 제어 회로, 데이터 기록 회로, 저장 회로, 임계값 보상 회로 및 리셋 회로의 위치 배열 관계가 도 2b 내지도 2b 내지 도 2g에 도시된 예에 제한되지 아니함 에 유의해야한다. 각 픽셀 구동 회로에서도 1않는다. 실제 응용 요구 사항에 따라 픽셀 구동 회로, 제 1 발광 제어 회로, 제 2 발광 제어 회로, 데이터 기록 회로, 저장 회로, 임계값 보상 회로 및 리셋 회로의 위치는 특별히 설계되어야한다.
도 3a 내지도 3a. 도 8c에 도시된 바와 같이, 본 발명의 실시예에 의해 제공되는 전계 발광 디스플레이 패널은 복수의 반복 유닛 (001)을 포함할 수 있고, 각각의 반복 유닛 (001)은 복수의 서브픽셀을 포함한다. 각각의 서브픽셀은 기판 (100) 상에 위치한 제 1 도전 층 (200); 제 1 도전 층 (200) 상에 위치한 제 1 절연 층 (300) 및 제 1 절연 층 (300) 상에 위치한 애노드 (400)을 포함한다. 제 1 절연 층 (300)은 제 1 바이어홀 (310)을 포함하고, 제 1 바이어홀 (310)은 제 1 도전 층 (200)의 일부를 노출시킨다. 애노드 (400)는 서로 전기적으로 연결되는 메인부분 (410)와 보조부분 (420)를 포함하고, 보조부분 (420)는 제 1 바이어홀 (310)을 통해 제 1 도전 층 (200)과 전기적으로 연결된다. 여기서, 적어도 하나의 서브픽셀에서 기판 (100)상의 메인부분 (410)의 직교 투영이 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩하지 않는다. 또한, 적어도 하나의 서브픽셀에서, 기판 (100)상의 메인부분 (410)의 직교 투영이 서브상의 제 1 바이어홀 (310)의 직교 투영과 겹치지 않음 또한, 적어도 하나의 서브픽셀에서, 제 1 방향 (F1)에서 메인부분 (410)의 크기는 제 2 방향 (F2)에서 메인부분 (410)의 크기보다 더 크고, 적어도 하나의 서브픽셀에서 제 1 바이어홀 (310)과 메인부분 (410)는 제 2 방향 (F2)으로 배열되고, 제 1 방향 (F1)은 제 2 방향 (F2)과 다르다.
본 발명의 실시예들에 의해 제공되는 전계 발광 디스플레이 패널에서, 애노드는 서로 전기적으로 연결된 메인부분과 보조부분를 포함하고, 보조부분은 제 1 바이어홀을 통해 제 1 도전 층과 전기적으로 연결됨으로써 애노드를 제 1 도전 층을 통해 픽셀 구동 회로에 전기적으로 연결하도록한다. 그리고, 적어도 하나의 서브픽셀에서, 제 1 방향의 메인부분의 크기는 제 2 방향의 메인부분의 크기보다 크다. 적어도 하나의 서브픽셀에서, 제 1 바이어홀 및 메인부분은 제 2 방향으로 배열된다. 여기서, 제 1 방향 (F1)은 제 2 방향 (F2)과 다르다. 적어도 하나의 서브픽셀에서, 기판상의 메인부분의 직교 투영은 기판 상의 제 1 바이어홀의 직교 투영과 중첩하지 않기 때문에, 서브픽셀의 제 1 바이어홀은 메인부분으로부터 멀리 유지될 수 있으며 서브픽셀에서 애노드의 메인부분이 제 1 바이어홀의 깊이에 영향을 받지 않도록하여 애노드의 메인부분에 오목한 부분이 생기지 않도록하여 제 1 바이어홀으로 인한 애노드의 요철 발생을 방지한다. 이리하여 디스플레이 패널의 색상 시프트 현상을 개선할 수 있다.
특정 구현에서, 제 1 바이어홀 및 메인부분이 제 2 방향으로 배열되는 것은, 예를 들어, 상기 제 1 바이어홀 및 상기 메인부분이 제 2 방향에 평행한 직선 상에 투영일 수 있음을 나타낼 수 있다. 예를 들어, 상기 제 1 바이어홀의 투영과 상기 메인부분의 투영은 완전히 중첩하지 않는다. 예를 들어, 제 1 바이어홀의 투영 및 상기 메인부분의 투영은 중첩하지 않거나 단지 일 부분이만 중첩한다. 상기 제 1 바이어홀 및 상기 메인부분은 제 1 방향과 평행하는 직선에 투영한다. 제 1 바이어홀의 투영은 상기 메인부분의 투영 내에 떨어진다. 특정 구현에서, 제 1 바이어홀 및 메인부분은 제 2 방향으로 배열되고, 예를 들어, 상기 메인부분이 제 1 방향과 대체 평행한 제 1 변을 가질 수 있고, 상기 제 1 바이어홀의 제 1 변은 상기 메인부분의 일측에서 떨어진다. 특정 구현에서, 제 1 바이어홀과 메인부분은 제 2 방향으로 배열되고, 예를 들어, 제 1 바이어홀의 중심을 메인부분의 임의의 지점과 연결하는 가상 라인과 제 2 바이어홀 사이에 각도는 90°이고, 더 나아가 60°미만, 더 나아가 45° 미만일 수 있다.
특정 구현에서, 본 발명의 실시예에서, 도 3a 내지 8c에서, 동일한 서브픽셀의 메인부분과 보조 부분은 일체형 구조이다. 예를 들어, 동일한 서브픽셀의 메인부분과 보조 부분은 하나의 패터닝 공정으로 형성된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 8c에 도시된 바와 같이, 제 1 도전 층 (200)은 복수의 서브픽셀 각각에서 서로 이격된 제 1 전력 연결선 (210) 및 제 1 연결선 (220)을 포함할 수 있다. 여기서, 각각의 서브픽셀에서, 보조부분 (420)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (220) 과 전기적으로 연결된다. 예시적으로, 제 1 도전 층 (200)은 예를 들어, 전술한 보조 금속 층 (0350)이다. 여기서, 제 1 전력 연결선 (210)은 예를 들어, 전술한 제 2 전원 신호 라인 (VdD2)이다. 제 1 연결선 (220)은 예를 들어, 전술한 연결부 (351a)이다. 더욱이, 바이어홀들 사이의 대응은 여기서 설명되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 8c에 도시된 바와 같이, 전계 발광 디스플레이 패널은 제 1 도전 층 (200)과 기판 (100) 사이에 위치한 제 2 도전 층 (600); 및 제 2 도전 층 (600)과 제 1 도전 층 (200) 사이에 위치한 제 2 절연 층 (500)을 포함한다. 제 2 도전 층 (600)은 서로 이격되도록 배치된 제 2 전력선 (610) 및 제 2 연결선 (620)을 포함한다. 제 2 절연 층 (500)은 제 2 연결선 (620) 을 노출하는 제 2 바이어홀 (520)과 제 2 전력 라인 (610)의 일부를 노출하는 제 3 바이어홀 (630)을 갖는다. 또한, 제 1 전력 연결선 (210)은 제 3 바이어홀 (530)을 통해 제 2 전력선 (610) 과 전기적으로 연결되어 저항을 줄이는 효과를 얻는다. 제 1 연결선 (220) 은 제 2 바이어홀 (520)을 통해 제 2 연결선 (620)과 전기적으로 연결되고, 제 2 연결선 (620) 은 픽셀 구동 회로의 트랜지스터의 드레인 전극과 전기적으로 연결되어 신호 전달을 달성한다. 예시적으로, 제 2 도전 층 (600)은 예를 들어, 전술한 소스-드레인 금속 층 (0340)이다. 제 2 전력선 (610)은 예를 들어, 전술한 제 1 전원 신호 라인 (VdD1)이다. 제 2 연결선 (620)은 예를 들어, 전술한 연결부 (343a)이다. 또한, 나머지 층들뿐만 아니라 바이어홀과 절연 층 사이의 대응 관계에 대해서는 액티브 반도체 층 (0310), 게이트 도전 층 (0320) 및 기준 전도 층 (0330)의 구현을 참조할 수 있으며 여기서 반복 설명하지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 8c에 도시된 바와 같이, 서로 전기적으로 연결된 제 1 연결선 (220) 및 제 2 연결선 (620)에 대해, 기판 (100)상의 제 1 전력선 (210)의 직교 투영은 기판 (100)상의 제 2 전력선 (610)의 직교 투영과 적어도 부분적으로 중첩된다. 선택적으로, 선택적으로, 기판 (100) 상의 제 1 연결선 (220)의 직교 투영은 기판 (100) 상의 제 2 연결선 (620)의 직교 투영과 중첩된다.. 선택적으로, 기판 (100) 상의 제 1 연결선 (220)의 직교 투영은 기판 (100) 상의 제 2 연결선 (620)의 직교 투영과 부분적으로 중첩하여 상호 전기적 연결의 효과를 향상시킬 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 8c에 도시된 바와 같이, 기판 (100) 상의제 1 전력 연결선 (210)의 직교 투영은 기판 (100) 상의 제 2 전력선 (610)의 직교 투영과 적어도 부분적으로 중첩된다. 선택적으로, 기판 (100) 상의 제 1 전력 연결선 (210)의 직교 투영은 기판 (100) 상의 제 2 전력선 (610)의 직교 투영과 중첩한다. 선택적으로, 기판 (100) 상의 제 1 전력 연결선 (210)의 직교 투영은 기판 (100) 상의 제 2 전력선 (610)의 직교 투영과 부분적으로 중첩한다. 이것은 상호 전기적 연결의 효과를 향상시킬 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a에 도시된 바와 같이, 제 3 바이어홀 (530) 은 기판 (100) 상에 어레이로 배열된다. 예시적으로, 복수의 제 3 바이어홀 (530)은 제 1 방향 (F1) 및 제 2 방향 (F2)으로 균일하게 배열된다. 예시적으로, 제 1 전력 연결선 (210) 은 구동 전압을 전송하는 전력선으로 구성될 수 있다. 이 경우, 제 2 전력선 (610)도 구동 전압을 전송하는 전력선으로 구성될 수 있어 전달되는 구동 전압에 대한 부하의 역효과를 줄일 수 있다. 또한, 특정 구현에서, 제 2 도전 층 (600)은 제 2 전력선 (610) 및 제 2 연결선 (620)과 각각 이격된 데이터 라인 및 브리지 라인을 더 갖는다. 이 브리지 라인은 픽셀 구동 회로의 일부 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 중의 두 전극을 전기적으로 연결하도록 구성된다. 데이터 라인은 데이터 신호를 전송하도록 구성되며, 데이터 라인 및 브리지 라인의 설정 방식은 종래의 설정 방식과 실질적으로 동일할 수 있으며, 여기서 자세한 설명은 생략한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 1에 도시된 바와 같이. 도 6a에 도시된 바와 같이, 각 서브픽셀은 기판 (100)으로부터 떨어진 애노드 (400)의 측면에 위치한 픽셀 정의 층 (80); 기판 (100)으로부터 떨어진 애노드 (400) 측면에 위치한 발광층 (50); 및발광 층 (50) 으로부터 떨어진 캐소드 (60)를 더 포함할 수 있다. 픽셀 정의 층 (80)은 개구부를 가지며, 개구부는 애노드 (400)의 메인부분 (410)의 적어도 일부 영역을 노출시키고, 발광층 (50)은 개구부 내에 위치하며 개구부에 의해 노출된 메인부분 (410)의 일부 영역과 접촉하므로 개구부 내의 발광층 (50) 영역이 빛을 방출하는 데 사용되어 개구부에 의해 유효 발광 영역 (90)이 정의될 수 있다. 즉, 픽셀 정의 층 (80)의 개구부가 애노드 (400)의 메인부분 (410)와 중첩되는 부분 영역은 각 서브픽셀의 유효 발광 영역 (90)이다. 예시적으로, 제 3 색상 서브픽셀 (030)의 픽셀 정의 층 (80)의 개구부가 애노드 (400)의 메인부분 (413)과 중첩되는 부분 영역은 제 3 색상 서브픽셀 (030의 유효 발광 영역 (90-030)이다. 제 1 색상 서브픽셀 (010) 내의 픽셀 정의 층 (80)의 개구부는 애노드 (400)의 메인부분 (411)과 중첩되는 부분 영역은 제 1 색상 서브픽셀 (010)의 유효 발광 영역 (90-010)이다. 제 2 색상 서브픽셀 (021) 내의 픽셀 정의 층 (80)의 개구부는 애노드 (400)의 메인부분 (4121)과 중첩되는 부분 영역은 제 2 색상 서브픽셀 (021)의 유효 발광 영역 (90-021)이다. 제 2 색상 서브픽셀 (022) 내의 픽셀 정의 층 (80)의 개구부는 애노드 (400)의 메인부분 (4122)과 중첩되는 부분영역은 제 2 색상 서브픽셀 (022)의 유효 발광 영역 ((90-022))이다.
본 발명의 실시예에서, 각 발광층은 전계 발광층 자체 및 전계 발광층의 양측에 위치한 다른 공통 층을 포함할 수 있으며, 예를 들어, 다른 공통 층은 정공 주입 층, 정공 수송 층, 전자 주입 층, 전자 수송 층 등을 포함할 수 있지만, 본 발명의 도면에서는 발광층의 전계 발광층 만 나타내고, 다른 공통 층은 나타나지 않는다. 예시적으로, 전계 발광 층의 재료는 전계 발광 디스플레이 패널이 OLED 디스플레이 패널일 수 있도록 유기 전계 발광 재료를 포함할 수 있다. 대안 적으로, 전계 발광 층의 재료는 또한 : 전계 발광 디스플레이 패널이 양자점 발광 다이오드 (Quantum Dot Light Emitting Diodes，QLED) 디스플레이 패널이 되도록 양자점 전계 발광 재료를 포함할 수 있다.
특정 구현에서, 본 발명의 실시예에서, 도 3A 및 도 4에 도시된 바와 같이, 동일한 서브픽셀에서, 기판 (100)상의 제 1 바이어홀 (310)의 직교 투영은 기판 (100)상의 제 2 바이어홀 (520)의 직교 투영과 중첩하지 않으므로, 바이어홀이 너무 깊기 때문에 애노드가 제 2 연결선과 전기적으로 연결될 수 없다는 문제를 피할 수 있다.
예시적으로, 특정 구현에서, 도 3a, 도 3b 및 도 5a에 도시된 바와 같이, 제 1 전력선 (210)은 제 1 방향 (F1)으로 배열되고 제 2 방향 (F2)으로 연장되는 복수의 서브전력선 (211)을 포함할 수 있다. 여기서 제 1 방향 (F1)은 제 2 방향 (F2)과 다르다. 예시적으로, 제 1 방향 (F1)은 제 2 방향 (F2)에 수직이다. 예시적으로, 제 1 방향 (F1)은 디스플레이 패널의 행 방향, 즉 게이트 선이 연장하는 방향일 수 있고, 제 2 방향 (F2)은 디스플레이 패널의 열 방향, 즉 데이터 라인의 연장하는 방향일 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
예시적으로, 특정 구현에서, 도 3c 및 도 5b에 도시된 바와 같이, 제 1 전력선 (210)은 제 1 방향 (F1)으로 배열되고 제 2 방향 (F2)으로 연장되는 복수의 서브전력선 (211)과 각각의 서브전력선 (211)을 전기적으로 연결하는 전도선 (212)을 포함할 수 있다. 이리하여 제 1 전력 연결선 (210)의 저항을 저감시킨다. 예시적으로, 제 1 방향 (F1)은 제 2 방향 (F2)에 수직이다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
예시적으로, 특정 구현에서, 도 3c 및 그림. 도 5b에 도시된 바와 같이, 서브전력선 (211)과 전도선 (212)은 대체 격자 구조를 형성하고, 각각의 격자 내부에 하나의 제 1 연결선 (220)이 배치되고, 제 1 연결선 (220)은 각 서브전력 연결선 (211) 및 전도선 (212)사이에 간격이 두어 있다.
일반적으로 디스플레이 분야에서, 픽셀은 일반적으로 복수의 서브픽셀을 포함한다. 각각의 서브픽셀은 단일 색상 (예를 들어, 적색, 녹색 및 청색)을 표시할 수 있으며, 다른 색상의 서브픽셀의 비율을 제어함으로써 다른 색상의 표시가 달성된다. 위의 서브픽셀은 단일 색상 서브픽셀이 될 수 있다. 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 복수의 반복 유닛 (001)의 각 반복 유닛은 제 2 방향 (F2)으로 배열된 하나의 제 1 색상 서브픽셀 (010); 하나의 제 2 색상 서브픽셀 쌍 (020); 및 하나의 제 3 색상 서브픽셀 (030)을 포함한다. 여기서, 제 2 색상 서브픽셀 쌍 (020)은 제 1 방향 (F1)으로 배열된 두개의 제 2 색상 서브픽셀 (021, 022)을 포함할 수 있다. 여기서, 제 1 색상 서브픽셀 (010) 은 제 1 색상의 광을 방출하도록 구성되고, 제 2 색상 서브픽셀 (021 및 022)은 제 2 색상의 광을 방출하도록 구성되며, 제 3 색상 서브픽셀 (030)은 다음의 광을 방출하도록 구성된다. 일부 예에서, 제 1 색상, 제 2 색상 및 제 3 색상은 적색, 녹색 및 청색으로 이루어진 군으로부터 선택될 수 있다. 예를 들어, 제 1 색상은 적색, 제 2 색상은 녹색, 제 3 색상은 청색이다. 따라서 반복 유닛 (001)는 적색상 서브픽셀, 녹색상 서브픽셀 및 청색상 서브픽셀의 배열 구조를 갖는다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다. 전술한 제 1 색상, 제 2 색상 및 제 3 색상은 다른 색상일 수도 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 복수의 반복 유닛 (001) 복수의 반복 유닛 (001)는 반복 유닛 그룹을 형성하기 위해 제 2 방향 (F2)으로 배열되고, 반복 유닛 그룹은 제 1 방향 (F1)으로 배열되고, 두 개의 인접한 반복 유닛 그룹에 있는 반복 유닛 (001)은 서로 어긋나게 배열된다. 예시적으로, 두 개의 인접한 반복 유닛 그룹에 있는 반복 유닛 (001)은 반복 유닛 (001)의 1/2 크기만큼 다르다. 전술한 하나의 반복 유닛 (001)의 크기는 제 2 방향 (F2)에서 인접한 두 개의 반복 유닛 (001)에서 동일한 색상 서브픽셀의 중심 사이의 거리일 수 있다. 예를 들어, 전술한 하나의 반복 유닛 (001)의 크기는 제 2 방향 (F2)에서 인접한 두 개의 반복 유닛 (001)에서 제 1 색상 서브픽셀 (010)의 중심 사이의 거리일 수 있다.
또는, 예를 들어, 인접한 반복 유닛 그룹에 있는 반복 유닛은 제 2 방향으로 서로 엇갈리게 배치된다. 즉, 인접한 반복 유닛 그룹의 인접한 반복 유닛은 제 2 방향으로 특정 오프셋이 있다. 따라서 인접한 반복 유닛 그룹의 동일한 색상 서브픽셀은 제 2 방향으로 정렬되지 않는다. 일부 예들에서, 인접한 반복 유닛 룹들에서 동일한 색상 서브픽셀의 제 2 방향에서의 오프셋은 반복 유닛의 제 2 방향으로 위치하는 영역의 크기의 절반일 수 있다. 예를 들어, 반복 유닛의 제 2 방향으로 위치하는 영역의 크기는 제 2 방향의 반복 유닛의 피치일 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 2 색상 서브픽셀 쌍 (020)이 제 1 방향 (F1)으로 배열된 두개의 제 2 색상 서브픽셀 (021, 022) 을 포함할 수 있기 때문에, 발광층이 FMM 증착 공정에 의해 제조될 때, 각각의 제 2 색상 서브픽셀 쌍 (020) 내의 두개의 제 2 색상 서브픽셀 (021, 022)의 발광 층이 연결될 수 있고, FMM의 하나의 증착 홀을 통해 각각의 제 2 색상 서브픽셀 쌍 (020) 내의 두개의 제 2 색상 서브픽셀 (021, 022)의 발광 층이 형성될 수 있다. 제 2 색상이 녹색인 경우, 녹색 서브픽셀의 발광층을 형성하는 공정의 난이도를 어느 정도 줄일 수 있다.
또한, 도면에서 각 서브픽셀의 메인부분의 형상은 두 개의 선분에 의해 형성된 엄격한 각도를 포함하지만, 일부 실시예에서, 각 서브픽셀의 유효 발광 영역의 형상은 필렛 모양일 수 있다. 즉, 상기 다양한 형상에 기초하여 각서브픽셀의 유효 발광 영역의 모서리(각도)가 둥글게된다. 예를 들어, 발광층이 마스크를 통해 증착되는 경우, 발광층의 모서리 부분이 자연스럽게 필렛 형상을 형성할 수 있다.
일부 예에서, 도 3a 내지도 4에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)의 메인부분의 형상 및 제 3 색상 서브픽셀 (030)의 메인부분의 형상은 모두 육각형일 수 있고, 이 육각형의 3 세트의 대변 모두 평행한다. 각각의 제 2 색상 서브픽셀 (021, 022)의 메인부분의 형상은 오각형일 수 있으며, 이 오각형은 직교하지 않은 두 교차되는 변, 1 세트의 평행하는 대변 및 하나의 수직 변을 포함하고, 수직 변은 평행하는 대변에 수직이고, 직교하지 않은 두 교차되는 변은 평행하는 대변 사이에 연결된다. 각각의 제 2 색상 서브픽셀 쌍 (020)의 제 2 색상 서브픽셀 (021, 022)의 수직 변은 서로 인접하게 배치된다.
일부 예에서, 도 3a 내지도 4에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)의 메인부분의 더 긴 평행 대변 및 제 3 색상 서브픽셀 (030)의 메인부분의 더 긴 평행 대변 각각은 제 2 색상 서브픽셀 (021, 022)의 메인부분의 평행 대변과 평행된다. 예시적으로, 제 1 색상 서브픽셀 (010)의 유효 발광 영역 (90-010)의 더 긴 평행 대변 및 제 3 색상 서브픽셀 (030)의 유효 발광 영역 (90-030)의 더 긴 평행 대변 각각은 제 2 색상 서브픽셀 (021, 022)의 유효 발광 영역 (90-021), 유효 발광 영역 (90-022)의 평행 대변과 평행된다.
일부 예들에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)의 면적은 하나의 제 2 색상 서브픽셀 (020)의 면적보다 크고, 제 3 색상 서브픽셀 (030)의 면적은 하나의 제 2 색상 서브픽셀 (020)의 면적보다 크다. 예를 들어, 제 1 색상 서브픽셀 (010)의 유효 발광 영역 (90-010)의 면적은 하나의 제 2 색상 서브픽셀 (020)의 유효 발광 영역 (90-021), (90-022)의 면적보다 크고, 제 3 색상 서브픽셀 (030)의 유효 발광 영역 (90-030)의 면적은 하나의 제 2 색상 서브픽셀 (020)의 유효 발광 영역 (90-021), (90-022)의 면적보다 크다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1)으로 인접한 두 개의 반복 유닛의 제 2 방향 (F2)에서 엇갈린 거리는 제 1 색상 서브픽셀 (010)의 최대 스팬, 제 2 색상 서브픽셀 (021)의 최대 스팬, 제 2 색상 서브픽셀 (022)의 최대 스팬 및 제 3 색상 서브픽셀 (030)의 최대 스팬으로 구성된 그룹에서 선택된 하나 또는 여러 조합보다 크다. 예를 들어, 제 1 방향 (F1)으로 인접한 두 반복 유닛의 제 2 방향 (F2)에서 엇갈린 거리는 제 1 색상 서브픽셀 (010)의 유효 발광 영역 (90-010)의 최대 스팬 (d010), 제 2 색상 서브픽셀 (021)의 유효 발광 영역 (90-021)의 최대 스팬 (d020), 제 2 색상 서브픽셀 (022)의 유효 발광 영역(90-022)의 최대 스팬 (d020) 및 제 3 색상 서브픽셀 (030)의 유효 발광 영역 (90-030)의 최대 스팬 (d030) 으로 구성된 그룹에서 선택된 하나 또는 여러 조합보다 크다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 하나의 반복 유닛 (001)에서, 제 1 방향 (F1)에서 제 2 색상 서브픽셀 쌍 (020) 내의 제 2 색상 서브픽셀 (021)과 제 2 색상 서브픽셀 (022) 사이의 가장 먼 거리는 제 1 색상 서브픽셀 (010)의 제 1 방향 (F1)에서 어느 둘 점 사이의 가장 먼 거리보다 크다. 예를 들어, 하나의 반복 유닛 (001)에서, 제 1 방향 (F1)에서 제 2 색상 서브픽셀 쌍 (020) 내의 제 2 색상 서브픽셀 (021)의 유효 발광 영역 (90-021)과 제 2 색상 서브픽셀 (022)의 유효 발광 영역(90-022) 사이의 가장 먼 거리는 제 1 색상 서브픽셀 (010)의 유효 발광 영역 (90-010)의 제 1 방향 (F1)에서 어느 둘 점 사이의 가장 먼 거리보다 크다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 하나의 반복 유닛 (001)에서 제 1 방향 (F1)에서 제 2 색상 서브픽셀 쌍 (020) 내의 제 2 색상 서브픽셀 (021)과 제 2 색상 서브픽셀 (022) 사이의 가장 먼 거리는 제 3 색상 서브픽셀 (030)의 제 1 방향 (F1)에서 어느 둘 점 사이의 가장 먼 거리보다 크다. 예를 들어, 하나의 반복 유닛 (001)에서 제 1 방향 (F1)에서 제 2 색상 서브픽셀 쌍 (020) 내의 제 2 색상 서브픽셀 (021)의 유효 발광 영역 (90-021)과 제 2 색상 서브픽셀 (022)의 유효 발광 영역(90-022) 사이의 가장 먼 거리는 제 3 색상 서브픽셀 (030)의 유효 발광 영역 (90-030)의 제 1 방향 (F1)에서 어느 둘 점 사이의 가장 먼 거리보다 크다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 색상 서브픽셀의 인접한 서브픽셀은 제 1 색상 서브픽셀을 포함하지 않으며, 제 2 색상 서브픽셀 쌍의 인접한 서브픽셀은 제 2 색상 서브픽셀을 포함하지 않고, 제 3 색상 서브픽셀의 인접한 서브픽셀은 제 3 색상 서브픽셀을 포함하지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1) 및 제 2 방향 (F2)에서, 두개의 제 1 색상 서브픽셀 (010) 은 제 1 색상 서브픽셀 이외의 다른 서브픽셀에 의해 분리되고, 두개의 제 3 색상 서브픽셀 (030)은 제 3 색상 서브픽셀 이외의 다른 서브픽셀에 의해 분리되고, 두개의 제 2 색상 서브픽셀 쌍은 제 2 색상 서브픽셀 이외의 다른 서브픽셀에 의해 분리된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1)으로 배열된 두 개의 인접한 반복 유닛은 하나의 반복 그룹으로 취해진다. 예시적으로, 동일한 반복 그룹에서, 하나의 반복 유닛의 제 2 색상 서브픽셀 쌍은 제 2 방향 (F2)에서 다른 하나의 반복 유닛의 하나의 제 1 색상 서브픽셀과 하나의 제 3 색상 서브픽셀 사이의 최대 스팬에 있다. 예를 들어, 동일한 반복 그룹에서, 하나의 반복 유닛의 제 2 색상 서브픽셀 쌍의 유효 발광 영역은 제 2 방향 (F2)에서 다른 하나의 반복 유닛의 하나의 제 1 색상 서브픽셀의 유효 발광 영역과 하나의 제 3 색상 서브픽셀의 유효 발광 영역 사이의 최대 스팬에 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1)으로 배열된 두 개의 인접한 반복 유닛은 하나의 반복 그룹으로 취해진다. 예시적으로, 동일한 반복 그룹에서, 하나의 반복 유닛의 제 1 색상 서브픽셀은 제 2 방향 (F2)에서 다른 하나의 반복 유닛의 하나의 제 2 색상 서브픽셀 쌍 과 하나의 제 3 색상 서브픽셀 사이의 최대 스팬에 있다. 예를 들어, 동일한 반복 그룹에서, 하나의 반복 유닛의 제 1 색상 서브픽셀의 유효 발광 영역은 제 2 방향 (F2)에서 다른 하나의 반복 유닛의 하나의 제 2 색상 서브픽셀 쌍의 유효 발광 영역과 하나의 제 3 색상 서브픽셀의 유효 발광 영역 사이의 최대 스팬에 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1)으로 배열된 두 개의 인접한 반복 유닛은 하나의 반복 그룹으로 취해진다. 예시적으로, 동일한 반복 그룹에서, 하나의 반복 유닛의 제 3 색상 서브픽셀은 제 2 방향 (F2)에서 다른 하나의 반복 유닛의 하나의 제 2 색상 서브픽셀 쌍 과 하나의 제 1 색상 서브픽셀 사이의 최대 스팬에 있다. 예를 들어, 동일한 반복 그룹에서, 하나의 반복 유닛의 제 3 색상 서브픽셀의 유효 발광 영역은 제 2 방향 (F2)에서 다른 하나의 반복 유닛의 하나의 제 2 색상 서브픽셀 쌍의 유효 발광 영역과 하나의 제 1 색상 서브픽셀의 유효 발광 영역사이의 최대 스팬에 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에서, 동일한 제 2 색상 서브픽셀 쌍 (020) 내의 두개의 제 2 색상 서브픽셀 (021, 022)의 제 1 방향 (F1)에서의 최소 거리는 하나의 제 1 색상 서브픽셀 (010)의 제 1 방향 (F1)에서의 최대 스팬보다 작다. 예를 들어, 동일한 반복 유닛 (001)에서, 동일한 제 2 색상 서브픽셀 쌍 (020) 내의 제 2 색상 서브픽셀 (021)의 유효 발광 영역 (90-021)과 제 2 색상 서브픽셀 (022)의 유효 발광 영역(90-022)의 제 1 방향 (F1)에서의 최소 거리는 하나의 제 1 색상 서브픽셀 (010)의 유효 발광 영역 (90-010)의 제 1 방향 (F1)에서의 최대 스팬 (d010)보다 작다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에서, 동일한 제 2 색상 서브픽셀 쌍 (020) 내의 두개의 제 2 색상 서브픽셀 (021, 022)의 제 1 방향 (F1)에서의 최소 거리는 하나의 제 3 색상 서브픽셀 (030)의 제 1 방향 (F1)에서의 최대 스팬보다 작다. 예를 들어, 동일한 반복 유닛 (001)에서, 동일한 제 2 색상 서브픽셀 쌍 (020) 내의 제 2 색상 서브픽셀 (021)의 유효 발광 영역 (90-021)과 제 2 색상 서브픽셀 (022)의 유효 발광 영역(90-022)의 제 1 방향 (F1)에서의 최소 거리는 하나의 제 3 색상 서브픽셀 (030)의 유효 발광 영역 (90-030)의 제 1 방향 (F1)에서의 최대 스팬 (d030)보다 작다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 홀수 열의 반복 유닛 그룹에서 반복 유닛의 서브픽셀 배열 방식은 동일하고, 짝수 열의 반복 유닛 그룹서 반복 유닛의 서브픽셀 배열 방식은 동일하다. 예를 들어, 기판의 디스플레이 영역의 가장자리 부분을 제외하고, 각 반복 유닛에서 두 개의 녹색 서브픽셀의 중심 라인은 인접한 적색 서브픽셀과 청색 서브픽셀의 중심 사이에 위치한다. 또한 위 두 개의 녹색서브픽셀의 가장자리는 전술한 두 개의 인접한 적색과 청색서브픽셀의 외측 가장자리의 내측에 위치한다. 여기의 외측 가장자리는 두 개의 서브픽셀의 제 1 방향 (F1)에서의 대향되는 가장자리를 의미한다. 즉, 제 1 방향 (F1)에서 하나의 녹색서브픽셀 쌍의 제 1 방향 (F1)에서의 연장 범위는 위 두 개의 인접한 적색과 청색서브픽셀의 제 1 방향 (F1)에서의 연장 범위 이하이다. 또는 본 발명의 실시예에서, 특별한 설명이 없는 한, 서브픽셀의 "중심"은 서브픽셀 （예를 들어, ：제 1 색상 서브픽셀, 제 2 색상 서브픽셀 또는 제 3 색상 서브픽셀 ）의 형상의 기하학적 중심을 의미한다.
서브픽셀 배열 구조를 설계하는 경우, 서브픽셀은 일반적으로 육각형, 오각형, 사다리꼴 또는 다른 형상과 같은 규칙적인 형상을 갖도록 설계된다는 점에 유의해야한다. 설계하는 경우, 서브픽셀의 중심은 위에서 설명한 규칙적인 모양의 기하학적 중심일 수 있다. 그러나 실제 제조 공정에서 형성된 서브픽셀의 모양은 일반적으로 위에서 설계된 규칙적인 모양과 다르다. 예를 들어, 위의 규칙적인 모양의 모서리가 필렛 모서리가될 수 있으므로 서브픽셀의 모양은 필렛 패턴이 될 수 있다. 또한 실제로 형성된 서브픽셀의 모양은 디자인 모양과 다른 변형을 가질 수도 있다. 예를 들어, 육각형으로 설계된 서브픽셀의 모양은 실제 제조에서 대략 타원형이될 수 있다. 따라서, 서브픽셀의 중심은 형성된 서브픽셀의 불규칙한 형상의 엄격한 기하학적 중심이 아닐 수 있다. 본 발명의 실시예에서, 서브픽셀의 중심은 서브픽셀의 형상의 기하학적 중심으로부터 일정한 오프셋을 가질 수 있다. 서브픽셀의 중심은 서브픽셀의 기하학적 중심에서 서브픽셀의 가장자리 지점까지 복사 선 세그먼트 상의 특정 지점으로 둘러싸인 영역의 모든 지점 및 방사 선의 특정 지점을 나타낸다. 복사 선 세그먼트 상의 특정 지점은 이 기하학적 중심에서 복사 선 세그먼트 길이의 1/3 위치에 있다. 서브픽셀의 중심에 대한 정의는 규칙적인 모양을 갖는 서브픽셀의 중심에 적용될 수 있으며, 불규칙한 모양을 갖는 서브픽셀의 중심에도 적용될 수 있다.
특정 구현에서, 본 발명의 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 3 개의 인접한 열에있는 각각의 3 개의 인접한 반복 유닛 그룹에서, 3 개의 인접한 열은 행 방향 (즉, 제 1 방향 (F1))을 따라 순차적으로 제 1 열, 제 2 열 및 제 3 열을 포함한다. 행 방향의 제 2 열에 있는 제 2 색상 서브픽셀 쌍 (020)의 두 개의 제 2 색상 서브픽셀 (021, 022)의 중심 사이의 행 방향 상의 최단 거리는 제 1 열제의 제 1 색상 서브픽셀 (010)의 중심과 제 3 열의 제 1 색상 서브픽셀 (010)의 중심 사이의 행 방향 상의 최소 거리보다 작다.
특정 구현에서, 본 발명의 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 2 방향 (F2)에서 제 1 색상 서브픽셀 (010)의 변은 제 2 방향 (F2)에서 제 3 색상 서브픽셀 (030)의 번과 평행하게 배열된다.
특정 구현에서, 본 발명의 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 각 반복 유닛 (001)에서, 제 1 색상 서브픽셀 (010), 제 2 색상 서브픽셀 쌍 (020) 및 제 3 색상 서브픽셀 (030)은 동일한 순서로 배열된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 2 방향 (F2) 상의 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기는 제 2 방향 (F2) 상의 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기보다 작다. 또한, 제 1 방향 (F1) 상의 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기는 제 1 방향 (F1) 상의 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기보다 크다. 예시적으로, 제 2 방향 (F2) 상의 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기는 제 1 방향 (F1) 상의 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기보다 작으며, 제 2 방향 (F2) 상의 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기는 제 1 방향 (F1) 상의 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기보다 작다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다，전술한 다양한 크기의 관계는 다른 형태일 수도 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 8c에 도시된 바와 같이, 각 서브픽셀은 기판 (100)을 향하는 제 1 도전 층 (200)의 측면에 위치하는 픽셀 구동 회로를 더 포함한다. 여기서, 각 서브픽셀의 픽셀 구동 회로가 어레이로 배열된다. 픽셀 구동 회로의 각 층의 구조는 도 2a 내지 도 2g에 도시된 구조를 참조할 수 있음에 유의해야하며 세부 사항은 여기에서 설명하지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 2g 및 도 3b에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)의 픽셀 구동 회로, 첫 번째 제 2 색상 서브픽셀 (021)의 픽셀 구동 회로, 제 1 색상 서브픽셀 (010)의 픽셀 구동 회로 및 두 번째 제 2 색상 서브픽셀 (022)의 픽셀 구동 회로는 제 1 방향 (F1)으로 순차적으로 배열된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 2g 및 도 3b에 도시된 바와 같이, 각 픽셀 구동 회로의 각 층 패턴의 위치한 영역의 제 2 방향 (F2) 상의 크기는 제 1 방향 (F1) 상의 크기보다 크다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 2g 및 도 3b에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 연장 방향 (S1)과 제 1 색상 서브픽셀 (010)의 픽셀 구동 회로가 위치하는 영역의 길이 방향 (S2) 사이에 제 1 각도 (
Figure pct00001
)이 구비된다. 여기서, 제 1 각도 (
Figure pct00002
는 45도에서 165도 사이이다. 예시적으로,
Figure pct00003
은 대략 90 도일 수 있다. 즉,제 1 색상 서브픽셀 (010)의 메인부분 (411)의 연장 방향 (S1)（예를 들어, 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 연장 방향이 제 1 방향 (F1)임）은 제 1 색상 서브픽셀 (010)의 픽셀 구동 회로가 위치하는 영역의 길이 방향 （예를 들어, 제 1 색상 서브픽셀 (010)의 픽셀 구동 회로가 위치하는 영역의 길이 방향이 제 2 방향 (F2)임）에 실질적으로 수직이다. 물론,
Figure pct00004
은 대략 45도에서 135도 사이, 75도에서 115도 사이 또는 50도, 80도, 100도, 120도 및 140 도일 수 있다. 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 2g 및 도 3b에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 연장 방향 (S3)과 제 3 색상 서브픽셀 (010)의 픽셀 구동 회로가 위치하는 영역의 길이 방향 (S2) 사이에 제 2 각도 (
Figure pct00005
)가 있고, 여기서, 제 2 각도
Figure pct00006
는 45도에서 165도 사이이다. 예시적으로,
Figure pct00007
는 대략 90 도일 수 있는데, 즉, 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 연장 방향 (S1)（예를 들어, 제 3 색상 서브픽셀 (030)의 메인부분 (411)의 연장 방향이 제 1 방향 (F1)임）은 제 3 색상 서브픽셀 (010)의 픽셀 구동 회로가 위치하는 영역의 길이 방향 (S2)（예를 들어, 제 3 색상 서브픽셀 (010)의 픽셀 구동 회로가 위치하는 영역의 길이 방향이 제 2 방향 (F2)임）에 대해 실질적으로 수직이다. 물론,
Figure pct00008
는 약 45도, 75도, 115도 및 135 도일 수도 있다. 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 2g 및 도 3b에 도시된 바와 같이, 제 2 색상 서브픽셀 쌍 (020)의 연장 방향 (S4)과 제 2 색상 서브픽셀 쌍 (020)의 픽셀 구동 회로가 위치하는 영역의 길이 방향 (S2) 상이에 제 3 각도
Figure pct00009
이 구비된다. 여기서, 제 3 각도
Figure pct00010
은 45도에서 165도 사이이다. 예시적으로,
Figure pct00011
은 약 90 도일 수 있다. 즉, 제 2 색상 서브픽셀 쌍 (020)의 연장 방향 (S4)（예를 들어, 제 2 색상 서브픽셀 쌍 (020)의 연장 방향이 제 1 방향 (F1)임）은 제 2 색상 서브픽셀 쌍 (020)의 픽셀 구동 회로가 위치하는 영역의 길이 방향 (S2)（예를 들어, 제 2 색상 서브픽셀 쌍 (020)의 픽셀 구동 회로가 위치하는 영역의 길이 방향은 제 2 방향 (F2)임）에 대략 수직이다. 물론,
Figure pct00012
은 약 45도에서 135도 사이, 75도에서 115도 사이 또는 50도, 80도, 100도, 120도 및 140 도일 수 있다. 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 예를 들어, 하나의 직사각형 영역이 서브픽셀의 픽셀 구동 회로의 각각의 필름 층의 패턴을 포함하도록 정의된다. 예를 들어, 도 2g에서 점선 프레임으로 도시된 바와 같이, 각 서브픽셀의 픽셀 구동 회로의 직사각형 영역은 기판 상에 매트릭스 형태로 배열되고, 상기 직사각형 영역의 긴 변의 방향은 제 1 색상 서브픽셀의 메인부분의 연장 방향에 실질적으로 대략 수직이다.
특정 구현에서, 예를 들어, 하나의 직사각형 영역이 서브픽셀의 픽셀 구동 회로의 각각의 필름 층의 패턴을 포함하도록 정의된다. 예를 들어, 도 2g의 점선 프레임으로 도시된 바와 같이, 각 서브픽셀의 픽셀 구동 회로의 직사각형 영역은 기판 상에 매트릭스 형태로 배열되고, 상기 직사각형 영역의 긴 변의 방향은 제 3 색상 서브픽셀의 메인부분의 연장 방향에 실질적으로 대략 수직이다.
특정 구현에서, 본 발명의 일 실시예에서, 도 2a 내지 도 6c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 픽셀 구동 회로의 구동 트랜지스터와 중첩되지 않고, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 （즉, 다음 행의 제 1 리셋 제어 신호 라인 (Rst1a) 또는 제 2 리셋 제어 신호 라인 (Rst2a)） 및 리셋 전원 신호 라인 （즉, 다음 행의 제 1 리셋 전원 신호 라인 (Init1a)또는 제 2 리셋 전원 신호 라인 (Init2a)）의 직교 투영과 중첩된다. 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 두 데이터 라인 (Vd)의 직교 투영과 중첩된다. 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 2 개의 제 2 전력선 (610)의 직교 투영과 중첩된다. 예시적으로, 직교 투영은 메인부분 (413)과 중첩되는 데이터 라인 (Vd) 및 전력선 (610) 이 교대로 배열된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 5b에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 두 서브전력 연결선 (211)의 직교 투영을 덮는다. 기판 (100)상의 메인부분 (413)의 직교 투영과 중첩된 두 서브전력 연결선 (211)은 메인부분 (413)의 중심의 양측에 평행하게 배치된다. 예시적으로, 기판 (100)상의 메인부분 (413)의 직교 투영과 중첩된 두 서브전력 연결선 (211)의 직교 투영은 메인부분 (413)의 직교 투영을 통과한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 5b에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 두 서브전력 연결선 (211)의 직교 투영을 덮는다. 기판 (100) 상의 메인부분 (411)의 직교 투영과 중첩된 두 서브전력 연결선 (211)은 메인부분 (411)의 중심의 양측에 평행하게 배치된다. 예시적으로, 기판 (100) 상의 메인부분 (411)의 직교 투영과 중첩된 두 서브전력 연결선 (211)의 직교 투영은 메인부분 (411)의 직교 투영을 통과한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 6c에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서 기판 (100) 상의 메인부분 (411)의 직교 투영은 픽셀 구동 회로의 구동 트랜지스터와 중첩되고, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 픽셀 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩된다. 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 두 데이터 라인 (Vd)의 직교 투영과 중첩된다. 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 2 개의 제 2 전력선 (610)의 직교 투영과 중첩된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3c 및 도 5b에 도시된 바와 같이, 제 2 색상 서브픽셀에서, 기판 상의 메인부분의 직교 투영은 하나의 기판 상의 서브전력선 및 서브전력선에 전기적으로 연결된 전도선의 직교 투영과 적어도 부분적으로 중첩된다. 예시적으로, 도 3c 및 도 5b에 도시된 바와 같이, 제 2 색상 서브픽셀 쌍 (020)은 첫 번째 제 2 색상 서브픽셀 (021) 및 두 번째 제 2 색상 서브픽셀 (022)을 포함한다. 여기서, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 기판 (100) 상의 하나의 서브전력 연결선 (211) 및 서브전력 연결선 (211)에 전기적으로 연결된 전도선 (212)의 직교 투영과 부분적으로 중첩한다. 예시적으로, 기판 (100) 상의 메인부분 (4121)의 직교 투영과 중첩된 서브전력 연결선 (211) 및 전도선 (212)은 십자 형상으로 배열될 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다. 전술한 기판 (100) 상의 메인부분 (4121)의 직교 투영과 중첩된 서브전력 연결선 (211) 및 전도선 (212)은 다른 모드로 배치될 수도있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b, 도 5b 및 도 6c에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 픽셀 구동 회로의 구동 트랜지스와 중첩되지 않으며, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 기판 상의 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 （즉, 다음 행의 제 1 리셋 제어 신호 라인 (Rst1a) 또는 제 2 리셋 제어 신호 라인 (Rst2a)） 및 스캔 신호 라인 （즉, 다음 행의 제 1 스캔 신호 라인 (Ga1a) 또는 제 2 스캔 신호 라인 (Ga2a)）의 직교 투영과 중첩된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b, 도 5b 및 도 6c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 픽셀 구동 회로의 구동 트랜지스와 중첩되지 않으며, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 기판 (100) 상의 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 （즉, 다음 행의 제 1 리셋 제어 신호 라인 (Rst1a) 또는 제 2 리셋 제어 신호 라인 (Rst2a)） 및 스캔 신호 라인 （즉, 다음 행의 제 1 스캔 신호 라인 (Ga1a) 또는 제 2 스캔 신호 라인 (Ga2a)）의 직교 투영과 중첩된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
예시적으로, 도 3c 및 도 5b에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 기판 (100) 상의 하나의 서브전력 연결선 (211) 및 서브전력 연결선 (211)에 전기적으로 연결된 전도선 (212)의 직교 투영과 부분적으로 중첩한다. 예시적으로, 기판 (100) 상의 메인부분 (4122)의 직교 투영과 중첩된 서브전력 연결선 (211) 및 전도선 (212)은 십자 형상으로 배열될 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다. 전술한 기판 (100) 상의 메인부분 (4122)의 직교 투영과 중첩된 서브전력 연결선 (211) 및 전도선 (212)은 다른 모드로 배치될 수도있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3c 및 도 5b에 도시된 바와 같이, 서브전력 연결선 (211)과 전도선 (212) 전기적으로 연결되어 제 1 전력선 (210)이 격자 구조를 형성한다. 예시적으로, 전도선 (212)은 기판 (100) 상에 어레이로 배열된다. 예를 들어, 도 3c 및 도 5b에 도시된 바와 같이, 동일한 반복 유닛 그룹 내의 인접한 제 3 색상 서브픽셀 (030) 및 제 1 색상 서브픽셀 (010)에 대해, 상기 제 3 색상 서브픽셀 (030) 내의 메인부분 (413)과 제 1 색상 서브픽셀 (010) 내의 메인부분 (411) 사이에 하나의 전도선 (212)이 배치되어 있다. 제 2 색상 서브픽셀 쌍 (020)의 메인부분 (4121) 및 메인부분 (4122)에 의해 덮인 전도선 (212) 은 동일한 직선상에서 제 1 방향 (F1)으로 연장된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 6c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030) 각각에서, 메인부분 (413) 과 보조 부분 (423)은 서로 전기적으로 연결되고, 보조부분 (423)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (223)과 전기적으로 연결된다.제 1 연결선 (223)은 제 2 바이어홀 (520)을 통해 제 2 연결선 (623) 과 전기적으로 연결되고, 제 2 연결선 (623)은 픽셀 구동 회로의 트랜지스터의 드레인 전극에 전기적으로 연결되어 픽셀 구동 회로에서 생성된 전기 신호를 애노드 (400) 에 입력하도록 하고, 캐소드 (60)에 해당하는 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 6a 및 도 6c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030) 각각에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않으므로, 각각의 제 3 색상 서브픽셀 (030)의 메인부분 (413)이 제 1 바이어홀 (310)에 의해 영향을받는 것을 방지함으로써, 제 1 바이어홀 (310)에 의한 메인부분 (413)의 요철 발생을 방지함으로써 디스플레이 패널의 색상 시프트 현상을 완화시킬 수 있다.
일반적으로, 제 1 바이어홀 (310)과 제 2 바이어홀 (520) 사이의 거리는 너무 멀거나 너무 가까워서는 안된다. 특정 구현에서, 본 발명의 일 실시예에서, 제 3 색상 서브픽셀 (030) 각각에서, 제 2 방향 (F2)에서 제 1 바이어홀 (310)과 제 2 바이어홀 (520) 사이의 거리 (W)의 최소값은 1 마이크로 미터에서 2 마이크로 미터 범위에 있을 수 있다. 여기서, 제 1 바이어홀 (310)과 제 2 바이어홀 (520) 사이의 거리 (W)의 최소값이, 또한, 제 1 바이어홀 (310)과 제 2 바이어홀 (520) 사이의 거리 (W)의 최소값이, 또한, 제 1 바이어홀 (310)과 제 2 바이어홀 (520) 사이의 거리 (W)의 최소값이될 수 있다. 물론, 실제 적용에서 제 1 바이어홀 (310)과 제 2 바이어홀 (520) 사이의 거리 (W)는 실제 적용 환경에 따라 결정될 수 있으며 여기에 한정되지 않는다.
또는, 제 1 절연 층의 메인부분이 더 높은 평탄도를 갖도록 제 1 절연 층을 평탄 층으로 구성할 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 6a 및 도 6c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영과 적어도 부분적으로 중첩된다. 예를 들어, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영을 덮는다. 제 2 바이어홀 (520)이 제 2 절연 층 (500)이 위치하며 제 2 절연 층 (500)과 메인부분 (413) 상이에 제 1 절연 층 (300) 및 제 1 도전 층 (200)이 구비되어 있기 때문에 제 2 바이어홀 (520)이 메인부분 (413)에 미치는 영향은 적고 심지어 무시할 수 있을 정도일 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 6c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 제 1 바이어홀 (310)은 제 2 바이어홀 (520)보다 픽셀 구동 회로의 구동 트랜지스터에 더 가깝게 배치된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b에 도시된 바와 같이, 각각의 서브픽셀은 제 4 바이어홀 (710)을 더 포함한다. 선택적으로, 제 4 바이어홀 (710)은 제 1 방향 (F1) 을 따라 직선 상에 배열되고, 동일한 직선 상의 두 인접한 제 4 바이어홀 (710) 사이의 간격은 대체로 동일하다. 여기서, 제 4 바이어홀 (710)은 바이어홀 (388a) 일 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 6c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영과 중첩된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b 내지 도 8c에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되며, 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않으며, 또한, 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 및 도 6b에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 두개의 제 3 바이어홀 (530)의 직교 투영과 적어도 부분적으로 중첩된다. 예를 들어, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 두개의 제 3 바이어홀 (530)의 직교 투영과 부분적으로 중첩한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a, 도 3c 및 도 6b에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 제 1 바이어홀 (310)은 기판 (100)상의 메인부분 (413)의 직교 투영과 중첩된 두개의 제 3 바이어홀 (530)의 중심선 (LZ1) ) 측면에 가깝게 배치되고, 제 2 바이어홀 (520)은 기판 (100)상의 메인부분 (413)의 직교 투영과 중첩된 두개의 제 3 바이어홀 (530)의 중심선 (LZ1) ) 다른 측면에 가깝게 배치된다. 이와 같이, 제 3 색상 서브픽셀 (030) 내의 제 1 바이어홀 (310)과 제 2 바이어홀 (520)은 서로 더 가깝게 배치될 수 있다. 중심선 (LZ1)은 제 1 방향 (F1)과 평행하다는 점에 유의해야한다. 또한, 중심선 (LZ1)은 두개의 제 3 바이어홀 (530)의 중심을 통과하는 선이며, 실제 선이 아니라 가상이다.
본 발명의 일 실시예에서, 기판이 위치하는 평면 표면에 평행한 평면 표면에서, 바이어홀의 단면은 규칙한 패턴일 수 있으며, 예를 들어, 직사각형, 정다각형 （정사각형, 정 오각형, 정육각형 등), 원형, 타원 등 일 수 있다. 이때 바이어홀의 중심은 이 규칙한 패턴의 기하학적 중심일 수 있다. 물론, 기판이 위치하는 평면 표면에 평행한 평면 표면에서, 바이어홀의 단면은 또한 불규칙한 패턴일 수 있으며 이때 바이어홀의 중심은 이 불규칙한 패턴은 불규칙한 패턴의 등가 기하학적 중심을 의미할 수도있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 메인부분 (413) 는 축 대칭 패턴일 수 있고, 제 1 바이어홀 (310)은 제 2 방향 (F2)을 따라 메인부분 (413)의 대칭 축 상에 위치할 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 메인부분 (413)은 제 2 방향 (F2)을 따라 제 1 대칭 축을 가질 수 있고, 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 은 제 1 대칭 축을 중심으로 실질적으로 대칭 적으로 배치된다. 예시적으로, 제 3 색상 서브픽셀 (030)의 메인부분 (413)의의 형상은 실질적으로 육각형 또는 타원이고, 육각형의 긴 대칭 축 또는 타원의 긴 축은 제 1 방향 (F1)과 실질적으로 평행하다. 육각형의 짧은 대칭 축또는 타원의 짧은 축은 제 2 방향 (F2)과 실질적으로 평행하고, 육각형의 짧은 대칭 축 또는 타원의 짧은 축은 제 1 대칭 축으로 사용될 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 1 대칭 축을 중심으로 실질적으로 대칭적으로 배치될 수 있거나, 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 제 1 대칭 축과 만 교차하지만 실질적으로 제 1 대칭 축을 중심으로 실질적으로 대칭적으로 배치되는 것은 아니다. 물론, 실제 적용에서 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)의 구현 방식은 실제 적용 환경에 따라 설계 및 결정될 수 있으며 여기에 한정되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 제 2 바이어홀 (520) 은 제 2 방향 (F2)에서 메인부분 (413)의 대칭 축 상에 위치할 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 제 2 바이어홀 (520)은 제 1 대칭 축에 대해 실질적으로 대칭적으로 배치될 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 제 2 바이어홀 (520)은 제 1 대칭 축을 중심으로 실질적으로 대칭적으로 배치될 수 있거나, 제 3 색상 서브픽셀 (030)의 제 2 바이어홀 (520)은 제 1 대칭 축과 만 교차하지만 실질적으로 배치되지 않을 수 있다. 물론, 실제 적용에서 제 3 색상 서브픽셀 (030)의 제 2 바이어홀 (520)의 구현 방식은 실제 적용 환경에 따라 설계 및 결정될 수 있으며, 여기에 한정되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 3c, 도 6c 및 도 7a에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)각각에서, 메인부분 (411)은 보조부분 (421)과 전기적으로 연결된다. 보조부분 (421)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (221)과 전기적으로 연결된다. 제 1 연결선 (221)은 제 2 바이어홀 (520)은 통해 제 2 연결선 (621)과 전기적으로 연결된다. 제 2 연결선 (621) 은 픽셀 구동 회로에서 트랜지스터의 드레인 전극에 전기적으로 연결됨으로써 픽셀 구동 회로에서 생성된 전기 신호를 애노드 (400)에 입력하고 캐소드 (60)에 해당 전압을 인가하여 발광 층 (50) 을 구동시켜 발광하도록 한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 6c 및 도 7a에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)각각에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 제 1 색상 서브픽셀 (010) 내의 메인부분 (411) 은 색상 서브픽셀 (010)이 제 1 바이어홀 (310)에 의해 영향을 받는 것을 방지함으로써, 제 1 바이어홀 (310)에 의한 메인부분 (411)의 요철 발생을 방지함으로써 디스플레이 패널의 색상 시프트 현상을 완화시킬 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4 및 도 6c 내지 도 7a에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영과 적어도 부분적으로 중첩된다. 예시적으로, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영을 덮는다. 제 2 바이어홀 (520)은 제 2 절연 층 (500) 에 위치하므로, 제 2 절연 층 (500)과 메인부분 (411) 사이에 제 1 절연 층 (300) 및 제 1 도전 층 (200)이 구비되므로 제 2 바이어홀 (520)에 메인부분 (411)에 미치는 영향은 적고 심지어 무시할 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 제 1 바이어홀 (310)은 제 2 바이어홀 (520)보다 픽셀 구동 회로의 구동 트랜지스터로부터 멀리 떨어지게 비치된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 6c에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩된다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 6c에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않으며, 기판 상의 제 2 바이어홀의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩된다. 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않는다. 물론, 본 발명 내용은 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 6c 및 도 7b에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 두개의 제 3 바이어홀 (530)의 직교 투영과 적어도 부분적으로 중첩된다. 예시적으로, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 두개의 제 3 바이어홀 (530)의 직교 투영과 부분적으로 중첩한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 제 1 바이어홀 (310)은 직교 투영과 중첩된 두개의 제 3 바이어홀 (530)의 중심선 (LZ2)측면에 가깝게 배치되고, 제 2 바이어홀 (520)은 직교 투영과 중첩된 두개의 제 3 바이어홀 (530)의 중심선 (LZ2) 다른 측면에 가깝게 배치된다. 이와 같이 제 1 색상 서브픽셀 (010) 내의 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 서로 더 가깝게 배치될 수 있다. 중심선 (LZ2)은 제 1 방향 (F1)과 평행하다는 점에 유의해야한다. 또한, 중심선 (LZ2)은 두 개의 제 3 바이어홀 (530)의 중심을 통과하는 선이며, 실제 선이 아니라 가상이다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 메인부분 (411)은 축 대칭 패턴일 수 있고, 제 1 바이어홀 (310)은 제 2 방향 (F2)을 따라 메인부분 (411)의 대칭 축 상에 위치할 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)은 제 2 방향 (F2)을 따라 제 2 대칭 축을 가질 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)의 형상은 실질적으로 육각형 또는 타원이고, 육각형의 긴 대칭 축 또는 타원의 긴 축은 제 1 방향 (F1)에 실질적으로 평행하고, 육각형 육각형의 짧은 대칭 축 또는 타원의 단축은 제 2 방향 (F2)과 실질적으로 평행하고, 육각형의 짧은 대칭 축 또는 타원의 단축이 제 2 대칭 축으로 사용될 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 제 1 바이어홀 (310) 은 제 2 대칭 축을 중심으로 실질적으로 대칭적으로 배치될 수 있거나, 제 1 색상 서브픽셀 (010) 내의 제 1 바이어홀 (310) 은 제 2 대칭 축과 만 교차하지만 제 2 대칭 축을 중심으로 실질적으로 대칭적으로 배치되지 않는다. 물론, 실제 적용에서 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310)의 구현 방식은 실제 적용 환경에 따라 설계 및 결정될 수 있으며 여기에 한정되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 제 2 바이어홀 (520)은 제 2 방향 (F2)을 따라 메인부분 (411)의 대칭 축 상에 위치할 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 제 2 바이어홀 (520)은 제 2 대칭 축을 중심으로 실질적으로 대칭적으로 배치될 수 있거나, 제 1 색상 서브픽셀 (010) 내의 제 2 바이어홀 (520)은 제 2 대칭 축과 만 교차하지만 제 2 대칭 축을 중심으로 실질적으로 대칭적으로 배치되지 않는다. 물론, 실제 적용에서 제 1 색상 서브픽셀 (010)의 제 2 바이어홀 (520)의 구현 방식은 실제 적용 환경에 따라 설계 및 결정될 수 있으며 여기에 제한되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 8a 및 도 8c에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021) 각각에서, 메인부분 (4121)은 보조부분 (4221)과 전기적으로 연결된다. 보조부분 (4221)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (2221)과 전기적으로 연결된다. 제 1 연결선 (2221)은 제 2 바이어홀 (520)을 통해 제 2 연결선 (6221)과 전기적으로 연결된다. 제 2 연결선 (6221)이 픽셀 구동 회로의 트랜지스터의 드레인에 전기적으로 연결되어 픽셀 구동 회로에서 생성된 전기 신호를 애노드 (400)에 입력하여, 캐소드 (60)에 해당 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 8b 및 도 8c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022) 각각에서, 메인부분 (4122)은 보조부분 (4222)과 전기적으로 연결된다. 보조부분 (4222)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (2222)과 전기적으로 연결된다. 제 1 연결선 (2222)은 제 2 바이어홀 (520)을 통해 제 2 연결선 6222과 전기적으로 연결된다. 제 2 연결선 6222은 픽셀 구동 회로의 트랜지스터의 드레인에 전기적으로 연결되어 픽셀 구동 회로에서 생성된 전기 신호를 애노드 (400)에 입력한다. 캐소드 (60)에 해당 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
선택적으로, 도 3a 내지 도 4, 도 8a 내지 도 8c에 도시된 바와 같이, 제 2 색상 서브픽셀에서, 기판 상의 메인부분의 직교 투영은 기판 상의 제 1 바이어홀의 직교 투영과 중첩되지 않는다. 예시적으로, 도 3a 내지 도 4, 도 8a 및 도 8c에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 첫 번째 제 2 색상 서브픽셀 (021) 내의 메인부분 (4121)은 제 1 바이어홀 (310)의 영하야을 받지 않으며，제 1 바이어홀 (310)에 의한 메인부분 (4121)의 요철 발생을 방지하여 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
예시적으로, 도 3a 내지 도 4, 도 8a 및 도 8c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 두 번째 제 2 색상 서브픽셀 (022) 내의 메인부분 (4122)은 제 1 바이어홀 (310)의 영하야을 받지 않으며， 제 1 바이어홀 (310)에 의한 메인부분 (4122)의 요철 발생을 방지하여 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 2 색상 서브픽셀 쌍 (020)은 첫 번째 제 2 색상 서브픽셀 (021) 및 두 번째 제 2 색상 서브픽셀 (022)을 포함한다. 여기서, 동일한 반복 유닛 (001)에서, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310)은 상기 첫 번째 제 2 색상 서브픽셀 (021)로부터 떨어진 제 3 색상 서브픽셀 (030) 일측에 위치한다. 또한, 동일한 반복 유닛 (001)에서, 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 두 번째 제 2 색상 서브픽셀 (022)로부터 떨어진 제 3 색상 서브픽셀 (030) 일측에 위치한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 첫 번째 제 2 색상 서브픽셀 (021)에 대해, 및 상이 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 첫 번째 제 2 색상 서브픽셀 (021) 모두에 가장 가까운 제 3 색상 서브픽셀 (030)에 대해, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310)은 상기 제 1 색상 서브픽셀 (010)과 상기 제 3 색상 서브픽셀 (030) 사이의 틈새에 배치된다. 또한, 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 두 번째 제 2 색상 서브픽셀 (022)에 대해, 및 상기 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 두 번째 제 2 색상 서브픽셀 (022) 모두에 가장 가까운 제 3 색상 서브픽셀 (030)에 대해, 상기 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 상기 제 1 색상 서브픽셀 (010)과 상기 제 3 색상 서브픽셀 (030) 사이의 틈새에 배치된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 첫 번째 제 2 색상 서브픽셀 (021)에 대해, 및 상기 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 첫 번째 제 2 색상 서브픽셀 (021) 모두에 가장 가까운 제 3 색상 서브픽셀 (030)에 대해, 첫 번째 제 2 색상 서브픽셀 (021)의 제 2 바이어홀 (520)은 상기 제 1 색상 서브픽셀 (010)과 상기 제 3 색상 서브픽셀 (030) 사이의 틈새에 배치된다. 또한, 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 두 번째 제 2 색상 서브픽셀 (022)에 대해, 및 상기 동일한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 및 두 번째 제 2 색상 서브픽셀 (022) 모두에 가장 가까운 제 3 색상 서브픽셀 (030)에 대시, 두 번째 제 2 색상 서브픽셀 (022)의 제 2 바이어홀 (520)은 제 1 색상 서브픽셀 (010)과 제 3 색상 서브픽셀 (030) 사이의 틈새에 배치된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 색상 서브픽셀의 제 1 바이어홀 (310)은 상기 색상 서브픽셀의 동일한 측면에 위치한다. 예시적으로, 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310)은 소속한 제 1 색상 서브픽셀 (010)의 동일한 측면에 각각 위치한다. 제 2 색상 서브픽셀 (021, 022)의 제 1 바이어홀 (310) 은 소속한 제 2 색상 서브픽셀 (021, 022)의 동일한 측면에 각각 위치한다. 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 은 소속한 제 3 색상 서브픽셀 (030)의 동일한 측면에 각각 위치한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에서, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 제 1 색상 서브픽셀 (010)의 일측에 가깝게 배치되고, 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 제 1 색상 서브픽셀 (010)의 다른 일측에 가깝게 배치된다. 즉, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310) 각각은 제 1 색상 서브픽셀 (010)의 양쪽에 위치한다. 첫 번째 제 2 색상 서브픽셀 (021)의 제 2 바이어홀 (520) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 2 바이어홀 (520) 각각은 제 1 색상 서브픽셀 (010)의 양쪽에 위치한다. 예시적으로, 동일한 반복 유닛 (001)에서, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)과 당해 메인부분 (411)의 좌측에 인접한 제 3 색상 서브픽셀 (030)의 메인부분 (413) 사이에 비치된다. 또한, 동일한 반복 유닛 (001)에서, 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 상기 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)과 당해 메인부분 (411)의 우측에 인접한 제 3 색상 서브픽셀 (030)의 메인부분 (413) 사이에 배치될 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 제 2 바이어홀 (520)은 제 1 바이어홀 (310)로부터 떨어진 메인부분 (4121)의 측면에 위치할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3b에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 제 1 바이어홀 (310)은 제 2 바이어홀 (520)보다 픽셀 구동 회로의 구동 트랜지스터로부터 떨어져 배치된다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 8c에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩된다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 8c에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않으며, 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되며, 및 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않는다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 8b 및 도 8c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 제 2 바이어홀 (520)은 제 1 바이어홀 (310)로부터 떨어진 메인부분 (4122)의 측면에 위치할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4, 도 8b 및 도 8c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 제 1 바이어홀 (310) 및 제 2 바이어홀 (520)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3b에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 제 1 바이어홀 (310)은 제 2 바이어홀 (520) 보다 픽셀 구동 회로의 구동 트랜지스터에 떨어지게 배치된다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 8c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩된다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3b 및 도 8c에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않으며, 또한, 기판 (100) 상의 제 2 바이어홀 (520)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)의 직교 투영과 중첩되낟. 기판 (100) 상의 제 4 바이어홀 (710)의 직교 투영은 기판 (100) 상의 구동 회로에 전기적으로 연결된 발광 제어 신호 라인 （즉 당해 행의 제 1 발광 제어 신호 라인 (EM1a) 또는 제 2 발광 제어 신호 라인 (EM2a)）의 직교 투영과 중첩되지 않는다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에서, 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310), 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 동일한 제 1 서브 폴드 라인 (Z1) 상에 제 1 방향 (F1)을 따라 순차적으로 배열된다. 예시적으로, 제 2 열 반복 유닛 그룹의 하나의 반복 유닛 (001)에서, 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310), 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)，이 3 개의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 화살표로 표시되는 방향으로 제 1 서브 폴드 라인인 (Z1)에 순차적으로 배열될 수 있다. 따라서, 이 3 개의 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도를 줄일 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 하나의 반복 유닛 그룹 내의 제 1 색상 서브픽셀 (010) 및 인접한 반복 유닛 그룹에서 제 1 색상 서브픽셀 (010)에 가장 가까운 제 3 색상 서브픽셀 (030)에 대해, 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310) 및 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 3 방향을 따라 동일한 제 2 서브 폴드 라인 (Z2) 상에 배열되고, 여기서, 제 3 방향은 제 1 방향과 교차하고 제 1 방향에 수직이 아니다..
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 폴드 라인은 제 1 서브 폴드 라인 (Z1) 및 제 2 서브 폴드 라인 (Z2)을 포함한다. 상이한 열의 두 인접한 반복 유닛 (001)에서, 첫 번째 반복 유닛의 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310), 두 번째 반복 유닛에 있는 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310), 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 이 폴드 라인순차적으로 배열된다. 즉, 상이한 열의 두 인접한 반복 유닛 (001)에서, 첫 번째 반복 유닛의 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310), 두 번째 반복 유닛에 있는 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310), 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 반복적으로 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 동일한 반복 유닛 (001)에 있는 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 및 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 상이한 열의 인접한 두 반복 유닛 (001)에서, 하나의 반복 유닛 (001)에 있는 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 다른 나의 반복 유닛 (001)에 있는 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 홀수 열의 반복 유닛 그룹 내의 제 3 색상 서브픽셀 (030)의 제 2 바이어홀 (520), 짝수 열의 반복 유닛 그룹 내의 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 예시적으로, 제 1 열 및 제 3 열 반복 유닛 그룹 내의 제 3 색상 서브픽셀 (030)의 제 2 바이어홀 (520), 제 2 열 반복 유닛 그룹 내의 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 홀수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 홀수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 짝수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 짝수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1) 상의 인접한 두개의 제 1 바이어홀 (310)사이의 간격은 실질적으로 동일할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 2 방향 (F2) 상의 인접한 두개의 제 1 바이어홀 (310)사이의 간격은 실질적으로 동일할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 1 방향 (F1) 상의 인접한 두개의 제 2 바이어홀 (520)사이의 간격은 실질적으로 동일할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 3a 내지 도 4에 도시된 바와 같이, 제 2 방향 (F2) 상의 인접한 두개의 제 2 바이어홀 (520)사이의 간격은 실질적으로 동일할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
동일한 발명 사상에 기초하여, 본 발명의 실시예는 도 9a 내지 도 15에 도시된 바와 같이 전계 발광 디스플레이 패널을 더 제공하며 상기 실시예의 일부 구현이 수정되었다. 이하에서는 본 실시예와 상기 실시예의 차이점만을 설명하고, 유사한 부분에 대해서는 여기서 다시 설명하지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 15에 도시된 바와 같이, 복수의 반복 유닛 (001)이 포함될 수 있으며 반복 유닛 (001)각각은 복수의 서브픽셀을 포함한다. 서브픽셀은 기판 (100) 상방에 위치한 제 1 도전 층 (200); 제 1 도전 층 (200) 상방에 위치한 제 1 절연 층 (300); 및 제 1 절연 층 (300) 상에 위치한 애노드 (400)를 포함한다. 제 1 절연 층 (300)은 제 1 바이어홀 (310)을 포함하고, 제 1 바이어홀 (310)은 제 1 도전 층 (200)의 일부를 노출시킨다. 애노드 (400)는 서로 전기적으로 연결된 메인부분 (410) 및 보조부분 (420)을 포함한다. 보조부분 (420)은 제 1 바이어홀 (310)을 통해 제 1 도전 층 (200) 과 전기적으로 연결된다. 여기서, 적어도 하나의 서브픽셀에서, 기판 (100) 상의 메인부분 (410)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 또한, 적어도 하나의 서브픽셀에서, 제 1 방향 (F1)의 메인부분 (410)의 크기는 제 2 방향 (F2)의 메인부분 (410)의 크기보다 크고, 적어도 하나의 서브픽셀에서, 제 1 바이어홀 (310) 및 메인부분 (410) 은 제 2 방향 (F2)으로 배열된다. 여기서, 제 1 방향 (F1)은 제 2 방향 (F2)과 다르다.
본 발명의 실시에 의해 제공되는 전계 발광 디스플레이 패널에서, 애노드은 서로 전기적으로 연결된 메인부분과 보조부분를 포함하고, 보조부분은 제 1 바이어홀을 통해 제 1 도전 층과 전기적으로 연결된다. 애노드를 제 1 도전 층을 통해 픽셀 구동 회로에 전기적으로 연결하도록한다. 또한, 적어도 하나의 서브픽셀에서, 기판 상의 메인부분의 직교 투영이 기판 상의 제 1 바이어홀의 직교 투영과 중첩되지 않기 때문에, 상기 서브픽셀의 제 1 바이어홀은 멀리 유지될 수 있다. 서브픽셀의 애노드의 메인부분이 제 1 바이어홀의 깊이에 영향을받지 않도록 애노드의 메인부분에 오목한 부분이 생기지 않도록하여 제 1 바이어홀로 인한 애노드의 요철 발생을 방지한다. 이를 통해 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 11, 도 12에 도시된 바와 같이, 제 1 도전 층 (200)은 복수의 서브픽셀 각각에서 서로 이격된 제 1 전력 연결선 (210), 제 1 연결선 (220) 및 데이터 라인 (230)을 포함한다. 여기서, 각각의 서브픽셀에서, 보조부분 (420)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (220)과 전기적으로 연결된다. 제 1 연결선 (220)은 픽셀 구동 회로의 트랜지스터의 드레인 과 전기적으로 연결되어 신호 전달을 달성한다. 상기 설명은 제 3 색상 서브픽셀 (030)을 예로 들어서만 예시되었으며, 나머지 서브픽셀의 설정은 유추에 의해 추론되며 여기서 설명되지 않는다는 점에 유의해야한다.
또한, 특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 11, 도 12에 도시된 바와 같이, 제 1 도전 층 (200)은 제 1 전력 연결선 (210), 제 1 연결선 (220) 및 데이터 라인 (230) 각각과 간격을두고 배치된 브리지 라인 (240)을 더 포함한다. 상기 브리지 라인은 픽셀 구동 회로의 일부 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극으로 구성된 그룹에서 선택된 두 개를 전기적으로 연결하도록 구성된다. 브리지 라인의 설정 방식은 종래의 설정 방식과 실질적으로 동일할 수 있으며, 여기서 자세한 설명은 생략한다.
예시적으로, 제 1 도전 층 (200)은 예를 들어, 전술한 소스-드레인 금속 층 (0340) 일 수 있다. 제 1 전력 연결선 (210)은 예를 들어, 전술한 제 1 전원 신호 라인 (VdD1) 일 수 있다. 데이터 라인 (230)은 예를 들어, 전술한 데이터 라인 (Vd) 일 수 있다. 제 1 연결선 (220)은 예를 들어, 전술한 연결부 (343a) 일 수 있다. 브리지 라인 (240)은 예를 들어, 전술한 연결부 (341a) 및 연결부 (342a)로 이루어진 그룹에서 선택된 적어도 하나일 수 있다. 즉, 상기 실시예와 비교하여 본 실시예에서는 보조 금속 층 (0350) 이 배치되지 않았으며, 나머지 층뿐만 아니라 바이어홀과 절연 층 사이의 대응 관계에 대해서는 위 액티브 반도체 층 (0310), 게이트 도전 층 (0320), 기준 전도 층 (0330)의 실시를 참조할 수 있으며 반복하여 설명하지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 12에 도시된 바와 같이, 각각의 서브픽셀은 기판 (100)으로부터 떨어진 애노드 (400) 측면에 위치한 픽셀 정의 층 (80)， 기판 (100)으로부터 떨어진 애노드 (400) 측면에 위치한 발광 층 (50)， 및 발광 층 (50)으로부터 떨어진 애노드측면에 위치한 캐소드 (60)를 포함한다. 여기서, 픽셀 정의 층 (80)은 개구부를 가지며, 개구부는 애노드 (400)의 메인부분 (410)의 적어도 일부 영역을 노출시키고, 발광 층 (50)은 개구부에 배치되며 개구부에 의해 노출된 메인부분 (410)의 영역과 접촉되면, 개구부 내의 발광 층 (50)이 위치한 영역이 빛을 방출하는 데 사용되어 개구부를 통해 유효 발광 영역 (90)이 정의된다. 각 서브픽셀의 유효 발광 영역 (90)의 구현을 위해, 상기 실시예를 참조할 수 있으며, 세부 사항은 여기서 설명하지 않는다는 점에 유의해야한다.
특정 구현에서, 제 1 전력선은 구동 전압을 전송하는 전력선으로 구성될 수 있다. 데이터 라인은 데이터 전압을 전송하는 신호 라인으로 구성될 수 있다. 본 발명의 일 실시예에서, 도 9a, 도 9b 및 도 11에 도시된 바와 같이, 제 1 전력 연결선 (210) 및 데이터 라인 (230)은 제 1 방향 (F1)으로 배열되고 제 2 방향 (F2)을 따라 연장된다. 그리고 제 1 방향 (F1)은 제 2 방향 (F2)과 다르다. 예시적으로, 제 1 방향 (F1) 은 제 2 방향 (F2)에 수직이다. 예시적으로, 제 1 방향 (F1)은 디스플레이 패널의 행 방향, 즉 게이트 선이 연장되는 방향일 수 있다. 제 2 방향 (F2)은 디스플레이 패널의 열 방향, 즉, 데이터 라인이 연장되는 방향일 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다.
일반적으로 디스플레이 필드에서, 픽셀은 일반적으로 복수의 서브픽셀을 포함한다. 각각의 서브픽셀은 단일 색상 (예를 들어, 적색, 녹색 또는 청색)을 표시할 수 있으며, 서로 다른 색상의 서브픽셀의 비율을 제어함으로써, 상이한 색상의 표시가 달성된다. 따라서 상기 서브픽셀은 단일 색상 서브픽셀일 수 있다. 특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 복수의 반복 유닛 (001) 각각은 제 2 방향 (F2)으로 배열된 하나의 제 1 색상 서브픽셀 (010), 하나의 제 2 색상 서브픽셀 쌍 (020) 및 하나의 제 3 색상 서브픽셀 (030)을 포함한다. 여기서, 제 2 색상 서브픽셀 쌍 (020)은 제 1 방향 (F1)으로 배열된 두개의 제 2 색상 서브픽셀 (021, 022)을 포함할 수 있다. 여기서, 제 1 색상 서브픽셀 (010) 은 제 1 색상의 광을 방출하도록 구성되고, 제 2 색상 서브픽셀 (021, 022) 은 제 2 색상의 광을 방출하도록 구성되고, 제 3 색상 서브픽셀은 제 3 색상의 광을 방출하도록 구성된다. 일부 예들에서, 제 1 색상, 제 2 색상 및 제 3 색상은 적색, 녹색 및 청색으로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 제 1 색상은 적색, 제 2 색상은 녹색, 제 3 색상은 청색이다. 따라서 상기 반복 유닛 (001)은 적색상 서브픽셀, 녹색상 서브픽셀 및 청색상 서브픽셀의 배열 구조를 갖는다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다. 전술한 제 1 색상, 제 2 색상 및 제 3 색상은 다른 색일 수도있다. 각 서브픽셀의 배열 방식은 상기 실시예를 참조할 수 있으며, 여기서는 세부 사항을 설명하지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 복수의 반복 유닛 (001) 은 반복 유닛 그룹을 형성하기 위해 제 2 방향 (F2)으로 배열되고, 반복 유닛 그룹은 제 1 방향 (F1)으로 배열되고, 두 개의 인접한 반복 유닛 그룹에 있는 반복 유닛 (001)서로 어긋나게 배열된다. 예시적으로, 두 개의 인접한 반복 유닛 그룹에 있는 반복 유닛 (001)은 반복 유닛 (001)의 1/2의 크기만큼 다르다. 전술한 하나의 반복 유닛 (001)의 크기는 제 2 방향 (F2)에서 두 개의 인접한 반복 유닛 (001)에서 동일한 색상 서브픽셀의 중심 사이의 거리일 수 있다. 예를 들어, 전술한 하나의 반복 유닛 (001)의 크기은 제 2 방향 (F2)에서 두 개의 인접한 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010)의 중심 사이의 거리일 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 제 2 방향 (F2)에서 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기는 제 2 방향 (F2)에서 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기보다 작다. 또한, 제 1 방향 (F2)에서 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기는 제제 1 방향 (F2)에서 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기보다 크다. 예시적으로, 제 2 방향 (F2)에서 제 3 색상 서브픽셀 (030)의 메인부분의 크기는 제 1 방향 (F1)에서 제 1 방향 (F1)에서 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 크기보다 작으며, 제 2 방향 (F2)에서 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기는 제 1 방향 (F1)에서 제 1 색상 서브픽셀 (010)의 메인부분 (411)의 크기보다 작다. 물론, 본 발명의 실시예는 이에 제한되지 않지만 포함한다，전술한 다양한 크기의 관계는 다른 형태일 수도 있다.
특정 구현에서, 도 9a 내지 도 11에 도시된 바와 같이, 인접한 제 1 전력선 (210) 및 데이터 라인 (230)을 신호 라인 그룹으로 취하여, 본 발명의 일 실시예에서, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 두 신호 라인 그룹의 직교 투영을 덮는다. 또한, 기판 (100)상의 메인부분 (413)의 직교 투영과 중첩된 두 신호 라인 그룹은 메인부분 (413)의 중심의 양측에 평행하게 배치된다. 예시적으로, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 두 제 1 전력 연결선 (210) 및 두 데이터 라인 (230)의 직교 투영을 덮는다. 또한, 하나의 제 1 전력 연결선 (210) 및 하나의 데이터 라인 (230)은 메인부분 (413) 일측에 평행하게 배치된다. 다른 하나의 제 1 전력 연결선 (210) 및 다른 하나의 데이터 라인 (230)은 메인부분 (413) 다른 측에 평행하게 배치된다.
또한, 특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 11에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100)상의 두 브리지 라인 (240)의 직교 투영과 적어도 부분적으로 중첩된다. 예시적으로, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 하나의 브리지 라인 (240)의 직교 투영과 중첩되며, 또한, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100)다른 하나의 브리지 라인 (240)의 직교 투영의 가장자리와 중첩된다.
특정 구현에서, 도 9a 내지 도 11에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 두 신호 라인 그룹의 직교 투영을 덮는다. 또한, 기판 (100) 상의 메인부분 (411)의 직교 투영과 중첩된 두 신호 라인 그룹은 메인부분 (411)의 양측에 평행하게 배치된다. 예시적으로, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 두 제 1 전력 연결선 (210) 및 두 데이터 라인 (230)의 직교 투영을 덮는다. 또한, 하나의 제 1 전력 연결선 (210) 및 하나의 데이터 라인 (230)은 메인부분 (411)의 일측에 평행하게 배치된다. 다른 하나의 제 1 전력 연결선 (210) 및 다른 하나의 데이터 라인 (230)은 메인부분 (411)의 다른 일측에 평행하게 배치된다..
또한, 특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 11에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 하나의 브리지 라인 (240)의 직교 투영과 중첩된다. 예시적으로, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 하나의 브리지 라인 (240)의 직교 투영의 가장자리과 중첩된다.
특정 구현에서, 도 9a 내지 도 11에 도시된 바와 같이, 제 2 색상 서브픽셀에서, 기판 (100) 상의 메인부분의 직교 투영은 기판 (100) 상의 하나의 신호 라인 그룹의 직교 투영과 중첩된다. 또한, 동일한 제 2 색상 서브픽셀 쌍 (020)에서 두개의 제 2 색상 서브픽셀의 기판 (100) 상의 메인부분의 직교 투영과 중첩된 신호 라인 그룹은 서로 인접하게 배치된다. 예시적으로, 제 2 색상 서브픽셀 쌍 (020)은 첫 번째 제 2 색상 서브픽셀 (021) 및 두 번째 제 2 색상 서브픽셀 (022)을 포함한다. 여기서, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 기판 (100) 상의 하나의 하나의 제 1 전력 연결선 (210) 및 데이터 라인 (220)의 직교 투영과 중첩된다. 두 번째 제 2 색상 서브픽셀 (022)에서, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 기판 (100) 상의 다른 하나의 제 1 전력 연결선 (210) 및 다른 하나의 데이터 라인 (220)의 직교 투영과 중첩된다.
또한, 특정 구현에서, 도 9a 내지 도 11에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 기판 (100) 상의 하나의 브리지 라인 (240)의 직교 투영의 가장자리와 중첩될 수 있다.
또한, 특정 구현에서, 도 9a 내지 도 11에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022)에서, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 기판 (100) 상의 두 브리지 라인 (240)의 직교 투영의 가장자리와 중첩될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 12 및 도 16에 도시된 바와 같이, 제 3 색상 서브픽셀 (030) 각각에서, 메인부분 (413)은 보조부분 (423)과 전기적으로 연결된다. 보조부분 (423)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (223)과 전기적으로 연결된다. 제 1 연결선 (223)은 픽셀 구동 회로 (20)의 트랜지스터의 드레인 전극과 전기적으로 연결되어 픽셀 구동 회로 (20)에서 생성된 전기적 신호를 애노드 (400)에 입력하고, 캐소드 (60)에 해당 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 12 및 도 16에 도시된 바와 같이, 제 3 색상 서브픽셀 (030) 각각에서, 기판 (100)상의 메인부분 (413)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 제 3 색상 서브픽셀 (030)의 메인부분 (413)이 제 1 바이어홀 (310) 에 의해 영향을 받는 것을 방지함으로써, 제 1 바이어홀 (310)에 의한 메인부분 (413)의 요철 발생을 방지하여 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
선택적으로, 제 1 절연 층은 제 1 절연 층 상의 몸체 부분이 더 높은 평탄도를 가질 수 있도록 평탄 층으로 구성될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10, 도 12 및 도 16에 도시된 바와 같이, 제 3 색상 서브픽셀 (030)에서, 메인부분 (413)은 축 대칭 패턴일 수 있고, 제 1 바이어홀 (310) 은 제 2 방향 (F2)을 따라 메인부분 (413)의 대칭 축 상에 위치할 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 메인부분 (413) 은 제 2 방향 (F2)을 따라 제 1 대칭 축을 가질 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 메인부분 (413)의 형상은 실질적으로 육각형 또는 타원이고, 육각형의 긴 대칭 축 또는 타원의 긴 축은 제 1 방향 (F1)에 실질적으로 평행하고, 육각형 육각형의 짧은 대칭 축 또는 타원의 단축은 제 2 방향 (F2)과 실질적으로 평행하고, 육각형의 짧은 대칭 축 또는 타원의 단축 축이 제 1 대칭 축으로 사용될 수 있다. 예시적으로, 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 1 대칭 축에 대해 실질적으로 대칭적으로 배치될 수 있다. 또는, 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 은 제 1 대칭 축과 만 교차하지만 제 1 대칭 축에 대해 실질적으로 대칭적으로 배치되지 않는다. 물론, 실제 적용에서 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)의 구현 방식은 실제 적용 환경에 따라 설계 및 결정될 수 있으며 여기에 한정되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 13 및 도 16에 도시된 바와 같이, 제 1 색상 서브픽셀 (010) 각각에서, 메인부분 (411)은 보조부분 (421)과 전기적으로 연결된다. 보조부분 (421)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (221)과 전기적으로 연결된다. 제 1 연결선 (221)은 픽셀 구동 회로 (20)의 트랜지스터의 드레인 전극과 전기적으로 연결되어 픽셀 구동 회로에서 생성된 전기 신호를 애노드 (400)에 입력하고, 캐소드 (60)에 해당 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 13 및 도 16에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)각각에서, 기판 (100) 상의 메인부분 (411)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)이 제 1 바이어홀 (310) 에 의해 영향을받는 것을 방지함으로써, 제 1 바이어홀 에 의한 메인부분 (411)의 요철 발생을 방지하여 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 10에 도시된 바와 같이, 제 1 색상 서브픽셀 (010)에서, 메인부분 (411)은 축 대칭 패턴일 수 있고, 제 1 바이어홀 (310)은 제 2 방향 (F2)을 따라 메인부분 (411)의 대칭 축 상에 위치할 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)은 제 2 방향 (F2)을 따라 제 2 대칭 축을 가질 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)의 형상은 실질적으로 육각형 또는 타원이고, 육각형의 긴 대칭 축 또는 타원의 긴 축은 제 1 방향 (F1)에 실질적으로 평행하고, 육각형 육각형의 짧은 대칭 축 또는 타원의 단축은 제 2 방향 (F2)과 실질적으로 평행하고, 육각형의 짧은 대칭 축 또는 타원의 단축이 제 2 대칭 축으로 사용될 수 있다. 예시적으로, 제 1 색상 서브픽셀 (010) 내의 제 1 바이어홀 (310)은 제 2 대칭 축을 중심으로 실질적으로 대칭적으로 배치될 수 있거나, 제 1 색상 서브픽셀 (010) 내의 제 1 바이어홀 (310)은 제 2 대칭 축과 만 교차하지만 제 2 대칭 축을 중심으로 실질적으로 대칭적으로 배치되지 않는다. 물론, 실제 적용에서 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310)의 구현 방식은 실제 적용 환경에 따라 설계 및 결정될 수 있으며 여기에 한정되지 않는다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 10, 도 14 및 도 17에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021) 각각에서, 메인부분 (4121)은 보조부분 (4221)과 전기적으로 연결된다. 보조부분 (4221)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (2221)과 전기적으로 연결된다. 제 1 연결선 (2221)은 픽셀 구동 회로 (20)의 트랜지스터의 드레인 전극과 전기적으로 연결되어 픽셀 구동 회로에서 생성된 전기 신호를 애노드 (400)에 입력하고, 캐소드 (60)에 해당 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a, 도 9b, 도 10, 도 15 및 도 17에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (022) 각각에서, 메인부분 (4122)은 보조부분 (4222)과 전기적으로 연결된다. 보조부분 (4222)은 제 1 바이어홀 (310)을 통해 제 1 연결선 (2222)과 전기적으로 연결된다. 제 1 연결선 (2222)이 픽셀 구동 회로 (20)의 트랜지스터의 드레인 전극과 전기적으로 연결되어 픽셀 구동 회로 (20)에서 생성된 전기 신호를 애노드 (400)에 입력하고, 캐소드 (60)에 해당 전압을 인가하여 발광층 (50)을 구동시켜 발광한다.
선택적으로, 도 9a, 도 9b, 도 10, 도 14 내지 도 17에 도시된 바와 같이, 제 2 색상 서브픽셀에서, 기판 상의 메인부분의 직교 투영은 기판 상의 제 1 바이어홀의 직교 투영과 중첩되지 않는다. 예시적으로, 도 9a, 도 9b, 도 10, 도 14 및 도 17에 도시된 바와 같이, 첫 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4121)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 첫 번째 제 2 색상 서브픽셀 (021) 내의 메인부분 (4121)이 제 1 바이어홀 (310)의 영향을 받는 것을 방지하여, 제 1 바이어홀 (310)에 의한 메인부분 (4121)의 요철 발생을 방지하여 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
예시적으로, 도 9a, 도 9b, 도 10, 도 15 및 도 17에 도시된 바와 같이, 두 번째 제 2 색상 서브픽셀 (021)에서, 기판 (100) 상의 메인부분 (4122)의 직교 투영은 기판 (100) 상의 제 1 바이어홀 (310)의 직교 투영과 중첩되지 않는다. 이러한 방식으로, 각각의 두 번째 제 2 색상 서브픽셀 (022) 내의 메인부분 (4122)이 제 1 바이어홀 (310)의 영향을 받는 것을 방지하여, 제 1 바이어홀 (310)에 의한 메인부분 (4122)의 요철 발생을 방지하여 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 동일한 반복 유닛 (001)에서, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310)은 제 1 색상 서브픽셀 (010)의 일측에 가깝게 배치되고, 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 색상 서브픽셀 (010)의 다른 일측에 가깝게 배치된다. 즉, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310) 각각은 제 1 색상 서브픽셀 (010)의 양쪽에 위치한다. 예시적으로, 동일한 반복 유닛 (001)에서, 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310)은 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)과 상기 메인부분 (411)의 좌측에 인접한 제 3 색상 서브픽셀 (030)의 메인부분 (413) 사이에 배치될 수 있다. 또한, 동일한 반복 유닛 (001)에서, 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 상기 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010) 내의 메인부분 (411)과 상기 메인부분 (411)의 우측에 인접한 제 3 색상 서브픽셀 (030)의 메인부분 (413) 사이에 배치될 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 동일한 반복 유닛 (001)에서, 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 예시적으로, 제 2 열 반복 유닛 그룹의 하나의 반복 유닛 (001)에서, 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)，이 3 개의 제 1 바이어홀 (310)은 제 1 방향 (F1)으로 동일한 직선 상에 배열될 수 있다. 따라서, 이 3 개의 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도를 줄일 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 동일한 반복 유닛 (001)에 있는 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 및 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
선택적으로, 특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 동일한 반복 유닛 그룹에서, 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310) 및 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 또한, 동일한 반복 유닛 그룹에서, 각각의 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 또한, 동일한 반복 유닛 그룹에서, 각각의 제 2 색상 서브픽셀 쌍 (020) 중의 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 2 방향 (F2)으로 동일한 직선 상에 배열될 수 있다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 홀수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 홀수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 짝수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 1 색상 서브픽셀 (010)의 제 1 바이어홀 (310), 제 2 색상 서브픽셀 쌍 (020) 중의 첫 번째 제 2 색상 서브픽셀 (021)의 제 1 바이어홀 (310) 및 두 번째 제 2 색상 서브픽셀 (022)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
특정 구현에서, 본 발명의 일 실시예에서, 도 9a 내지 도 10에 도시된 바와 같이, 짝수 클래스 반복 유닛 그룹에서, 동일한 행의 반복 유닛 (001)에 있는 제 3 색상 서브픽셀 (030)의 제 1 바이어홀 (310)은 제 1 방향 (F1)에서 동일한 직선 상에 배열된다. 이러한 방식으로, 이러한 제 1 바이어홀 (310)을 제조할 때 사용되는 마스크（Mask）의 설계 난이도 또한 감소될 수 있다.
또한, 실시예의 제 1 바이어홀의 구현에 대해, 상기 실시예의 제 1 바이어홀의 구현을 참조할 수도 있으며, 세부 사항은 여기서 설명하지 않는다는 점에 유의해야한다.
공정 조건 또는 기타 요인의 제한으로 인해 상기 특징의 "동일"이 완전히 동일하지 않을 수 있으며, 약간의 편차가 있을 수 있으며, 따라서 상기 특징 간의 동일한 관계는 다음과 같다는 점에 유의해야한다. 상기 조건을 실질적으로 만족시키기 위해서만 필요하며 본 발명의 보호 범위 내에있다. 예를 들어, 위에서 설명한 "동일"은 허용된 오류 범위 내에서 허용된 것과 동일한 것을 나타낼 수 있다.
더욱이, 공정 조건의 제한 또는 기타 요인으로 인해, 제 1 방향 또는 제 2 방향을 따라 직선으로 서로 다른 바이어홀을 엄격하게 배열하는 것이 불가능하며, 약간의 편차가 있을 수 있으며, 따라서 위의 관계 상기 직선에 배치하는 관계가 실질적으로 상기 조건을 만족하는 한, 직선에 배치하는 것은 본 발명의 보호 범위 내에 있을 수 있다.
동일한 발명 사상에 기초하여, 본 발명의 실시예는 본 발명의 실시예들에 의해 제공되는 전술한 전계 발광 디스플레이 패널을 포함하는 디스플레이 장치를 더 제공한다. 상기 문제를 해결하기 위한 디스플레이 장치의 원리는 상기 문제점을 해결하기 위한 상기 전계 발광 디스플레이 패널의 원리와 유사하므로, 디스플레이 장치의 구현을 위해 상기 전계 발광 디스플레이 패널의 구현을 참조할 수 있다. 반복되는 설명은 여기서 다시 설명하지 않는다.
특정 구현에서, 본 발명의 실시예에서, 디스플레이 장치는 휴대폰, 태블릿 컴퓨터, 텔레비전, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임, 네비게이터, 또는 디스플레이 기능을 갖는임의의 제품일 수 있다. 디스플레이 장치의 다른 필수 구성 요소는 당업자에 의해 이해되고, 여기에 설명되지 않으며, 본 발명를 제한하는 것으로 해석되어서는 안된다.
본 발명의 실시에 의해 제공되는 전계 발광 디스플레이 패널 및 디스플레이 장치에서, 애노드는 서로 전기적으로 연결된 메인부분 및 보조부분을 포함하고, 보조부분은 제 1 바이어홀을 통해 제 1 도전 층에 전기적으로 연결된다. 애노드를 제 1 도전 층을 통해 픽셀 구동 회로에 전기적으로 연결하도록한다. 또한, 적어도 하나의 서브픽셀에서, 기판 상의 메인부분의 직교 투영이 기판 상의 제 1 바이어홀의 직교 투영과 중첩되지 않기 때문에, 상기 서브픽셀의 제 1 바이어홀은 멀리 유지될 수 있다. 서브픽셀의 애노드의 메인부분이 제 1 바이어홀의 깊이에 영향을받지 않도록 애노드의 메인부분에 오목한 부분이 생기지 않도록하여 제 1 바이어홀로 인한 애노드의 요철 발생을 방지한다. 이를 통해 디스플레이 패널의 색상 시프트 현상을 완화할 수 있다.
당업자는 본 발명의 실시예의 사상 및 범위를 벗어나지 않고 본 발명의 실시예에 대해 다양한 수정 및 변형을 할 수 있다. 따라서, 이러한 변형 및 수정이 청구 범위의 범위 및 본 발명의 균등 기술에 속한다면, 본 발명은 또한 그러한 변형 및 수정을 포함하도록 의도되어야한다.

Claims (55)

  1. 복수의 서브픽셀을 포함하는 복수의 반복 유닛을 포함하고,
    상기 서브픽셀 각각은,
    기판 상에 위치하는 제 1 도전 층;
    상기 제 1 도전 층 상에 위치하며, 상기 제 1 도전 층의 일부를 노출시키는 제 1 바이어홀을 포함하는 제 1 절연 층; 및
    상기 제 1 절연 층 상에 위치하며, 서로 전기적으로 연결된 메인부분과 보조부분를 포함하는 애노드를 포함하고,
    상기 보조부분은 상기 제 1 바이어홀을 통해 상기 제 1 도전 층과 전기적으로 연결되며,
    적어도 하나의 상기 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩하지 않고,
    적어도 하나의 상기 서브픽셀에서, 제 1 방향의 상기 메인부분의 크기는 제 2 방향의 상기 메인부분의 크기보다 크고, 적어도 하나의 상기 서브픽셀에서, 상기 제 1 바이어홀 및 상기 메인부분은 상기 제 2 방향으로 배열되고, 여기서, 상기 제 1 방향은 상기 제 2 방향과 다르는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 제 1 도전 층은 서로 이격된 제 1 전력선 및 제 1 연결선을 포함하며,
    상기 서브픽셀 각각에서, 상기 보조부분은 상기 제 1 바이어홀을 통해 상기 제 1 연결선에 전기적으로 연결되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  3. 제 2 항에 있어서,
    상기 제 1 전력선은 상기 제 1 방향을 따라 배열되며 상기 제 2 방향을 따라 연장되는 복수의 서브전력선 및 상기 서브전력선 각각에 전기적으로 연결되는 전도선을 포함하는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  4. 제 3 항에 있어서,
    상기 서브전력선과 상기 전도선은 격자 구조를 형성하고, 격자 각각 내에 상기 제 1 연결선이 배치되어 있고, 상기 제 1 연결선은 상기 서브전력선 및 상기 전도선과의 사이에 간격을 두어 있는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 복수의 반복 유닛 중 적어도 하나의 반복 유닛은 상기 제 2 방향으로 배열된 하나의 제 1 색상 서브픽셀, 하나의 제 2 색상 서브픽셀 쌍 및 하나의 제 3 색상 서브픽셀을 포함하고, 여기서, 상기 제 2 색상 서브픽셀 쌍은 상기 제 1 방향으로 배열된 두개의 제 2 색상 서브픽셀을 포함하고,
    상기 복수의 반복 유닛은 상기 제 2 방향으로 배열되어 반복 유닛 그룹이 형성되고, 상기 반복 유닛 그룹은 상기 제 1 방향을 따라 배열되고, 두 개의 인접한 상기 반복 유닛 그룹에 있는 반복 유닛은 서로 어긋나게 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  6. 제 5 항에 있어서,
    상기 서브픽셀 각각은 상기 기판을 향하는 제 1 도전 층 측면에 위치된 픽셀 구동 회로를 더 포함하고,
    상기 서브픽셀 각각의 픽셀 구동 회로가 어레이로 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  7. 제 6 항에 있어서,
    제 1 색상 서브픽셀의 메인부분의 연장 방향과 제 1 색상 서브픽셀의 픽셀 구동 회로가 위치하는 영역의 길이 방향 사이에 제 1 각도가 형성되며, 여기서, 상기 제 1 각도는 45도에서 165도 사이이며,
    제 3 색상 서브픽셀의 메인부분의 연장 방향과 제 3 색상 서브픽셀의 픽셀 구동 회로가 위치하는 영역의 길이 방향 사이에 제 2 각도가 구비되며, 여기서, 상기 제 2 각도는 45도에서 165도 사이이며,
    제 2 색상 서브픽셀 쌍의 연장 방향과 제 2 색상 서브픽셀 쌍의 픽셀 구동 회로가 위치하는 영역의 길이 방향 사이에 제 3 각도가 형성되며, 여기서, 상기 제 3 각도는 45도에서 165도 사이인 것을 특징으로 하는 전계 발광 디스플레이 패널.
  8. 제 7 항에 있어서,
    각각의 상기 픽셀 구동 회로의 각 층 패턴이 제 2 방향으로 위치하는 영역의 크기는 제 1 방향으로 위치하는 영역의 크기보다 큰 것을 특징으로 하는 전계 발광 디스플레이 패널.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 색상 서브픽셀의 메인부분의 상기 제 2 방향으로 위치하는 영역의 크기는 상기 제 3 색상 서브픽셀의 메인부분의 상기 제 2 방향으로 위치하는 영역의 크기보다 작고,
    상기 제 1 색상 서브픽셀의 메인부분의 상기 제 1 방향으로 위치하는 영역의 크기는 상기 제 3 색상 서브픽셀의 메인부분의 상기 제 1 방향으로 위치하는 영역의 크기보다 큰 것을 특징으로 하는 전계 발광 디스플레이 패널.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 3 색상 서브픽셀 각각에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  11. 제 10 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 1 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 있는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩되지 않으며, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 및 리셋 전원 신호 라인의 상기 기판 상의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 데이터 라인의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 2 개의 제 2 전력선의 직교 투영과 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  13. 제 4 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 색상 서브픽셀 각각에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  14. 제 13 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 1 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 있는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  15. 제 14 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 픽셀 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 데이터 라인의 직교 투영과 중첩되고, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 2 개의 제 2 전력선의 직교 투영과 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  16. 제 4 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 2 색상 서브픽셀 각각에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  17. 제 16 항에 있어서,
    상기 제 2 색상 서브픽셀 쌍은 첫 번째 제 2 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀을 포함하고, 동일한 상기 반복 유닛에서 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 3 색상 서브픽셀로부터 떨어진 상기 첫 번째 제 2 색상 서브픽셀의 측면에 구비되고,
    동일한 상기 반복 유닛에서 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 3 색상 서브픽셀로부터 떨어진 상기 두 번째 제 2 색상 서브픽셀의 측면에 구비되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  18. 제 17 항에 있어서,
    동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀에 대해, 및, 상기 동일한 반복 유닛 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비되고,
    동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀에 대해, 및 상기 동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  19. 제 17 항에 있어서,
    상기 첫 번째 제 2 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩하지 않으며, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 및 스캔 신호 라인의 상기 기판 상의 직교 투영과 중첩되며,
    상기 두 번째 제 2 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로의 구동 트랜지스터와 중첩하지 않으며, 기판 상의 상기 메인부분의 직교 투영은 상기 픽셀 구동 회로에 인접한 다음 행의 픽셀 구동 회로에 전기적으로 연결된 리셋 제어 신호 라인 및 스캔 신호 라인의 상기 기판 상의 직교 투영과 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 3 색상 서브픽셀의 픽셀 구동 회로, 상기 첫 번째 제 2 색상 서브픽셀의 픽셀 구동 회로, 상기 제 1 색상 서브픽셀의 픽셀 구동 회로 및 상기 두 번째 제 2 색상 서브픽셀의 픽셀 구동 회로는 제 1 방향으로 순차적으로 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  21. 제 4 항 내지 제 20 항 중 어느 한 항에 있어서,
    동일한 색상 서브픽셀의 제 1 바이어홀은 상기 색상 서브픽셀의 동일한 측면에 위치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  22. 제 4 항 내지 제 21 항 중 어느 한 항에 있어서,
    동일한 상기 반복 유닛에서 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀, 상기 제 1 색상 서브픽셀의 제 1 바이어홀, 상기 제 1 색상 서브픽셀의 제 1 바이어홀 및 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 방향을 따라 동일한 제 1 서브 폴드 라인 상에 순차적으로 배열되고,
    하나의 반복 유닛 그룹에 있는 제 1 색상 서브픽셀 및 인접한 반복 유닛 그룹에 있는 상기 제 1 색상 서브픽셀에 가장 가까운 제 3 색상 서브픽셀에 대하여, 상기 제 1 색상 서브픽셀의 제 1 바이어홀 및 상기 제 3 색상 서브픽셀의 제 1 바이어홀은 제 3 방향을 따라 동일한 제 2 서브 폴드 라인 상에 배열되고, 상기 제 3 방향은 상기 제 1 방향과 교차하는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  23. 제 22 항에 있어서,
    상기 폴드 라인은 상기 제 1 서브 폴드 라인 및 상기 제 2 서브 폴드 라인을 포함하고, 상이한 열의 두 인접한 반복 유닛에서, 첫 번째 반복 유닛의 제 3 색상 서브픽셀의 제 1 바이어홀은 두 번째 반복 유닛의 상기 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀, 상기 제 1 색상 서브픽셀의 제 1 바이어홀 및 상기 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀과 함께 배열 폴드 라인에 순차적으로 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  24. 제 23 항에 있어서,
    동일한 상기 반복 유닛의 상기 제 3 색상 서브픽셀의 제 1 바이어홀 및 상기 제 1 색상 서브픽셀의 제 1 바이어홀은 상기 제 2 방향으로 동일한 직선 상에 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  25. 제 24 항에 있어서,
    상이한 열의 두 인접한 반복 유닛에서 하나의 반복 유닛의 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀및 다른 하나의 반복 유닛의 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 2 방향으로 동일한 직선 상에 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  26. 제 4 항 내지 제 25 항 중 어느 한 항에 있어서,
    홀수 클래스 반복 유닛 그룹 및 짝수 클래스 반복 유닛 그룹 내의 적어도 일 클래스의 반복 유닛 그룹에서, 동일한 행의 반복 유닛의 상기 제 1 색상 서브픽셀의 제 1 바이어홀, 상기 제 2 색상 서브픽셀 쌍의 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀 및 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 방향으로 동일한 직선 상에 배열되고,
    또한, 홀수 클래스 반복 유닛 그룹 및 짝수 클래스 반복 유닛 그룹 내의 적어도 일 클래스의 반복 유닛 그룹에서, 동일한 행의 반복 유닛의 상기 제 3 색상 서브픽셀의 제 1 바이어홀은 상기 제 1 방향으로 동일한 직선 상에 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  27. 제 2 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 전계 발광 디스플레이 패널은,
    상기 제 1 도전 층과 상기 기판 사이에 위치하며, 서로 이격되도록 배치된 제 2 전력선 및 제 2 연결선을 포함하는 제 2 전도 층;
    상기 제 2 도전 층과 상기 제 1 도전 층 사이에 위치하며, 상기 제 2 연결선을 노출시키는 제 2 바이어홀 및 상기 제 2 전력선의 일부을 노출시키는 제 3 바이어홀을 포함하는 제 2 절연 층
    을 포함하고,
    상기 제 1 연결선은 상기 제 2 바이어홀을 통해 상기 제 2 연결선에 전기적으로 연결되고,
    상기 제 1 전력선은 상기 제 3 바이어홀을 통해 상기 제 2 전력선에 전기적으로 연결되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  28. 제 27 항에 있어서,
    서로 전기적으로 연결된 상기 제 1 연결선 및 상기 제 2 연결선에 대해, 상기 기판 상의 상기 제 1 연결선의 직교 투영은 상기 기판 상의 상기 제 2 연결선의 직교 투영과 적어도 부분적으로 중첩되고,
    상기 기판 상의 상기 제 1 전력선의 직교 투영은 상기 기판 상의 상기 제 2 전력선의 직교 투영과 적어도 부분적으로 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  29. 제 28 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 상기 제 1 바이어홀은 상기 제 2 바이어홀보다 픽셀 구동 회로의 구동 트랜지스터에 더 가깝게 배치되고;
    상기 제 1 색상 서브픽셀에서, 상기 제 1 바이어홀은 상기 제 2 바이어홀에 대해 픽셀 구동 회로의 구동 트랜지스터로부터 떨어지게 배치되고;
    상기 제 2 색상 서브픽셀에서, 상기 제 1 바이어홀은 상기 제 2 바이어홀에 대해 픽셀 구동 회로의 구동 트랜지스터로부터 떨어지게 배치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  30. 제 27 항 내지 제 29 항 중 어느 한 항에 있어서,
    동일한 상기 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  31. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 서브픽셀 각각은 제 4 바이어홀을 더 포함하고,
    상기 제 3 색상 서브픽셀에서, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 중첩되고,
    상기 제 1 색상 서브픽셀에서, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되고,
    상기 제 2 색상 서브픽셀에서, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 제 1 바이어홀의 직교 투영과 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  32. 제 31 항에 있어서,
    상기 제 4 바이어홀은 제 1 방향을 따라 직선으로 배열되고, 동일한 직선 상의 두 인접한 제 4 바이어홀 사이의 간격은 대체로 동일하는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  33. 제 32 항에 있어서,
    상기 제 1 방향에서 인접한 두개의 제 1 바이어홀 사이의 간격은 대체로 동일하고, 상기 제 2 방향에서 인접한 두개의 제 1 바이어홀 사이의 간격은 대체로 동일하고,
    상기 제 1 방향에서 인접한 두개의 제 2 바이어홀 사이의 간격은 대체로 동일하고, 상기 제 2 방향에서 인접한 두개의 제 2 바이어홀 사이의 간격은 대체로 동일하는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  34. 제 6 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 상기 기판 상의 상기 제 2 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않고, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  35. 제 6 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않고, 상기 기판 상의 상기 제 2 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  36. 제 6 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 제 2 색상 서브픽셀에서, 상기 기판 상의 상기 제 1 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않고, 상기 기판 상의 상기 제 2 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되고, 상기 기판 상의 상기 제 4 바이어홀의 직교 투영은 상기 기판 상의 상기 구동 회로에 전기적으로 연결된 발광 제어 신호 라인의 직교 투영과 중첩되지 않는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  37. 제 26 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 적어도 부분적으로 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  38. 제 37 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두개의 제 3 바이어홀의 직교 투영과 적어도 부분적으로 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  39. 제 38 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 상기 제 1 바이어홀은 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중심선측면에 인접하게 배치되고, 상기 제 2 바이어홀은 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중심선의 다른 측면에 인접하게 배치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  40. 제 27 항 내지 제 39 항 중 어느 한 항에 있어서,
    상기 제 3 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 2 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 위치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  41. 제 27 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 상기 제 2 바이어홀의 직교 투영과 적어도 부분적으로 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  42. 제 41 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두개의 제 3 바이어홀의 직교 투영과 적어도 부분적으로 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  43. 제 42 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 상기 제 1 바이어홀은 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중심선 측면에 인접하게 배치되며, 상기 제 2 바이어홀은 직교 투영과 중첩된 상기 두개의 제 3 바이어홀의 중선의 다른 측면에 인접하게 배치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  44. 제 27 항 내지 제 43 항 중 어느 한 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 상기 메인부분은 축 대칭 패턴이고, 상기 제 2 바이어홀은 상기 제 2 방향을 따라 상기 메인부분의 대칭 축 상에 위치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  45. 제 25 항에 있어서,
    동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀에 대해, 및, 상기 동일한 반복 유닛 있는 제 1 색상 서브픽셀 및 첫 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 첫 번째 제 2 색상 서브픽셀의 제 2 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비되고,
    동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀에 대해, 및 상기 동일한 반복 유닛에 있는 제 1 색상 서브픽셀 및 두 번째 제 2 색상 서브픽셀 둘 다에 가장 가까운 제 3 색상 서브픽셀에 대해, 상기 두 번째 제 2 색상 서브픽셀의 제 2 바이어홀은 상기 제 1 색상 서브픽셀과 상기 제 3 색상 서브픽셀 사이의 틈새에 구비되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  46. 제 45 항에 있어서,
    상기 첫 번째 제 2 색상 서브픽셀에서, 상기 제 1 바이어홀 및 상기 제 2 바이어홀은 상기 제 2 방향을 따라 동일한 직선 상에 배열되고, 상기 두 번째 제 2 색상 서브픽셀에서, 상기 제 1 바이어홀 및 상기 제 2 바이어홀은 상기 제 2 방향으로 동일한 직선 상에 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  47. 제 46 항에 있어서,
    상기 첫 번째 제 2 색상 서브픽셀에서, 상기 제 2 바이어홀은 상기 메인부분으로부터 떨어진 상기 제 1 바이어홀의 측면에 위치하고,
    상기 두 번째 제 2 색상 서브픽셀에서, 상기 제 2 바이어홀은 상기 메인부분으로부터 떨어진 상기 제 1 바이어홀의 측면에 위치하는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  48. 제 27 항 내지 제 47 항 중 어느 한 항에 있어서,
    홀수 열의 반복 유닛 그룹 내의 제 3 색상 서브픽셀의 제 2 바이어홀은 짝수 열의 반복 유닛 그룹 내의 제 1 색상 서브픽셀의 제 1 바이어홀, 첫 번째 제 2 색상 서브픽셀의 제 1 바이어홀 및 두 번째 제 2 색상 서브픽셀의 제 1 바이어홀과 함께 상기 제 1 방향으로 동일한 직선 상에 배열되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  49. 제 27 항 내지 제 48 항 중 어느 한 에 있어서,
    상기 제 3 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 서브전력선의 직교 투영을 커버하고; 및, 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두 서브전력선과 상기 메인부분의 중심의 양측에 평행하게 배치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  50. 제 49 항에 있어서,
    상기 제 1 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 두 서브전력선의 직교 투영을 커버하고; 및, 기판 상의 상기 메인부분의 직교 투영과 중첩된 상기 두 서브전력선과 상기 메인부분의 중심의 양측에 평행하게 배치되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  51. 제 50 항에 있어서,
    상기 제 2 색상 서브픽셀에서, 기판 상의 상기 메인부분의 직교 투영은 상기 기판 상의 하나의 상기 서브전력선 및 상기 서브전력선에 전기적으로 연결된 전도선의 직교 투영과 적어도 부분적으로 중첩되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  52. 제 2 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 제 1 도전 층은 복수의 서브픽셀 각각에서 서로 이격된 제 1 전력선, 제 1 연결선 및 데이터 라인을 포함하고,
    상기 서브픽셀 각각에서, 상기 보조부분은 상기 제 1 바이어홀을 통해 상기 제 1 연결선에 전기적으로 연결되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  53. 제 52 항에 있어서,
    상기 제 1 전력선 및 상기 데이터 라인은 제 1 방향을 따라 배열되며 제 2 방향을 따라 연장도고, 상기 제 1 방향은 상기 제 2 방향과 다르는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  54. 제 2 항 내지 제 53 항 중 어느 한 항에 있어서,
    상기 제 1 전력선은 구동 전압을 전송하는 전력선으로 구성되는 것을 특징으로 하는 전계 발광 디스플레이 패널.
  55. 제 1 항 내지 제 54 중 어느 한 항에 기재된 전계 발광 디스플레이 패널을 포함하는 것을 특징으로 하는 디스플레이 장치.
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