JP7331733B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
１つの半導体装置内にＩＧＢＴ領域とダイオード領域とを設けたＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：逆導通ＩＧＢＴ）が知られている。ＲＣ－ＩＧＢＴでは、半導体装置の周縁部に耐圧保持のための終端領域が設けられ、終端領域に囲われた半導体装置のセル領域内にＩＧＢＴ領域とダイオード領域とが設けられている。通常、ＲＣ－ＩＧＢＴでは、終端領域におけるｎ－型ドリフト層の裏面側にｐ型半導体層が設けられているため、終端領域でアバランシェ電流が発生し、アバランシェ破壊が発生し易い。
従来の半導体装置では、ＩＧＢＴ領域とダイオード領域とを備えるＲＣ－ＩＧＢＴのダイオード領域内に、ダイオード領域のトレンチのピッチよりもトレンチのピッチが大きい高電界セル領域を設け、高電界セル領域の電界強度をＩＧＢＴ領域やダイオード領域よりも高くしてアバランシェ破壊の耐量を確保していた（例えば、特許文献１参照）。
従来の半導体装置の高電界セル領域は、ダイオード領域と同じくアノード層とカソード層とを有し、トレンチのピッチが異なる以外はダイオード領域と同様の構造をしている。ＲＣ－ＩＧＢＴである半導体装置に還流電流が流れる際には、ダイオード領域と高電界セル領域とに還流電流が流れる。すなわち、高電界セル領域は、ダイオードとして動作するものであって、高電界セル領域もダイオード領域の一部である。つまり、従来の半導体装置は、第１のピッチで複数の第１のトレンチゲートが設けられた第１のダイオード領域が、第１のピッチより大きい第２のピッチで複数の第２のトレンチゲートが設けられた第２のダイオード領域（高電界セル領域）を取り囲んで配置されていた。このような構成を採用することによりアバランシェ破壊の耐量を確保していた。
特開２０１８－７８２３０号公報
しかしながら、従来の半導体装置では、第１のダイオード領域と第２のダイオード領域とがトレンチゲートの延伸方向に隣接して配置されるので、第１のピッチで設けられた複数の第１のトレンチゲートと第２のピッチで設けられた複数の第２のトレンチゲートとが、トレンチゲートの延伸方向に隣接して設けられた構成となり、各トレンチゲートのピッチが異なるため、それぞれのトレンチゲートの端部がｎ－型ドリフト層内に露出していた。トレンチゲートは、半導体基板に形成されたトレンチに絶縁膜を介してトレンチ電極が設けられた構成をしているので、トレンチ電極が絶縁膜を介してｎ－型ドリフト層に対向している。このため、ｎ－型ドリフト層に露出した第１のトレンチゲートの端部および第２のトレンチゲートの端部に電界が集中し、トレンチ内に設けられた絶縁膜が劣化するという課題があった。
本開示は、上記のような課題を解決するためになされたものであって、トレンチゲートの延伸方向に隣接してそれぞれ異なるピッチで設けられた複数の第１のトレンチゲートと複数の第２のトレンチゲートのそれぞれの端部に電界が集中して、トレンチ内に設けられた絶縁膜が劣化するのを抑制した半導体装置を得ることを目的とする。
本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間に設けられた第１導電型のドリフト層を有するセル領域と、セル領域を取り囲んで設けられ、第１主面と第２主面との間にドリフト層を有する終端領域と、第１主面に沿ってセル領域の一端側から対向するセル領域の他端側に向かって延伸し第１のピッチで互いに隣接して設けられた複数の第１のトレンチ内に、絶縁膜を介してドリフト層に対向して設けられた第１のトレンチ電極を有する第１のトレンチゲートと、第１のトレンチの延伸方向と交差する方向に延伸し複数の第１のトレンチのそれぞれの端部に接続された境界トレンチ内に、絶縁膜を介してドリフト層に対向して設けられ、第１のトレンチ電極に電気的に接続された境界トレンチ電極を有する境界トレンチゲートと、境界トレンチに接続された端部を有しセル領域の他端側に向かって延伸し第１のピッチとは異なる第２のピッチで互いに隣接して設けられた複数の第２のトレンチ内に、絶縁膜を介してドリフト層に対向して設けられ、境界トレンチ電極に電気的に接続された第２のトレンチ電極を有する第２のトレンチゲートと、を備え、セル領域は、第１主面とドリフト層との間に設けられた第２導電型のアノード層と、第２主面とドリフト層との間に設けられた第１導電型のカソード層と、を有するダイオード領域を有し、第１のトレンチゲート、第２のトレンチゲートおよび境界トレンチゲートは、ダイオード領域に設けられる。
また、本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間に設けられた第１導電型のドリフト層を有するセル領域と、セル領域を取り囲んで設けられ、第１主面と第２主面との間にドリフト層を有する終端領域と、第１主面に沿ってセル領域の一端側から対向するセル領域の他端側に向かって延伸し第１のピッチで互いに隣接して設けられた複数の第１のトレンチ内に、絶縁膜を介してドリフト層に対向して設けられた第１のトレンチ電極を有する第１のトレンチゲートと、第１のトレンチの延伸方向と交差する方向に延伸し複数の第１のトレンチのそれぞれの端部に接続された境界トレンチ内に、絶縁膜を介してドリフト層に対向して設けられ、第１のトレンチ電極に電気的に接続された境界トレンチ電極を有する境界トレンチゲートと、境界トレンチに接続された端部を有しセル領域の他端側に向かって延伸し第１のピッチとは異なる第２のピッチで互いに隣接して設けられた複数の第２のトレンチ内に、絶縁膜を介してドリフト層に対向して設けられ、境界トレンチ電極に電気的に接続された第２のトレンチ電極を有する第２のトレンチゲートと、を備え、セル領域は、第１主面とドリフト層との間に設けられた第２導電型のベース層と、第２主面とドリフト層との間に設けられた第２導電型のコレクタ層と、を有するＩＧＢＴ領域と、パッド領域と、を有し、第１のトレンチゲート、第２のトレンチゲートおよび境界トレンチゲートは、ＩＧＢＴ領域に設けられ、第１のトレンチゲート、第２のトレンチゲートおよび境界トレンチゲートは、パッド領域に設けられたゲートパッドまたは第１主面に設けられたエミッタ電極のいずれか一方に電気的に接続され、ゲートパッドに電気的に接続された第１のトレンチゲート、第２のトレンチゲートおよび記境界トレンチゲートを含むアクティブトレンチゲートと、エミッタ電極に電気的に接続された第１のトレンチゲート、第２のトレンチゲートおよび境界トレンチゲートを含むダミートレンチゲートと、を含む。
本開示によれば、トレンチゲートの延伸方向に隣接してそれぞれ異なるピッチで設けられた複数の第１のトレンチゲートと複数の第２のトレンチゲートのそれぞれの端部に電界が集中して、トレンチ内に設けられた絶縁膜が劣化するのを抑制することができる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置の一部領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１における半導体装置の終端領域の構成を示す断面図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 比較例における半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態２における半導体装置を示す平面図である。 実施の形態２における半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。 実施の形態３における半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態４における半導体装置のダイオード領域の構成を示す部分拡大平面図である。
実施の形態１．
まず、実施の形態１における半導体装置の構成を説明する。図１は、実施の形態１における半導体装置を示す平面図である。
以下の説明において、ｎおよびｐは半導体の導電型を示し、本発明においては、第１導電型をｎ型、第２導電型をｐ型として説明する。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよく、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０、ダイオード領域２０およびパッド領域４０を合わせてセル領域と呼ぶ。セル領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ＋型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）を設けて構成してよく、ＦＬＲに用いられるリング状のｐ＋型終端ウェル層の数は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ＋型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
図１に示すように、ダイオード領域２０は、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとを有する。第１のダイオード領域２０ａは、第２のダイオード領域２０ｂを取り囲んで設けられている。すなわち、第２のダイオード領域２０ｂの外周に隣接して第１のダイオード領域２０ａが設けられている。
図２は、実施の形態１における半導体装置の一部領域の構成を示す部分拡大平面図である。図２は、図１に示した半導体装置１００における破線８１で示した領域を拡大して示した平面図であり、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の境界部の拡大図である。
図２において、一点鎖線８４より紙面左側に示した領域が終端領域３０である。また、一点鎖線８４より紙面右側の領域では、破線８５より紙面上側に示した領域と破線８６より紙面下側に示した領域とがＩＧＢＴ領域１０であり、破線８５と破線８６との間の領域がダイオード領域２０である。さらに、ダイオード領域２０において、二点鎖線８７で囲われた領域が第２のダイオード領域２０ｂであって、ダイオード領域２０のうち第２のダイオード領域２０ｂを除く領域が第１のダイオード領域２０ａである。
図２において、右上がり斜線で示した領域は、半導体装置１００の裏面側である第２主面側にｐ＋型コレクタ層１６が設けられた領域であり、右下がり斜線で示した領域はｎ＋型カソード層２６が設けられた領域である。なお、本開示では、ｐ＋型コレクタ層１６のうち、セル領域に設けられた部分と終端領域３０に設けられた部分とを区別する場合に、終端領域３０に設けられたｐ＋型コレクタ層１６をｐ＋型終端コレクタ層１６ａと呼ぶ場合がある。ｐ＋型終端コレクタ層１６ａは、セル領域のｐ＋型コレクタ層１６と連続して一体的に形成されている。半導体装置１００を構成する半導体基板の裏面から、ボロン（Ｂ）などのｐ型不純物を注入後、半導体基板内に拡散させることでｐ＋型コレクタ層１６は形成され、リン（Ｐ）などのｎ型不純物を注入後、半導体基板内に拡散させることでｎ＋型カソード層２６は形成される。
図２に示すように、ｐ＋型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０の境界からダイオード領域２０側に距離Ｕ１はみ出して設けられている。また、ｐ＋型コレクタ層１６は、終端領域３０とダイオード領域２０の境界からダイオード領域２０側に距離Ｕ２はみ出して設けられている。
つまり、第１のダイオード領域２０ａの半導体基板裏面側には、ｎ＋型カソード層２６だけでなく、ｐ＋型コレクタ層１６も設けられている。第１のダイオード領域２０ａの半導体基板裏面側に、必ずしもｐ＋型コレクタ層１６を設けなくてもよいが、例えば、距離Ｕ１、Ｕ２を１００μｍとして、第１のダイオード領域２０ａの半導体基板裏面側にｐ＋型コレクタ層１６を設けるのが好ましい。これによりＩＧＢＴ領域１０や終端領域３０がダイオードとして動作することを抑制して、リカバリ電流を低減することができる。
一方、第２のダイオード領域２０ｂの半導体基板裏面側にはｎ＋型カソード層２６のみが設けられており、ＩＧＢＴ領域１０から連続したｐ＋型コレクタ層１６は設けられていない。なお、図示しないが、ｎ＋型カソード層２６が設けられた領域内にｐ＋型カソード層を分散させて設けてもよく、あるいはｎ＋型カソード層２６とｐ＋型カソード層とを交互にストライプ状に設けてもよい。
図３は、実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。また、図４および図５は、実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。図３は、図１に示した半導体装置１００における破線８２で囲った領域を拡大して示したものである。図４は、図３に示した半導体装置１００の破線Ａ－Ａにおける断面図であり、図５は、図３に示した半導体装置１００の破線Ｂ－Ｂにおける断面図である。
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。図３に示す半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸しておりＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。アクティブトレンチゲート１１およびダミートレンチゲート１２は、セル領域であるＩＧＢＴ領域１０の一端側から対向する他端側に向かって延伸している。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。
図３に示すように半導体装置１００のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。半導体装置１００のＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
図４は、半導体装置１００の図３における破線Ａ－Ａでの断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００は、半導体基板からなるｎ－型ドリフト層１を有している。半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ＋型コレクタ層１６までの範囲である。図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ＋型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００の裏面側の主面である。半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。
図４に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。なお、半導体装置１００は、ｎ型キャリア蓄積層２が設けられずに、図４で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１００は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。なお、半導体装置１００は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００は、ｎ型バッファ層３の第２主面側に、ｐ＋型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ＋型コレクタ層１６が設けられている。ｐ＋型コレクタ層１６は半導体基板の第２主面を構成している。ｐ＋型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ＋型コレクタ層１６のうち終端領域３０に設けられた部分はｐ＋型終端コレクタ層１６ａを構成している。また、上述したように、ｐ＋型コレクタ層１６は、ダイオード領域２０の一部に設けられていてもよい。
図４に示すように、半導体装置１００は、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、トレンチの下端部においてゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、トレンチの下端部においてダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図４に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａとエミッタ電極６とをオーミック接触させてもよい。また、バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
ｐ＋型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金やアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ＋型コレクタ層１６にオーミック接触し、ｐ＋型コレクタ層１６と電気的に接続されている。
図５は、半導体装置１００の図３における破線Ｂ－Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した破線Ａ－Ａでの断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型ソース層１３が、図５の破線Ｂ－Ｂでの断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
図６は、実施の形態１における半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図７、図８および図９は、実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。図６は、図１に示した半導体装置１００における破線８３で囲った領域を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ－Ｃにおける断面図である。図８は、図６に示した半導体装置１００の破線Ｄ－Ｄにおける断面図である。図９は、図６に示した半導体装置１００の破線Ｅ－Ｅにおける断面図である。
図６に示すように、ダイオード領域２０では、第１のダイオード領域２０ａには、実施の形態１における第１のトレンチゲートである第１のダイオードトレンチゲート２１が設けられており、第２のダイオード領域２０ｂには実施の形態１における第２のトレンチゲートである第２のダイオードトレンチゲート２２が設けられている。図１に示したように、第１のダイオード領域２０ａは第２のダイオード領域２０ｂを取り囲んで設けられている。
図６に示すように、第１のダイオードトレンチゲート２１と第２のダイオードトレンチゲート２２とは、トレンチのピッチが異なっている。第１のダイオードトレンチゲート２１は、第１のダイオードトレンチゲート２１の長手方向に第２のダイオード領域２０ｂが存在しない領域ではピッチＷ１で設けられており、第１のダイオードトレンチゲート２１の長手方向に第２のダイオード領域２０ｂが存在する領域ではピッチＷ２で設けられている。図６では、ピッチＷ１とピッチＷ２とは同じ大きさとしているが、ピッチＷ１とピッチＷ２とが異なる大きさであってもよい。第２のダイオードトレンチゲート２２は、ピッチＷ３で設けられている。第２のダイオードトレンチゲート２２のピッチＷ３は、第１のダイオードトレンチゲート２１のピッチＷ１およびピッチＷ２よりも大きい。ピッチＷ１およびピッチＷ２は、例えば４μｍであってよく、ピッチＷ３は、例えば６μｍであってよい。
図６に示すように、ピッチＷ２で設けられた複数の第１のダイオードトレンチゲート２１およびピッチＷ３で設けられた複数の第２のダイオードトレンチゲート２２は、ダイオード領域２０の一端から他端まで延伸しておらず、ダイオード領域２０の長手方向で分断された構成をしている。このため、第１のダイオードトレンチゲート２１の端部２１ｃおよび第２のダイオードトレンチゲート２２の端部２２ｃはダイオード領域２０内に位置しており、それぞれ境界トレンチゲート２３に接続されている。
この結果、第１のダイオードトレンチゲート２１の端部２１ｃおよび第２のダイオードトレンチゲート２２の端部２２ｃに電界が集中するのを抑制することができる。境界トレンチゲート２３は、第１のダイオードトレンチゲート２１の長手方向および第２のダイオードトレンチゲート２２の長手方向と交差する方向に延伸したトレンチであり、好ましくは、境界トレンチゲート２３の長手方向は、第１のダイオードトレンチゲート２１の長手方向および第２のダイオードトレンチゲート２２の長手方向のそれぞれと直交している。
第１のダイオードトレンチゲート２１は、半導体装置１００の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸し、互いに隣接して設けられた複数の第１のダイオードトレンチゲート２１が第１のピッチであるピッチＷ２で設けられている。第１のダイオードトレンチゲート２１の延伸方向と交差する方向に延伸して境界トレンチゲート２３が設けられ、境界トレンチゲート２３には複数の第１のダイオードトレンチゲート２１のそれぞれの端部２１ｃが接続されている。そして、境界トレンチゲート２３に接続された端部２２ｃを有する複数の第２のダイオードトレンチゲート２２が、セル領域であるダイオード領域２０の他端側に向かって延伸している。互いに隣接して設けられた複数の第２のダイオードトレンチゲート２２は、第２のピッチであるピッチＷ３で設けられている。
第１のダイオードトレンチゲート２１は、第１のダイオード領域２０ａの半導体基板に形成されたトレンチ内に第１のダイオードトレンチ絶縁膜２１ｂを介して第１のダイオードトレンチ電極２１ａが設けられることで構成される。第１のダイオードトレンチ電極２１ａは第１のダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。第２のダイオードトレンチゲート２２は、第２のダイオード領域２０ｂの半導体基板に形成されたトレンチ内に第２のダイオードトレンチ絶縁膜２２ｂを介して第２のダイオードトレンチ電極２２ａが設けられることで構成される。第２のダイオードトレンチ電極２２ａは第２のダイオードトレンチ絶縁膜２２ｂを介してｎ－型ドリフト層１に対向している。境界トレンチゲート２３は、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとの境界部の半導体基板に形成されたトレンチ内に境界トレンチ絶縁膜２３ｂを介して境界トレンチ電極２３ａが設けられることで構成される。境界トレンチ電極２３ａは境界トレンチ絶縁膜２３ｂを介してｎ－型ドリフト層１に対向している。第１のダイオードトレンチ電極２１ａ、第２のダイオードトレンチ電極２２ａおよび境界トレンチ電極２３ａは互いに電気的に接続されている。
図６に示すように、隣接する２つの第１のダイオードトレンチゲート２１の間、隣接する２つの第２のダイオードトレンチゲート２２の間、および隣接する第１のダイオードトレンチゲート２１と第２のダイオードトレンチゲート２２との間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４とｐ型アノード層２５とは第１のダイオードトレンチゲート２１および第２のダイオードトレンチゲート２２の長手方向に交互に設けられている。第１のダイオードトレンチゲート２１および第２のダイオードトレンチゲート２２の長手方向におけるｐ＋型コンタクト層２４の幅およびｐ＋型コンタクト層２４が設けられるピッチは、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとで同じになっている。第１のダイオードトレンチゲート２１および第２のダイオードトレンチゲート２２の長手方向におけるｐ＋型コンタクト層２４の幅は、例えば２μｍであってよく、ｐ＋型コンタクト層２４が設けられるピッチは、例えば１０μｍであってよい。
図７は、半導体装置１００の図６における破線Ｃ－Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１００は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面は同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面は同一面である。
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層２５の第１主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。図２で示したように、ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ＋型カソード層を設けてもよい。
図７に示すように、半導体装置１００のダイオード領域２０は、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチは、第１のダイオード領域２０ａではピッチＷ１で形成されており、第２のダイオード領域２０ｂではピッチＷ３で形成されている。第１のダイオード領域２０ａのトレンチ内に第１のダイオードトレンチ絶縁膜２１ｂを介して第１のダイオードトレンチ電極２１ａが設けられることで第１のダイオードトレンチゲート２１が構成されている。第１のダイオードトレンチ電極２１ａは第１のダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。また、第２のダイオード領域２０ｂのトレンチ内に第２のダイオードトレンチ絶縁膜２２ｂを介して第２のダイオードトレンチ電極２２ａが設けられることで第２のダイオードトレンチゲート２２が構成されている。第２のダイオードトレンチ電極２２ａは第２のダイオードトレンチ絶縁膜２２ｂを介してｎ－型ドリフト層１に対向している。
図７に示すように、第１のダイオードトレンチ電極２１ａ、第２のダイオードトレンチ電極２２ａおよびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、第１のダイオードトレンチ電極２１ａ、第２のダイオードトレンチ電極２２ａおよびｐ＋型コンタクト層２４とオーミック接触し、第１のダイオードトレンチ電極２１ａ、第２のダイオードトレンチ電極２２ａおよびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、第１のダイオードトレンチ電極２１ａ、第２のダイオードトレンチ電極２２ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。
ｐ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
図８は、半導体装置１００の図６における破線Ｄ－Ｄでの断面図であり、ダイオード領域２０の断面図である。図７に示した破線Ｃ－Ｃでの断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
図９は、半導体装置１００の図６における破線Ｅ－Ｅでの断面図であり、ダイオード領域２０の断面図である。図６に示したように、第１のダイオードトレンチゲート２１の長手方向に第２のダイオードトレンチゲート２２が設けられた箇所における、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとの境界部には、境界トレンチゲート２３が設けられている。境界トレンチゲート２３は、第１のダイオードトレンチゲート２１の延伸方向および第２のダイオードトレンチゲート２２の延伸方向と交差する方向に延伸している。
図９において、破線Ｆ－Ｆよりも紙面右側に境界トレンチゲート２３が設けられている。境界トレンチゲート２３は、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとの境界部の半導体基板に形成されたトレンチに境界トレンチ絶縁膜２３ｂを介して境界トレンチ電極２３ａが設けられて構成されている。境界トレンチ電極２３ａは、境界トレンチ絶縁膜２３ｂを介してｎ－型ドリフト層１に対向している。境界トレンチ電極２３ａの上にはバリアメタル５が設けられており、境界トレンチ電極２３ａは、バリアメタル５とオーミック接触し、バリアメタル５と電気的に接続されている。
図９に示すように、第１のダイオードトレンチゲート２１の第１のダイオードトレンチ電極２１ａと境界トレンチゲート２３の境界トレンチ電極２３ａとは一体的に形成されており、第１のダイオードトレンチ電極２１ａと境界トレンチ電極２３ａとは電気的に接続されている。また、第１のダイオードトレンチ絶縁膜２１ｂと境界トレンチ絶縁膜２３ｂとは一体的に形成されている。そして、第１のダイオードトレンチゲート２１の端部２１ｃは、境界トレンチゲート２３に接続されている。この結果、第１のダイオードトレンチゲート２１の端部２１ｃに電界が集中するのを抑制することができ、第１のダイオードトレンチゲート２１の端部２１ｃに設けられた第１のダイオードトレンチ絶縁膜２１ｂが劣化するのを抑制することができる。
図示しないが、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとの境界部における第２のダイオードトレンチゲート２２の端部２２ｃも境界トレンチゲート２３に接続されている。この結果、第２のダイオードトレンチゲート２２の端部２２ｃに電界が集中するのを抑制することができ、第２のダイオードトレンチゲート２２の端部２２ｃに設けられた第２のダイオードトレンチ絶縁膜２２ｂが劣化するのを抑制することができる。
図１０は、実施の形態１における半導体装置の終端領域の構成を示す断面図である。図１０（ａ）は、図１における破線Ｇ－Ｇでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１０（ｂ）は、図１における破線Ｈ－Ｈでの断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１０（ａ）および図１０（ｂ）に示すように、半導体装置１００の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ＋型終端ウェル層３１が設けられている。ｐ＋型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ＋型終端ウェル層３１は複数のリング状に設けられており、ｐ＋型終端ウェル層３１が設けられる数は、半導体装置１００の耐圧設計によって適宜選択される。また、ｐ＋型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ＋型終端ウェル層３１を取り囲んでいる。
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ＋型終端コレクタ層１６ａが設けられている。ｐ＋型終端コレクタ層１６ａは、セル領域に設けられるｐ＋型コレクタ層１６と連続して一体的に形成されている。従って、ｐ＋型終端コレクタ層１６ａを含めてｐ＋型コレクタ層１６と呼んでもよい。また、図１０（ｂ）に示すように、ｐ＋型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ＋型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とｐ＋型終端ウェル層３１との距離を大きくすることができ、ｐ＋型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁成膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ＋型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁成膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
次に、実施の形態１の半導体装置１００の製造方法について説明する。
図１１～図１６は、実施の形態１における半導体装置の製造方法を示す図である。図１１～図１４は半導体装置１００のおもて面側を形成する工程を示す図であり、図１５および図１６は、半導体装置１００の裏面側を形成する工程を示す図である。
まず、図１１（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Vの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が５０～７０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１１（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００は製造される。
図１１（ａ）に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ＋型終端ウェル層５１を有するＦＬＲを形成する場合、半導体装置１００のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図１１（ｂ）に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ＋型終端ウェル層５１に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度は同じとなり同一の構成となる。また、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度を異ならせてもよい。
次に、図１２（ａ）に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）であってよい。
次に、図１２（ｂ）に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３を貫通するトレンチ８は、側壁がｎ＋型ソース層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。
ＩＧＢＴ領域１０では、トレンチ８はピッチＷ４でストライプ状に形成される。ダイオード領域２０の第１のダイオード領域２０ａでは、トレンチ８はピッチＷ１でストライプ状に形成され、第２のダイオード領域２０ｂでは、トレンチ８はピッチＷ３でストライプ状に形成される。ＩＧＢＴ領域１０のピッチＷ４は、第２のダイオード領域２０ｂのピッチＷ３より小さく、第１のダイオード領域２０ａのピッチＷ１と同じであっても異なっていてもよい。図１２（ｂ）において、トレンチ８は紙面奥行き方向が長手方向となるように形成される。各ピッチはマスク処理におけるマスクパターンを所定のピッチとなるように設計することで実現することができる。
図１２（ｂ）には図示していないが、第２のダイオード領域２０ｂと、第２のダイオード領域２０ｂに紙面奥行き方向で隣接する第１のダイオード領域２０ａと、の境界部には、境界トレンチゲート２３のためのトレンチが形成される。境界トレンチゲート２３のためのトレンチは、紙面左右方向が長手方向となるように形成される。境界トレンチゲート２３のためのトレンチは、図１２（ｂ）に示したダイオード領域２０の紙面奥行き方向に長手方向を有するトレンチ８の端部のいくつかに接続され、一体的に連続して形成される。
次に、図１３（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９が第１のダイオードトレンチ絶縁膜２１ｂ、第２のダイオードトレンチ絶縁膜２２ｂおよび図１２（ｂ）には図示しない境界トレンチ絶縁膜２３ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
次に、図１３（ｂ）に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａ、第１のダイオードトレンチ電極２１ａ、第２のダイオードトレンチ電極２２ａおよび図１３（ｂ）には図示しない境界トレンチ電極２３ａを形成する。
次に、図１４（ａ）に示すように、半導体基板の第１主面に形成された酸化膜９を除去し、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上、第１のダイオードトレンチ電極２１ａ上、第２のダイオードトレンチ電極２２ａ上および図１４（ａ）には図示しない境界トレンチ電極２３ａ上に形成される。
次に、図１４（ｂ）に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって製膜することで形成される。
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、図１５（ａ）に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
次に、図１５（ｂ）に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ＋型コレクタ層１６を形成する。ｎ型バッファ層３およびｐ＋型コレクタ層１６はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ＋型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ＋型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ＋型コレクタ層１６がｐ＋型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ＋型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、図１６（ａ）に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図１６（ａ）に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ＋型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ＋型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図１６（ａ）では、第２主面からのｐ＋型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ＋型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
次に、図１６（ｂ）に示すように、半導体基板の第２主面上にコレクタ電極７を形成する。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００は作製される。半導体装置１００は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置１００に切り分けることで半導体装置１００は完成する。
次に、実施の形態１の半導体装置１００の作用効果について説明する。
図１７は、比較例における半導体装置のダイオード領域の構成を示す部分拡大平面図である。図１７は、実施の形態１の半導体装置１００のダイオード領域の構成を示した図６に対応している。比較例の半導体装置は、実施の形態１の半導体装置１００に対してダイオード領域２０の第１のダイオード領域２０ａと第２のダイオード領域２０ｂとの境界部に境界トレンチゲートを有さない点で相違し、その他の点では、実施の形態１の半導体装置１００と同様の構成をしている。
比較例の半導体装置は、特許文献１に記載された半導体装置であり、ピッチＷ３の第２のダイオード領域２０ｂを高電界セルとし、高電界セルの周囲をピッチがＷ３より小さい第１のダイオード領域２０ａで取り囲んだ構成とすることで、アバランシェ耐量を確保している。しかしながら、図１７に示すように第１のダイオード領域２０ａと第２のダイオード領域２０ｂとは、ピッチが異なるため、第１のダイオード領域２０ａと第２のダイオード領域２０ｂとがトレンチの延伸方向に並んだ境界部では、第１のダイオードトレンチゲート２１の端部２１ｃと第２のダイオードトレンチゲート２２の端部２２ｃとが半導体基板内で剥き出しの状態となり、第１のダイオードトレンチゲート２１の角部２１ｄおよび第２のダイオードトレンチゲート２２の２２ｄが存在することになる。第１のダイオードトレンチゲート２１および第２のダイオードトレンチゲート２２は、半導体基板の第１主面からｎ－型ドリフト層１にまで達して形成されているので、角部２１ｄおよび角部２２ｄの下端部はｎ－型ドリフト層１に露出している。このため角部２１ｄおよび角部２２ｄの下端部に電界が集中して、第１のダイオードトレンチ絶縁膜２１ｂおよび第２のダイオードトレンチ絶縁膜２２ｂが劣化し易くなる。
これに対し、実施の形態１の半導体装置１００は、図６に示すように第１のダイオード領域２０ａと第２のダイオード領域２０ｂとの境界部において、第１のダイオードトレンチゲート２１の端部２１ｃと第２のダイオードトレンチゲート２２の端部２２ｃとが境界トレンチゲート２３に接続されている。このため、ダイオード領域２０の第１のダイオードトレンチゲート２１の端部２１ｃと第２のダイオードトレンチゲート２２の端部２２ｃには、ｎ－型ドリフト層１に露出した角部が存在しない。この結果、第１のダイオードトレンチゲート２１の端部２１ｃと第２のダイオードトレンチゲート２２の端部２２ｃに電界が集中するのを抑制して第１のダイオードトレンチ絶縁膜２１ｂおよび第２のダイオードトレンチ絶縁膜２２ｂが劣化するのを抑制することができる。
実施の形態２．
図１８は、実施の形態２における半導体装置を示す平面図である。実施の形態２の半導体装置２００は、ＩＧＢＴ領域１０においてアクティブトレンチゲートゲートまたはダミートレンチゲートゲートが第１のピッチで設けられた第１のＩＧＢＴ領域１０ａと第１のピッチより大きい第２のピッチで設けられた第２のＩＧＢＴ領域１０ｂを有し、第１のＩＧＢＴ領域１０ａと第２のＩＧＢＴ領域１０ｂとの境界部に境界トレンチゲートを設けた構成が実施の形態１の半導体装置１００とは異なる。実施の形態２では、実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略する。
図１９は、実施の形態２における半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。図１９は、半導体装置２００の図１８における破線８８で囲った領域を拡大して示した平面図である。図１９では、破線Ｈ－Ｈより紙面左側の領域が第１のＩＧＢＴ領域１０ａであり、破線Ｈ－Ｈより紙面右側の領域が第２のＩＧＢＴ領域１０ｂである。半導体装置２００は、第１のＩＧＢＴ領域１０ａに実施の形態２における第１のトレンチゲートである第１のアクティブトレンチゲート５１と第２のトレンチゲートである第２のアクティブトレンチゲート５２とが設けられている。また、第２のＩＧＢＴ領域１０ｂに実施の形態２における第１のトレンチゲートである第１のダミートレンチゲート６１と第２のトレンチゲートである第２のダミートレンチゲート６２とが設けられている。
第１のＩＧＢＴ領域１０ａでは、互いに隣接する第１のアクティブトレンチゲート５１がピッチＷ５で設けられており、互いに隣接する第１のダミートレンチゲート６１がピッチＷ７で設けられている。ピッチＷ５とピッチＷ７とは同じ大きさであってもよいし、異なる大きさであってもよい。第１のアクティブトレンチゲート５１および第１のダミートレンチゲート６１は、ＩＧＢＴ領域１０の終端領域３０側からＩＧＢＴ領域１０の中央側に向かって延伸している。第１のアクティブトレンチゲート５１の端部５１ｃは境界トレンチゲート５３に接続されており、第１のダミートレンチゲート６１の端部６１ｃは境界トレンチゲート６３に接続されている。
第２のＩＧＢＴ領域１０ｂでは、互いに隣接する第２のアクティブトレンチゲート５２がピッチＷ６で設けられており、互いに隣接する第２のダミートレンチゲート６２がピッチＷ８で設けられている。ピッチＷ６とピッチＷ８とは同じ大きさであってもよいし、異なる大きさであってもよい。また、図１９では、ピッチW６はピッチＷ５より大きく、ピッチＷ８はピッチＷ７より大きく示しているが、ピッチW６はピッチＷ５より小さくてもよく、ピッチＷ８はピッチＷ７より小さくてもよい。つまり、ピッチW６はピッチＷ５と異なる大きさであればよく、ピッチＷ８はピッチＷ７と異なる大きさであればよい。第２のアクティブトレンチゲート５２は端部５２ｃで境界トレンチ５３に接続され、ＩＧＢＴ領域１０の中央側に向かって延伸している。同様に、第２のダミートレンチゲート６２は端部６２ｃで境界トレンチ６３に接続され、ＩＧＢＴ領域１０の中央側に向かって延伸している。
第１のアクティブトレンチゲート５１は、半導体基板の第１主面に形成されたトレンチ内に第１のゲートトレンチ絶縁膜５１ｂを介して第１のゲートトレンチ電極５１ａが設けられて構成される。第２のアクティブトレンチゲート５２は、半導体基板の第１主面に形成されたトレンチ内に第２のアクティブトレンチ絶縁膜５２ｂを介して第２のアクティブトレンチ電極５２ａが設けられて構成される。第１のダミートレンチゲート６１は、半導体基板の第１主面に形成されたトレンチ内に第１のダミートレンチ絶縁膜６１ｂを介して第１のダミートレンチ電極６１ａが設けられて構成される。第２のダミートレンチゲート６２は、半導体基板の第１主面に形成されたトレンチ内に第２のダミートレンチ絶縁膜６２ｂを介して第２のダミートレンチ電極６２ａが設けられて構成される。
同様に、境界トレンチゲート５３は、半導体基板の第１主面に形成されたトレンチ内に境界トレンチ絶縁膜５３ｂを介して境界トレンチ電極５３ａが設けられて構成され、境界トレンチゲート６３は、半導体基板の第１主面に形成されたトレンチ内に境界トレンチ絶縁膜６３ｂを介して境界トレンチ電極６３ａが設けられて構成される。各トレンチゲートのトレンチ電極は絶縁膜を介してｎ－型ドリフト層１に対向している。
第１のゲートトレンチ電極５１ａ、境界トレンチ電極５３ａ、第２のゲートトレンチ電極５２ａは互いに電気的に接続されており、ゲートパッド４１ｃに電気的に接続されている。第１のダミートレンチ電極６１ａ、境界トレンチ電極６３ａ、第２のダミートレンチ電極６２ａは互いに電気的に接続されており、エミッタ電極６に電気的に接続されている。
半導体装置２００は、ＩＧＢＴ領域１０にアクティブトレンチゲートまたはダミートレンチゲートが第１のピッチで設けられた第１のＩＧＢＴ領域１０ａと第２のピッチで設けられた第２のＩＧＢＴ領域１０ｂとを有している。半導体装置２００のようにＩＧＢＴ領域１０内のトレンチゲートのピッチを場所によって異ならせることで、ゲート電極－コレクタ電極間容量（Ｃｇｃ）やゲート電極－エミッタ電極間容量（Ｃｇｅ）などの寄生容量を変化させることができるので、半導体装置の設計自由度を高めることができる。
以上のような構成の半導体装置２００は、ＩＧＢＴ領域１０においてピッチの異なるアクティブトレンチゲートまたはダミートレンチゲートがトレンチの延伸方向に並んだ構成となるが、セル領域内の各アクティブトレンチゲートまたは各ダミートレンチゲートの端部が境界トレンチゲートに接続されているため、各アクティブトレンチゲートの端部または各ダミートレンチゲートの端部がｎ－型ドリフト層１に露出しない。この結果、各アクティブトレンチゲートの端部または各ダミートレンチゲートの端部に電界が集中するのを抑制してトレンチ内に設けられた絶縁膜が劣化するのを抑制することができる。
なお、実施の形態１の半導体装置１００ではアバランシェ耐量を高めるために、ダイオード領域２０の内側に設けられた第２のダイオード領域２０ｂの第２のダイオードトレンチゲート２２のピッチＷ３を、第２のダイオード領域２０ｂを取り囲んで設けられた第１のダイオード領域２０ａの第１のダイオードトレンチゲート２１のピッチＷ２より大きくした。しかし、実施の形態２の半導体装置２００と同様に、ダイオード領域２０の寄生容量を変化させるために、実施の形態１の半導体装置１００において、ピッチＷ３をピッチＷ２より小さくしてもよい。
また、実施の形態２の半導体装置２００は、アクティブトレンチゲートとダミートレンチゲートの両方にピッチの異なるトレンチゲートを設けたが、アクティブトレンチゲートとダミートレンチゲートの一方にピッチの異なるトレンチゲートを設けた構成であってもよい。また、ＩＧＢＴ領域にダミートレンチゲートが無く、ＩＧＢＴ領域のトレンチゲートが全てアクティブトレンチゲートで構成された半導体装置であってもよい。
実施の形態３．
図２０は、実施の形態３における半導体装置のダイオード領域の構成を示す部分拡大平面図である。図２０は、図１の破線８３で囲った領域を拡大して示したものである。実施の形態３の半導体装置は、実施の形態１の半導体装置１００の変形例であり、第１のダイオードトレンチゲート２１の端部２１ｃの全てが、境界トレンチゲート２３を挟んで第２のダイオードトレンチゲート２２の端部２２ｃと対向しない位置に設けられた構成が実施の形態１とは異なる。実施の形態３では、実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略する。
図２０に示すように、実施の形態３の半導体装置は、実施の形態３における第１のトレンチゲートである第１のダイオードトレンチゲート２１と境界トレンチゲート２３との接続部の全てには、実施の形態３における第２のトレンチゲートである第２のダイオードトレンチゲート２２が接続されておらず、第１のダイオードトレンチゲート２１と境界トレンチゲート２３との接続部はＴ字状になっている。また、第２のダイオードトレンチゲート２２と境界トレンチゲート２３との接続部の全てにも、第１のダイオードトレンチゲート２１は接続されておらず、第２のダイオードトレンチゲート２２と境界トレンチゲート２３との接続部はＴ字状になっている。つまり、境界トレンチゲート２３は、第１のトレンチゲートまたは第２のトレンチゲートとの接続部の全てにおいて、第１のトレンチゲートまたは第２のトレンチゲートとＴ字状に接続されている。
第１のダイオードトレンチゲート２１の端部２１ｃが、境界トレンチゲート２３を挟んで第２のダイオードトレンチゲート２２の端部２２ｃと対向している場合、これらのトレンチゲートの接続部の形状は十字状になる。境界トレンチゲート２３と他のトレンチゲートとの接続部が十字状の場合、接続部は、接続部でない場所のトレンチゲート幅よりトレンチの開口が広くなる。このため、接続部ではトレンチが深く形成され易くなり、ＣＶＤによるトレンチ内へのトレンチ電極の埋め込み性も悪くなり易い。この結果、十字状のトレンチの接続部ではトレンチ電極の埋め込み不足が生じる場合がある。
図２０に示す実施の形態３の半導体装置では、トレンチの接続部の形状は全てＴ字状であるため、トレンチの接続部へのトレンチ電極の埋め込み性を良くして、トレンチの接続部が十字状の場合に比べトレンチ電極の埋め込み不足を生じにくくすることができる。
なお、実施の形態３ではダイオード領域２０におけるトレンチの接続部の全てがＴ字状である場合について説明したが、ＩＧＢＴ領域１０におけるトレンチの接続部の全てがＴ字状である半導体装置であってもよい。
実施の形態４．
図２１は、実施の形態４における半導体装置のダイオード領域の構成を示す部分拡大平面図である。図２１は、図１の破線８３で囲った領域を拡大して示したものである。実施の形態４の半導体装置は、実施の形態１の半導体装置１００の変形例であり、互いに隣接する第１のダイオードトレンチゲート２１が第３のトレンチゲート７１で接続され、互いに隣接する第２のダイオードトレンチゲート２２が第４のトレンチゲート７２で接続されている構成が実施の形態１とは異なる。実施の形態３では、実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略する。なお、図２１では、図６または図２１とは異なり、ｐ＋型コンタクト層２４およびｐ型アノード層２５の表示を省略して示している。
図２１に示すように、第１のダイオード領域２０ａでは、互いに隣接する第１のダイオードトレンチゲート２１が第３のトレンチゲート７１によって接続されている。第３のトレンチゲートは、第１のダイオードトレンチゲート２１の延伸方向と交差する方向に延伸している。また、互いに隣接する第２のダイオードトレンチゲート２２が第４のトレンチゲート７２によって接続されている。第４のトレンチゲートは、第２のダイオードトレンチゲート２２の延伸方向と交差する方向に延伸している。
第３のトレンチゲートおよび第４のトレンチゲートは、他のトレンチゲートと同様に、半導体基板の第１主面に形成されたトレンチ内に、第３のトレンチ絶縁膜７１ｂおよび第４のトレンチ絶縁膜７２ｂを介して第３のトレンチ電極７１ａおよび第４のトレンチ電極７２ａが設けられて構成されている。第３のトレンチ電極７１ａは、第１のダイオードトレンチ電極２１ａに電気的に接続されており、第４のトレンチ電極７２ａは、第２のダイオードトレンチ電極２２ａに電気的に接続されている。
また、図２１に示すように、第１のダイオードトレンチゲート２１と第３のトレンチゲート７１との接続部の形状はＴ字状となっており、第２のダイオードトレンチゲート２２と第４のトレンチゲート７２との接続部の形状もＴ字状となっている。実施の形態３で説明したように、これによりトレンチの接続部が十字状の場合に比べトレンチ電極の埋め込み不足を生じにくくすることができる。ただし、第１のダイオードトレンチゲート２１または第２のダイオードトレンチゲート２２と、第３のトレンチゲート７１と第４のトレンチゲート７２との接続部の形状は、Ｔ字状に限るものではなく十字状であってもよい。
図２１に示す実施の形態４の半導体装置では、互いに隣接する第１のダイオードトレンチゲート２１が第３のトレンチゲート７１で接続され、互いに隣接する第２のダイオードトレンチゲート２２が第４のトレンチゲート７２で接続されている構成としたので、耐圧を向上させることができる。
なお、実施の形態４ではダイオード領域２０における互いに隣接する第１のトレンチゲートが第３のトレンチゲートで接続され、互いに隣接する第２のトレンチゲートが第４のトレンチゲートで接続されている場合について説明したが、ＩＧＢＴ領域１０における互いに隣接する第１のトレンチゲートが第３のトレンチゲートで接続され、互いに隣接する第２のトレンチゲートが第４のトレンチゲートで接続された半導体装置であってもよい。
なお、各実施の形態を、適宜、組み合わせたり、変形や省略したりすることも、本開示の範囲に含まれる。
１ ｎ－型ドリフト層
１０ ＩＧＢＴ領域
１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜
１２ ダミートレンチゲート、１２ａ ダミートレンチ電極１２ａ ダミートレンチ絶縁膜
１３ ｎ＋型ソース層、
１５ ｐ型ベース層
１６ ｐ＋型コレクタ層、１６ａ ｐ＋型終端コレクタ層
２０ ダイオード領域、２０ａ 第１のダイオード領域、２０ｂ 第２のダイオード領域
２１ 第１のダイオードトレンチゲート、２１ａ 第１のダイオードトレンチ電極、２１ｂ 第１のダイオードトレンチ絶縁膜、２１ｃ 端部、２１ｄ 角部
２２ 第２のダイオードトレンチゲート、２２ａ 第２のダイオードトレンチ電極、２２ｂ 第２のダイオードトレンチ絶縁膜、２２ｃ 端部、２２ｄ 角部
２３ 境界トレンチゲート、２３ａ 境界トレンチ電極、２３ｂ 境界トレンチ絶縁膜
２５ ｐ型アノード層
２６ ｎ＋型カソード層
３０ 終端領域
３１ ｐ＋型終端ウェル層
５１ 第１のアクティブトレンチゲート、５１ａ 第１のゲートトレンチ電極、５１ｂ 第１のゲートトレンチ絶縁膜、５１ｃ 端部
５２ 第２のアクティブトレンチゲート、５２ａ 第２のゲートトレンチ電極、５２ｂ 第２のゲートトレンチ絶縁膜、５２ｃ 端部
６１ 第１のダミートレンチゲート、６１ａ 第１のダミートレンチ電極、６１ｂ 第１のダミートレンチ絶縁膜、６１ｃ 端部
６２ 第２のダミートレンチゲート、６２ａ 第２のダミートレンチ電極、６２ｂ 第２のダミートレンチ絶縁膜、６２ｃ 端部
７１ 第３のトレンチゲート、７１ａ 第３のトレンチ電極、７１ｂ 第３のトレンチ絶縁膜
７２ 第４のトレンチゲート、７２ａ 第４のトレンチ電極、７２ｂ 第４のトレンチ絶縁膜

Claims (7)

  1. 第１主面と前記第１主面に対向する第２主面との間に設けられた第１導電型のドリフト層を有するセル領域と、
    前記セル領域を取り囲んで設けられ、前記第１主面と前記第２主面との間に前記ドリフト層を有する終端領域と、
    前記第１主面に沿って前記セル領域の一端側から対向する前記セル領域の他端側に向かって延伸し第１のピッチで互いに隣接して設けられた複数の第１のトレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられた第１のトレンチ電極を有する第１のトレンチゲートと、
    前記第１のトレンチの延伸方向と交差する方向に延伸し複数の前記第１のトレンチのそれぞれの端部に接続された境界トレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられ、前記第１のトレンチ電極に電気的に接続された境界トレンチ電極を有する境界トレンチゲートと、
    前記境界トレンチに接続された端部を有し前記セル領域の前記他端側に向かって延伸し前記第１のピッチとは異なる第２のピッチで互いに隣接して設けられた複数の第２のトレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられ、前記境界トレンチ電極に電気的に接続された第２のトレンチ電極を有する第２のトレンチゲートと、
    を備え、
    前記セル領域は、前記第１主面と前記ドリフト層との間に設けられた第２導電型のアノード層と、前記第２主面と前記ドリフト層との間に設けられた第１導電型のカソード層と、を有するダイオード領域を有し、
    前記第１のトレンチゲート、前記第２のトレンチゲートおよび前記境界トレンチゲートは、前記ダイオード領域に設けられた半導体装置。
  2. 第１主面と前記第１主面に対向する第２主面との間に設けられた第１導電型のドリフト層を有するセル領域と、
    前記セル領域を取り囲んで設けられ、前記第１主面と前記第２主面との間に前記ドリフト層を有する終端領域と、
    前記第１主面に沿って前記セル領域の一端側から対向する前記セル領域の他端側に向かって延伸し第１のピッチで互いに隣接して設けられた複数の第１のトレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられた第１のトレンチ電極を有する第１のトレンチゲートと、
    前記第１のトレンチの延伸方向と交差する方向に延伸し複数の前記第１のトレンチのそれぞれの端部に接続された境界トレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられ、前記第１のトレンチ電極に電気的に接続された境界トレンチ電極を有する境界トレンチゲートと、
    前記境界トレンチに接続された端部を有し前記セル領域の前記他端側に向かって延伸し前記第１のピッチとは異なる第２のピッチで互いに隣接して設けられた複数の第２のトレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられ、前記境界トレンチ電極に電気的に接続された第２のトレンチ電極を有する第２のトレンチゲートと、
    を備え、
    前記セル領域は、
    前記第１主面と前記ドリフト層との間に設けられた第２導電型のベース層と、前記第２主面と前記ドリフト層との間に設けられた第２導電型のコレクタ層と、を有するＩＧＢＴ領域と、
    パッド領域と、を有し、
    前記第１のトレンチゲート、前記第２のトレンチゲートおよび前記境界トレンチゲートは、前記ＩＧＢＴ領域に設けられ、
    前記第１のトレンチゲート、前記第２のトレンチゲートおよび前記境界トレンチゲートは、前記パッド領域に設けられたゲートパッドまたは前記第１主面に設けられたエミッタ電極のいずれか一方に電気的に接続され、
    前記ゲートパッドに電気的に接続された前記第１のトレンチゲート、前記第２のトレンチゲートおよび前記境界トレンチゲートを含むアクティブトレンチゲートと、
    前記エミッタ電極に電気的に接続された前記第１のトレンチゲート、前記第２のトレンチゲートおよび前記境界トレンチゲートを含むダミートレンチゲートと、を含む半導体装置。
  3. 前記第２のピッチは、前記第１のピッチより大きい請求項１または請求項２に記載の半導体装置。
  4. 前記終端領域は、
    前記第１主面と前記ドリフト層との間に設けられた第２導電型の終端ウェル層と、
    前記第２主面と前記ドリフト層との間に設けられた第２導電型
    の終端コレクタ層と、
    を有する請求項１から３のいずれか１項に記載の半導体装置。
  5. 複数の前記第１のトレンチゲートのそれぞれの端部は、前記境界トレンチゲートを挟んで前記第２のトレンチゲートの端部と対向しない位置に設けられた請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記境界トレンチゲートは、前記第１のトレンチゲートまたは前記第２のトレンチゲートとの接続部の全てにおいて、前記第１のトレンチゲートまたは前記第２のトレンチゲートとＴ字状に接続されている請求項１から４のいずれか１項に記載の半導体装置。
  7. 前記第１のトレンチの延伸方向と交差する方向に延伸し互いに隣接する前記第１のトレンチを接続した第３のトレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられた第３のトレンチ電極を有する第３のトレンチゲートと、
    前記第２のトレンチの延伸方向と交差する方向に延伸し互いに隣接する前記第２のトレンチを接続した第４のトレンチ内に、絶縁膜を介して前記ドリフト層に対向して設けられた第４のトレンチ電極を有する第４のトレンチゲートと、
    をさらに備えた請求項１から６のいずれか１項に記載の半導体装置。
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