JP7442932B2 - 半導体装置 - Google Patents

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Description

本開示は、電力用の半導体装置に関する。
従来、省エネルギーの観点から、汎用インバータおよびＡＣ（Alternating Current）サーボ等の分野において、三相モータの可変速制御を行うパワーモジュール等にＩＧＢＴ（Insulated Gate Bipolar Transistor）またはダイオードが使用されている。インバータ損失を減らすために、スイッチング損失およびオン電圧が低いＩＧＢＴおよびダイオードが求められている。
従来のＩＧＢＴのしきい値電圧は約６Ｖであり、ゲート電圧は約１５Ｖである。従って、ＩＧＢＴを駆動するためには、マイコン等で使用される５Ｖ電源とは別に１５Ｖ電源が必要である。ＩＧＢＴのしきい値電圧を低減し、ゲート電圧５Ｖで駆動可能にすることによってゲート電源を簡素化する研究が進んでおり、例えばＩＧＢＴの寸法を一定の係数で縮小した構造が提案されている（例えば、特許文献１参照）。
特許第６４４０１７５号公報
従来のＩＧＢＴのしきい値電圧を下げるためには、ベース層における不純物濃度を下げるか、チャネル長を短くする必要がある。ベース層における不純物濃度を下げると、ピンチ抵抗が増大してＲＢＳＯＡ（Reverse Bias Safe Operation Area）耐量が悪化するという問題がある。
また、チャネル長を短くするためには、ベース層を活性化するドライブ温度を下げるか、ドライブ時間を短くする必要がある。ドライブ温度を下げると、ベース層の活性化率が下がり、リーク電流が増大するという問題がある。ドライブ時間を短くすると、製造バラツキによるチャネル長のバラツキが大きくなるという問題がある。
このように、従来のＩＧＢＴでは、ＲＢＳＯＡ耐量および製造バラツキを悪化させることなくしきい値電圧を下げることは困難であった。
本開示は、このような問題を解決するためになされたものであり、ＲＢＳＯＡ耐量および製造バラツキを悪化させることなくしきい値電圧を下げることが可能な半導体装置を提供することを目的とする。
上記の課題を解決するために、本開示による半導体装置は、第１導電型のドリフト層と、ドリフト層の第１主面側に設けられた第１導電型のキャリアストア層と、キャリアストア層の第１主面側に設けられた第２導電型のベース層と、ベース層の第１主面側に設けられた第１導電型のエミッタ層と、エミッタ層、ベース層、およびキャリアストア層を貫通してドリフト層に達するように設けられたトレンチと、トレンチの内壁に設けられたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、ドリフト層の第２主面側に設けられた第２導電型のコレクタ層とを備え、ベース層における不純物のピーク濃度は１．０Ｅ１７ｃｍ－３以上かつ２．０Ｅ１７ｃｍ－３以下であり、ゲート絶縁膜の厚さは、４０ｎｍ以上６０ｎｍ以下である。
本開示によると、半導体装置は、ドリフト層の第１主面側に設けられた第１導電型のキャリアストア層を備え、ベース層における不純物のピーク濃度は１．０Ｅ１７ｃｍ－３以上かつ２．０Ｅ１７ｃｍ－３以下であり、ゲート絶縁膜の厚さは、４０ｎｍ以上６０ｎｍ以下であるため、ＲＢＳＯＡ耐量および製造バラツキを悪化させることなくしきい値電圧を下げることが可能となる。
実施の形態１による半導体装置の構成の一例を示す断面図である。 実施の形態１および関連技術による各半導体装置における不純物濃度分布を示す図である。 実施の形態１によるベース層のピーク濃度に対するＲＢＳＯＡ耐量の依存性を示す図である。 実施の形態１によるベース層のピーク濃度に対するしきい値電圧の依存性を示す図である。 実施の形態２による半導体装置の構成の一例を示す断面図である。 実施の形態３による半導体装置の構成の一例を示す断面図である。 実施の形態４による半導体装置の構成の一例を示す断面図である。 実施の形態５による半導体装置の構成の一例を示す平面図である。 関連技術による半導体装置の単位セルの一例を示す平面図である。 実施の形態５による半導体装置の単位セルの一例を示す平面図である。 実施の形態５によるエミッタ層幅に対するＲＢＳＯＡ耐量の依存性を示す図である。 関連技術による半導体装置の構成の一例を示す断面図である。
＜実施の形態１＞
図１２は、関連技術による半導体装置であるＩＧＢＴの構成の一例を示す断面図である。図１２に示すように、関連技術による半導体装置は、第１主面および第２主面を有する半導体基板１と、半導体基板１の第１主面に設けられた層間絶縁膜１１およびエミッタ電極１３と、半導体基板１の第２主面に設けられたコレクタ電極５とを備えている。
具体的には、半導体基板１において、第２導電型のベース層６は、第１導電型のドリフト層２の第１主面側に設けられている。第１導電型のエミッタ層７は、ベース層６の第１主面側に設けられている。アクティブトレンチ８は、第１主面からエミッタ層７およびベース層６を貫通してドリフト層２に達するように設けられている。アクティブゲート絶縁膜９は、アクティブトレンチ８の内壁に設けられている。アクティブゲート電極１０は、アクティブトレンチ８内にアクティブゲート絶縁膜９を介して埋め込まれている。層間絶縁膜１１は、アクティブゲート電極１０の第１主面側を覆うように設けられている。エミッタ電極１３は、コンタクトホール１２を介して半導体基板１と接続するように設けられている。
また、半導体基板１において、第１導電型のバッファ層３は、ドリフト層２の第２主面側に設けられている。第２導電型のコレクタ層４は、バッファ層３の第２主面側に設けられている。
図１は、実施の形態１による半導体装置であるＩＧＢＴの構成の一例を示す断面図である。図１に示すように、実施の形態１による半導体装置は、ドリフト層２とベース層６との間に第１導電型のキャリアストア層１４を設けることを特徴としている。アクティブトレンチ８は、第１主面からエミッタ層７、ベース層６、およびキャリアストア層１４を貫通してドリフト層２に達するように設けられている。その他の構成は、図１２に示す関連技術による半導体装置と同様であるため、ここでは説明を省略する。
次に、キャリアストア層１４を設けることによる効果について説明する。
図２は、実施の形態１および関連技術による各半導体装置における不純物濃度分布を示す図である。図２において、横軸は半導体装置の深さを示し、縦軸は半導体装置の各層における不純物濃度を示している。実線は、図１に示す実施の形態１による半導体装置のＡ１－Ａ２断面における不純物濃度プロファイルを示している。破線は、図１２に示す関連技術による半導体装置のＢ１－Ｂ２断面における不純物濃度プロファイルを示している。
実施の形態１および関連技術による各半導体装置のベース層６は、当該ベース層６における不純物のピーク濃度が１．５Ｅ１７ｃｍ－３となるようにイオン注入によって形成されている。また、実施の形態１および関連技術による各半導体装置のベース層６を活性化するドライブは、注入したイオンを十分活性化することができるドライブ温度で、製造バラツキの影響が十分小さくなる長いドライブ時間の条件で実施した。なお、エミッタ層７とベース層６との境界から、ベース層６とドリフト層２またはキャリアストア層１４との境界までの距離をチャネル長と定義する。
キャリアストア層１４を設けることによる効果は３つある。第１の効果は、ベース層６の拡散を抑制してチャネル長を短くすることができる。具体的には、関連技術による半導体装置のチャネル長が１．６μｍであるのに対して、実施の形態１による半導体装置のチャネル長は０．８μｍである。
第２の効果は、第１導電型のキャリアストア層１４で第２導電型のベース層６のうちのドリフト層２近傍の領域を打ち消すことによって、ベース層６における最低不純物濃度を１Ｅ１５ｃｍ－３まで高めることができる。これにより、しきい値電圧のバラツキを低減することができる。なお、しきい値電圧のバラツキを低減するためには、ベース層６の最低不純物濃度をドリフト層２の不純物濃度よりも高くすることが望ましく、より望ましくは、ベース層６の最低不純物濃度をドリフト層２の不純物濃度の１．５倍以上とすることである。
第３の効果は、チャネル長を容易に調整することができる。関連技術による半導体装置のチャネル長は、ベース層６のドライブ条件（ドライブ温度およびドライブ時間）によって制御される。一方、実施の形態１による半導体装置のチャネル長は、キャリアストア層１４に対するイオン注入深さによって制御することができる。一般的に、ベース層を活性化するドライブは、複数のロットを同時に処理するバッチ方式を採用するため、製品に応じてドライブ条件を細かく調整することが難しい。これに対してイオン注入は、ウエハを一枚ずつ処理する枚葉方式を採用するため、製品に応じてイオン注入条件を細かく調整することができる。
図３は、ベース層６における不純物のピーク濃度に対するＲＢＳＯＡ耐量の依存性を示す図である。図３において、横軸はベース層６における不純物のピーク濃度を示し、縦軸は規格化されたＲＢＳＯＡ耐量を示している。
ＲＢＳＯＡ耐量は１以上必要である。図３に示すように、ＲＢＳＯＡ耐量を１以上とするためには、ベース層６における不純物のピーク濃度を１．０Ｅ１７ｃｍ－３以上にする必要があることが分かる。
図４は、ベース層６における不純物のピーク濃度に対するしきい値電圧の依存性を示す図である。具体的には、アクティブゲート絶縁膜９の厚さを４０ｎｍ、６０ｎｍ、９０ｎｍ、および１２０ｎｍとしたときにおける、しきい値電圧とベース層６における不純物のピーク濃度との関係を示している。
上記で説明した通り、ＲＢＳＯＡ耐量を満足するためには、ベース層６における不純物のピーク濃度が１．０Ｅ１７ｃｍ－３以上必要である。このようなピーク濃度の範囲において、しきい値電圧を５Ｖ駆動が可能な３Ｖ以下とするためには、図４に示すように、アクティブゲート絶縁膜９の厚さを６０ｎｍ以下にする必要があることが分かる。
以上のことから、実施の形態１による半導体装置は、ドリフト層２とベース層６との間に第１導電型のキャリアストア層１４を設け、ベース層６における不純物のピーク濃度を１．０Ｅ１７ｃｍ－３以上としている。従って、ＲＢＳＯＡ耐量および製造バラツキを悪化させることなくしきい値電圧を下げることが可能となる。
また、実施の形態１による半導体装置は、アクティブゲート絶縁膜９の厚さを６０ｎｍ以下としている。従って、半導体装置は５Ｖ駆動が可能となり、従来のように１５Ｖ電源を別に設ける必要はない。
＜実施の形態２＞
図５は、実施の形態２による半導体装置であるＩＧＢＴの構成の一例を示す断面図である。図５に示すように、実施の形態２による半導体装置は、ダミートレンチ１５、ダミーゲート絶縁膜１６、およびダミーゲート電極１７を備えることを特徴としている。その他の構成は、実施の形態１による半導体装置と同様であるため、ここでは詳細な説明を省略する。
ダミートレンチ１５は、第１主面からエミッタ層７、ベース層６、およびキャリアストア層１４を貫通してドリフト層２に達するように設けられている。ダミーゲート絶縁膜１６は、ダミートレンチ１５の内壁に設けられている。ダミーゲート電極１７は、ダミートレンチ１５内にダミーゲート絶縁膜１６を介して埋め込まれている。
層間絶縁膜１１は、アクティブゲート電極１０の第１主面側だけでなく、隣り合うダミートレンチ１５間のメサ領域の上部も覆うように設けられている。これにより、メサ領域の電位はフローティングとなっている。なお、ダミーゲート電極１７の電位は、フローティング、またはエミッタ電極１３と同電位であってもよい。
以上のことから、実施の形態２による半導体装置は、電位がフローティングとなるメサ領域を設け、コレクタ電極５から注入される第２導電型のキャリアを第１主面側に蓄積させる。従って、半導体装置のオン電圧を低減することが可能となる。
＜実施の形態３＞
図６は、実施の形態３による半導体装置であるＩＧＢＴの構成の一例を示す断面図である。図６に示すように、実施の形態３による半導体装置は、電力半導体領域であるＩＧＢＴ領域とダイオード領域とを有し、ダイオード領域ではダイオードトレンチ１８、アノード層１９、およびカソード層２０を備えることを特徴としている。ＩＧＢＴ領域の構成は、実施の形態２による半導体装置の構成と同様であるため、ここでは説明を省略する。なお、図６の例では、ＩＧＢＴ領域の構成は、実施の形態２による半導体装置の構成と同様である場合を示しているが、これに限るものではない。ＩＧＢＴ領域は、実施の形態１による半導体装置の構成と同様であってもよい。
ダイオード領域において、第２導電型のアノード層１９は、ドリフト層２の第１主面側に設けられている。ダイオードトレンチ１８は、第１主面からアノード層１９を貫通してドリフト層２に達するように設けられている。第１導電型のカソード層２０は、ドリフト層２の第２主面側に設けられている。
なお、ダイオード領域におけるカソード層２０の端部と、ＩＧＢＴ領域におけるエミッタ層７の端部との距離Ｗｏｐを０以上とし、ＩＧＢＴ領域がダイオード領域に及ぼす影響が小さくなるようにしてもよい。
以上のことから、実施の形態３による半導体装置は、ＩＧＢＴ領域およびダイオード領域を有している。従って、半導体装置は、ＲＣ（Reverse Conducting）－ＩＧＢＴとして動作させることができる。
＜実施の形態４＞
図７は、実施の形態４による半導体装置であるＩＧＢＴの構成の一例を示す断面図である。図７に示すように、実施の形態４による半導体装置は、アクティブトレンチ８内にアクティブゲート絶縁膜９を介してアクティブゲート電極１０およびシールド電極２１が埋め込まれていることを特徴としている。その他の構成は、実施の形態３と同様であるため、ここでは説明を省略する。なお、図７の例では、実施の形態３による半導体装置に実施の形態４の特徴を適用する場合を示しているが、これに限るものではない。実施の形態４の特徴は、実施の形態１または実施の形態２による半導体装置に適用してもよい。
アクティブゲート電極１０は、断面視において、底部がキャリアストア層１４に相当する位置に存在している。シールド電極２１は、断面視において、上部がキャリアストア層１４に相当する位置に存在し、底部がドリフト層２に相当する位置に存在している。アクティブゲート電極１０とシールド電極２１との間には、アクティブゲート絶縁膜９が介在している。
以上のことから、実施の形態４による半導体装置では、アクティブトレンチ８内にアクティブゲート絶縁膜９を介してアクティブゲート電極１０およびシールド電極２１が埋め込まれている。シールド電極２１を設けることによって、キャリアストア層１４とアクティブゲート電極１０とがアクティブゲート絶縁膜９を介して対向する面積を小さくし、帰還容量および入力容量を低減させることができる。
＜実施の形態５＞
図８は、実施の形態５による半導体装置であるＩＧＢＴの構成の一例を示す平面図である。図８に示すように、実施の形態５による半導体装置は、平面視において、エミッタ層７および第２導電型のコンタクト層２２は、線状に配置されたアクティブトレンチ８に対して直交して延在し、かつ交互に配置されている。また、コンタクトホール１２は、アクティブトレンチ８に対して平行に配置されている。その他の構成は、実施の形態１～４のいずれかと同様であるため、ここでは説明を省略する。
上記のようにエミッタ層７をアクティブトレンチ８に対して延在するように配置することによって、飽和電流のバラツキを低減することができる。以下では、その理由について図９，１０を用いて説明する。
図９は、関連技術による半導体装置の単位セルの一例を示す平面図である。関連技術による半導体装置のエミッタ層７は、梯子型に配置されている。
図９に示すように、トレンチ側壁のチャネルが形成される領域のうち、コンタクトホール１２から離れた位置（点Ｐ）におけるエミッタ電位をＶｅ１とし、コンタクトホール１２から近い位置（点Ｑ）におけるエミッタ電位をＶｅ０とすると、エミッタ層７の寄生抵抗Ｒｂの影響によってＶｅ１＞Ｖｅ０となる。従って、点Ｐにおける実効的なゲート電圧Ｖｇｅ１はゲート電位Ｖｇよりも小さくなり、飽和電流が低下する。また、エミッタ層７を梯子型に配置した場合は、寸法のバラツキの影響を受けやすくなる。
図１０は、実施の形態５による半導体装置の単位セルの一例を示す平面図である。図１０に示すように、エミッタ層７を線状に配置すると寄生抵抗Ｒｂが小さくなるため、飽和電流のバラツキを低減することができる。
図８に示すように、実施の形態５による半導体装置において、エミッタ層７の延在方向に対して直交する方向の幅Ｗｎは、１．０μｍ以下である。幅Ｗｎを１．０μｍ以下とすることによってピンチ抵抗を低減し、ラッチアップ耐量を向上させることができる。その理由について図１１を用いて説明する。
図１１は、実施の形態５によるエミッタ層幅に対するＲＢＳＯＡ耐量の依存性を示す図である。図１１において、横軸はエミッタ層幅Ｗｎを示し、縦軸は規格化されたＲＢＳＯＡ耐量を示している。なお、エミッタ層幅Ｗｎとは、エミッタ層７の延在方向に対して直交する方向の幅Ｗｎのことをいう。また、ＲＢＳＯＡ耐量は遮断可能電流値を示している。
実施の形態１で説明した通り、ＲＢＳＯＡ耐量は、１以上必要である。図１１に示すように、エミッタ層幅Ｗｎを１．０μｍ以下とすることによって、ＲＢＳＯＡ耐量を１以上とすることができる。
以上のことから、実施の形態５による半導体装置では、平面視において、エミッタ層７および第２導電型のコンタクト層２２は、線状に配置されたアクティブトレンチ８に対して直交して延在し、かつ交互に配置されている。従って、飽和電流のバラツキを低減することができる。
また、実施の形態５による半導体装置では、エミッタ層７の延在方向に対して直交する方向の幅Ｗｎは、１．０μｍ以下である。従って、ピンチ抵抗を低減し、ラッチアップ耐量を向上させることができる。
＜変形例＞
実施の形態１～５で説明した半導体装置に限らず、本開示は様々な展開が可能である。例えば、素子構造としては、ＩＧＢＴだけでなく、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＲＣ－ＩＧＢＴなどのパワーデバイスに適用することが可能である。また、耐圧クラスおよび基板の種別に限定することなく適用することが可能である。ここで、基板の種別としては、例えばＦＺ（Floating Zone）基板、ＭＣＺ（Magnetic Czochralski）基板、およびエピ基板等が挙げられる。
なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ 半導体基板、２ ドリフト層、３ バッファ層、４ コレクタ層、５ コレクタ電極、６ ベース層、７ エミッタ層、８ アクティブトレンチ、９ アクティブゲート絶縁膜、１０ アクティブゲート電極、１１ 層間絶縁膜、１２ コンタクトホール、１３ エミッタ電極、１４ キャリアストア層、１５ ダミートレンチ、１６ ダミーゲート絶縁膜、１７ ダミーゲート電極、１８ ダイオードトレンチ、１９ アノード層、２０ カソード層、２１ シールド電極、２２ コンタクト層。

Claims (7)

  1. 第１導電型のドリフト層と、
    前記ドリフト層の第１主面側に設けられた前記第１導電型のキャリアストア層と、
    前記キャリアストア層の前記第１主面側に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側に設けられた前記第１導電型のエミッタ層と、
    前記エミッタ層、前記ベース層、および前記キャリアストア層を貫通して前記ドリフト層に達するように設けられたトレンチと、
    前記トレンチの内壁に設けられたゲート絶縁膜と、
    前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記ドリフト層の第２主面側に設けられた前記第２導電型のコレクタ層と、
    を備え、
    前記ベース層における不純物のピーク濃度は１．０Ｅ１７ｃｍ－３以上かつ２．０Ｅ１７ｃｍ－３以下であり、
    前記ゲート絶縁膜の厚さは、４０ｎｍ以上６０ｎｍ以下である、半導体装置。
  2. 前記ベース層の厚さは、前記エミッタ層と前記ベース層との境界から前記ベース層と前記キャリアストア層との境界までの距離で定義された１．５μｍ以下である、請求項１に記載の半導体装置。
  3. 前記ベース層における不純物の最低濃度は、前記ドリフト層における不純物濃度の１．５倍以上である、請求項１または２に記載の半導体装置。
  4. 前記エミッタ層、前記ベース層、および前記キャリアストア層を貫通して前記ドリフト層に達するように設けられた複数のダミートレンチと、
    各前記ダミートレンチの内壁に設けられたダミーゲート絶縁膜と、
    各前記ダミートレンチ内に前記ダミーゲート絶縁膜を介して埋め込まれたダミーゲート電極と、
    前記ダミートレンチ間のメサ領域の上部に設けられた層間絶縁膜と、
    をさらに備え、
    前記メサ領域の電位はフローティングである、請求項１から３のいずれか１項に記載の半導体装置。
  5. 電力半導体領域とダイオード領域とを有し、
    前記電力半導体領域は、少なくとも前記ドリフト層、前記キャリアストア層、前記ベース層、前記エミッタ層、前記トレンチ、前記ゲート絶縁膜、および前記コレクタ層を有し、
    前記ダイオード領域は、
    前記ドリフト層の前記第１主面側に設けられた前記第２導電型のアノード層と、
    前記アノード層を貫通して前記ドリフト層に達するように設けられたダイオードトレンチと、
    前記ドリフト層の前記第２主面側に設けられた前記第１導電型のカソード層と、
    を有し、
    前記カソード層の端部と前記エミッタ層の端部との距離は０以上である、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記トレンチ内には、前記ゲート絶縁膜を介して前記ゲート電極およびシールド電極が埋め込まれ、
    前記ゲート電極は、断面視において、底部が前記キャリアストア層に相当する位置に存在し、
    前記シールド電極は、断面視において、上部が前記キャリアストア層に相当する位置に存在し、底部が前記ドリフト層に相当する位置に存在する、請求項１から５のいずれか１項に記載の半導体装置。
  7. 平面視において、前記エミッタ層および前記第２導電型のコンタクト層は、線状に配置された前記トレンチに対して直交して延在し、かつ交互に配置され、
    前記エミッタ層の延在方向に対して直交する方向の幅は、１．０μｍ以下である、請求項１から６のいずれか１項に記載の半導体装置。
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