CN117747648A - 半导体装置 - Google Patents

Abstract

本发明公开了一种半导体装置，半导体装置包括：基体；漂移层；第一沟槽，间隔沟槽包括两个在第一方向上间隔设置的子沟槽部，子沟槽部包括多个栅极沟槽组和多个假栅沟槽；第二沟槽，第二沟槽在第一方向间隔设置于两个子沟槽部之间；第一连接沟槽，两个第一连接沟槽中的一个将多个第二沟槽第一方向的一端连接，另一个将多个第二沟槽第一方向的另一端连接，且第一连接沟槽与假栅沟槽邻近第二沟槽的一端相连接；第二连接沟槽，第二连接沟槽将栅极沟槽组中的栅极沟槽邻近第二沟槽的一端连接。由此，不仅可以防止绝缘栅双极晶体管区域与快恢复二极管区域在制程上互相干扰，保证两个区域各自的性能，而且可以提高半导体装置的通流能力。

Description

半导体装置

技术领域

本发明涉及半导体器件技术领域，尤其是涉及一种半导体装置。

背景技术

RC-IGBT(逆导型绝缘栅型双极晶体管reverse conducting-Insulated GateBipolar Transistor)将IGBT(绝缘栅型双极晶体管Insulated Gate BipolarTransistor)和FRD(快恢复二极管Fast Recovery Diode)集成到同一颗芯片上，使其同时具有正向导通和逆向导通的特性，具有尺寸小、功率密度高、成本低、可靠性高等诸多优点。

在相关技术中，在RC-IGBT的结构中，多采用断开沟槽的方式做FRD区域，以将IGBT区域与FRD区域分隔来，但是这样不仅会导致器件的通流能力变差，而且FRD区域容易受到IGBT区域注入等制程的影响，从而恶化FRD区域乃至RC-IGBT的性能。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种半导体装置，该半导体装置的工作性能和可靠性更佳。

根据本发明实施例的半导体装置，包括：基体，所述基体具有第一主面及与第一主面相反侧的第二主面；第一导电类型的漂移层，所述漂移层设于第一主面和第二主面之间；第一沟槽，所述第一沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第一沟槽在第一方向上延伸设置且为多个，多个所述第一沟槽在第二方向上间隔设置，多个所述第一沟槽中的部分为间隔沟槽；所述间隔沟槽包括两个在第一方向上间隔设置的子沟槽部，所述子沟槽部包括多个栅极沟槽组和多个假栅沟槽，多个所述栅极沟槽组在第二方向上间隔设置，相邻两个所述栅极沟槽组之间设置有至少一个所述假栅沟槽，所述栅极沟槽组包括至少两个第二方向间隔设置的栅极沟槽，其中，所述栅极沟槽与所述半导体装置的栅极电连接，所述假栅沟槽与所述半导体装置的发射极电连接；第二沟槽，所述第二沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第二沟槽在第一方向上延伸设置，所述第二沟槽部为多个且在第二方向上相互间隔，所述第二沟槽在第一方向间隔设置于两个所述子沟槽部之间；第一连接沟槽，所述第一连接沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第一连接沟槽在第二方向上延伸设置，所述第一连接沟槽为两个，两个所述第一连接沟槽中的一个将多个所述第二沟槽第一方向的一端连接，另一个将多个所述第二沟槽第一方向的另一端连接，且所述第一连接沟槽与所述假栅沟槽邻近所述第二沟槽的一端相连接；第二连接沟槽，所述第二连接沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第二连接沟槽在第二方向上延伸设置，所述第二连接沟槽将所述栅极沟槽组中的所述栅极沟槽邻近所述第二沟槽的一端连接。

由此，通过使两个第一连接沟槽中的一个将多个第二沟槽第一方向的一端连接，另一个将多个第二沟槽第一方向的另一端连接，并且第一连接沟槽与假栅沟槽邻近第二沟槽的一端相连接，以及，使第二连接沟槽将栅极沟槽组中的栅极沟槽邻近第二沟槽的一端连接，这样不仅可以防止绝缘栅双极晶体管区域与快恢复二极管区域在制程上互相干扰，保证两个区域各自的性能，而且可以提高半导体装置的通流能力，从而可以提升半导体装置的工作性能。

在本发明的一些示例中，所述假栅沟槽邻近所述第二沟槽的一端凸出于所述栅极沟槽邻近所述第二沟槽的一端，所述假栅沟槽邻近所述第二沟槽的一端朝向所述第二沟槽延伸设置且与所述第一连接沟槽相连接。

在本发明的一些示例中，多个所述第二沟槽包括第一子沟槽，所述第一子沟槽为多个，多个所述第一子沟槽和多个所述假栅沟槽一一对应且相互连接。

在本发明的一些示例中，多个所述第二沟槽还包括第二子沟槽，所述第二子沟槽为多个，多个所述第二子沟槽和多个所述栅极沟槽在第一方向上一一对应且相互间隔设置。

在本发明的一些示例中，多个所述第二沟槽第二方向两侧的两个分别为第一边界沟槽和第二边界沟槽，所述第一边界沟槽、所述第二边界沟槽和两个所述第一连接沟槽共同围成的区域内为快恢复二极管区域。

在本发明的一些示例中，所述第一边界沟槽、所述第二边界沟槽和两个所述第一连接沟槽共同围成的区域外为绝缘栅双极晶体管区域。

在本发明的一些示例中，所述第一连接沟槽和所述第二连接沟槽在第一方向上间隔设置。

在本发明的一些示例中，所述第一连接沟槽和所述第二连接沟槽在第一方向上的间隔距离为D1，相邻两个所述第一沟槽在第二方向上的间隔距离为D2，相邻两个所述第二沟槽在第二方向上的间隔距离为D3，D1、D2和D3满足关系式：D1＝D2＝D3。

在本发明的一些示例中，D1满足关系式：1μm≤D1≤2μm。

在本发明的一些示例中，D1满足关系式：1.5μm≤D1≤2μm。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明实施例的半导体装置的局部示意图；

图2是根据本发明实施例的半导体装置的局部示意图；

图3是根据本发明实施例的半导体装置沿A-A方向的剖视图；

图4是根据本发明另一实施例的半导体装置的局部示意图；

图5是根据本发明另一实施例的半导体装置的局部示意图；

图6是根据本发明实施例的结构1的剖视图；

图7是根据本发明实施例的结构2的剖视图；

图8是根据本发明实施例的结构3的剖视图；

图9是根据本发明实施例的结构4的剖视图；

图10是根据本发明实施例的结构5的剖视图。

附图标记：

100、半导体装置；101、绝缘栅双极晶体管区域；102、快恢复二极管区域；

10、漂移层；11、阱区；12、第二发射极层；13、介质层；14、发射极金属层；15、场截止层；16、集电极层；17、第一发射极层；18、集电极金属层；

20、第一沟槽；21、间隔沟槽；221、子沟槽部；222、栅极沟槽组；2221、栅极沟槽；223、假栅沟槽；

30、第二沟槽；31、第二子沟槽；32、第一子沟槽；33、第一边界沟槽；34、第二边界沟槽；

40、第一连接沟槽； 50、第二连接沟槽；

70、氧化绝缘层； 71、多晶硅；

80、基体；81、第一主面；82、第二主面。

具体实施方式

下面详细描述本发明的实施例，参考附图描述的实施例是示例性的，下面详细描述本发明的实施例。

下面参考图1-图10描述根据本发明实施例的半导体装置100。该半导体装置100可以为RC-IGBT。在以下的说明中，N及P表示半导体的导电类型，在本发明中，将第一导电类型设为N型、第二导电类型设为P型而进行说明。

结合图1-图7所示，根据本发明的半导体装置100可以主要包括：基体80、第一导电类型的漂移层10、第一沟槽20和第二沟槽30。

具体地，第一导电类型的漂移层10设置于基体80内并且位于第一主面81和第二主面82之间，基体80内还设置有第二导电类型的阱区11，阱区11设置于漂移层10靠近第一主面81的一侧，阱区11内还设置有第一导电类型的第二发射极层12，以及，基体80内还设置有第一导电类型的场截止层15，场截止层15设置于漂移层10靠近第二主面82的一侧，场截止层15靠近第二主面82的一侧设置有第二导电类型的集电极层16和第一导电类型的第一发射极层17。还有，第一主面81上设置有介质层13，介质层13背离第一主面81的一侧设置有发射极金属层14，基体80的第二主面82还设置有集电极金属层18，如此，可以构成半导体装置100的基本结构。

其中，半导体装置100可以包括有源区和设置于有源区***的终端区，集电极层16所对应的区域为绝缘栅双极晶体管区域101，第一发射极层17所对应的区域为快恢复二极管区域102，即：半导体装置100的有源区可以包括绝缘栅双极晶体管区域101和快恢复二极管区域102，发射极金属层14不仅可以作为绝缘栅双极晶体管区域101的发射极引出端，还可以作为快恢复二极管区域102的阳极引出端，集电极金属层18不仅可以作为绝缘栅双极晶体管区域101的集电极引出端，还可以作为快恢复二极管区域102的阴极引出端，如此，绝缘栅双极晶体管区域101可以实现半导体装置100的正向导通，快恢复二极管区域102可以实现半导体装置100的反向导通，使半导体装置100同时具有正向导通和逆向导通的特性。

进一步地，第一沟槽20从第一主面81朝向第二主面82延伸且到达漂移层10中，并且第一沟槽20在第一方向上延伸设置，通过将第一沟槽20设置为多个，多个第一沟槽20在第二方向上间隔设置，其中，多个第一沟槽20中的部分为间隔沟槽21，间隔沟槽21可以主要包括两个在第一方向上间隔设置的子沟槽部221，子沟槽部221可以包括多个栅极沟槽组222和多个假栅沟槽223，多个栅极沟槽组222在第二方向上间隔设置，相邻两个栅极沟槽组222之间设置有至少一个假栅沟槽223，栅极沟槽组222包括至少两个第二方向间隔设置的栅极沟槽2221。

具体而言，栅极沟槽2221和假栅沟槽223均设置有氧化绝缘层70，并且沉积多晶硅71。其中，栅极沟槽2221第二方向的两侧设置有第二发射极层12，栅极沟槽2221具有导电沟道，具有通流能力，可以与栅极电连接，保证绝缘栅双极晶体管区域101乃至半导体装置100的正常工作，而假栅沟槽223第二方向的两侧未设置第二发射极层12，不具有通流能力，假栅沟槽223可以与发射极电连接，在保证半导体装置100的耐压能力的前提下，减小密勒电容，降低电流密度，从而可以提高半导体装置100的短路能力。

进一步地，第二沟槽30从第一主面81朝向第二主面82延伸且到达漂移层10中，第二沟槽30在第一方向上延伸设置，通过将第二沟槽30设置为多个且与多个第一间隔沟槽21一一对应，这样不仅可以使绝缘栅双极晶体管区域101和快恢复二极管区域102的阱区11结深和掺杂浓度相同，保证两个区域有相同的耐压，而且可以使半导体装置100的工艺步骤简单，并且通过将第二沟槽30在第一方向间隔设置于两个子沟槽部221之间，这样可以隔开绝缘栅双极晶体管区域101和快恢复二极管区域102，从而保证两个区域各自的性能，保证半导体装置100的工作性能。

结合图1-图3所示，半导体装置100还可以包括：第一连接沟槽40，第一连接沟槽40从第一主面81朝向第二主面82延伸且到达漂移层10中，第一连接沟槽40在第二方向上延伸设置，第一连接沟槽40为两个，两个第一连接沟槽40中的一个将多个第二沟槽30第一方向的一端连接，另一个将多个第二沟槽30第一方向的另一端连接，并且第一连接沟槽40与假栅沟槽223邻近第二沟槽30的一端相连接。

具体地，多个第二沟槽30的一端相互平齐，多个第二沟槽30的另一端相互平齐，通过设置第一连接沟槽40，使第一连接沟槽40从第一主面81朝向第二主面82延伸且到达漂移层10中，第一连接沟槽40在第二方向上延伸设置，并且将第一连接沟槽40设置为两个，这样两个第一连接沟槽40中的一个可以在第二方向上延伸设置的同时，将多个第二沟槽30的一端连通，并且两个第一连接沟槽40中的另一个可以在第二方向上延伸设置的同时，将多个第二沟槽30的另一端连通。

一方面，可以使两个第一连接沟槽40将多个第二沟槽30围闭，即：两个第一连接沟槽40可以将绝缘栅双极晶体管区域101和快恢复二极管区域102分隔开，进而可以防止绝缘栅双极晶体管区域101与快恢复二极管区域102在制程上互相干扰，保证两个区域各自的性能，另一方面，可以使两个第一连接沟槽40增加快恢复二极管区域102的通流能力，如此，可以提升半导体装置100的工作性能，提升半导体装置100的可靠性。

进一步地，考虑到假栅沟槽223和第二沟槽30是等电位的，假栅沟槽223和第二沟槽30均与发射极相连，通过使假栅沟槽223邻近第二沟槽30的一端与第一连接沟槽40相连接，这样不仅可以通过第一连接沟槽40实现假栅沟槽223和第二沟槽30之间的连接，可以方便假栅沟槽223和第二沟槽30分别与发射极的连接，可以简化半导体装置100的生产流程，而且可以进一步地提高半导体装置100的通流能力。

结合图1-图3所示，半导体装置100还可以包括：第二连接沟槽50，第二连接沟槽50从第一主面81朝向第二主面82延伸且到达漂移层10中，第二连接沟槽50在第二方向上延伸设置，第二连接沟槽50将栅极沟槽组222中的栅极沟槽2221邻近第二沟槽30的一端连接。

具体地，每个栅极沟槽组222中的栅极沟槽2221邻近第二沟槽30的一端平齐，可以通过设置第二连接沟槽50，第二连接沟槽50在沿第二方向延伸设置时，可以将栅极沟槽组222中的栅极沟槽2221邻近第二沟槽30的一端进行连接，从而不仅可以提高半导体装置100的通流能力，而且可以将栅极沟槽组222中的栅极沟槽2221邻近第二沟槽30的一端围闭，避免栅极沟槽组222和第二沟槽30在制程上的相互干扰，即：可以防止绝缘栅双极晶体管区域101与快恢复二极管区域102在制程上互相干扰，保证两个区域各自的性能。

由此，通过使两个第一连接沟槽40中的一个将多个第二沟槽30第一方向的一端连接，另一个将多个第二沟槽30第一方向的另一端连接，并且第一连接沟槽40与假栅沟槽223邻近第二沟槽30的一端相连接，以及，使第二连接沟槽50将栅极沟槽组222中的栅极沟槽2221邻近第二沟槽30的一端连接，这样不仅可以防止绝缘栅双极晶体管区域101与快恢复二极管区域102在制程上互相干扰，保证两个区域各自的性能，而且可以提高半导体装置100的通流能力，从而可以提升半导体装置100的工作性能。

结合图1-图3所示，假栅沟槽223邻近第二沟槽30的一端凸出于栅极沟槽2221邻近第二沟槽30的一端，假栅沟槽223邻近第二沟槽30的一端朝向第二沟槽30延伸设置且与第一连接沟槽40相连接。

具体地，假栅沟槽223邻近第二沟槽30的一端凸出于栅极沟槽2221邻近第二沟槽30的一端，在设置第二连接沟槽50将每个栅极沟槽组222内的栅极沟槽2221相连通的前提下，可以使假栅沟槽223邻近第二沟槽30的一端朝向第二沟槽30延伸，使假栅沟槽223与第一连接沟槽40相连接，不仅可以方便假栅沟槽223与相对应的第二沟槽30与发射极的连接，从而可以简化半导体装置100的制造流程，而且可以提高半导体装置100的通流能力，提升半导体装置100的工作性能。

结合图1-图3所示，多个第二沟槽30可以包括第一子沟槽32，第一子沟槽32为多个，多个第一子沟槽32和多个假栅沟槽223一一对应，并且相互连接，如此，不仅可以使半导体装置100的电路分布更加均匀，而且可以方便将假栅沟槽223与相对应的第一子沟槽32同步刻蚀而成，可以简化半导体装置100的制造流程。

进一步地，结合图1-图3所示，多个第二沟槽30还可以包括第二子沟槽31，第二子沟槽31为多个，多个第二子沟槽31和多个栅极沟槽2221在第一方向上一一对应，并且相互间隔设置，如此，在避免第二子沟槽31和栅极沟槽2221在制程上发生干扰的前提下，不仅可以使半导体装置100的电路分布更加均匀，可以提升半导体装置100的工作性能，而且可以方便将栅极沟槽2221与相对应的第二子沟槽31同步刻蚀而成，可以简化半导体装置100的制造流程。

需要说明的是，在本发明的另一些实施例中，结合图4和图5所示，当相邻两个栅极沟槽组222之间并无假栅沟槽223，即：在绝缘栅双极晶体管区域101未设置假栅沟槽223，而只有栅极沟槽2221时，可以理解为每个子沟槽部22的多个栅极沟槽2221形成一个栅极沟槽组222，只需要使第二连接沟槽50将多个栅极沟槽2221邻近第二沟槽30的一端相连通，以及使两个第一连接沟槽40中的一个将多个第二沟槽30第一方向的一端连接，另一个将多个第二沟槽30第一方向的另一端连接，从而不仅可以防止绝缘栅双极晶体管区域101与快恢复二极管区域102在制程上互相干扰，保证两个区域各自的性能，而且可以增加两个区域的通流能力，提升半导体装置100的工作性能。

以上，定义多个第二沟槽30第二方向两侧的两个分别为第一边界沟槽33和第二边界沟槽34，这样第一边界沟槽33、第二边界沟槽34和两个第一连接沟槽4共同围成的区域内部即为快恢复二极管区域102，第一边界沟槽33、第二边界沟槽34和两个第一连接沟槽40共同围成的区域外部即为绝缘栅双极晶体管区域101。

考虑到第一连接沟槽40位于快恢复二极管区域102和绝缘栅双极晶体管区域101的交界处，通过使第一连接沟槽40和第二连接沟槽50在第一方向上间隔设置，不仅可以将绝缘栅双极晶体管区域101和快恢复二极管区域102间隔开，更加有效且可靠地避免绝缘栅双极晶体管区域101和快恢复二极管区域102在制程上的相互干扰，保证绝缘栅双极晶体管区域101和快恢复二极管区域102的性能，而且可以增加半导体装置100的通流能力，提高升半导体装置100的工作性能。

结合图2和图3所示，第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离为D1，相邻两个第一沟槽20在第二方向上的间隔距离为D2，相邻两个第二沟槽30在第二方向上的间隔距离为D3，D1、D2和D3满足关系式：D1＝D2＝D3。

具体地，通过将第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离、相邻两个第一沟槽20在第二方向上的间隔距离和相邻两个第二沟槽30在第二方向上的间隔距离均设置地相等，这样可以使第一连接沟槽40和第二连接沟槽50的分布更加均匀，可以提升半导体装置100电路分布的均匀性，提升半导体装置100的工作性能。

另外，第一沟槽20、第二沟槽30、第一连接沟槽40和第二连接沟槽50内的工艺相同，均可以在其内部生成氧化绝缘层70并沉积多晶硅71，并且可以将第一沟槽20、第二沟槽30、第一连接沟槽40和第二连接沟槽50的宽度设置地相同，深度设置地相同，从而可以使第一沟槽20、第二沟槽30、第一连接沟槽40和第二连接沟槽50同步刻蚀而成，可以简化半导体装置100的工艺步骤。

进一步地，D1满足关系式：1.5μm≤D1≤2μm。具体地，通过将第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离设置在合理范围内，这样不仅可以避免第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离过小，绝缘栅双极晶体管区域101和快恢复二极管区域102的分隔效果较差，导致绝缘栅双极晶体管区域101和快恢复二极管区域102在制程上仍然存在相互干扰，而且可以避免第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离过大，导致半导体装置100的整体面积过大，如此，可以实现绝缘栅双极晶体管区域101和快恢复二极管区域102的分隔效果和半导体装置100的整体面积之间的平衡，可以进一步地优化半导体装置100的结构设计，提升半导体装置100的工作性能。

进一步地，D1满足关系式：1.5μm≤D1≤2μm，这样可以将第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离设置在更优的范围内，从而可以进一步地保证绝缘栅双极晶体管区域101和快恢复二极管区域102的分隔效果和半导体装置100的整体面积之间的平衡，可以进一步地优化半导体装置100的结构设计，提升半导体装置100的工作性能。

下面结合图3以及图6-图10举例描述半导体装置100的制作方法，半导体装置100为RC-IGBT：

如图6所示，提供N-衬底材料。形成结构1。

如图7所示，在结构1基础上，刻蚀第一沟槽20、第二沟槽30、第一连接沟槽40和第二连接沟槽50，并生长氧化绝缘层70。形成结构2。

如图8所示，在结构2基础上，沉积多晶硅71并进行刻蚀，然后依次注入P阱区11和N+第二发射极层12，形成结构3。

如图9所示，在结构3基础上，沉积介质层13，并在介质层13上刻蚀接触孔，形成结构4。

如图10所示，在结构4基础上，进行金属层溅射制备发射极金属层14，形成结构5。

如图3所示，在结构5基础上，依次进行背面N+场截止层15注入、背面P+集电极层16注入、背面FRD区域N+第一发射极层17注入、激光退火、背面金属溅射制备集电极金属层18。最终形成半导体装置100。

根据本发明实施例的半导体装置100的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。

在本发明的描述中，需要理解的是，术语“中心”、“”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种半导体装置，其特征在于，包括：

基体(80)，所述基体(80)具有第一主面(81)及与第一主面(81)相反侧的第二主面(82)；

第一导电类型的漂移层(10)，所述漂移层(10)设于第一主面(81)和第二主面(82)之间；

第一沟槽(20)，所述第一沟槽(20)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第一沟槽(20)在第一方向上延伸设置且为多个，多个所述第一沟槽(20)在第二方向上间隔设置，多个所述第一沟槽(20)中的部分为间隔沟槽(21)；

所述间隔沟槽(21)包括两个在第一方向上间隔设置的子沟槽部(221)，所述子沟槽部(221)包括多个栅极沟槽组(222)和多个假栅沟槽(223)，多个所述栅极沟槽组(222)在第二方向上间隔设置，相邻两个所述栅极沟槽组(222)之间设置有至少一个所述假栅沟槽(223)，所述栅极沟槽组(222)包括至少两个第二方向间隔设置的栅极沟槽(2221)，其中，所述栅极沟槽(2221)与所述半导体装置(100)的栅极电连接，所述假栅沟槽(223)与所述半导体装置(100)的发射极电连接；

第二沟槽(30)，所述第二沟槽(30)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第二沟槽(30)在第一方向上延伸设置，所述第二沟槽(30)部为多个且在第二方向上相互间隔，所述第二沟槽(30)在第一方向间隔设置于两个所述子沟槽部(221)之间；

第一连接沟槽(40)，所述第一连接沟槽(40)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第一连接沟槽(40)在第二方向上延伸设置，所述第一连接沟槽(40)为两个，两个所述第一连接沟槽(40)中的一个将多个所述第二沟槽(30)第一方向的一端连接，另一个将多个所述第二沟槽(30)第一方向的另一端连接，且所述第一连接沟槽(40)与所述假栅沟槽(223)邻近所述第二沟槽(30)的一端相连接；

第二连接沟槽(50)，所述第二连接沟槽(50)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第二连接沟槽(50)在第二方向上延伸设置，所述第二连接沟槽(50)将所述栅极沟槽组(222)中的所述栅极沟槽(2221)邻近所述第二沟槽(30)的一端连接。

2.根据权利要求1所述的半导体装置，其特征在于，所述假栅沟槽(223)邻近所述第二沟槽(30)的一端凸出于所述栅极沟槽(2221)邻近所述第二沟槽(30)的一端，所述假栅沟槽(223)邻近所述第二沟槽(30)的一端朝向所述第二沟槽(30)延伸设置且与所述第一连接沟槽(40)相连接。

3.根据权利要求2所述的半导体装置，其特征在于，多个所述第二沟槽(30)包括第一子沟槽(32)，所述第一子沟槽(32)为多个，多个所述第一子沟槽(32)和多个所述假栅沟槽(223)一一对应且相互连接。

4.根据权利要求3所述的半导体装置，其特征在于，多个所述第二沟槽(30)还包括第二子沟槽(31)，所述第二子沟槽(31)为多个，多个所述第二子沟槽(31)和多个所述栅极沟槽(2221)在第一方向上一一对应且相互间隔设置。

5.根据权利要求1所述的半导体装置，其特征在于，多个所述第二沟槽(30)第二方向两侧的两个分别为第一边界沟槽(33)和第二边界沟槽(34)，所述第一边界沟槽(33)、所述第二边界沟槽(34)和两个所述第一连接沟槽(40)共同围成的区域内为快恢复二极管区域(102)。

6.根据权利要求5所述的半导体装置，其特征在于，所述第一边界沟槽(33)、所述第二边界沟槽(34)和两个所述第一连接沟槽(40)共同围成的区域外为绝缘栅双极晶体管区域(101)。

7.根据权利要求6所述的半导体装置，其特征在于，所述第一连接沟槽(40)和所述第二连接沟槽(50)在第一方向上间隔设置。

8.根据权利要求1所述的半导体装置，其特征在于，所述第一连接沟槽(40)和所述第二连接沟槽(50)在第一方向上的间隔距离为D1，相邻两个所述第一沟槽(20)在第二方向上的间隔距离为D2，相邻两个所述第二沟槽(30)在第二方向上的间隔距离为D3，D1、D2和D3满足关系式：D1＝D2＝D3。

9.根据权利要求8所述的半导体装置，其特征在于，D1满足关系式：1μm≤D1≤2μm。

10.根据权利要求9所述的半导体装置，其特征在于，D1满足关系式：1.5μm≤D1≤2μm。