JP2022056498A - 半導体装置 - Google Patents

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Abstract

Figure 2022056498000001
【課題】ＲＣ－ＩＧＢＴのダイオード領域のリカバリ損失を低減した半導体装置を得る。
【解決手段】本開示に係る半導体装置は、ＩＧＢＴ領域１０とダイオード領域２０とが隣接して設けられたＲＣ－ＩＧＢＴである。ダイオード領域２０には、ｎ－型ドリフト層１よりも第１主面側に設けられたｐ型アノード層２５と、ｐ型アノード層２５の第１主面側であって半導体基板の第１主面側の表層に設けられ、エミッタ電極６に接続されたｐ型コンタクト層２４と、半導体基板の第２主面側の表層に設けられたｎ＋型カソード層２６と、が設けられている。ｐ型コンタクト層２４は、ｐ型不純物としてアルミを含有し、ｐ型コンタクト層２４の厚さは、ＩＧＢＴ領域１０に設けられたｎ＋型ソース層１３の厚さよりも小さい。
【選択図】図９

Description

本開示は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と還流用のダイオードとを一つの半導体基板に形成した半導体装置であるＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）が提案されている。このような半導体装置では、ダイオード領域のアノード部において表面電極とアノード部とのコンタクト抵抗を下げるため、アノード部の表層に不純物濃度が高いｐ＋型コンタクト層が設けられる（例えば、特許文献１参照）。
特開２０１０－１９２５９７号公報
しかしながら、ｐ＋型コンタクト層をダイオード領域のアノード部に設けた場合、ダイオード動作時にアノード部からのホールの注入量が多くなり、リカバリ損失が増大するという課題があった。
本開示は、上記した課題を解決するためになされたものであり、ＲＣ－ＩＧＢＴのダイオード領域のリカバリ損失を低減した半導体装置を得ることを目的とするものである。
本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間にｎ型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ領域とダイオード領域とが隣接して設けられ、半導体基板の第１主面上にエミッタ電極が設けられた半導体装置であって、絶縁ゲート型バイポーラトランジスタ領域には、ドリフト層よりも第１主面側に設けられたｐ型のベース層と、ベース層の第１主面側であって、半導体基板の第１主面側の表層に選択的に設けられたｎ型のソース層と、ベース層の第１主面側であって、半導体基板の第１主面側の表層のうちソース層が設けられない領域に設けられ、エミッタ電極に接続されたｐ型の第１コンタクト層と、ベース層を貫通しドリフト層に達するトレンチの内面に設けられたゲートトレンチ絶縁膜と、ゲートトレンチ絶縁膜を介してトレンチ内に設けられたゲートトレンチ電極と、半導体基板の第２主面側の表層に設けられたｐ型のコレクタ層と、が設けられ、ダイオード領域には、ドリフト層よりも第１主面側に設けられたｐ型のアノード層と、アノード層の第１主面側であって、半導体基板の第１主面側の表層に設けられ、エミッタ電極に接続されたｐ型の第２コンタクト層と、半導体基板の第２主面側の表層に設けられたｎ型のカソード層と、が設けられ、第２コンタクト層は、ｐ型不純物としてアルミを含有することを特徴とする。
本開示に係る半導体装置は、ＲＣ－ＩＧＢＴのダイオード領域に設けられる第２コンタクト層がｐ型不純物としてアルミを含有するため、ダイオード領域のリカバリ損失を低減した半導体装置を得ることができるという効果を有する。
実施の形態１の半導体装置を示す平面図である。 実施の形態１の半導体装置の他の構成を示す平面図である。 実施の形態１の半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。 実施の形態１の半導体装置のＩＧＢＴ領域の構成を示すＡ－Ａ断面図である。 実施の形態１の半導体装置のＩＧＢＴ領域の構成を示すＢ－Ｂ断面図である。 実施の形態１の半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態１の半導体装置のダイオード領域の構成を示すＣ－Ｃ断面図である。 実施の形態１の半導体装置のダイオード領域の構成を示すＤ－Ｄ断面図である。 実施の形態１の半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。 実施の形態１の半導体装置の終端領域の構成を示す断面図である。 実施の形態１の半導体装置の製造方法を示す第１の図である。 実施の形態１の半導体装置の製造方法を示す第２の図である。 実施の形態１の半導体装置の製造方法を示す第３の図である。 実施の形態１の半導体装置の製造方法を示す第４の図である。 実施の形態１の半導体装置の製造方法を示す第５の図である。 実施の形態１の半導体装置の製造方法を示す第６の図である。 実施の形態２の半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。 実施の形態２の半導体装置の変形例のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。 実施の形態３の半導体装置の変形例のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。 実施の形態４の半導体装置の変形例のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。 実施の形態５の半導体装置の変形例のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。 実施の形態６の半導体装置の変形例のＩＧＢＴ領域とダイオード領域の境界の構成を示すＧ－Ｇ断面図である。
以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一又は相当する部分には同一の符号を付し、その説明は繰り返さない。また、以下の説明では、「上」又は「下」の特定の方向を意味する用語が用いられる場合があるが、これらの用語は便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
以下の説明において、ｎおよびｐは半導体の導電型を示す。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
実施の形態１．
実施の形態１の半導体装置及び半導体装置の製造方法について、図１から図１６を用いて説明する。
まず、実施の形態１の半導体装置の全体構成について、図１及び図２を用いて説明する。図１は、ＲＣ－ＩＧＢＴである半導体装置１００を示す平面図である。また、図２は、他の構成のＲＣ－ＩＧＢＴである半導体装置１０１を示す平面図である。
図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」と呼んでよい。
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
図２に示すように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられ、パッド領域４０とＩＧＢＴ領域１０とダイオード領域２０とを含むセル領域とを合わせた領域の周囲には半導体装置１０１の耐圧保持のために終端領域３０が設けられている。パッド領域４０および終端領域３０の構造は図１に示す半導体装置１００と同様であってよい。
次に、実施の形態１の半導体装置のＩＧＢＴ領域の構成について、図３から図５を用いて詳細を説明する。図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。また、図４および図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す断面図である。図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線８２で囲った領域を拡大して示したものである。図４は、図３に示した半導体装置１００または半導体装置１０１の破線Ａ－Ａにおける断面図であり、図５は、図３に示した半導体装置１００または半導体装置１０１の破線Ｂ－Ｂにおける断面図である。
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸しておりＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ型コンタクト層１４と交互に設けられる。ｐ型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ型コンタクト層１４は、ｐ型不純物としてアルミを有する半導体層であり、ｐ型不純物としてのアルミの濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３であることが望ましい。
図３に示すように半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
図４は、半導体装置１００または半導体装置１０１の図３における破線Ａ－Ａでの断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００または半導体装置１０１は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３であり、ｎ－型ドリフト層１のｎ型不純物の濃度は、ｐ型コンタクト層１４のｐ型不純物の濃度より低い。半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型ソース層１３およびｐ型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００の裏面側の主面である。半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。
図４に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。なお、半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、図４で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
ｐ型コンタクト層１４は、図３および図４に示すように、トレンチ間の表層に形成され、ｐ型不純物としてアルミを含有する半導体層である。ｐ型コンタクト層１４は、ｐ型不純物としてアルミを含有することにより、ｎ＋型ソース層１３よりも厚さを小さく形成することができ、ｎ＋型ソース層１３の厚さの１／２以下の厚さを有することが望ましい。また、ｐ型コンタクト層１４におけるアルミの不純物濃度は、１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３であることが望ましい。アルミのドーピング方法としては、第１主面側からアルミイオンを注入してもよいし、あるいは、アルミを含んだ電解液を用いてもよい。なお、ｐ型コンタクト層１４は、トレンチ間の表層の少なくとも一部に形成されていればよい。
また、半導体装置１００または半導体装置１０１は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。
なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。また、ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
図４に示すように、半導体装置１００または半導体装置１０１は、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、チタン（Ｔｉ）やチタン合金で形成されることが望ましく、例えば、チタンを含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図４に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。
バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよいし、あるいは、銅（Ｃｕ）めっき膜であってもよい。エミッタ電極６を銅めっき膜などの機械強度が大きい銅または銅合金で形成することで、パワーサイクル耐量が向上する効果を奏する。なお、エミッタ電極６は、ニッケルめっき膜上または銅めっき膜上にさらに金（Ａｕ）めっき膜を有してもよい。
また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成しても良い。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すれば良い。
なお、本実施の形態の半導体装置ではバリアメタル５を有する構成について説明するが、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けることもできる。バリアメタルを構成するチタンは、ｐ型シリコンに対するエネルギー障壁高さが高いため、従来、ｐ型コンタクト層の不純物濃度を高くすることで、バリアメタルとｐ型シリコンであるｐ型コンタクト層とのオーミック接触を可能にしていた。一方、エミッタ電極を構成するアルミは、ｐ型シリコンに対する障壁高さがチタンに比べて低く、ｐ型の不純物濃度が低くてもエミッタ電極とｐ型シリコンであるｐ型コンタクト層とのオーミック接触が可能となる。
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金やアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５は、半導体装置１００または半導体装置１０１の図３における破線Ｂ－Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した破線Ａ－Ａでの断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型ソース層１３が、図５の破線Ｂ－Ｂでの断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
次に、実施の形態１の半導体装置のダイオード領域の構成について、図６から図８を用いて詳細を説明する。図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図７および図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す断面図である。図６は、図１に示した半導体装置１００または半導体装置１０１における破線８３で囲った領域を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ－Ｃにおける断面図である。図８は、図６に示した半導体装置１００の破線Ｄ－Ｄにおける断面図である。
ダイオードトレンチゲート２１は、半導体装置１００または半導体装置１０１の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ型コンタクト層２４は、ｐ型不純物としてアルミを有する半導体層であり、ｐ型不純物としてのアルミの濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３であることが望ましい。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。ｐ型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
図７は、半導体装置１００または半導体装置１０１の図６における破線Ｃ－Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１００または半導体装置１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面は同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面は同一面である。
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層２５の第１主面側には、ｐ型コンタクト層２４が設けられている。ｐ型コンタクト層２４のｐ型不純物としてのアルミの濃度は、ＩＧＢＴ領域１０のｐ型コンタクト層１４のｐ型不純物としてのアルミと同じ濃度としてよく、異なる濃度としてもよい。ｐ型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２１／ｃｍ３である。図２で示したように、ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ型カソード層を設けてもよい。
図７に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に示すように、ダイオードトレンチ電極２１ａ、およびｐ型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成してもよい。層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成した場合には、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
図８は、半導体装置１００または半導体装置１０１の図６における破線Ｄ－Ｄでの断面図であり、ダイオード領域２０の断面図である。図７に示した破線Ｃ－Ｃでの断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図７で示したｐ型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
ここで、実施の形態１の半導体装置のＩＧＢＴ領域とダイオード領域との境界領域について、図９を用いて説明する。図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図９は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図である。また、図９は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図である。
図９に示すように、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
また、ｐ型コンタクト層２４は、図９に示すように、トレンチ間の表層に形成され、ｐ型不純物としてアルミを含有する半導体層である。ｐ型コンタクト層２４は、ｐ型不純物としてアルミを含有することにより、ｎ＋型ソース層１３よりも厚さを小さく形成することができ、ｎ＋型ソース層１３の厚さの１／２の厚さを有することが望ましい。アルミのドーピング方法としては、第１主面側からアルミイオンを注入してもよいし、あるいは、アルミを含んだ電解液を用いてもよい。なお、ｐ型コンタクト層２４は、トレンチ間の表層の少なくとも一部に形成されていればよい。
また、実施の形態１の半導体装置の終端領域の構成について、図１０を用いて説明する。図１０は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。図１０（ａ）は、図１または図２における破線Ｅ－Ｅでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１０（ｂ）は、図１における破線Ｆ－Ｆでの断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１０（ａ）および図１０（ｂ）に示すように、半導体装置１００の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１４／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。また、図１に示した半導体装置１００のようにダイオード領域２０が終端領域３０と隣接しても受けられる構成では、図１０（ｂ）に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
次に、実施の形態１の半導体装置の製造方法について、図１１から図１６を用いて説明する。図１１から図１６は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す図である。図１１から図１４は半導体装置１００または半導体装置１０１のおもて面側を形成する工程を示す図であり、図１５および図１６は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す図である。
まず、図１１（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハやＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Vの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１１（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００または半導体装置１０１は製造される。
図１１（ａ）に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００または半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層５１を有するＦＬＲを形成する場合、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図１１（ｂ）に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層５１に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度は同じとなり同一の構成となる。また、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度を異ならせてもよい。
また、別の断面において形成されるｐ型終端ウェル層５１は、ｐ型アノード層２５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層５１とｐ型アノード層２５との深さやｐ型不純物濃度は同じとなり同一の構成とすることが可能である。また、ｐ型終端ウェル層５１とｐ型アノード層２５とを同時にｐ型不純物をイオン注入して形成して、ｐ型終端ウェル層５１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すれば良い。また、マスク処理によりｐ型終端ウェル層５１およびｐ型アノード層２５を別々にｐ型不純物をイオン注入することで、ｐ型終端ウェル層５１およびｐ型アノード層２５の深さやｐ型不純物濃度を異ならせてもよい。ｐ型終端ウェル層５１、ｐ型ベース層１５、およびｐ型アノード層２５を同時にｐ型不純物をイオン注入して形成してもよい。
次に、図１２（ａ）に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。また、マスク処理によりＩＧＢＴ領域のｐ型ベース層１５の第１主面側に選択的にｐ型不純物であるアルミを注入してｐ型コンタクト層１４を形成する。さらに、マスク処理によりダイオード領域２０のｐ型アノード層２５の第１主面側に選択的にｐ型不純物であるアルミを注入してｐ型コンタクト層２４を形成する。このとき、ｐ型コンタクト層１４、２４は、ｎ＋型ソース層１３よりも厚さが小さく、例えばｎ＋型ソース層１３の厚さの１／２以下の厚さを有するように形成する。なお、ｐ型コンタクト層１４とｐ型コンタクト層２４とは同時に形成してもよく、別々に形成してもよい。
次に、図１２（ｂ）に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３およびｐ型コンタクト層１４を貫通するトレンチ８は、側壁の一部をｎ＋型ソース層１３およびｐ型コンタクト層１４が構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１２（ｂ）では，ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図１３（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
次に、図１３（ｂ）に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
次に、図１４（ａ）に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３上、ｐ型コンタクト層１４上、ｐ型コンタクト層２４上、ダミートレンチ電極１２ａ上およびダイオードトレンチ電極２１ａ上に形成される。
次に、図１４（ｂ）に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって製膜することで形成される。
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、図１５（ａ）に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
次に、図１５（ｂ）に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、図１６（ａ）に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図１６（ａ）に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図１６（ａ）では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
次に、図１６（ｂ）に示すように、半導体基板の第２主面上にコレクタ電極７を形成する。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置１００または半導体装置１０１に切り分けることで半導体装置１００または半導体装置１０１は完成する。
以上のように構成された本実施の形態の半導体装置及び半導体装置の製造方法の効果について説明する。
本実施の形態の半導体装置１００および１０１は、ｐ型コンタクト層１４およびｐ型コンタクト層２４のｐ型不純物としてアルミを用いるため、ｐ型コンタクト層１４およびｐ型コンタクト層２４の厚さをｎ＋型ソース層１３の厚さよりも小さくすることができる。これは、ボロンよりもアルミのほうが原子半径が大きいため、同じ加速エネルギーでイオン注入した場合に、原子半径の小さいボロンは深くまで注入されるのに対し、原子半径が大きいアルミはボロンよりも浅い位置の注入にとどまるためである。また、金属であるアルミをｐ型不純物として用いることで、電極部とのオーミック接触性を維持することができるため、従来の半導体装置よりもｐ型コンタクト層の不純物濃度を低くすることができ、従来の半導体装置よりもｐ型コンタクト層１４またはｐ型コンタクト層２４からｎ－型ドリフト層１に多量のホールが注入されるのを抑制することができる。その結果、本実施の形態の半導体装置１００および１０１は、コンタクト抵抗を抑えつつ、ダイオード領域２０のリカバリ損失を低減できるという効果を奏する。
なお、本実施の形態の半導体装置１００および１０１は、ｐ型コンタクト層１４および２４の厚さがｎ＋型ソース層１３よりも小さいものとして説明したが、これに限られるものではなく、ｐ型コンタクト層１４および２４のｐ型不純物としてアルミが用いられたものであればよい。このように構成することで、少なくとも電極部とのオーミック接触性を維持することができるため、ｐ型コンタクト層の不純物濃度を低くすることができることから、コンタクト抵抗を抑えつつ、ダイオード領域２０のリカバリ損失を低減できるという効果を奏する。
実施の形態２．
実施の形態２の半導体装置について、図１７を用いて説明する。図１７は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図１７は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図に対応する。また、図１７は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図である。
本実施の形態の半導体装置は、ＩＧＢＴ領域１０に、ダイオード領域２０のｐ型コンタクト層２４よりも不純物濃度が高いｐ＋型コンタクト層４４を有する点で、実施の形態１の半導体装置１００または１０１と異なる。本実施の形態の半導体装置のその他の構成は、実施の形態１の半導体装置１００または１０１と同様であるため、以下では半導体装置１００または１０１と異なる点を中心に説明する。
ｐ型コンタクト層２４は、実施の形態１と同様であり、ｎ＋型ソース層１３よりも厚さが小さく、例えばｎ＋型ソース層１３の厚さの１／２の厚さを有する。また、ｐ型コンタクト層２４におけるアルミの不純物濃度は、１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３であることが望ましい。
ｐ＋型コンタクト層４４は、トレンチ間の表層に形成され、ｐ型不純物としてボロンを有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ＋型コンタクト層４４は、ｐ型コンタクト層２４よりも不純物濃度が高い。また、ｐ＋型コンタクト層４４は、図１７に示すように、ｎ＋型ソース層１３よりも厚さが大きく、例えばｎ＋型ソース層１３の厚さの１．５倍の厚さを有する。
なお、ｐ＋型コンタクト層４４は、ｐ型不純物としてボロンが用いられることが望ましいが、これに限られるものではなく、アルミを用いてもよいし、あるいはそれ以外のｐ型不純物を用いてもよい。また、ｐ＋型コンタクト層４４の厚さは、ｎ＋型ソース層１３の厚さよりも大きくすることが望ましいが、ｎ＋型ソース層１３の厚さと同等の厚さとしてもよい。
このように構成された本実施の形態の半導体装置にあっては、ダイオード領域２０に形成されるｐ型コンタクト層２４の不純物濃度がＩＧＢＴ領域１０に形成されるｐ＋型コンタクト層４４の不純物濃度よりも低いことで、リカバリ損失低減とＩＧＢＴ領域の通電性能との両立ができる効果を奏する。また、ＩＧＢＴの順方向動作時に、ホールがｐ＋型コンタクト層４４へ流入することを促進し、ラッチアップ耐量を向上するためには、ＩＧＢＴ領域１０のｐ＋型コンタクト層４４の厚さは、ｎ＋型ソース層１３の厚さよりも大きい方が望ましく、不純物にボロン等を用いるまたは不純物濃度を１．０Ｅ＋１５／ｃｍ３以上とすることで、厚いｐ＋コンタクト層を形成できる。
実施の形態２の半導体装置の変形例について、図１８を用いて説明する。図１８は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図に対応するが、図１７の断面図とは異なる位置の断面図である。図１７および図１８は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成であるが、図１７は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図であり、図１８は、図３の破線Ｂ－Ｂで示すように、その断面にｎ＋型ソース層１３を有さない部位における断面図である。
本実施の形態の変形例に係る半導体装置は、図１８に示すように、ＩＧＢＴ領域１０側の境界領域においてｐ型コンタクト層１４がさらに形成される点で、本実施の形態の半導体装置と異なる。変形例に係る半導体装置のその他の構成は、本実施の形態の半導体装置と同様であるため、以下では異なる点を中心に説明する。
ｐ型コンタクト層１４の構成は、実施の形態１の半導体装置に設けられるｐ型コンタクト層１４と同様であり、ｎ＋型ソース層１３よりも厚さが小さく、ｎ＋型ソース層１３の厚さの１／２以下の厚さを有することが望ましい。また、ｐ型コンタクト層１４におけるアルミの不純物濃度は、１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３であることが望ましい。本実施の形態の半導体装置では、ｐ型コンタクト層１４は、ＩＧＢＴ領域１０とダイオード領域２０との境界領域のＩＧＢＴ領域１０側にのみ設けられる。
なお、実施の形態２において、ＩＧＢＴ領域１０とダイオード領域２０との境界とは、ＩＧＢＴ領域１０の最もダイオード領域２０に近い位置にあるｎ＋型ソース層１３に接するトレンチのうち、最もダイオード領域２０側に位置するトレンチの位置である。このＩＧＢＴ領域１０の最もダイオード領域２０に近い位置にあるｎ＋型ソース層１３に接するトレンチのうち、最もダイオード領域２０側に位置するトレンチは、境界のトレンチと呼んでよく、境界トレンチと呼んでもよいが、ここでは境界トレンチ５０とする。境界トレンチ５０は、半導体基板に形成されたトレンチ内に境界トレンチ絶縁膜５０ｂを介して境界トレンチ電極５０ａが設けられて構成されている。
このように、境界トレンチ５０に近い位置にはｐ型コンタクト層１４が設けられ、一方で境界トレンチ５０から離れた位置にはｐ＋型コンタクト層４４が設けられるため、ＩＧＢＴ領域１０のｐ型コンタクト層からｎ－型ドリフト層１に注入されるホールの量を、境界トレンチ５０の近傍において低減できるので、ＩＧＢＴ領域１０からダイオード領域２０に流れ込むホールの量を低減し、ダイオード領域２０のリカバリ損失をさらに低減することができるという効果を奏する。
実施の形態３．
実施の形態３の半導体装置について、図１９を用いて説明する。図１９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図１９は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図に対応する。また、図１９は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図である。
本実施の形態の半導体装置は、ダイオード領域２０におけるｐ型コンタクト層２４の下部に、アルミをｐ型不純物としたｐ－型アノード層４５を有し、ｎ型キャリア蓄積層２を有しない点で、実施の形態１の半導体装置１００または１０１と異なる。本実施の形態の半導体装置のその他の構成は、実施の形態１の半導体装置１００または１０１と同様であるため、以下では半導体装置１００または１０１と異なる点を中心に説明する。
ｐ－型アノード層４５は、ｐ型不純物としてアルミを有し、ＩＧＢＴ領域１０に形成されるｐ型ベース層１５よりもｐ型不純物濃度が低い。ｐ－型アノード層４５のアルミの不純物濃度は、１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。また、ｐ－型アノード層４５の下部には、ｎ型キャリア蓄積層２は形成されない。
なお、ｐ－型アノード層４５は、ＩＧＢＴ領域１０に形成されるｐ型ベース層１５のｐ型不純物濃度と同等の不純物濃度であってもよいが、ｐ型ベース層１５のｐ型不純物濃度よりも低くすることでさらにダイオード領域２０のリカバリ損失を低減できるため、望ましい。
このように構成された本実施の形態の半導体装置にあっては、ｐ型コンタクト層２４がトレンチ間の表層の一部に形成され、ｐ－型アノード層４５のｐ型不純物をアルミにしたので、ｐ型コンタクト層２４およびｐ－型アノード層４５からのホールの注入を抑制でき、ダイオード領域２０のリカバリ損失を更に低減することができる効果を奏する。
実施の形態４．
実施の形態４の半導体装置について、図２０を用いて説明する。図２０は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図２０は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図に対応する。また、図２０は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図である。
本実施の形態の半導体装置は、ダイオード領域２０におけるｎ＋型カソード層２６にｐ型コレクタ層１６が点在している点で、実施の形態１の半導体装置１００または１０１と異なる。ダイオード領域２０のｎ＋型カソード層２６に点在するｐ型コレクタ層１６は、ＩＧＢＴ領域１０のｐ型コレクタ層１６と同時に形成してよく、ダイオード領域２０のｎ＋型カソード層２６に点在するｐ型コレクタ層１６は、第２主面側でコレクタ電極７に接し、第１主面側でｎ型バッファ層３に接している。
このように構成された本実施の形態の半導体装置にあっては、ダイオードの逆方向動作時に、ｎ－ドリフト層へ適度にホールを注入することができるため、ダイオード性能がさらに向上する効果を奏する。
実施の形態５．
実施の形態５の半導体装置について、図２１を用いて説明する。図２１は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図２１は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図に対応する。また、図２１は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図である。
本実施の形態の半導体装置は、ダイオード領域２０にトレンチが形成されていない点で、実施の形態１の半導体装置１００または１０１と異なる。なお、「ダイオード領域２０にトレンチが形成されていない」とは、実施の形態１において説明したダイオードトレンチゲート２１を有していない構成を意味しており、ＩＧＢＴ領域１０とダイオード領域２０との境界に境界トレンチ５０を有するものを含む。
このように構成された本実施の形態の半導体装置にあっては、ダイオード領域２０にトレンチを形成しないことで、キャリアの導通面積が大きくなり、電流が流れやすくなるので、オン電圧を低減できる効果を奏する。
実施の形態６．
実施の形態６の半導体装置について、図２２を用いて説明する。図２２は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図２２は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける断面図に対応する。また、図２２は、図３の破線Ａ－Ａで示すように、その断面にｎ＋型ソース層１３を有する部位における断面図である。
本実施の形態の半導体装置は、隣り合うトレンチ間に、凹型のトレンチコンタクト４６を有する点で、実施の形態１の半導体装置１００または１０１と異なる。本実施の形態の半導体装置のその他の構成は、実施の形態１の半導体装置１００または１０１と同様であるため、以下では半導体装置１００または１０１と異なる点を中心に説明する。
本実施の形態の半導体装置では、隣り合うトレンチ間に、第１主面から凹んで形成されたトレンチコンタクト４６を有し、トレンチコンタクト４６内にエミッタ電極６が埋め込まれている。ＩＧＢＴ領域１０側のトレンチコンタクト４６の表層には、アルミをｐ型不純物としたｐ型コンタクト層１７が形成され、ダイオード領域２０側のトレンチコンタクト４６の表層には、アルミをｐ型不純物としたｐ型コンタクト層２７が形成されている。また、トレンチコンタクト４６内のエミッタ電極６とｐ型コンタクト層１７またはｐ型コンタクト層２７との間には、バリアメタル５が形成されている。トレンチコンタクト４６の底部は、ｎ＋型ソース層１３よりも第２主面側に位置している。なお、トレンチコンタクト４６は、全ての隣り合うトレンチ間に形成されなくもよい。
このように構成された本実施の形態の半導体装置にあっては、ＩＧＢＴ領域１０のトレンチコンタクト底部に、ｐ型コンタクト層１７が位置することで、ラッチアップ耐量が向上する効果を奏する。また、トレンチコンタクトができたことにより、コンタクトの表面積が大きくなるので、コンタクト抵抗を更に低減できる効果を奏する。
なお、各実施の形態を、適宜、組み合わせたり、変形や省略することも、本開示の範囲に含まれる。
１ ｎ－型ドリフト層、５ バリアメタル、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４、１７ ｐ型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２４、２７ ｐ型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、４４ ｐ＋型コンタクト層、４５ ｐ－型アノード層、４６ トレンチコンタクト

Claims (17)

  1. 第１主面と前記第１主面に対向する第２主面との間にｎ型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ領域とダイオード領域とが隣接して設けられ、前記半導体基板の前記第１主面上にエミッタ電極が設けられた半導体装置であって、
    前記絶縁ゲート型バイポーラトランジスタ領域には、
    前記ドリフト層よりも前記第１主面側に設けられたｐ型のベース層と、
    前記ベース層の前記第１主面側であって、前記半導体基板の前記第１主面側の表層に選択的に設けられたｎ型のソース層と、
    前記ベース層の前記第１主面側であって、前記半導体基板の前記第１主面側の表層のうち前記ソース層が設けられない領域に設けられ、前記エミッタ電極に接続されたｐ型の第１コンタクト層と、
    前記ベース層を貫通し前記ドリフト層に達するトレンチの内面に設けられたゲートトレンチ絶縁膜と、
    前記ゲートトレンチ絶縁膜を介して前記トレンチ内に設けられたゲートトレンチ電極と、
    前記半導体基板の前記第２主面側の表層に設けられたｐ型のコレクタ層と、が設けられ、
    前記ダイオード領域には、
    前記ドリフト層よりも前記第１主面側に設けられたｐ型のアノード層と、
    前記アノード層の前記第１主面側であって、前記半導体基板の前記第１主面側の表層に設けられ、前記エミッタ電極に接続されたｐ型の第２コンタクト層と、
    前記半導体基板の前記第２主面側の表層に設けられたｎ型のカソード層と、が設けられ、
    前記第２コンタクト層は、ｐ型不純物としてアルミを含有すること
    を特徴とする半導体装置。
  2. 前記第２コンタクト層の厚さは、前記ソース層の厚さよりも小さいこと
    を特徴とする請求項１に記載の半導体装置。
  3. 前記第２コンタクト層の厚さは、前記ソース層の厚さの１／２以下であること
    を特徴とする請求項２に記載の半導体装置。
  4. 前記第２コンタクト層の不純物濃度は、１．０Ｅ＋１８／ｃｍ３未満であること
    を特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１コンタクト層は、ｐ型不純物としてアルミを含有すること
    を特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１コンタクト層の厚さは、前記ソース層の厚さよりも小さいこと
    を特徴とする請求項５に記載の半導体装置。
  7. 前記第１コンタクト層の厚さは、前記ソース層の厚さの１／２以下であること
    を特徴とする請求項６に記載の半導体装置。
  8. 前記第１コンタクト層の不純物濃度は、１．０Ｅ＋１８／ｃｍ３未満であること
    を特徴とする請求項５から７のいずれか１項に記載の半導体装置。
  9. 前記第１コンタクト層を複数有し、
    複数の前記第１コンタクト層のうち少なくとも一部の前記第１コンタクト層は、不純物濃度が前記第２コンタクト層の不純物濃度よりも高い第３コンタクト層であること
    を特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  10. 複数の前記第１コンタクト層のうち一部の前記第１コンタクト層は、不純物濃度が前記第３コンタクト層の不純物濃度よりも低い第４コンタクト層であって、
    前記第４コンタクト層は前記第３コンタクト層より前記ダイオード領域側に位置すること
    を特徴とする請求項９に記載の半導体装置。
  11. 前記第３コンタクト層の厚さは、前記ソース層の厚さよりも大きいこと
    を特徴とする請求項９または１０に記載の半導体装置。
  12. 前記アノード層は、ｐ型不純物としてアルミを含有し、
    前記アノード層の不純物濃度は、前記第２コンタクト層の不純物濃度よりも低いこと
    を特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記ダイオード領域に、前記トレンチを有しないこと
    を特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記ソース層および前記第１コンタクト層に接するように前記エミッタ電極が設けられること
    を特徴とする請求項１から１３のいずれか１項に記載の半導体装置。
  15. エミッタ電極は、アルミ合金層上に銅層または銅合金層が形成されていること
    を特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
  16. 隣り合う前記トレンチ間に前記第１主面から凹んで形成されたトレンチコンタクトを有し、
    前記トレンチコンタクトの表層が前記第１コンタクト層または前記第２コンタクト層であること
    を特徴とする請求項１から１５のいずれか１項に記載の半導体装置。
  17. 前記カソード層にｐ型の前記コレクタ層が点在して設けられたこと
    を特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
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