JP7438080B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
絶縁ゲート型バイポーラトランジスタ（ＩｎｓｕＬａｔｅｄ Ｇａｔｅ ＢｉｐｏＬａｒ Ｔｒａｎｓｉｓｔｏｒ：以下「ＩＧＢＴ」と呼ぶこともある）などの半導体装置について、様々な技術が提案されている。例えば、特許文献１には、ゲート電極に接続された上段アクティブ部と、エミッタ電極に接続され、上段アクティブ部と絶縁された下段ダミー部とをトレンチ内に含む２段ゲートが、ＩＧＢＴのゲートに用いられたＩＧＢＴが提案されている。
特開２０１７－１４７４３１号公報
上記２段ゲートを備えるＩＧＢＴでは、ターンオフ時にトレンチ底部付近の電界次第で生じていたダイナミックアバランシェ（ＤＡ）のホットキャリアが下段ダミー部のゲート酸化膜に注入されても、ゲート特性の劣化が発生しないという利点がある。しかしながら、このようなＩＧＢＴでは、オン電圧が比較的高いという問題があった。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、オン電圧を低減可能な技術を提供することを目的とする。
本開示に係る半導体装置は、エミッタ電極及びゲート電極が設けられた半導体基板と、前記半導体基板の上面側に配設された第１導電型のキャリア蓄積層と、前記キャリア蓄積層の前記上面側に配設された第２導電型のベース層と、前記ベース層の前記上面側に配設された第１導電型のソース層と、前記ソース層、前記ベース層、及び、前記キャリア蓄積層を貫通するトレンチの上部の内壁に沿う第１絶縁膜上に配設され、前記ゲート電極と接続された上段ポリシリコンである上段アクティブ部と、前記トレンチの下部の内壁に沿う第２絶縁膜上に配設され、前記上段アクティブ部との間に第３絶縁膜が配設された下段ポリシリコンとを備え、前記下段ポリシリコンは、前記エミッタ電極と接続された下段ダミー部、前記ゲート電極と接続された下段アクティブ部、及び、電気的にフローティングされた下段フローティング部のいずれかであり、前記上段アクティブ部の下端が、前記キャリア蓄積層の下端よりも下方に位置し、前記上段アクティブ部の深さが、前記ベース層の深さの１．５倍以上である。
本開示によれば、上段アクティブ部の下端が、キャリア蓄積層の下端よりも下方に位置するので、オン電圧を低減することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 ターンオン損失を説明するための図である。 ターンオン損失を説明するための図である。 ターンオン損失を説明するための図である。 第１関連半導体装置の製造方法を示す断面図である。 第２関連半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 変形例１に係る半導体装置の構成を示す断面図である。 変形例１に係る半導体装置の構成を示す断面図である。 変形例２に係る半導体装置の構成を示す断面図である。 変形例３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 変形例１に係る半導体装置の構成を示す断面図である。 変形例１に係る半導体装置の構成を示す断面図である。 実施の形態１～４の変形例１に係る半導体装置の構成を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。
また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また以下では、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
＜実施の形態１＞
＜構成＞
図１は、本実施の形態１に係る半導体装置の構成を示す断面図である。以下、半導体装置が、ＩＧＢＴである半導体素子１００を含む構成について主に説明する。
半導体素子１００は半導体基板を備える。半導体基板は、通常の半導体ウエハから構成されてもよいし、エピタキシャル成長層から構成されてもよい。半導体基板にはエミッタ電極１及びゲート電極１５が設けられており、本実施の形態１ではエミッタ電極１及びゲート電極１５は半導体基板上または上方に配設されている。
半導体基板は、ｐ＋型コンタクト層３、ｎ＋型ソース層４、ｐ型ベース層５、ｎ型キャリア蓄積層６、ｎ－型ドリフト層９、ｎ型バッファ層１０、及び、ｐ型コレクタ層１１を含む。つまり、半導体基板は、図１においては、ｎ＋型ソース層４及びｐ＋型コンタクト層３からｐ型コレクタ層１１までの範囲である。
図１においてｎ＋型ソース層４及びｐ＋型コンタクト層３の紙面上端は、半導体基板の第１主面としての上面であり、ｐ型コレクタ層１１の紙面下端は、半導体基板の第２主面としての下面である。半導体基板の上面は、半導体素子１００のおもて面側の主面であり、半導体基板の下面は、半導体素子１００の裏面側の主面である。半導体素子１００は、上面と上面に対向する下面との間にｎ－型ドリフト層９を有している。
後で詳細に説明するように、半導体基板の上面側にはトレンチ７が配設されており、トレンチ７の上部には上段ポリシリコンである上段アクティブ部１３が配設され、トレンチ７の下部には下段ポリシリコンである下段ダミー部１４が配設されている。以下の説明では、トレンチ７のうち上段アクティブ部１３側の部分をアクティブトレンチと呼ぶこともある。
図１に示すように、半導体基板の上面側、具体的にはｎ－型ドリフト層９の上面側に、ｎ－型ドリフト層９よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層６が配設されている。ｎ－型ドリフト層９は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ－型ドリフト層９のｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。ｎ型キャリア蓄積層６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型キャリア蓄積層６のｎ型不純物の濃度は、例えば１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。ｎ型キャリア蓄積層６のｎ型不純物の濃度は、ｎ－型ドリフト層９のｎ型不純物の濃度よりも例えば１～２桁程度高いことが好ましい。ｎ型キャリア蓄積層６を配設することによって、電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層６とｎ－型ドリフト層９とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層６は、例えば、ｎ－型ドリフト層９を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層９である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層６の上面側には、ｐ型ベース層５が配設されている。ｐ型ベース層５はアクティブトレンチのゲート酸化膜８に接している。
ｐ型ベース層５の上面側には、アクティブトレンチのゲート酸化膜８に接してｎ＋型ソース層４が配設され、残りの領域にｐ＋型コンタクト層３が配設されている。ｎ＋型ソース層４及びｐ＋型コンタクト層３は半導体基板の上面を構成している。本実施の形態１では、ｎ＋型ソース層４は、トレンチ７の幅方向の両側にゲート酸化膜８に接して配設される。ｐ＋型コンタクト層３は、隣り合ったトレンチ７の間に配設される。ｎ＋型ソース層４とｐ＋型コンタクト層３とは、トレンチ７の延伸方向（図１の奥行き方向）に沿って交互に配置されてもよい。
なお、ｐ＋型コンタクト層３は、ｐ型ベース層５よりもｐ型不純物の濃度が高い領域である。ｐ＋型コンタクト層３とｐ型ベース層５とを区別する必要がある場合にはそれぞれを個別に呼んでもよく、ｐ＋型コンタクト層３とｐ型ベース層５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体素子１００は、ｎ－型ドリフト層９の下面側に、ｎ－型ドリフト層９よりもｎ型不純物の濃度が高いｎ型バッファ層１０が配設されている。ｎ型バッファ層１０は、半導体素子１００がオフ状態のときにｐ型ベース層５から下面側に伸びる空乏層がパンチスルーするのを抑制するために配設される。ｎ型バッファ層１０は、例えば、リン（Ｐ）またはプロトン（Ｈ＋）の注入によって形成されてもよく、リン（Ｐ）及びプロトン（Ｈ＋）の両方の注入によって形成されてもよい。なお、半導体素子１００は、ｎ型バッファ層１０が配設されずに、図１で示したｎ型バッファ層１０の領域にもｎ－型ドリフト層９が配設された構成であってもよい。ｎ型バッファ層１０とｎ－型ドリフト層９とを合わせてドリフト層と呼んでもよい。
半導体素子１００は、ｎ型バッファ層１０の下面側に、ｐ型コレクタ層１１が配設されている。すなわち、ｎ－型ドリフト層９と半導体基板の下面との間に、ｐ型コレクタ層１１が配設されている。
図１に示すように、半導体素子１００は、半導体基板の上面からｐ型ベース層５を貫通し、ｎ－型ドリフト層９に達するトレンチ７が配設されている。具体的には、トレンチ７は、ｎ＋型ソース層４、ｐ型ベース層５、及び、ｎ型キャリア蓄積層６を貫通する。
上段ポリシリコンである上段アクティブ部１３は、トレンチ７の上部の内壁に沿う第１絶縁膜上に配設されている。下段ポリシリコンである下段ダミー部１４は、トレンチ７の下部の内壁に沿う第２絶縁膜上に配設され、下段ダミー部１４と上段アクティブ部１３との間に第３絶縁膜が配設されている。つまり、上段アクティブ部１３と下段ダミー部１４とは第３絶縁膜によって電気的に絶縁されている。
上段アクティブ部１３は、ゲート電極１５と接続されており、第１絶縁膜、及び、第３絶縁膜のそれぞれは、ゲート酸化膜８に含まれる。
下段ダミー部１４は、エミッタ電極１と接続されている。本実施の形態１のように、下段ポリシリコンが下段ダミー部１４である場合、トレンチ７の下部の内壁と下段ダミー部１４との間の第２絶縁膜は、一般的なゲート酸化膜の機能を有さない。しかしながら、後述する変形例において、下段ポリシリコンが下段ダミー部１４ではなく下段アクティブ部である場合もあることなどを鑑みて、以下では便宜上、第２絶縁膜もゲート酸化膜８に含まれるとして説明する。
以上のように本実施の形態１に係る半導体装置は、電気的に分離された上段アクティブ部１３及び下段ダミー部１４からなる２段ゲートＡ／Ｄを備える。そして、上段アクティブ部１３の下端は、ｎ型キャリア蓄積層６の下端よりも下方に位置する。なお本実施の形態１では、上段アクティブ部１３の深さＬａが、ｐ型ベース層５の深さＬｂの１．５倍以上であるが、これに限ったものではない。なお、この深さは、半導体基板の上面から当該構成要素の下端までの大きさに相当する。
上段アクティブ部１３の上部は、ゲート酸化膜８の第１絶縁膜を介してｐ型ベース層５に対向している。上段アクティブ部１３にゲート駆動電圧が印加されると、アクティブトレンチのゲート酸化膜８に接するｐ型ベース層５にチャネルが形成される。
図１に示すように、上段アクティブ部１３の上には層間絶縁膜２が配設されている。半導体基板の上面の層間絶縁膜２が配設されていない領域の上、及び層間絶縁膜２の上にはエミッタ電極１が配設される。
図１に示すように、エミッタ電極１は、ｎ＋型ソース層４、ｐ＋型コンタクト層３及び下段ダミー部１４にオーミック接触し、ｎ＋型ソース層４、ｐ＋型コンタクト層３及び下段ダミー部１４と電気的に接続されている。なお、別の断面においてエミッタ電極１は下段ダミー部１４と電気的に接続されている。
エミッタ電極１は、例えば、アルミシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミ合金で構成されてもよいし、アルミ合金で形成した電極上に、無電解めっき、または電解めっきでめっき膜を形成した複数層の金属膜で構成されてもよい。無電解めっき、または電解めっきで形成されるめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってもよい。また、隣接する層間絶縁膜２の間等の微細な領域であって、エミッタ電極１では良好な埋め込みが得られない領域がある場合には、エミッタ電極１よりも埋込性が良好なタングステン膜を微細な領域に配置して、タングステン膜の上にエミッタ電極１を設けてもよい。
なお、層間絶縁膜２とエミッタ電極１との間にバリアメタルを設けてもよい。バリアメタルは、例えば、窒化チタンのようにチタン（Ｔｉ）を含む導電体であってもよいし、チタンとシリコン（Ｓｉ）とを合金化させたＴｉＳｉであってもよい。また、ｎ＋型ソース層４などのｎ型の半導体層の上のみにバリアメタルを設けてもよい。バリアメタルとエミッタ電極１とを合わせてエミッタ電極と呼んでよい。
ｐ型コレクタ層１１の下面側には、コレクタ電極１２が設けられる。コレクタ電極１２は、エミッタ電極１と同様、アルミ合金で構成されてもよいし、アルミ合金とめっき膜とで構成されていてもよいし、エミッタ電極１と異なる構成であってもよい。コレクタ電極１２は、ｐ型コレクタ層１１にオーミック接触し、ｐ型コレクタ層１１と電気的に接続されている。
＜製造方法＞
次に本実施の形態１に係る半導体素子の製造方法の一例について説明する。まず、ｎ－型ドリフト層９を有する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたＦＺウエハ、または、ＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製されたＭＣＺウエハなどの、ｎ型不純物を含むｎ型ウエハが用いられてもよい。
半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層９の比抵抗が４０～１２０Ω・ｃｍ程度となるように、ｎ型不純物の濃度が調整される。半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層９となっている。このような半導体基板の上面側または下面側から、以下で説明されるｐ型またはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型またはｎ型の半導体層が半導体基板に形成され、半導体素子１００が製造される。
なお、半導体素子１００が配設されたセル領域の周囲には終端領域となる領域が配設されている。以下では、半導体素子１００のセル領域の構成の製造方法について主として説明するが、半導体素子１００の終端領域については周知の製造方法により作製してもよい。例えば、終端領域に耐圧保持構造としてｐ型終端ウェル層を有するＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）を形成してもよい。この場合、半導体素子１００のセル領域を加工する前に終端領域にｐ型不純物イオンを注入してＦＬＲを形成してもよく、半導体素子１００のセル領域へのｐ型不純物のイオン注入と同時に、終端領域にｐ型不純物イオンを注入してＦＬＲを形成してもよい。
次に、半導体基板の上面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層６を形成する。また、半導体基板の上面側からボロン（ｂ）などのｐ型不純物を注入してｐ型ベース層５を形成する。ｎ型キャリア蓄積層６及びｐ型ベース層５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物及びｐ型不純物は、半導体基板の上面上にマスク処理を施した後にイオン注入されるため、ｎ型キャリア蓄積層６及びｐ型ベース層５は、半導体基板の上面側に選択的に形成される。具体的には、ｎ型キャリア蓄積層６及びｐ型ベース層５は、セル領域に形成され、終端領域でｐ型終端ウェル層に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成することで、開口を介して半導体基板の所定の領域にイオン注入を施したりエッチングを施したりするためのマスクを、半導体基板上に形成する処理である。
次に、図２（ａ）に示すように、マスク処理によりセル領域のｐ型ベース層５の上面側に選択的にｎ型不純物を注入してｎ＋型ソース層４を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってもよい。
それから、図２（ｂ）に示すように、半導体基板の上面側からｎ＋型ソース層４、ｐ型ベース層５及びｎ型キャリア蓄積層６を貫通し、ｎ－型ドリフト層９に達するトレンチ７を形成する。セル領域において、ｎ＋型ソース層４を貫通するトレンチ７の側壁は、ｎ＋型ソース層４の一部を構成する。半導体基板上にマスクとなるＳｉＯ２などの酸化膜を堆積させた後、マスク処理によって当該酸化膜のうちトレンチ７を形成する部分に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで、トレンチ７が形成されてもよい。
その後、酸素を含む雰囲気中で半導体基板を加熱してトレンチ７の内壁及び半導体基板の上面にゲート酸化膜８を形成する。半導体基板の上面に形成されたゲート酸化膜８は後の工程で除去される。
次に、図２（ｃ）に示すように、ゲート酸化膜８が形成されたトレンチ７内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコン１４ａを堆積させる。
次に、図３（ａ）に示すように、ポリシリコン１４ａの上部をエッチングして下段ダミー部１４を形成する。このとき、半導体基板の上面に形成されたゲート酸化膜８がマスクとなり、半導体基板の上面及びｎ＋型ソース層４へのエッチングが抑制される。
それから、図３（ｂ）に示すように、露出しているゲート酸化膜８をウェットエッチングなどで除去する。すなわちトレンチ７の上部の内壁上、下段ダミー部１４上、及び、半導体基板の上面のゲート酸化膜８を除去する。
次に、図３（ｃ）に示すように、酸素を含む雰囲気中で半導体基板を加熱して下段ダミー部１４の上部、及び、トレンチ７の露出された内壁などにゲート酸化膜８を形成する。
それから、図４（ａ）に示すように、ゲート酸化膜８が形成されたトレンチ７内に、ＣＶＤなどによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて上段アクティブ部１３を形成する。
次に、ｐ＋型コンタクト層３が形成される。それから、上段アクティブ部１３上、つまり２段ゲートＡ／Ｄ上に層間絶縁膜２を形成した後、半導体基板の上面上に形成されたゲート酸化膜８を除去する。層間絶縁膜２は、例えば、ＳｉＯ２であってもよい。そして、マスク処理により堆積させた層間絶縁膜２にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層４上、ｐ＋型コンタクト層３上に形成される。
それから、図４（ｂ）に示すように、半導体基板の上面及び層間絶縁膜２上にエミッタ電極１を形成する。エミッタ電極１は、例えば、スパッタリングや蒸着などのＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によってアルミシリコン合金（Ａｌ－Ｓｉ系合金）を堆積させて形成されてもよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極１が形成されてもよい。エミッタ電極１をめっきで形成すると、エミッタ電極１として厚い金属膜を容易に形成できるので、エミッタ電極１の熱容量の増加により耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極１を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は、半導体基板の下面側の加工を行った後に実施してもよい。
次に、半導体基板の下面側を研削し、半導体基板を設計した所定の厚みに薄板化する。研削後の半導体基板の厚みは、例えば、８０μｍ～２００μｍであってもよい。
それから、半導体基板の下面側からｎ型不純物を注入してｎ型バッファ層１０を形成する。さらに、半導体基板の下面側からｐ型不純物を注入してｐ型コレクタ層１１を形成する。
ｎ型バッファ層１０は、例えば、リン（Ｐ）イオンを注入して形成されてもよいし、プロトン（Ｈ＋）を注入して形成されてもよいし、プロトンとリンとの両方を注入して形成されてもよい。プロトンは比較的低い加速エネルギーで半導体基板の下面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層１０をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すれば、リンで形成するよりも半導体基板の厚み方向に厚いｎ型バッファ層１０を形成することができる。
また、リンはプロトンよりも、ｎ型不純物としての活性化率を高くすることができる。このため、薄板化された半導体基板であっても、リンでｎ型バッファ層１０を形成すれば、空乏層のパンチスルーを抑制することができる。半導体基板をより一層薄板化するには、プロトンがリンよりも下面から深い位置に注入されるように、プロトン及びリンの両方を注入してｎ型バッファ層１０を形成することが好ましい。
ｐ型コレクタ層１１は、例えば、ボロン（ｂ）を注入して形成されてもよい。半導体基板の下面側からボロンをイオン注入した後に、下面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化してｐ型コレクタ層１１が形成される。この際、半導体基板の下面から比較的浅い位置に注入されたｎ型バッファ層１０のリンも同時に活性化される。
なお、ｎ型バッファ層１０のプロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトン注入後にはプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。上述したレーザーアニールは、半導体基板の下面近傍のみを高温にできるため、プロトンを注入した後のｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、半導体基板の下面上にコレクタ電極１２を形成する。コレクタ電極１２は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成されてもよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成されてもよい。また、コレクタ電極１２は、ＰＶＤで形成した金属膜上に、無電解めっきや電解めっきの金属膜をさらに形成することによって形成されてもよい。
以上のような工程により、複数の半導体素子１００が、１枚のｎ型ウエハにマトリクス状に作製される。半導体素子１００は、レーザーダイシングやブレードダイシングにより個々に切り分けられて完成する。
＜ターンオン損失及びオン電圧＞
次に、本実施の形態１に係る半導体素子１００のターンオン損失及びオン電圧について説明する前に、それに関連する内容について説明する。
図５は、ターンオン損失（ＥＯＮ）を説明する図である。ｄＩ／ｄｔは、ゲート抵抗（以下「ＲＧ」と呼ぶこともある）とゲート－エミッタ間容量（以下「ＣＧＥ」と呼ぶこともある）とで決まる。電流ＩＣが大きくなってから電圧ＶＧＥが一時的に一定となるまでの第１期間は、ｄＩ／ｄｔが大きくなるほど短くなり、ＲＧ及びＣＧＥに概ね比例する。
ｄＶ／ｄｔは、ゲート抵抗（ＲＧ）とゲート－コレクタ間容量（以下「ＣＧＣ」と呼ぶこともある）とで決まる。電圧ＶＧＥが一時的に一定に維持される第２期間は、ｄＶ／ｄｔの絶対値が大きくなるほど短くなり、ＲＧ及びＣＧＣに概ね比例する。
第１期間と第２期間との和に相当するスイッチング時間が小さくなるほど、ターンオン損失（ＥＯＮ）は小さくなる。このため、ゲート容量（ＣＧＥ，ＣＧＣ）を小さくすれば、ｄＩ／ｄｔと、ｄＶ／ｄｔの絶対値とは大きくなり、ターンオン損失（ＥＯＮ）は低減できる。
しかしながら、ｄＩ／ｄｔ、及び、ｄＶ／ｄｔの絶対値の両方が大きすぎると、放射ノイズの発生等の問題が生じるため、ｄＩ／ｄｔまたはｄＶ／ｄｔは所定の値になるようにＲＧで調整される。ｄＩ／ｄｔとｄＶ／ｄｔとのどちらを所定の値にするかは使用用途によって異なるが、本実施の形態１ではｄＶ／ｄｔを所定の値にするものとして説明する。
図６は、図５の状態からＣＧＣを大きくした場合のターンオン損失（ＥＯＮ）を説明する図である。ＣＧＣを大きくすると、ｄＶ／ｄｔの絶対値が小さくなり、第２期間が長くなる。
図７は、図５の状態からＣＧＣを大きくし、かつ、ｄＶ／ｄｔを所定の値になるようにＲＧを小さくした場合のターンオン損失（ＥＯＮ）を説明する図である。ＲＧを小さくすることで、ｄＶ／ｄｔは所定の値になり、第２期間は図５の第２期間と同程度となる。一方、ＲＧを小さくすることで、ｄＩ／ｄｔは大きくなり、ＲＧとＣＧＥとに比例する第１期間は図５の第１期間よりも短くなる。これにより、ｄＶ／ｄｔが所定の値である状態で、図７のスイッチング時間は、図５のスイッチング時間よりも短くなり、図７のターンオン損失（ＥＯＮ）は、図５のターンオン損失（ＥＯＮ）よりも低減される。
以上のように、ターンオン損失を低減するためには、ＣＧＣを大きくしてＣＧＣ／ＣＧＥという比を大きくすることが有効である。
図８は、本実施の形態１に係る半導体装置に関連する第１関連半導体装置の構成を示す断面図である。第１関連半導体装置は、実施の形態１と同様に２段ゲートＡ／Ｄを備えるＩＧＢＴ構造を有しているが、上段アクティブ部１３の深さは、ｐ型ベース層５の深さと同程度となっている。
ここで一般的な１段ゲートでは、ＣＧＥは、上段アクティブ部１３とｐ型ベース層５との間の部分で発生し、ＣＧＣは、上段アクティブ部１３とｎ－型ドリフト層９及びｎ型キャリア蓄積層６との間の部分で発生する。
図８のＩＧＢＴ構造では、上段アクティブ部１３は、ｎ－型ドリフト層９及びｎ型キャリア蓄積層６とほとんど対向しないため、図８のＩＧＢＴ構造のＣＧＣは、一般的な１段ゲートのＩＧＢＴ構造のＣＧＣに比べて小さい。しかも、図８のＩＧＢＴ構造では、ＣＧＥが上段アクティブ部１３と下段ダミー部１４との間にも発生するため、図８の２段ゲートＡ／ＤのＩＧＢＴ構造のＣＧＥは、一般的な１段ゲートのＩＧＢＴ構造のＣＧＥに比べて大きい。この結果、図８のＩＧＢＴ構造では、ＣＧＣは小さく、ＣＧＣ／ＣＧＥが小さいため、ｄＶ／ｄｔが所定の値になるように設定した場合において、ターンオン損失を低減できないという問題がある。
以上のような第１関連半導体では、ＣＧＣ／ＣＧＥを大きくすることによってターンオン損失を低減することは考慮しておらず、それとは逆にＣＧＣ／ＣＧＥを小さくすることによって例えば帰還容量の低減化などが行われている。つまり、第１関連半導体では、ＣＧＣをなるべく増やさないように、上段アクティブ部１３の深さは、ｐ型ベース層５の深さと同程度となっている。
しかしながら、上段アクティブ部１３の深さが、ｐ型ベース層５の深さよりも小さい場合にはチャネルがオンできなくなる。このため、上段アクティブ部１３の深さに製造ばらつきがあってもチャネルがオンするように、上段アクティブ部１３の深さは、ｐ型ベース層５の深さよりも少し大きくなっている。具体的には、第１関連半導体では、上段アクティブ部１３の深さは、ｐ型ベース層５の深さの１．１倍程度に設計される。
図９は、本実施の形態１に係る半導体装置に関連する第２関連半導体装置の構成を示す断面図である。図９の第２関連半導体装置は、図８の第１関連半導体装置において拡散工程などのプロセスで０～３０％程度のばらつきがあることを想定した図であり、上段アクティブ部１３の深さは、ｐ型ベース層５の深さの１．４倍程度となっている。
図９のＩＧＢＴ構造では、図８のＩＧＢＴ構造よりも、上段アクティブ部１３がｎ型キャリア蓄積層６と対向する部分が大きくなっているため、ＣＧＣ／ＣＧＥが大きくなる。しかしながら、図９のＩＧＢＴ構造では、上段アクティブ部１３の下端が、ｎ型キャリア蓄積層６の下端よりも上方に位置するため、上段アクティブ部１３がｎ型キャリア蓄積層６の下部と対向していない。このため、ＣＧＣ／ＣＧＥを大きくすることができる余地がある。また、ｎ型キャリア蓄積層６の下部のうちトレンチ７の側面と接する部分に蓄積層を形成できないので、ゲート電圧の印加時のキャリア蓄積効果が低く、オン電圧は高くなる。
＜実施の形態１のまとめ＞
本実施の形態１では、上段アクティブ部１３の下端が、ｎ型キャリア蓄積層６の下端よりも下方に位置するように構成されている。このような構成によれば、上段アクティブ部１３がｎ型キャリア蓄積層６の下部と対向することによりＣＧＣ／ＣＧＥを大きくできるので、ターンオン損失を低減することができる。また、ｎ型キャリア蓄積層６の下部のうちトレンチ７の側面と接する部分に蓄積層が形成されるので、キャリア蓄積効果を高めることができ、オン電圧を低減できる。
また本実施の形態１では、図１に示すように、上段アクティブ部１３の深さＬａは、ｐ型ベース層５の深さＬｂの１．５倍以上となっている。このような構成によれば、上段アクティブ部１３とｎ－型ドリフト層９との対向部分が大きくなることによりＣＧＣ／ＣＧＥを大きくできるので、ターンオン損失を低減することができる。
＜変形例１＞
実施の形態１では、２段ゲートＡ／Ｄのうちの上段アクティブ部１３の深さＬａは、ｐ型ベース層５の深さＬｂの１．５倍以上であったが、これに限ったものではない。例えば、上段アクティブ部１３の深さＬａは、ｐ型ベース層５の深さＬｂの２倍以上であってもよい。
このような構成によれば、上段アクティブ部１３とｎ－型ドリフト層９との対向部分がさらに大きくなることによりＣＧＣ／ＣＧＥをさらに大きくできるので、ターンオン損失をさらに低減することができる。また、本変形例１の特有の効果として、熱拡散などのプロセスばらつきによりｐ型ベース層５の深さＬｂが想定よりも深くなった場合であっても、大きなＣＧＣ／ＣＧＥを維持することができる。
＜実施の形態２＞
＜構成＞
図１０は、本実施の形態２に係る半導体装置の構成を示す断面図である。なお、図１０以降の断面図では、ゲート電極１５及びその配線などの図示を適宜省略することもある。
実施の形態１では、ゲート酸化膜８の厚みについては特に指定はしなかった。これに対して本実施の形態２では、ゲート酸化膜８のうち、下段ダミー部１４とトレンチ７の内壁との間の第２絶縁膜の厚みは、上段アクティブ部１３とトレンチ７の内壁との間の第１絶縁膜の厚みよりも厚くなっている。
＜製造方法＞
まず、実施の形態１で説明した図２（ａ）の工程を行う。次に、図１１（ａ）に示すように、トレンチ７を形成した後、酸素を含む雰囲気中で半導体基板を加熱してトレンチ７の内壁及び半導体基板の上面に比較的厚いゲート酸化膜８を形成する。
それから、ゲート酸化膜８が形成されたトレンチ７内に、ＣＶＤなどによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させる。
次に、図１１（ｂ）に示すように、ポリシリコンの上部をエッチングして下段ダミー部１４を形成する。このとき、半導体基板の上面に形成された厚いゲート酸化膜８がマスクとなり、半導体基板の上面及びｎ＋型ソース層４へのエッチングが抑制される。
それから、図１１（ｃ）に示すように、露出しているゲート酸化膜８をウェットエッチングなどで除去する。すなわちトレンチ７の上部の内壁上、下段ダミー部１４上、及び、半導体基板の上面上に形成されたゲート酸化膜８を除去する。
次に、酸素を含む雰囲気中で半導体基板を加熱して下段ダミー部１４の上部、及び、トレンチ７の露出された内壁などに比較的薄いゲート酸化膜８を形成する。なお、半導体基板の上面に形成された薄いゲート酸化膜８は実施の形態１と同様に後の工程で除去される。その後、ゲート酸化膜８が形成されたトレンチ７内に、ＣＶＤなどによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて上段アクティブ部１３を形成する。
＜実施の形態２のまとめ＞
実施の形態１のように上段アクティブ部１３が深くまで配設された構成では、下段ダミー部１４を形成する時のポリシリコンのエッチングを比較的長く行う必要がある。このため、図２（ｃ）及び図３（ａ）に示されるように、ポリシリコン１４ａのエッチング時にゲート酸化膜８が薄いと、半導体基板の上面上のゲート酸化膜８がエッチングで消失して、ｎ＋型ソース層４がエッチングされることがある。これに対して本実施の形態２では、図１１（ｂ）で示されるように、ポリシリコンのエッチング時においてゲート酸化膜８が厚いので、半導体基板の上面及びｎ＋型ソース層４へのエッチングを抑制することができる。
＜変形例１＞
これまでの説明では、トレンチには２段ゲートＡ／Ｄのみが配設されたが、これに限ったものではない。
第１例として、図１２に示すように、トレンチ７と同様のトレンチ２１には１段ゲートＡが配設されてもよい。つまりトレンチ２１の上部から下部までの内壁上に、ゲート酸化膜８と同様の第４絶縁膜２２を介して配設され、ゲート電極１５と接続されたポリシリコンであるアクティブ部２３が配設されてもよい。また、その構成において、１段ゲートＡのアクティブ部２３とトレンチ２１の内壁との間の第４絶縁膜２２の厚みは、２段ゲートＡ／Ｄの上段アクティブ部１３とトレンチ７の内壁との間の第１絶縁膜の厚みよりも厚くてもよい。
第２例として、図１３に示すように、トレンチ７と同様のトレンチ２１には１段ダミーＤが配設されてもよい。つまりトレンチ２１の上部から下部までの内壁上に、ゲート酸化膜８と同様の第４絶縁膜２２を介して配設され、エミッタ電極１と接続されたポリシリコンであるダミー部２４が配設されてもよい。また、その構成において、１段ダミーＤのダミー部２４とトレンチ２１の内壁との間の第４絶縁膜２２の厚みは、２段ゲートＡ／Ｄの上段アクティブ部１３とトレンチ７の内壁との間の第１絶縁膜の厚みよりも厚くてもよい。
次に本変形例１の構成の製造方法について説明する。なお、ここでは２段ゲートＡ／Ｄと１段ゲートＡとを備える構成の製造方法について説明するが、２段ゲートＡ／Ｄと１段ダミーＤとを備える構成の製造方法についても以下と同様である。
まず、実施の形態１で説明した図２（ａ）～図２（ｃ）の工程を行う。これにより、ポリシリコンが、ゲート酸化膜８を介してトレンチ７の内壁上に形成され、かつ、第４絶縁膜２２を介してトレンチ２１の内壁上に形成される。そして、マスク処理によって、２段ゲートＡ／Ｄのトレンチ７内のポリシリコンを露出させ、１段ゲートＡのトレンチ２１内のポリシリコン上にはマスクを形成する。
次に、１段ゲートＡのトレンチ２１内のポリシリコンをエッチングせずに、２段ゲートＡ／Ｄのトレンチ７内のポリシリコンの上部をエッチングして、２段ゲートＡ／Ｄの下段ダミー部１４を形成する。それから、トレンチ７の上部の内壁上、下段ダミー部１４上、及び、半導体基板の上面上に形成されたゲート酸化膜８をウェットエッチングなどで除去する。
次に、酸素を含む雰囲気中で半導体基板を加熱して２段ゲートＡ／Ｄの下段ダミー部１４の上部、及び、トレンチ７の露出された内壁などにゲート酸化膜８を形成する。その後、ゲート酸化膜８が形成されたトレンチ７内に、ＣＶＤなどによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて上段アクティブ部１３を形成する。なお、このポリシリコンのうち上段アクティブ部１３以外の部分はエッチングにより除去される。これにより、２段ゲートＡ／Ｄと１段ゲートＡとが形成される。
＜変形例１のまとめ＞
以上のような１段ゲートＡを挿入した構成では、ＣＧＣ／ＣＧＥをさらに大きくできるので、ターンオン損失をさらに低減することができる。また、ダイナミックアバランシェにより発生したホットキャリアの注入を、１段ゲートＡの厚い第４絶縁膜２２によって抑制できるため、ゲート特性の劣化を抑制できる。
一方、以上のようなゲート容量が無い１段ダミーＤを挿入した構成では、ＣＧＣ／ＣＧＥを維持したまま、半導体素子のゲート電荷量（Ｑｇ）を低減することができる。
＜変形例２＞
図１４は、本変形例２に係る半導体装置の構成を示す断面図である。
実施の形態１に係る半導体装置は、２段ゲートＡ／Ｄを備えたが、これに限ったものではない。図１４に示すように、下段ポリシリコンは、エミッタ電極１と接続された下段ダミー部１４ではなく、ゲート電極１５と接続された下段アクティブ部１４ｂであってもよい。すなわち半導体装置は、上段アクティブ部１３及び下段アクティブ部１４ｂからなる２段ゲートＡ／Ａを備えてもよい。また、その構成において、下段アクティブ部１４ｂとトレンチ７の内壁との間の第２絶縁膜の厚みは、上段アクティブ部１３とトレンチ７の内壁との間の第１絶縁膜の厚みよりも厚くてもよい。
以上のように構成された本変形例２の２段ゲートＡ／Ａでは、２段ゲートＡ／Ｄよりもアクティブ部がｎ－型ドリフト層９と対向する部分が大きくなる。このため、ＣＧＣ／ＣＧＥを大きくできるので、ターンオン損失を低減することができる。また、ダイナミックアバランシェにより発生したホットキャリアの注入を、厚い第２絶縁膜によって抑制できるため、ゲート特性の劣化を抑制できる。
＜変形例３＞
図１５は、本変形例３に係る半導体装置の構成を示す断面図である。
半導体装置は、電気的にフローティングされたｐ型の半導体層２５を備えてもよい。なお、半導体層２５は、ｐ型ベース層５と同様に、ｎ型キャリア蓄積層６の上面側に配設されている。また、半導体装置は、半導体層２５、及び、ｎ型キャリア蓄積層６を貫通するトレンチ２６の上部から下部までの内壁上に第４絶縁膜２７を介して配設され、ゲート電極１５と接続されたポリシリコンであるアクティブ部２８を備えてもよい。つまり、アクティブ部２８を、フローティングの半導体層２５に挟むように配置してもよい。なお、半導体装置は、トレンチ２６の隣に設けられたトレンチ２９の上部から下部までの内壁上に第５絶縁膜３０を介して配設され、エミッタ電極１と接続されたポリシリコンであるダミー部３１を備えてもよい。
以上のように構成された本変形例３によれば、フローティングの半導体層２５とアクティブ部２８との間において、ＣＧＥが発生せずにＣＧＣが発生する。このため、ＣＧＣ／ＣＧＥをさらに大きくできるので、ターンオン損失をさらに低減することができる。
＜実施の形態３＞
図１６は、本実施の形態３に係る半導体装置の構成を示す断面図である。
実施の形態１に係る半導体装置は、２段ゲートＡ／Ｄを備えたが、これに限ったものではない。図１６に示すように、下段ポリシリコンは、エミッタ電極１と接続された下段ダミー部１４ではなく、電気的にフローティングされた下段フローティング部１４ｃであってもよい。すなわち半導体装置は、電気的に分離された上段アクティブ部１３及び下段フローティング部１４ｃからなる２段ゲートＡ／Ｆを備えてもよい。
以上のように構成された本実施の形態３によれば、上段アクティブ部１３と下段フローティング部１４ｃとの間にはＣＧＥが発生しない。このため、ＣＧＥを小さくすることができ、ＣＧＣ／ＣＧＥをさらに大きくできるので、ターンオン損失をさらに低減することができる。
＜実施の形態４＞
図１７は、本実施の形態４に係る半導体装置の構成を示す断面図である。
本実施の形態４に係る半導体装置は、半導体基板のうちトレンチ７の底部に配設されたｐ型ボトム層３２を備える。このような本実施の形態４によれば、ｐ型ボトム層３２によって、トレンチ７の底部の電界を低減できる。このため、ダイナミックアバランシェの発生が抑制され、ゲート特性の劣化を抑制できる。
＜変形例１＞
実施の形態４では、ｐ型ボトム層３２の厚さ及び幅は比較的小さかったが、これに限ったものではない。図１８に示されるように、隣り合ったｐ型ボトム層３２同士が接続される程度に、ｐ型ボトム層３２の厚さ及び幅は大きくてもよい。このような構成によれば、ｐ型ボトム層３２によって、より広い範囲で電圧を維持できるため、電界をさらに低減できる。このため、ダイナミックアバランシェの発生がさらに抑制され、ゲート特性の劣化を抑制できる。
なお一般的に、ターンオン時にホールがｐ型ボトム層３２の電位を変動させることで、変位電流が発生する。図１８のように、フローティングのｐ型ボトム層３２が上段アクティブ部１３に対向するように配設されると、この変位電流が、ｐ型ボトム層３２と対向している上段アクティブ部１３に流れ込み、ゲート電位を変動させ、ｄＶ／ｄｔの制御性を悪化させる。
そこで図１９に示すように、ｐ型ボトム層３２は、上段アクティブ部１３とトレンチ７の内壁との間の第１絶縁膜に接することなく、下段ダミー部１４とトレンチ７の内壁との間の第２絶縁膜に接するように構成されてもよい。すなわち、ｐ型ボトム層３２は上段アクティブ部１３に対向しないように配設されてもよい。このような構成によれば、変位電流によるゲート電位の変動を抑制することができる。
＜実施の形態１～４の変形例１＞
実施の形態１～４の上段アクティブ部１３は、ＲＣ－ＩＧＢＴのゲートに用いられてもよい。すなわち、実施の形態１～４の半導体素子１００はＲＣ－ＩＧＢＴであってもよい。以下、ＲＣ－ＩＧＢＴの構成について簡単に説明する。
図２０は、ＲＣ－ＩＧＢＴの構成を示す断面図である。ＲＣ－ＩＧＢＴは、ＩＧＢＴが配設されたＩＧＢＴ領域３５と、ダイオードが配設されたダイオード領域３６とを備える。ＩＧＢＴ領域３５では、実施の形態１～４と同様の構成が用いられる。ダイオード領域３６では、例えば図１３の１段ダミーＤと同様の構成が用いられる。ただし、ダイオード領域３６では、ｐ型コレクタ層１１ではなく、ｎ型カソード層３７が配設される。
＜実施の形態１～４の変形例２＞
実施の形態１～４の上段アクティブ部１３は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲートに用いられてもよい。すなわち、実施の形態１～４の半導体素子１００はＭＯＳＦＥＴであってもよい。
＜実施の形態１～４の変形例３＞
実施の形態１～４では、半導体基板などに用いられる半導体について記載しなかったが、この半導体は、珪素であってもよいし、ワイドバンドギャップ半導体であってもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、酸化ガリウムまたはダイヤモンドを含む。このような構成によれば、半導体装置の耐圧を高めることができる。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ エミッタ電極、４ ｎ＋型ソース層、５ ｐ型ベース層、６ ｎ－キャリア蓄積層、７，２１，２６ トレンチ、８ ゲート酸化膜、１３ 上段アクティブ部、１４ 下段ダミー部、１４ｂ 下段アクティブ部、１５ ゲート電極、２２，２７ 第４絶縁膜、２３ アクティブ部、２４ ダミー部、２５ 半導体層、３２ ボトム層。

Claims (11)

  1. エミッタ電極及びゲート電極が設けられた半導体基板と、
    前記半導体基板の上面側に配設された第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層の前記上面側に配設された第２導電型のベース層と、
    前記ベース層の前記上面側に配設された第１導電型のソース層と、
    前記ソース層、前記ベース層、及び、前記キャリア蓄積層を貫通するトレンチの上部の内壁に沿う第１絶縁膜上に配設され、前記ゲート電極と接続された上段ポリシリコンである上段アクティブ部と、
    前記トレンチの下部の内壁に沿う第２絶縁膜上に配設され、前記上段アクティブ部との間に第３絶縁膜が配設された下段ポリシリコンと
    を備え、
    前記下段ポリシリコンは、
    前記エミッタ電極と接続された下段ダミー部、前記ゲート電極と接続された下段アクティブ部、及び、電気的にフローティングされた下段フローティング部のいずれかであり、
    前記上段アクティブ部の下端が、前記キャリア蓄積層の下端よりも下方に位置し、
    前記上段アクティブ部の深さが、前記ベース層の深さの１．５倍以上である、半導体装置。
  2. エミッタ電極及びゲート電極が設けられた半導体基板と、
    前記半導体基板の上面側に配設された第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層の前記上面側に配設された第２導電型のベース層と、
    前記ベース層の前記上面側に配設された第１導電型のソース層と、
    前記ソース層、前記ベース層、及び、前記キャリア蓄積層を貫通するトレンチの上部の内壁に沿う第１絶縁膜上に配設され、前記ゲート電極と接続された上段ポリシリコンである上段アクティブ部と、
    前記トレンチの下部の内壁に沿う第２絶縁膜上に配設され、前記上段アクティブ部との間に第３絶縁膜が配設された下段ポリシリコンと
    を備え、
    前記下段ポリシリコンは、
    前記エミッタ電極と接続された下段ダミー部、前記ゲート電極と接続された下段アクティブ部、及び、電気的にフローティングされた下段フローティング部のいずれかであり、
    前記上段アクティブ部の下端が、前記キャリア蓄積層の下端よりも下方に位置し、
    前記キャリア蓄積層の前記上面側に配設され、電気的にフローティングされた第２導電型の半導体層と、
    前記半導体層、及び、前記キャリア蓄積層を貫通するトレンチの上部から下部までの内壁に沿う第４絶縁膜上に配設され、前記ゲート電極と接続されたポリシリコンであるアクティブ部と
    をさらに備える、半導体装置。
  3. エミッタ電極及びゲート電極が設けられた半導体基板と、
    前記半導体基板の上面側に配設された第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層の前記上面側に配設された第２導電型のベース層と、
    前記ベース層の前記上面側に配設された第１導電型のソース層と、
    前記ソース層、前記ベース層、及び、前記キャリア蓄積層を貫通するトレンチの上部の内壁に沿う第１絶縁膜上に配設され、前記ゲート電極と接続された上段ポリシリコンである上段アクティブ部と、
    前記トレンチの下部の内壁に沿う第２絶縁膜上に配設され、前記上段アクティブ部との間に第３絶縁膜が配設された下段ポリシリコンと
    を備え、
    前記下段ポリシリコンは、
    前記ゲート電極と接続された下段アクティブ部であり、
    前記上段アクティブ部の下端が、前記キャリア蓄積層の下端よりも下方に位置する、半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記上段アクティブ部の深さが、前記ベース層の深さの２倍以上である、半導体装置。
  5. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記第２絶縁膜の厚みは、前記第１絶縁膜の厚みよりも厚い、半導体装置。
  6. 請求項１または請求項３に記載の半導体装置であって、
    前記ソース層、前記ベース層、及び、前記キャリア蓄積層を貫通するトレンチの上部から下部までの内壁に沿う第４絶縁膜上に配設され、前記ゲート電極と接続されたポリシリコンであるアクティブ部、または、前記エミッタ電極と接続されたポリシリコンであるダミー部をさらに備え、
    前記第４絶縁膜の厚みは、前記第１絶縁膜の厚みよりも厚い、半導体装置。
  7. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板のうち前記トレンチの底部に配設された第２導電型のボトム層をさらに備える、半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記ボトム層は前記第１絶縁膜に接することなく前記第２絶縁膜に接する、半導体装置。
  9. 請求項１から請求項８のうちのいずれか１項に記載の半導体装置であって、
    前記上段アクティブ部は、ＲＣ－ＩＧＢＴのゲートに用いられる、半導体装置。
  10. 請求項１から請求項８のうちのいずれか１項に記載の半導体装置であって、
    前記上段アクティブ部は、ＭＯＳＦＥＴのゲートに用いられる、半導体装置。
  11. 請求項１から請求項１０のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板は、ワイドバンドギャップ半導体を含む、半導体装置。
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