JP7494745B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Description

本開示は、半導体装置および半導体装置の製造方法に関する。
１つの半導体装置内にＩＧＢＴ領域とダイオード領域とを設けたＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：逆導通ＩＧＢＴ）が知られている。また、ＩＧＢＴ領域の第１導電型のドリフト層と第２導電型のベース層との間に、ドリフト層よりも第１導電型の不純物濃度が高いキャリア蓄積層を設けた半導体装置が知られている。
従来の半導体装置では、ダイオード領域にはキャリア蓄積層を設けず、ＩＧＢＴ領域にキャリア蓄積層を設け、ＩＧＢＴ領域のダイオード領域との境界側にＩＧＢＴ領域の中央側のキャリア蓄積層である第１キャリア蓄積層よりも浅く形成した第２キャリア蓄積層を設けていた。これにより、従来の半導体装置では、ＩＧＢＴ領域とダイオード領域との境界でのフィールドプレート効果を出やすくして耐圧を向上させていた（例えば、特許文献１参照）。
国際公開第２０１７／１４１９９８号
しかしながら、従来の半導体装置にあっては、第１キャリア蓄積層よりも浅く形成された第２キャリア蓄積層に電界が集中するように作用するため、キャリア蓄積層の一部に電界が集中することによって耐圧が低下するという問題点があった。
本開示は、上述のような問題を解決するためになされたもので、キャリア蓄積層への電界の集中を抑制し、耐圧の低下を抑制した半導体装置および半導体装置の製造方法を提供することを目的とする。
本開示に係る半導体装置は、第１主面と第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板に、第１主面に沿った第１方向に並んで設けられたＩＧＢＴ領域とダイオード領域とを備え、ＩＧＢＴ領域は、ドリフト層と第２主面との間に設けられた第２導電型のコレクタ層と、ドリフト層の第１主面側にドリフト層に接して設けられ、ドリフト層よりも第１導電型の不純物濃度が高い第１導電型のキャリア蓄積層と、キャリア蓄積層と第１主面との間に設けられた第２導電型のベース層と、ベース層の表層部に選択的に設けられ、第１主面の一部を有する第１導電型のエミッタ層と、エミッタ層およびベース層に絶縁膜を介して対向して設けられたゲート電極と、を備え、ダイオード領域は、ドリフト層と第２主面との間に設けられた第１導電型のカソード層と、ドリフト層と第１主面との間に設けられ、キャリア蓄積層とドリフト層との境界よりも第１主面からの深さが深い位置にまで設けられた第２導電型のアノード層と、を備え、アノード層の第２導電型の不純物濃度がキャリア蓄積層の第１導電型の不純物濃度より高い。

また、本開示に係る半導体装置の製造方法は、第１主面を有し、第１主面に沿った第１方向に並んでＩＧＢＴ領域が形成される第１領域とダイオード領域が形成される第２領域とを有する第１導電型の半導体基板を準備する工程と、第１領域の第１主面上に第１開口を有する第１レジストマスクを形成する工程と、第１開口から第１導電型の不純物イオンを注入して第１導電型のキャリア蓄積層を形成する工程と、第１開口から第２導電型の不純物イオンを注入して、第１主面とキャリア蓄積層との間に第２導電型のベース層を形成する工程と、第２領域の第１主面上に第２開口を有する第２レジストマスクを形成する工程と、第２開口から第２導電型の不純物イオンを注入して、キャリア蓄積層が形成された深さより第１主面からの深さが深い位置から第１主面にまで第２導電型のアノード層を形成する工程と、を備える。
本開示に係る半導体装置によれば、キャリア蓄積層への電界の集中を抑制し、耐圧の低下を抑制した半導体装置を提供できる。
また、本開示に係る半導体装置の製造方法によれば、キャリア蓄積層への電界の集中を抑制し、耐圧の低下を抑制した半導体装置の製造方法を提供できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における他の構成の半導体装置を示す平面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１における半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１における半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１における半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。 実施の形態１における他の半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。 実施の形態１における半導体装置の終端領域の構成を示す断面図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態１における半導体装置の製造方法を示す図である。 実施の形態２における半導体装置のＩＧＢＴ領域とダイオード領域との境界部の構成を示す部分拡大平面図である。 実施の形態２における半導体装置のＩＧＢＴ領域、境界領域、ダイオード領域の構成を示す断面図である。 実施の形態２における半導体装置のＩＧＢＴ領域、境界領域、ダイオード領域の構成を示す断面図である。 実施の形態２における半導体装置のＩＧＢＴ領域、境界領域、ダイオード領域の構成を示す断面図である。 実施の形態２における半導体装置のＩＧＢＴ領域、境界領域、ダイオード領域の構成を示す断面図である。 実施の形態３における半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。
実施の形態１．
まず、実施の形態１における半導体装置の構成を説明する。図１は、実施の形態１における半導体装置を示す平面図である。
以下の説明において、ｎおよびｐは半導体の導電型を示し、本発明においては、第１導電型をｎ型、第２導電型をｐ型として説明する。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたＲＣ－ＩＧＢＴであり、単に「ストライプ型」のＲＣ－ＩＧＢＴと呼んでよい。
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０とダイオード領域２０とは、半導体装置１００を構成する半導体基板の第１主面に沿った第１方向（紙面上下方向）に並んで設けられている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたｐ型終端ウェル層でセル領域を囲ったＶＬＤ(Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ)を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
図２は、実施の形態１の他の構成の半導体装置を示す平面図である。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたＲＣ－ＩＧＢＴであり、単に「アイランド型」のＲＣ－ＩＧＢＴと呼んでよい。
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０とダイオード領域２０とは、半導体装置１０１を構成する半導体基板の第１主面に沿った第１方向（紙面上下方向）に並んで設けられている。ダイオード領域２０は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
半導体装置１０１は、図１に示した半導体装置１００と同様に、ＩＧＢＴ領域１０とダイオード領域２０とを合わせた領域がセル領域である。セル領域とパッド領域４０とを合わせた領域の周囲には、図１に示した半導体装置１００と同様の構成の終端領域３０が設けられている。
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。また、図４および図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す断面図である。図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線８２で囲った領域を拡大して示したものである。図４は、図３に示した半導体装置１００または半導体装置１０１の破線Ａ－Ａにおける断面図であり、図５は、図３に示した半導体装置１００または半導体装置１０１の破線Ｂ－Ｂにおける断面図である。
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００および半導体装置１０１では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０とダイオード領域２０とが並んだ方向である第１方向と直交する第２方向（紙面左右方向）に延伸している。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。ゲートトレンチ電極１１ａおよびダミートレンチ電極１２ａは、ＩＧＢＴ領域１０に設けられたＩＧＢＴトレンチ電極である。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続され、ＩＧＢＴ領域１０のＩＧＢＴセルのＯＮ状態とＯＦＦ状態とを切り替えるゲート電極である。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型エミッタ層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型エミッタ層１３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型エミッタ層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
ｐ＋型コンタクト層１４は、エミッタ電極とｐ型ベース層との電気的な接続を良好にするため、ｐ型ベース層の表層部にｐ型ベース層よりもｐ型不純物濃度を高くして形成した半導体層であり、本開示ではｐ＋型コンタクト層１４はｐ型ベース層の一部として説明する。ｐ＋型コンタクト層１４は必ずしも必要ではなく、図３の平面図においてｐ＋型コンタクト層１４の代わりにｐ型ベース層が設けられた構成であってもよい。
図３に示すように半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。換言すると、ＩＧＢＴトレンチ電極は。全てアクティブトレンチゲート１１のゲートトレンチ電極１１ａであってもよい。
図４は、半導体装置１００または半導体装置１０１の図３における破線Ａ－Ａでの断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００または半導体装置１０１は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図４においては、ｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面１ａ、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面１ｂと呼ぶ。半導体基板の第１主面１ａは、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面１ｂは、半導体装置１００の裏面側の主面である。半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１主面１ａと第１主面１ａに対向する第２主面１ｂとの間にｎ－型ドリフト層１を有している。
図４に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面１ａ側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２がｎ－型ドリフト層１に接して設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。従って、ｎ－型ドリフト層１からｎ型キャリア蓄積層２に向かう境界付近ではｎ型不純物濃度が緩やかに上昇する濃度分布となる。本開示では、ｎ－型ドリフト層１からｎ型キャリア蓄積層２に向かうｎ型不純物濃度を広がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ法：ＳＲ法）で測定した場合のｎ－型ドリフト層１からｎ型キャリア蓄積層２に向かう方向のｎ型不純物濃度が、ｎ－型ドリフト層１の平均不純物濃度より２％以上高くなる位置をｎ－型ドリフト層１とｎ型キャリア蓄積層２との境界と定義する。
ｎ型キャリア蓄積層２の第１主面１ａ側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型エミッタ層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面１ａを構成している。なお、ｐ＋型コンタクト層１４は、前述のようにｐ型ベース層１５よりもｐ型不純物の濃度が高いｐ型ベース層の一部の領域であり、本開示ではｐ＋型コンタクト層１４とｐ型ベース層１５とを特に区別する場合を除いて、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼ぶ。
また、半導体装置１００または半導体装置１０１は、ｎ－型ドリフト層１の第２主面１ｂ側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リンおよびプロトンの両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２主面１ｂ側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面１ｂとの間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面１ｂを構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層を構成している。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
図４に示すように、半導体装置１００または半導体装置１０１は、半導体基板の第１主面１ａからｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型エミッタ層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図４に示すように、バリアメタル５は、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。
バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよく、銅（ＣＵ）めっき膜であってもよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。
なお、バリアメタル５を設けずに、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型エミッタ層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない構成を示したが、ダミートレンチゲート１２のダミートレンチ電極１２ａの上に層間絶縁膜４を形成してもよい。ダミートレンチゲート１２のダミートレンチ電極１２ａの上に層間絶縁膜４を形成した場合には、図４に示す断面とは別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すればよい。
ｐ型コレクタ層１６の第２主面１ｂ側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金やアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５は、半導体装置１００または半導体装置１０１の図３における破線Ｂ－Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した破線Ａ－Ａでの断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型エミッタ層１３が、図５の破線Ｂ－Ｂでの断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型エミッタ層１３は、ｐ型ベース層の第１主面１ａ側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図７および図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す断面図である。図６は、図１に示した半導体装置１００または半導体装置１０１における破線８３で囲った領域を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ－Ｃにおける断面図である。図８は、図６に示した半導体装置１００の破線Ｄ－Ｄにおける断面図である。
ダイオードトレンチゲート２１は、半導体装置１００または半導体装置１０１の第１主面１ａに沿って、ＩＧＢＴ領域１０とダイオード領域２０とが並んだ方向である第１方向と直交する第２方向（紙面左右方向）に延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向である第２方向に交互に設けられている。
図７は、半導体装置１００または半導体装置１０１の図６における破線Ｃ－Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１００または半導体装置１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面１ａ、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面１ｂと呼ぶ。ダイオード領域２０の第１主面１ａとＩＧＢＴ領域１０の第１主面１ａは同一面であり、ダイオード領域２０の第２主面１ｂとＩＧＢＴ領域１０の第２主面１ｂは同一面である。
図７に示すように、ダイオード領域２０はＩＧＢＴ領域１０とは異なり、ｎ－型ドリフト層１の第１主面１ａ側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面１ａとの間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｎ型キャリア蓄積層２とｎ－型ドリフト層１との境界よりも第１主面１ａからの深さが深い位置にまで設けられている。すなわち、ｐ型アノード層２５とｎ－型ドリフト層１との境界が位置する第１主面１ａからの深さは、ｎ型キャリア蓄積層２とｎ－型ドリフト層１との境界が位置する第１主面１ａからの深さよりも深い。このようにｐ型アノード層２５をｎ型キャリア蓄積層２より深い位置にまで形成することにより半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２への電界集中が抑制され、耐圧の低下を抑制できる。
ｐ型アノード層２５は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３であり、ｐ型アノード層のｐ型不純物濃度は、ＩＧＢＴ領域１０のｎ型キャリア蓄積層２のｎ型不純物濃度より高い。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にしてもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層２５の第１主面１ａ側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面１ａを構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４１４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
また、図７に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第２主面１ｂ側にｎ型バッファ層３が設けられている。ダイオード領域２０のｎ型バッファ層３は、ＩＧＢＴ領域１０のｎ型バッファ層３と連続して一体的に構成されたものであってよい。ｎ－型ドリフト層１とｎ型バッファ層３とを合わせてドリフト層と呼んでよい。
ダイオード領域２０には、ｎ型バッファ層３の第２主面１ｂ側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面１ｂとの間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面１ｂを構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ＋型カソード層を設けてもよい。例えば、ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の第２主面１ｂに沿って交互に配置してもよく、このような構成のダイオードはＲＦＣ（Ｒｅｌａｘｅｄ Ｆｉｅｌｄ ｏｆ Ｃａｔｈｏｄｅ）ダイオードとして知られている。
図７に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０には、半導体基板の第１主面１ａからｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に示すように、ダイオードトレンチ電極２１ａ、およびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。また、ＩＧＢＴ領域１０にはバリアメタル５を設け、ダイオード領域２０にはバリアメタル５を設けない構成としてもよく、この際、ダイオード領域２０のｐ型アノード層のｐ型不純物濃度をＩＧＢＴ領域１０のｐ型ベース層のｐ型不純物濃度より低くしてもよい。
なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない構成を示したが、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に層間絶縁膜４を形成してもよい。ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に層間絶縁膜４を形成した場合には、図７に示す断面とは別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
図８は、半導体装置１００または半導体装置１０１の図６における破線Ｄ－Ｄでの断面図であり、ダイオード領域２０の断面図である。図７に示した破線Ｃ－Ｃでの断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図９は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける断面図である。
図９に示すように、半導体装置１００または半導体装置１０１は、ＩＧＢＴ領域１０とダイオード領域２０との間に境界領域５０を有している。境界領域５０は、ＩＧＢＴ領域１０のゲートトレンチ電極１１ａおよびダミートレンチ電極１２ａの総称であるＩＧＢＴトレンチ電極のうち最もダイオード領域２０に近いＩＧＢＴトレンチ電極と、ダイオード領域２０のダイオードトレンチ電極２１ａのうち最もＩＧＢＴ領域１０に近いダイオードトレンチ電極との間に設けられている。
本開示において、ＩＧＢＴトレンチ電極とは、半導体基板の第１主面１ａからｐ型ベース層１５を貫通しｎ－型ドリフト層１に達するトレンチ内に、絶縁膜を介して設けられたトレンチ電極であり、ＩＧＢＴトレンチ電極は互いに対向する両側面が絶縁膜を介してｐ型ベース層１５に対向している。ＩＧＢＴトレンチ電極は、ゲートトレンチ電極１１ａまたはダミートレンチ電極１２ａであり、ゲートトレンチ電極１１ａおよびダミートレンチ電極１２ａを区別すせずに呼称する際に、本開示ではＩＧＢＴトレンチ電極と呼んでいる。
また、本開示においてダイオードトレンチ電極２１ａとは、半導体基板の第１主面１ａからｐ型アノード層２５を貫通しｎ－型ドリフト層１に達するトレンチ内に、絶縁膜を介して設けられたトレンチ電極であり、ダイオードトレンチ電極２１ａは互いに対向する両側面が絶縁膜を介してｐ型アノード層２５に対向している。また、図９に示すように、ダイオードトレンチ電極２１ａは、側面と絶縁膜を介して対向するｐ型アノード層２５の第２主面１ｂ側にｎ＋型カソード層２６が位置するダイオードトレンチ電極である。
図９に示すように、境界領域５０は、ｎ－型ドリフト層１と第２主面１ｂとの間にｐ型コレクタ層１６を有している。境界領域５０とダイオード領域２０との境界は、第２主面１ｂ側に設けられたｐ型コレクタ層１６と＋型カソード層２６との境界と定義してよい。このように、ｐ型コレクタ層１６をＩＧＢＴ領域１０とダイオード領域２０との間の境界領域５０に設けることにより、ダイオード領域２０のｎ＋型カソード層２６とＩＧＢＴ領域１０のアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。
図１０は、他のＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図１０は、図９と同様、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける断面図である。図９では、境界領域５０には、トレンチ電極を設けていないが、図１０に示すように、第１主面１ａからｎ－型ドリフト層にまで達するトレンチ内に絶縁膜を介して設けられた１つあるいは複数の境界トレンチ電極５１ａを境界領域５０に設けてもよい。境界領域５０の幅Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の用途によっては、境界領域５０の幅Ｕ１が１００μｍより小さい距離であってよく、互いに隣接するトレンチ間の距離と同じ幅であってもよい。
図９および図１０に示すように、半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２とｐ型アノード層２５とが境界領域５０で接している。また、ｐ型アノード層２５とｎ－型ドリフト層１との境界は、ｎ型キャリア蓄積層２とｎ－型ドリフト層１との境界よりも第１主面１ａからの深さが深い位置に設けられている。本開示の半導体装置１００または半導体装置１０１では、ｐ型アノード層２５がｎ型キャリア蓄積層２よりも深い位置にまで設けられることにより、ｎ型キャリア蓄積層２への電界集中が抑制されるため、耐圧の低下を抑制できる。図１０では、ｎ型キャリア蓄積層２とｐ型アノード層２５とが接する位置が、ダイオード領域２０に最も近いＩＧＢＴトレンチ電極であるダミートレンチ電極１２ａと境界トレンチ電極５０ａとの間に設けられているが、ｎ型キャリア蓄積層２とｐ型アノード層２５とが接する位置は、境界領域５０内であれば特に限定されない。
なお、図９および図１０では、ダイオード領域２０に最も近いＩＧＢＴトレンチ電極をエミッタ電極６に電気的に接続されたダミートレンチ電極１２ａとしたが、ダイオード領域２０に最も近いＩＧＢＴトレンチ電極をゲートパッド４１ｃに電気的に接続されたゲートトレンチ電極１１ａとしてもよい。図９および図１０に示すように、ダイオード領域２０に最も近いＩＧＢＴトレンチ電極をエミッタ電極６に電気的に接続されたダミートレンチ電極１２ａとした方が、境界領域５０がスイッチング動作に寄与するのを防ぐことができるので、境界領域５０のスイッチング動作への影響を抑えつつ、耐圧の低下を抑制できる。
図１１は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。図１１（ａ）は、図１または図２における破線Ｅ－Ｅでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１（ｂ）は、図１における破線Ｆ－Ｆでの断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１１（ａ）および図１１（ｂ）に示すように、半導体装置１００の終端領域３０は、半導体基板の第１主面１ａと第２主面１ｂとの間にｎ－型ドリフト層１を有している。終端領域３０の第１主面１ａおよび第２主面１ｂは、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面１ａおよび第２主面１ｂと同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層１の第１主面１ａ側、すなわち半導体基板の第１主面１ａとｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は、ｎ型キャリア蓄積層より深い位置にまで形成されており、ＩＧＢＴ領域１０およびダイオード領域２０に形成されたトレンチよりも深い位置にまで形成されている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
ｎ－型ドリフト層１と半導体基板の第２主面１ｂとの間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。また、図１に示した半導体装置１００のようにダイオード領域２０が終端領域３０と隣接しても受けられる構成では、図１１（ｂ）に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
半導体基板の第２主面１ｂ上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
次に本開示の半導体装置１００または半導体装置１０１の製造方法について説明する。
図１２～図１９は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す図である。図１２～図１７は半導体装置１００または半導体装置１０１のおもて面側を形成する工程を示す図であり、図１８および図１９は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す図である。
まず、図１２（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハ、あるいはＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１２（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面１ａ側または第２主面１ｂ側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００または半導体装置１０１は製造される。
図１２（ａ）に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０、ダイオード領域２０および境界領域５０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０、ダイオード領域２０および境界領域５０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０、ダイオード領域２０および境界領域５０の構成の製造方法について主として説明するが、半導体装置１００または半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図１２（ｂ）に示すように、半導体基板のダイオード領域２０になる領域の第１主面１ａ上に第１のレジストマスクであるレジストマスク６０を形成し、マスク処理を施す。本開示でマスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。図１２（ｂ）に示すようにレジストマスク６０は、ＩＧＢＴ領域１０になる領域に第１開口である開口６０ａを有している。レジストマスク６０は、半導体基板の第１主面１ａ上のダイオード領域２０になる領域から境界領域５０になる領域にレジストマスク６０の端部がはみ出して設けられる。すなわち、レジストマスク６０は半導体基板の第１主面１ａ上のＩＧＢＴ領域１０になる領域と境界領域５０になる領域の一部とに開口６０ａを有しており、レジストマスク６０の開口６０ａの端部はＩＧＢＴ領域１０になる領域と境界領域５０になる領域の境界からダイオード領域２０側に距離ａ離れた場所に位置している。
半導体基板の第１主面１ａ上にレジストマスク６０を形成した後、半導体基板の第１主面１ａ側からリン（Ｐ）などのｎ型不純物を注入して、図１２（ｂ）に示すように、ＩＧＢＴ領域１０と境界領域５０の一部とにｎ型キャリア蓄積層２を形成する。ｎ型キャリア蓄積層２は、ｐ型アノード層２５とｎ－型ドリフト層１の境界よりも浅い位置に形成される。図１２（ｂ）に示すように、ｎ型キャリア蓄積層２のダイオード領域２０側の端部では、ＩＧＢＴ領域１０のｎ型キャリア蓄積層２よりも第１主面１ａからの深さが浅く形成される。
次に、図１３（ａ）に示すように、半導体基板の第１主面１ａ側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５を形成する。ｐ型ベース層１５は、ｎ型キャリア蓄積層２を形成する際に用いたレジストマスク６０を用いたマスク処理により形成されるため、ｐ型ベース層１５はＩＧＢＴ領域１０と境界領域５０の一部とに形成される。半導体基板のＩＧＢＴ領域１０と境界領域５０の一部とに不純物イオンを注入して、ｎ型キャリア蓄積層２とｐ型ベース層１５とを形成した後、半導体基板を加熱処理してｎ型キャリア蓄積層２およびｐ型ベース層１５に注入した不純物イオンを半導体基板内に拡散させる。
次に、図１３（ｂ）に示すように、半導体基板のＩＧＢＴ領域１０になる領域の第１主面１ａ上に第２レジストマスクであるレジストマスク６１を形成してマスク処理を施し、半導体基板の第１主面１ａ側からｐ型不純物イオンを注入しｐ型アノード層２５を形成する。図１３（ｂ）に示すようにレジストマスク６１は、ダイオード領域２０になる領域に第２開口である開口６１ａを有している。レジストマスク６１は、半導体基板の第１主面１ａ上のＩＧＢＴ領域１０になる領域から境界領域５０になる領域にレジストマスク６１の端部が距離ｂはみ出して設けられる。すなわち、レジストマスク６１は半導体基板の第１主面１ａ上のダイオード領域２０になる領域と境界領域５０になる領域の一部とに開口６１ａを有しており、レジストマスク６１の開口６１ａの端部はＩＧＢＴ領域１０になる領域と境界領域５０になる領域の境界からダイオード領域２０側に距離ｂ離れた場所に位置している。
図１３（ｂ）に示す距離ｂは、図１３（ａ）に示した距離ａより小さい距離であり、ｎ型キャリア蓄積層２のダイオード領域２０側の端部における第１主面１ａからの深さが浅くなっている部分がレジストマスク６１の開口６１ａに位置するように設定される。すなわち、レジストマスク６０の開口６０ａとレジストマスク６１の開口６１ａとは境界領域５０において一部が重なるように形成される。このため、ｐ型アノード層２５のＩＧＢＴ領域１０側の端部は、ｎ型キャリア蓄積層２およびｐ型ベース層１５のダイオード領域２０側端部が形成された領域に重畳されて形成される。ｐ型アノード層２５のｐ型不純物濃度をｎ型キャリア蓄積層２のｎ型不純物濃度より高くすることで、ｎ型キャリア蓄積層２を形成するためにｎ型不純物イオンを注入した領域とｐ型アノード層２５を形成するためにｐ型不純物イオンを注入した領域とが重なる領域が、ｐ型の半導体層となりｐ型アノード層２５の一部となる。この結果、ｎ型キャリア蓄積層２とｐ型アノード層２５とが境界領域５０で接する構成とすることができる。また、ｎ型キャリア蓄積層２のダイオード領域２０側の端部の第１主面１ａからの深さが浅くなる部分をｎ型キャリア蓄積層２のｎ型不純物濃度より高いｐ型不純物で打消しｐ型アノード層２５とするので、ｎ型キャリア蓄積層２の端部への電界の集中を抑制することができ耐圧低下を抑制できる。
半導体基板のダイオード領域２０と境界領域５０の一部とにｐ型不純物イオンを注入してｐ型アノード層２５を形成した後、半導体基板を加熱処理してｐ型アノード層２５に注入した不純物イオンを半導体基板内に拡散させる。なお、ｎ型キャリア蓄積層２およびｐ型ベース層１５の不純物イオンを拡散させる熱処理と、ｐ型アノード層２５の不純物イオンを拡散させる熱処理とを同時に行ってもよい。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５の不純物イオンの拡散のための熱処理を同時に行うことで、ｐ型ベース層１５およびｐ型アノード層２５より不純物濃度が低いｎ型キャリア蓄積層２の不純物イオンの拡散回数を減らすことができ、所定の厚さのｎ型キャリア蓄積層２を形成し易くなる。
また、ｎ型キャリア蓄積層２およびｐ型アノード層２５を形成する他の方法としては、ｐ型アノード層２５をｎ型キャリア蓄積層２より先に形成してもよい。図１４は、ｐ型アノード層２５をｎ型キャリア蓄積層２より先に形成する場合の製造方法を示す図である。図１４（ａ）および図１４（ｂ）に示す工程を、図１２（ｂ）、図１３（ａ）および図１３（ｂ）に示す工程に代えて適用することができる。
図１２（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備した後、図１４（ａ）に示すように半導体基板のＩＧＢＴ領域１０になる領域の第１主面１ａ上にレジストマスク６１を形成してマスク処理を施し、半導体基板の第１主面１ａ側からｐ型不純物イオンを注入しｐ型アノード層２５を形成する。レジストマスク６１は、図１３（ｂ）と同様に、ＩＧＢＴ領域１０になる領域から境界領域５０になる領域に端部が距離ｂはみ出して設けられる。半導体基板のダイオード領域２０と境界領域５０の一部とにｐ型不純物イオンを注入してｐ型アノード層２５とを形成した後、半導体基板を加熱処理してｐ型アノード層２５に注入した不純物イオンを半導体基板内に拡散させる。
次に、図１４（ｂ）に示すように、半導体基板のダイオード領域２０になる領域の第１主面１ａ上にレジストマスク６０を形成し、マスク処理を施す。図１２（ｂ）に示すようにレジストマスク６０は、ｐ型アノード層２５のＩＧＢＴ領域１０側の端部が第１主面１ａに露出するように開口を有して設けられる。レジストマスク６０は半導体基板の第１主面１ａ上のＩＧＢＴ領域１０になる領域と境界領域５０になる領域の一部とに開口を有しており、レジストマスク６０の開口の端部はＩＧＢＴ領域１０になる領域と境界領域５０になる領域の境界からダイオード領域２０側に距離ａ離れた場所に位置している。図１４（ａ）に示す距離ａは、図１４（ａ）に示す距離ｂより大きい。
半導体基板の第１主面１ａ上にレジストマスク６０を形成した後、半導体基板の第１主面１ａ側からｎ型不純物イオンを注入してｎ型キャリア蓄積層２を形成し、ｐ型不純物イオンを注入してｐ型ベース層１５を形成する。ｎ型キャリア蓄積層２は、ｐ型アノード層２５とｎ－型ドリフト層１との境界より浅い位置に形成する。ｎ型キャリア蓄積層２を形成するためのイオン注入とｐ型ベース層１５を形成するためのイオン注入とは、どちらを先に行ってもよい。ｎ型キャリア蓄積層２を形成するためのｎ型不純物イオンは、レジストマスク６０の開口に位置するｐ型アノード層２５の端部にも注入されるが、ｐ型アノード層２５のｐ型不純物濃度はｎ型キャリア蓄積層２のｎ型不純物濃度より高いので、ｐ型アノード層２５の端部にｎ型不純物イオンが注入されても、ｐ型アノード層２５の端部はｐ型の半導体層を維持する。この結果、ｎ型キャリア蓄積層２とｐ型アノード層２５とが境界領域５０で接する構成とすることができる。また、ｎ型不純物がＩＧＢＴ領域１０のｎ型キャリア蓄積層２よりも浅い位置にまでしか注入されないｎ型キャリア蓄積層２のダイオード領域２０側の端部をｐ型アノード層２５に埋もれさせることができるので、ｎ型キャリア蓄積層２に第１主面１ａからの深さが浅い部分が形成されるのを抑制でき、ｎ型キャリア蓄積層２の端部に電界が集中するのを抑制し、耐圧低下を抑制することができる。
ｎ型キャリア蓄積層２とｐ型ベース層１５とを形成した後、半導体基板を加熱処理してｎ型キャリア蓄積層２およびｐ型ベース層１５に注入した不純物イオンを半導体基板内に拡散させる。このように、ｐ型アノード層２５を形成するための不純物イオンの注入をｎ型キャリア蓄積層を形成するための不純物イオンの注入より先に行うことで、ｐ型アノード層２５のみ熱処理により不純物イオンを半導体基板内に拡散させることができ、ｎ型キャリア蓄積層２の熱処理による不純物イオンの拡散回数を減らせることができ、ｎ型キャリア蓄積層２を設計通りに形成し易くなる。
なお、半導体装置１００または半導体装置１０１の終端領域３０に形成されるｐ型終端ウェル層３１は、ｐ型アノード層２５と同時にｐ型不純物イオンを注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さおよびｐ型不純物濃度は同じとなる。また、ｐ型終端ウェル層３１とｐ型アノード層２５とを形成する際のマスク処理において、ｐ型終端ウェル層３１が形成される領域あるいはｐ型アノード層２５が形成される領域に形成されるマスクをメッシュ状のマスクとして、開口率を変更することで、ｐ型終端ウェル層３１とｐ型アノード層２５とに同時にｐ型不純物イオンを注入しても、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることができる。また、マスク処理によりｐ型終端ウェル層３１およびｐ型アノード層２５に別々にｐ型不純物イオンを注入することで、ｐ型終端ウェル層３１とｐ型アノード層２５との深さを異ならせてもよく、ｐ型不純物濃度を異ならせてもよい。
次に、図１５（ａ）に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面１ａ側に選択的にｎ型不純物を注入してｎ＋型エミッタ層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。また、マスク処理により、ＩＧＢＴ領域１０のｐ型ベース層１５の第１主面１ａ側に選択的にｐ型不純物を注入してｐ＋型コンタクト層１４を形成し、ダイオード領域２０のｐ型アノード層２５の第１主面１ａ側に選択的にｐ型不純物を注入してｐ＋型コンタクト層２４を形成する。注入するｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）であってよい。
次に、図１５（ｂ）に示すように、半導体基板の第１主面１ａ側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。図１５（ｂ）では境界領域５０にはトレンチ８を形成していないが、境界領域５０に１つまたは複数のトレンチ８を形成してよい。ＩＧＢＴ領域１０において、ｎ＋型エミッタ層１３を貫通するトレンチ８は、側壁がｎ＋型エミッタ層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１５（ｂ）では，ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図１６（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面１ａに酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面１ａに形成された酸化膜９は後の工程で除去される。
次に、図１６（ｂ）に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（Cｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
次に、図１７（ａ）に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面１ａに形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型エミッタ層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上およびダイオードトレンチ電極２１ａ上に形成される。
次に、図１７（ｂ）に示すように、半導体基板の第１主面１ａおよび層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって製膜することで形成される。
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）あるいは銅合金（Ｃｕ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金あるいは銅合金をさらに形成する場合、ニッケル合金あるいは銅合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、図１８（ａ）に示すように半導体基板の第２主面１ｂ側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
次に、図１８（ｂ）に示すように、半導体基板の第２主面１ｂ側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面１ｂ側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０、境界領域５０、および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面１ｂから深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面１ｂから深い位置に注入される。
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面１ｂ側からイオン注入した後に、第２主面１ｂにレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面１ｂから比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面１ｂ近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、図１８（ａ）に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図１８（ａ）に示すように、ＩＧＢＴ領域１０と境界領域５０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図１８（ａ）では、第２主面１ｂからのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
次に、図１８（ｂ）に示すように、半導体基板の第２主面１ｂ上にコレクタ電極７を形成する。コレクタ電極７は、第２主面１ｂのＩＧＢＴ領域１０、境界領域５０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面１ｂの全面に亘って形成してよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置１００または半導体装置１０１に切り分けることで半導体装置１００または半導体装置１０１は完成する。
以上のように本開示の半導体装置１００または半導体装置１０１は、ダイオード領域２０のｐ型アノード層２５の半導体基板の第１主面１ａからの深さを、ＩＧＢＴ領域１０に設けられたｎ型キャリア蓄積層２の第１主面１ａからの深さよりも深くしたので、ｎ型キャリア蓄積層２への電界集中が抑制されるため、半導体装置１００または半導体装置１０１の耐圧低下を抑制することができる。
また、ｐ型アノード層２５のｐ型不純物濃度をｎ型キャリア蓄積層２のｎ型不純物濃度よりも高くして、ＩＧＢＴ領域１０に形成されるｎ型キャリア蓄積層２のダイオード領域２０側の端部の第１主面１ａからの深さが浅くなる部分に、ｐ型アノード層２５を重畳させて形成するので、ｎ型キャリア蓄積層２の端部で第１主面１ａからの深さが浅くなる部分を無くすことができ、ｎ型キャリア蓄積層２への電界集中を抑制し耐圧低下を抑制することができる。
また、ＩＧＢＴ領域１０とダイオード領域２０との間に境界領域５０を設け、ｎ型キャリア蓄積層２とｐ型アノード層２５とが境界領域５０で接している構成としたので、ｎ型キャリア蓄積層２とｐ型アノード層２５との境界を電界が集中しやすいトレンチ電極から話して設けることができるので、ｎ型キャリア蓄積層２のダイオード領域２０側の端部への電界集中を抑制して耐圧低下を抑制できる。
また、ｎ型キャリア蓄積層２とｐ型アノード層２５との境界が、エミッタ電極６に電気的に接続された２つのトレンチ電極の間に位置する構成としたので、ｎ型キャリア蓄積層２とｐ型アノード層２５との境界が半導体装置１００または半導体装置１０１のスイッチング動作へ影響を与えるのを抑制して耐圧低下を抑制できる。
また、境界領域５０に１つまたは複数の境界トレンチ電極５１ａを設け、境界領域５０にｎ型キャリア蓄積層２とｐ型アノード層２５との境界を設けたので、半導体装置１００または半導体装置１０１のスイッチング動作に寄与しない境界領域５０の幅を大きくして、ｎ型キャリア蓄積層２とｐ型アノード層２５との境界がスイッチング動作へ与える影響をより一層抑制して耐圧低下を抑制できる。
実施の形態２．
次に、実施の形態２における半導体装置の構成を説明する。図２０は、実施の形態２におけるＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域との境界部の構成を示す部分拡大平面図である。図２０は、図１または図２に示した構成の半導体装置における破線８４で囲った領域の他の構成を拡大して示したものである。実施の形態２では、実施の形態１で説明した半導体装置１００または半導体装置１０１と同一または対応する構成については、実施の形態１と同一の符号を付して説明を省略する。
図２０に示すように、実施の形態２の半導体装置は、ＩＧＢＴ領域１０とダイオード領域２０との間に境界領域５０を有しており、境界領域５０には複数の境界トレンチ電極５１ａが設けられている。境界領域５０は、ＩＧＢＴ領域１０の最もダイオード領域２０側のＩＧＢＴ電極であるダミートレンチ電極１２ａと、ダイオード領域２０の最もＩＧＢＴ領域１０側のダイオードトレンチ電極２１ａとの間に設けられている。
ＩＧＢＴ領域１０の第１主面１ａ側に設けられたｐ＋型コンタクト層１４は、実施の形態１の半導体装置１００または半導体装置１０１とは相違し、ゲートトレンチ電極１１ａまたはダミートレンチ電極１２ａからなるＩＧＢＴ電極に挟まれた領域で、ｐ型ベース層１５に挟まれている。また、ＩＧＢＴ領域１０の最もダイオード領域２０側のｎ＋型エミッタ層１３は、ダイオード領域２０側の端部でＩＧＢＴトレンチ電極に絶縁膜を介して接しておらず、ｎ＋型エミッタ層１３とＩＧＢＴトレンチ電極であるダミートレンチ電極１２ａとの間にｐ型ベース層１５が設けられている。また、ダイオード領域２０の第１主面１ａ側に設けられたｐ＋型コンタクト層２４は、実施の形態１の半導体装置１００または半導体装置１０１とは相違し、ダイオードトレンチ電極２１ａに挟まれた領域で、ｐ型アノード層２５に挟まれている。
なお、図２０に示したＩＧＢＴ領域１０およびダイオード領域２０におけるｐ＋型コンタクト層１４、ｐ型ベース層１５、ｐ＋型コンタクト層２４およびｐ型アノード層２５の配置はこれに限定されるものではなく、実施の形態１の図３または図６に示した配置であってもよく、実施の形態１の半導体装置１００または半導体装置１０１において、ＩＧＢＴ領域１０およびダイオード領域２０におけるｐ＋型コンタクト層１４、ｐ型ベース層１５、ｐ＋型コンタクト層２４およびｐ型アノード層２５の配置を図２０に示すような配置としてもよい。
図２０に示すように、境界領域５０ではｐ型ベース層１５またはｐ型アノード層２５が絶縁膜を介して境界トレンチ電極５１ａに対向している。図２０では、最もＩＧＢＴ領域１０に近い境界トレンチ電極５１ａは絶縁膜を介してｐ型ベース層１５に対向し、最もダイオード領域２０に近い境界トレンチ電極５１ａは絶縁膜を介してｐ型アノード層２５に対向する構成を示しており、ｐ型ベース層１５とｐ型アノード層２５との境界が境界領域５０に位置している（図示せず）。ｐ型ベース層１５とｎ－型ドリフト層１との間には、ｎ型キャリア蓄積層２を有するので、ｎ型キャリア蓄積層２とｐ型アノード層２５との境界も境界領域５０に位置している（図示せず）。
図２０に示すように、実施の形態２の半導体装置は、境界領域５０に含まれるｐ型ベース層１５またはｐ型アノード層２５の表層部に、ｎ型キャリア蓄積層２よりｎ型不純物濃度が高いｎ＋型キャリア注入抑制層５３が選択的に設けられている。ｎ＋型キャリア注入抑制層５３のｎ型不純物濃度は、ＩＧＢＴ領域１０のｎ＋型エミッタ層１３のｎ型不純物濃度と同じであってよく、ｎ＋型エミッタ層１３のｎ型不純物濃度より高くても低くてもよい。また、図２０では、ＩＧＢＴ領域１０とダイオード領域２０とが並ぶ方向（紙面上下方向）で、ｎ＋型エミッタ層１３とｎ＋型キャリア注入抑制層５３とが対向するように設けているが、ｎ＋型キャリア注入抑制層５３はｎ＋型エミッタ層１３の配置に関係なく設けてよい。すなわち、図２０ではゲートトレンチ電極１１ａおよび境界トレンチ電極５１ａの長手方向（紙面左右方向）に設けられたｎ＋型エミッタ層１３の数とｎ＋型キャリア注入抑制層５３の数とを同数としているが、ｎ＋型エミッタ層１３の数とｎ＋型キャリア注入抑制層５３の数とを異なる数としてよい。
図２０に示すように、境界領域５０に設けられたｎ＋型キャリア注入抑制層５３は、ＩＧＢＴ領域１０とダイオード領域２０とが並ぶ方向（紙面上下方向）において、ｐ型ベース層１５またはｐ型アノード層２５に挟まれて配置されている。すなわち、ｎ＋型キャリア注入抑制層５３は境界トレンチ電極５１ａに接して設けられた絶縁膜には接しておらず、ｐ型ベース層１５またはｐ型アノード層２５を介して境界トレンチ電極５１ａが設けられたトレンチに対向している。
図２０に示す実施の形態２の半導体装置では、境界トレンチ電極５１ａの延伸方向に互いに隣接するｎ＋型キャリア注入抑制層５３の間にｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４が設けられた構成としたが、ｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４は必ずしも設けられなくてもよく、ｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４の代わりにｐ型ベース層１５またはｐ型アノード層２５が設けられていてもよい。また、ｎ＋型キャリア注入抑制層５３境界トレンチ電極５１ａが設けられたトレンチとの間にはｐ型ベース層１５またはｐ型アノード層２５が設けられているが、ｐ型ベース層１５またはｐ型アノード層２５の代わりにｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４を設けてもよい。
図２１～図２４は、実施の形態２のＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域、境界領域、ダイオード領域の構成を示す断面図である。図２１は、ＩＧＢＴ領域１０における図２０に示す破線Ｈ－Ｈでの断面図である。図２２は、境界領域５０における図２０の破線Ｉ－Ｉでの断面図である。図２３は、境界領域５０における図２０に示す破線Ｊ－Ｊでの断面図である。図２４は、ダイオード領域２０における図２０に示す破線Ｋ－Ｋでの断面図である。図２１～図２４は、いずれもIＧＢＴ領域１０とダイオード領域２０とが並ぶ方向（紙面上下方向）に直交する方向の断面図であり、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよび境界トレンチ電極５１ａの延伸方向に直交する方向の断面図である。
図２１に示すように、ＩＧＢＴ領域１０では半導体基板の第１主面１ａ側にｐ型ベース層１５が設けられており、ｐ型ベース層１５の表層部にｎ＋型エミッタ層１３とｐ＋型コンタクト層１４とが選択的に設けられている。ｐ＋型コンタクト層１４は、ｎ＋型エミッタ層１３よりも第１主面１ａからの深さが深い位置にまで設けてよい。ｐ型ベース層１５とｎ－型ドリフト層１との間にはｎ型キャリア蓄積層２が設けられている。また、ｎ－型ドリフト層１の第２主面１ｂ側にはｎ型バッファ層３が設けられ、ｎ型バッファ層３と第２主面１ｂとの間にｐ型コレクタ層１６が設けられている。
図２２および図２３に示すように、境界領域５０では、ＩＧＢＴ領域１０に近い領域において半導体基板の第１主面１ａ側にｐ型ベース層１５が設けられ、ダイオード領域２０に近い領域において半導体基板の第１主面１ａ側にｐ型アノード層２５が設けられている。また、境界領域５０であってｐ型ベース層１５が設けられた領域には、ｐ型ベース層１５とｎ－型ドリフト層１との間にｎ型キャリア蓄積層２が設けられている。
実施の形態１で説明したように、境界領域５０のｐ型ベース層１５はＩＧＢＴ領域１０のｐ型ベース層１５から連続したｐ型半導体層であり、境界領域５０のｎ型キャリア蓄積層２はＩＧＢＴ領域１０のｎ型キャリア蓄積層２から連続したｎ型半導体層であり、境界領域５０のｐ型アノード層２５はダイオード領域２０のｐ型アノード層２５から連続したｐ型半導体層である。ＩＧＢＴ領域１０および境界領域５０に設けられたｎ型キャリア蓄積層２は、ダイオード領域２０および境界領域５０に設けられたｐ型アノード層２５とｎ－型ドリフト層１との境界よりも半導体基板の第１主面１ａからの深さが浅い位置に設けられている。図２２および図２３では図示していないが、実施の形態１で説明したようにｎ型キャリア蓄積層２とｐ型アノード層２５とは境界領域５０で接している。
図２２および図２３に示すように、境界領域５０ではｐ型ベース層１５またはｐ型アノード層２５の表層部にｎ型キャリア蓄積層２よりｎ型不純物濃度が高いｎ＋型キャリア注入抑制層５３が選択的に設けられている。互いに隣接するｎ＋型キャリア注入抑制層５３の間には、ｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４は、ｎ＋型キャリア蓄積層５３よりも第１主面１ａからの深さが深い位置にまで設けてよい。なお、ｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４は必ずしも設ける必要はなく、ｐ＋型コンタクト層１４またはｐ＋型コンタクト層２４の代わりにｐ型ベース層１５またはｐ型アノード層２５を設けてもよい。境界領域５０では、半導体基板の第２主面１ｂ側にｎ型バッファ層３が設けられ、ｎ型バッファ層３と第２主面１ｂとの間にｐ型コレクタ層１６が設けられている。
図２４に示すように、ダイオード領域２０では半導体基板の第１主面１ａ側にｐ型アノード層２５が設けられており、ｐ型アノード層２５の表層部にｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４は、ｐ型アノード層２５の表層部に選択的に設けてよい。ｐ型アノード層２５はｎ－型ドリフト層１と接しており、ｐ型アノード層２５とｎ－型ドリフト層１との境界はｎ型キャリア蓄積層２が設けられた深さよりも深い位置に設けられている。また、ｎ－型ドリフト層１の第２主面１ｂ側にはｎ型バッファ層３が設けられ、ｎ型バッファ層３と第２主面１ｂとの間にｎ＋型カソード層２６が設けられている。
実施の形態２の半導体装置は以上のように構成される。実施の形態２の半導体装置では、境界領域５０のｐ型ベース層１５またはｐ型アノード層２５の表層部にｎ＋型キャリア注入抑制層５３を設けたので、境界領域５０の第１主面１ａ側からの正孔の供給量が低下するため、ダイオード領域２０への正孔の注入効率が低下する。従って、半導体装置の耐圧低下を抑制しつつダイオード動作時のリカバリ損失を低減することができる。
実施の形態３．
図２５は、実施の形態３のＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図２５は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線Ｇ－Ｇにおける断面図であり、実施の形態１で説明した図９または図１０に示す断面図とは異なり、ＩＧＢＴ領域１０とダイオード領域２０との間に境界領域５０を有さない構成の半導体装置の断面図である。
図２５に示すように、実施の形態３の半導体装置は、ＩＧＢＴ領域１０とダイオード領域２０とが隣接して設けられており、ＩＧＢＴ領域１０とダイオード領域２０との境界にはＩＧＢＴトレンチ電極であるゲートトレンチ電極１１ａが設けられている、図２５では、ＩＧＢＴ領域１０とダイオード領域２０との境界に設けられたＩＧＢＴトレンチ電極をゲートトレンチ電極１１ａとしたがダミートレンチ電極１２ａであってもよい。
実施の形態３の半導体装置は、実施の形態１で説明した半導体装置１００または半導体装置１０１と同様に、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２が設けられており、ｎ型キャリア蓄積層２は、ダイオード領域２０に設けられたｐ型アノード層２５とｎ－型ドリフト層１との境界より第１主面１ａからの深さが浅い位置に設けられている。すなわち、ＩＧＢＴ領域１０に設けられたｎ型キャリア蓄積層２とｎ－型ドリフト層１との境界よりも半導体基板の第１主面１ａからの深さが深い位置にまでｐ型アノード層２５が設けられている。
実施の形態３の半導体装置は、実施の形態１で説明した半導体装置と同様に、ダイオード領域２０のｐ型アノード層２５の半導体基板の第１主面１ａからの深さを、ＩＧＢＴ領域１０に設けられたｎ型キャリア蓄積層２の第１主面１ａからの深さよりも深くしたので、ｎ型キャリア蓄積層２への電界集中が抑制されるため、半導体装置の耐圧低下を抑制することができる。
なお、上記実施の形態１～３では、半導体装置のＩＧＢＴ領域１０およびダイオード領域２０にトレンチが形成され、絶縁膜を介してトレンチ内に電極が設けられたトレンチ型の半導体装置について説明したが、本開示の半導体装置は、トレンチが形成されずに半導体基板の第１主面１ａ上に絶縁膜を介して電極が設けられたプレナー型の半導体装置であってもよい。また、ＩＧＢＴ領域１０のみにトレンチを形成し、ダイオード領域２０または境界領域５０にはトレンチを形成しない半導体装置であってもよい。
なお、各実施の形態を、適宜、組み合わせたり、変形や省略したりすることも、本開示の範囲に含まれる。
１ ｎ－型ドリフト層、１ａ 第１主面、１ｂ 第２主面
２ ｎ型キャリア蓄積層
６ エミッタ電極
１０ ＩＧＢＴ領域
１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極（ＩＧＢＴトレンチ電極）、１１ｂ ゲートトレンチ絶縁膜
１２ ダミートレンチゲート、１２ａ ダミートレンチ電極（ＩＧＢＴトレンチ電極）、１２ｂ ダミートレンチ絶縁膜
１３ ｎ＋型エミッタ層、
１５ ｐ型ベース層
１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層
２０ ダイオード領域
２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜
２５ ｐ型アノード層
２６ ｎ＋型カソード層
３０ 終端領域
３１ ｐ型終端ウェル層
５０ 境界領域
５１ａ 境界トレンチ電極
５３ ｎ＋型キャリア注入抑制層
６０、６１ レジストマスク
１００、１０１ 半導体装置

Claims (11)

  1. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板に、前記第１主面に沿った第１方向に並んで設けられたＩＧＢＴ領域とダイオード領域とを備え、
    前記ＩＧＢＴ領域は、
    前記ドリフト層と前記第２主面との間に設けられた第２導電型のコレクタ層と、
    前記ドリフト層の前記第１主面側に前記ドリフト層に接して設けられ、前記ドリフト層よりも第１導電型の不純物濃度が高い第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層と前記第１主面との間に設けられた第２導電型のベース層と、
    前記ベース層の表層部に選択的に設けられ、前記第１主面の一部を有する第１導電型のエミッタ層と、
    前記エミッタ層および前記ベース層に絶縁膜を介して対向して設けられたゲート電極と、を備え、
    前記ダイオード領域は、
    前記ドリフト層と前記第２主面との間に設けられた第１導電型のカソード層と、
    前記ドリフト層と前記第１主面との間に設けられ、前記キャリア蓄積層と前記ドリフト層との境界よりも前記第１主面からの深さが深い位置にまで設けられた第２導電型のアノード層と、を備え、
    前記アノード層の第２導電型の不純物濃度が前記キャリア蓄積層の第１導電型の不純物濃度より高い半導体装置。
  2. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板に、前記第１主面に沿った第１方向に並んで設けられたＩＧＢＴ領域とダイオード領域とを備え、
    前記ＩＧＢＴ領域は、
    前記ドリフト層と前記第２主面との間に設けられた第２導電型のコレクタ層と、
    前記ドリフト層の前記第１主面側に前記ドリフト層に接して設けられ、前記ドリフト層よりも第１導電型の不純物濃度が高い第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層と前記第１主面との間に設けられた第２導電型のベース層と、
    前記ベース層の表層部に選択的に設けられ、前記第１主面の一部を有する第１導電型のエミッタ層と、
    前記エミッタ層および前記ベース層に絶縁膜を介して対向して設けられたゲート電極と、を備え、
    前記ダイオード領域は、
    前記ドリフト層と前記第２主面との間に設けられた第１導電型のカソード層と、
    前記ドリフト層と前記第１主面との間に設けられ、前記キャリア蓄積層と前記ドリフト層との境界よりも前記第１主面からの深さが深い位置にまで設けられた第２導電型のアノード層と、を備え、
    前記ＩＧＢＴ領域は、前記第１主面に沿って前記第１方向と直交する第２方向に延伸し、前記第１主面から前記ベース層を貫通して前記ドリフト層にまで達するトレンチ内に絶縁膜を介して設けられたＩＧＢＴトレンチ電極を複数有し、
    前記ダイオード領域は、前記第２方向に延伸し、前記第１主面から前記アノード層を貫通して前記ドリフト層にまで達するトレンチ内に絶縁膜を介して設けられたダイオードトレンチ電極を複数有し、
    複数の前記ＩＧＢＴトレンチ電極の少なくとも一部が前記ゲート電極である半導体装置。
  3. 複数の前記ＩＧＢＴトレンチ電極のうち前記ダイオード領域に最も近い前記ＩＧＢＴトレンチ電極と、複数の前記ダイオードトレンチ電極のうち前記ＩＧＢＴ領域に最も近い前記ダイオードトレンチ電極との間に、前記ドリフト層を有する境界領域を備え、
    前記境界領域は、前記ドリフト層と前記第２主面との間に前記コレクタ層を有し、
    前記キャリア蓄積層と前記アノード層とが前記境界領域で接している請求項２に記載の半導体装置。
  4. 前記第１主面上に、前記エミッタ層、前記ベース層および前記アノード層と電気的に接続されたエミッタ電極を有し、
    前記ダイオード領域に最も近い前記ＩＧＢＴトレンチ電極および前記ＩＧＢＴ領域に最も近い前記ダイオードトレンチ電極は、前記エミッタ電極に電気的に接続されている請求項３に記載の半導体装置。
  5. 前記境界領域は、前記第２方向に延伸し、前記第１主面から前記ドリフト層にまで達するトレンチ内に絶縁膜を介して設けられた境界トレンチ電極を有し、
    前記境界トレンチ電極は、前記エミッタ電極に電気的に接続されている請求項４に記載の半導体装置。
  6. 前記境界領域は、前記ドリフト層と前記第１主面との間に前記ベース層または前記アノード層を有し、
    前記境界領域に含まれる前記ベース層または前記アノード層の表層部に選択的に設けられた前記キャリア蓄積層より第１導電型の不純物濃度が高い第１導電型のキャリア注入抑制層を有する請求項３から５のいずれか１項に記載の半導体装置。
  7. 第１主面を有し、前記第１主面に沿った第１方向に並んでＩＧＢＴ領域が形成される第１領域とダイオード領域が形成される第２領域とを有する第１導電型の半導体基板を準備する工程と、
    前記第１領域の前記第１主面上に第１開口を有する第１レジストマスクを形成する工程と、
    前記第１開口から第１導電型の不純物イオンを注入して第１導電型のキャリア蓄積層を形成する工程と、
    前記第１開口から第２導電型の不純物イオンを注入して、前記第１主面と前記キャリア蓄積層との間に第２導電型のベース層を形成する工程と、
    前記第２領域の前記第１主面上に第２開口を有する第２レジストマスクを形成する工程と、
    前記第２開口から第２導電型の不純物イオンを注入して、前記キャリア蓄積層が形成された深さより前記第１主面からの深さが深い位置から前記第１主面にまで第２導電型のアノード層を形成する工程と、
    を備える半導体装置の製造方法。
  8. 前記第１開口および前記第２開口は、互いに一部が重なり、
    前記キャリア蓄積層および前記アノード層は、互いに一部が重なるように不純物イオンを注入して形成される請求項７に記載の半導体装置の製造方法。
  9. 前記アノード層を形成する工程は、前記キャリア蓄積層を形成する工程より前に行われる請求項７または８に記載の半導体装置の製造方法。
  10. 前記アノード層を形成する工程の後に、前記アノード層の不純物イオンを前記半導体基板内に拡散させる加熱工程を備え、
    前記キャリア蓄積層を形成する工程は、前記加熱工程より後に行われる請求項９に記載の半導体装置の製造方法。
  11. 前記半導体基板は、前記第１領域および前記第２領域の周囲に終端領域が形成される第３領域を有し、
    前記第２レジストマスクは、前記第３領域の第１主面上に第３開口が形成されており、
    前記アノード層を形成する工程は、前記第２開口と前記第３開口から同時に第２導電型の不純物イオンを注入して、前記アノード層と第２導電型の終端ウェル層とを形成する請求項７から１０のいずれか１項に記載の半導体装置の製造方法。
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