JP7172328B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、ＭＯＳ（金属膜－酸化膜－半導体の３層構造からなる絶縁ゲート）型半導体装置では、活性領域に、ゲート電極の材料であるポリシリコン（ｐｏｌｙ－Ｓｉ）による寄生抵抗が形成される。この寄生抵抗の抵抗値は、プレーナゲート構造ではばらつきが小さいが、トレンチゲート構造ではゲートトレンチの形状やトレンチゲート構造の仕上り寸法によって変わるため、ばらつきが大きい。寄生抵抗の抵抗値のばらつきを制御する方法として、ゲートパッドとゲート電極との間に、寄生抵抗よりも抵抗値が高く、かつ自身の抵抗値のばらつきの小さい平面平板状の内蔵抵抗を直列に接続することが公知である。
従来の半導体装置の構造について、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）を例に説明する。図７～９は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図８，９には、ゲートトレンチ１２１のレイアウトを示し、ゲートフィンガー１１３よりも外側（半導体基板１１０の端部側）の部分を図示省略する。図１０は、従来の半導体装置の等価回路を示す回路図である。
図７～１０に示す従来の半導体装置は、半導体基板１１０のおもて面上に互いに離して配置されたソースパッド１１１およびゲートパッド１１２を備える。ソースパッド１１１は、活性領域１０１における有効領域１０２に配置されている。ゲートパッド１１２は、活性領域１０１における無効領域１０３に配置されている。有効領域１０２は、活性領域１０１のうちの無効領域１０３を除く領域であり、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置され、ＭＯＳＦＥＴとして機能する。無効領域１０３は、ＭＯＳＦＥＴとして機能しない領域であり、ＭＯＳＦＥＴの単位セルが配置されていない。
ゲートパッド１１２には、ゲートフィンガー１１３およびゲートポリシリコン層１１４を介してすべてのゲート電極１２３（図１０）が電気的に接続されている。ゲートフィンガー１１３は、エッジ終端領域１０４において、活性領域１０１とエッジ終端領域１０４との境界に沿って活性領域１０１の周囲を囲む環状に設けられている。ゲート電極１２３は、半導体基板１１０のおもて面に平行な方向に延在するストライプ状に設けられたゲートトレンチ１２１の両端部それぞれにおいてゲートフィンガー１１３に接続されている（図８，９）。図８，９には、ゲートフィンガー１１３よりも細線でゲートトレンチ１２１を示す。
ゲートフィンガー１１３により、ゲートポリシリコン層１１４による内蔵抵抗Ｒｇ２と、ゲート電極１２３による寄生抵抗Ｒｇ１と、が直列に接続される。内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗は、この図７～１０に示す従来の半導体装置の全体のゲート抵抗Ｒｇ３である。このゲート抵抗Ｒｇ３の抵抗値は、寄生抵抗Ｒｇ１よりも抵抗値の高い内蔵抵抗Ｒｇ２の抵抗値で決まる。抵抗値測定用の電極パッド（以下、測定パッドとする）１１５は、例えば略矩形状の平面形状を有する活性領域１０１の１つの頂点に相当するコーナー部に配置され、活性領域１０１のコーナー部においてゲートフィンガー１１３に接続されている（図８参照）。
ゲートフィンガー１１３に測定パッド１１５を接続することで、図１０に示すように、ゲートパッド１１２と測定パッド１１５との間に内蔵抵抗Ｒｇ２が直列に接続された状態となり、この測定パッド１１５により内蔵抵抗Ｒｇ２の抵抗値を測定可能である。このため、内蔵抵抗Ｒｇ２の抵抗値でゲート抵抗Ｒｇ３の抵抗値が決まるように、上述したように内蔵抵抗Ｒｇ２の抵抗値を寄生抵抗Ｒｇ１の抵抗値よりも高くする。これにより、測定パッド１１５により内蔵抵抗Ｒｇ２の抵抗値を測定することで、全体のゲート抵抗Ｒｇ３が所定の抵抗値である半導体基板（半導体チップ）１１０を選別可能となる。
符号Ｃ１０１は、有効領域１０２に配置されたＭＯＳＦＥＴの各単位セルのゲート－ソース間に、ゲート絶縁膜（不図示）の、ゲートトレンチ１２１の側壁に沿った部分で形成される寄生容量である。符号Ｃ１０２は、ゲートフィンガー１１３とソースパッド１１１との間の層間絶縁膜（不図示）で形成される寄生容量である。符号Ｃ１０３は、ゲートフィンガー１１３と半導体基板１１０のおもて面との間のフィールド酸化膜で形成される寄生容量である。
符号Ｃ１０４は、測定パッド１１５と半導体基板１１０のおもて面との間の層間絶縁膜およびフィールド酸化膜（不図示）で形成される寄生容量である。符号Ｃ１０５は、内蔵抵抗Ｒｇ２を構成するポリシリコン層（以下、ゲートポリシリコン層とする）１１４と、半導体基板１１０のおもて面と、の間のフィールド酸化膜で形成される寄生容量である。これらの寄生容量Ｃ１０１～Ｃ１０５は、ゲートパッド１１２とソースパッド１１１との間に並列に接続されている。
ポリシリコンからなる抵抗体を半導体基板の主面上に半導体基板の端部に沿って配置したＭＯＳＦＥＴとして、ＭＯＳＦＥＴと同一の半導体基板上にポリシリコンからなる抵抗体を形成し、当該抵抗体により電気的に接続されたソースパッドおよびゲートパッドを介してＭＯＳＦＥＴセルのゲート・ソース間を接続した装置が提案されている（例えば、下記特許文献１（第００１８～００２０，００２４段落）参照。）。下記特許文献１では、ＭＯＳＦＥＴのゲート・ソース間の寄生容量に蓄積された電荷がポリシリコンからなる抵抗体を通って放電される。
特開平０５－３０４２９６号公報
しかしながら、上述した従来の半導体装置（図１０参照）では、次の問題がある。図１１，１３は、図１０の半導体装置を並列に接続した半導体回路装置の等価回路の一例を示す回路図である。図１２，１４は、それぞれ図１１，１３の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。図１１，１２には、半導体基板（半導体チップ）１１０の材料として炭化珪素（ＳｉＣ）を用いた場合を示す。
図１３，１４には、シリコン（Ｓｉ）を材料としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に図１０の半導体装置を適用した場合を示す。図１２，１４では、半導体基板１１０に形成されたＭＯＳＦＥＴ１３０，１５０の、ゲートトレンチ１３１，１５１、ゲート絶縁膜１３２，１５２およびゲート電極１３３，１５３以外の各部を図示省略する。
図１１に示す半導体回路装置では、図１０の半導体装置が並列に複数接続され、各半導体基板１１０それぞれにおいて、半導体基板１１０に作製（製造）されたＭＯＳＦＥＴ１３０のゲート電極１３３とＰＧ（Ｐｒｏｔｅｃｔｉｖｅ Ｇｒｏｕｎｄ）との間に、ゲート電極１３３による寄生抵抗Ｒｇ１と、半導体基板１１０上に付加したゲートポリシリコン層１１４による内蔵抵抗Ｒｇ２と、が直列に接続された等価回路となる。
図１０の半導体装置を並列に複数接続することで、所定の電流量を実現している。各半導体基板１１０において、ゲートポリシリコン層１１４による内蔵抵抗Ｒｇ２の両端はそれぞれゲートパッド１１２および測定パッド１１５に接続されている。符号Ｒｇ４は、ＰＧと、ゲートポリシリコン層１１４による内蔵抵抗Ｒｇ２と、の間に形成された、半導体基板１１０によるチップ抵抗Ｒｇ４であり、例えば３０Ω程度である。
半導体基板１１０の材料として炭化珪素を用いた場合、半導体基板１１０のチップサイズは小さく、例えば３ｍｍ2程度である。ゲートトレンチ１３１の個数が少なく、かつゲートトレンチ１３１が浅いことで、ゲート電極１３３となるポリシリコンの体積が小さいため、ゲート電極１３３による寄生抵抗Ｒｇ１の抵抗値が大きい（図１２）。また、所定電流量を得るために並列に接続する半導体基板１１０の個数が多くなる。
各半導体基板１１０それぞれにおいて全体のゲート抵抗Ｒｇ３のばらつきを制御するには、各半導体基板１１０の内蔵抵抗Ｒｇ２の抵抗値をそれぞれ高くする必要がある。しかしながら、寄生抵抗Ｒｇ１の抵抗値が大きく、寄生抵抗Ｒｇ１の抵抗値と内蔵抵抗Ｒｇ２の抵抗値とが近い抵抗値になってしまう場合、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３を決めることができない。
具体的には、例えば、寄生抵抗Ｒｇ１の抵抗値および内蔵抵抗Ｒｇ２の抵抗値がそれぞれ７Ω程度および８Ω程度であり、全体のゲート抵抗Ｒｇ３が１５Ω程度（＝７Ω＋８Ω）となる。このため、各半導体基板１１０で寄生抵抗Ｒｇ１の抵抗値がばらついている場合、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３の抵抗値を制御することができず、各半導体基板１１０での全体のゲート抵抗Ｒｇ３の抵抗値にばらつきが生じる。
一方、比較として挙げる図１３に示す半導体回路装置は、図１１に示す半導体回路装置と略同様の構成となっている。すなわち、各半導体基板１１０それぞれにおいて、半導体基板１１０に作製されたＩＧＢＴ１５０のゲート電極１５３とＰＧとの間に、ゲート電極１５３による寄生抵抗Ｒｇ１と、半導体基板１１０上のゲートポリシリコン層１１４による内蔵抵抗Ｒｇ２と、が直列に接続された等価回路となる。
シリコンを材料とした半導体基板１１０にＩＧＢＴ１５０を作製する場合、半導体基板１１０のチップサイズは大きく、例えば１０ｍｍ2程度である。ゲートトレンチ１５１の個数が多く、かつゲートトレンチ１５１が深いことで、ゲート電極１５３となるポリシリコンの体積が大きいため、ゲート電極１５３による寄生抵抗Ｒｇ１の抵抗値が小さい（図１４）。かつ、所定電流量を得るために並列に接続する半導体基板１１０の個数が少ない。
各半導体基板１１０において全体のゲート抵抗Ｒｇ３のばらつきを制御するには、内蔵抵抗Ｒｇ２の抵抗値を寄生抵抗Ｒｇ１の抵抗値よりも１桁程度高くすれば足りる。例えば、寄生抵抗Ｒｇ１の抵抗値および内蔵抵抗Ｒｇ２の抵抗値がそれぞれ０．１Ωオーダー程度および７．５Ω程度であるため、全体のゲート抵抗Ｒｇ３の抵抗値は内蔵抵抗Ｒｇ２の抵抗値とほぼ同じとなる。
このように寄生抵抗Ｒｇ１の抵抗値が低い場合、内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３の抵抗値を決めることができる。一方、図１１に示す半導体回路装置のように寄生抵抗Ｒｇ１の抵抗値が大きい場合、上述したように内蔵抵抗Ｒｇ２の抵抗値で全体のゲート抵抗Ｒｇ３を決めることができないため、測定パッド１１５で内蔵抵抗Ｒｇ２の抵抗値を測定するだけでは全体のゲート抵抗Ｒｇ３の抵抗値を得ることができない。
また、寄生抵抗Ｒｇ１の抵抗値は、一般的にＬＣＲメータ（Ｉｎｄｕｃｔａｎｃｅ（Ｌ） Ｃａｐａｃｉｔａｎｃｅ（Ｃ） ａｎｄ Ｒｅｓｉｓｔａｎｃｅ（Ｒ） ｍｅｔｅｒ）で測定されるが、測定精度が低く、例えば設定値を７Ωとした場合に６．５Ω～９．５Ω程度に測定され、バラつきも大きく、かつ当該測定値の信憑性に欠ける。したがって、寄生抵抗Ｒｇ１の抵抗値を測定したとしても全体のゲート抵抗Ｒｇ３の抵抗値を得ることができない。
このように全体のゲート抵抗Ｒｇ３の正確な抵抗値を得ることができないことで、並列に接続された各半導体基板１１０で寄生抵抗Ｒｇ１の抵抗値がばらついている場合、各半導体基板１１０の全体のゲート抵抗Ｒｇ３の抵抗値にもばらつきが生じる。並列に接続された各半導体基板１１０の中にスイッチングのタイミングが異なる半導体基板１１０が存在することとなるため、スイッチングノイズを低減することができない。
この発明は、上述した従来技術による問題点を解消するため、スイッチングノイズを低減することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の第１主面側に、金属膜－酸化膜－半導体の３層構造からなる絶縁ゲート構造が設けられている。前記半導体基板の第１主面に、絶縁膜を介してゲートパッドが設けられている。前記半導体基板の第１主面に、前記絶縁膜を介してゲートフィンガーが設けられている。前記ゲートフィンガーには、前記絶縁ゲート構造の前記金属膜であるゲート電極が電気的に接続されている。前記半導体基板の第１主面に、前記絶縁膜を介してゲートポリシリコン層が設けられている。前記ゲートポリシリコン層は、前記ゲートパッドと前記ゲートフィンガーとを電気的に接続する。前記半導体基板の第１主面に、前記絶縁膜を介して、第１抵抗値を測定するための電極パッドが設けられている。前記電極パッドは、前記ゲートフィンガーに電気的に接続されている。前記ゲートフィンガーの、前記ゲートポリシリコン層との接続部から前記電極パッドとの接続部までの間にすべての前記ゲート電極が電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート構造は、前記半導体基板の第１主面から所定深さに達するトレンチと、前記トレンチの内部に、前記酸化膜であるゲート絶縁膜を介して設けられた前記ゲート電極と、を有するトレンチゲート構造であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続された、第２抵抗値を測定するための他の電極パッドをさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートフィンガーとして第１，２ゲートフィンガーを有する。前記第１ゲートフィンガーは、前記ゲートポリシリコン層と前記ゲート電極とを電気的に接続する。前記第２ゲートフィンガーは、前記ゲート電極と前記電極パッドとを電気的に接続する。前記ゲートパッド、前記ゲートポリシリコン層、前記第１ゲートフィンガー、前記ゲート電極、前記第２ゲートフィンガーおよび前記電極パッドの順に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜の内部に設けられた、前記ゲート電極の電位のポリシリコン層をさらに備える。前記ポリシリコン層は、前記電極パッドと前記半導体基板との間に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第２導電型の第１半導体領域、第１導電型の第２半導体領域、第３半導体領域、第１，２電極および前記第１電極の電位のポリシリコン層を備える。前記第１半導体領域は、第１導電型の前記半導体基板の、前記トレンチ間に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第３半導体領域は、前記半導体基板の第２主面に設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。前記第２電極は、前記第３半導体領域に電気的に接続されている。前記第１電極の電位のポリシリコン層は、前記絶縁膜の内部に設けられている。前記ポリシリコン層は、前記電極パッドと前記半導体基板との間に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗値は、前記ゲート電極による寄生抵抗と、前記ゲートポリシリコン層による内蔵抵抗の抵抗値と、の合成抵抗であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗値は、前記ゲートポリシリコン層による内蔵抵抗の抵抗値であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は炭化珪素からなることを特徴とする。
上述した発明によれば、第２測定パッドによって、ゲートポリシリコン層による内蔵抵抗と、ゲート電極による寄生抵抗と、の合成抵抗である全体のゲート抵抗の抵抗値（第１抵抗値）を測定することができる。これにより、ゲートパッドとゲート電極との間のゲート抵抗の正確な抵抗値を得ることができ、当該ゲート抵抗の正確な抵抗値に基づいて半導体チップ（半導体基板）を、ゲート抵抗の抵抗値が同程度となる所定ランクに仕分けすることができる。したがって、複数の半導体チップを並列に接続するにあたって、スイッチングのタイミングがほぼ同じ半導体チップを選別して用いることができる。
本発明にかかる半導体装置によれば、スイッチングノイズを低減することができるという効果を奏する。
実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ１－Ａ３における断面構造を示す断面図である。 図２の等価回路の回路構成を示す回路図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 従来の半導体装置の等価回路を示す回路図である。 図１０の半導体装置を並列に接続した半導体回路装置の等価回路の一例を示す回路図である。 図１１の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。 図１０の半導体装置を並列に接続した半導体回路装置の等価回路の一例を示す回路図である。 図１３の半導体回路装置の１つの半導体チップの断面構造を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１に示す実施の形態１にかかる半導体装置は、ＭＯＳＦＥＴと同一の半導体基板（半導体チップ）１０上に、ゲートポリシリコン層１４からなる内蔵抵抗Ｒｇ２（図３参照）を配置した半導体装置である。半導体基板１０は例えば炭化珪素（ＳｉＣ）からなり、チップサイズが例えば３ｍｍ2程度と小さい。半導体基板１０のおもて面上には、ソースパッド１１、ゲートパッド１２および第１，２測定パッド１５，１６が互いに離して配置され、パッシベーション膜２８により電気的に絶縁されている。
ソースパッド１１、ゲートパッド１２および第１，２測定パッド１５，１６は、例えば、略矩形状の平面形状を有する金属層であり、同一の積層構造で同一階層に配置されている。ソースパッド１１は、活性領域１における有効領域２のほぼ全面に配置されている。ソースパッド１１の表面は、ボンディングワイヤーの接合箇所を除いて、パッシベーション膜２８に覆われている。有効領域２は、活性領域１のうちの無効領域３を除く領域であり、ＭＯＳＦＥＴの単位セル（素子の構成単位）が配置され、ＭＯＳＦＥＴとして機能する。無効領域３は、ＭＯＳＦＥＴとして機能しない領域であり、ＭＯＳＦＥＴの単位セルが配置されていない。
ゲートパッド１２および第１，２測定パッド１５，１６は、活性領域１における無効領域３に配置されている。ゲートパッド１２には、ゲートポリシリコン層１４を介してゲートフィンガー１３が電気的に接続されている。ゲートフィンガー１３は、エッジ終端領域４の、活性領域１との境界に沿って設けられ、活性領域１の周囲を略矩形状に囲む。ゲートフィンガー１３には、すべてのゲート電極２３（図２，３参照）が電気的に接続されている。ゲート電極２３は、例えば、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に設けられたゲートトレンチ２１の両端部それぞれにおいてゲートフィンガー１３に接続されている。
ゲートフィンガー１３は、ゲートポリシリコン層１４と同一階層に配置されたポリシリコン層である。ゲートフィンガー１３は、ゲートポリシリコン層１４に直接接続されていてもよいし、コンタクト電極（不図示）を介してゲートポリシリコン層１４に電気的に接続されていてもよい。ゲートフィンガー１３により、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、ゲート電極２３の材料であるポリシリコンによる寄生抵抗Ｒｇ１と、が直列に接続される。内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗は、実施の形態１にかかる半導体装置の全体のゲート抵抗Ｒｇ３である。ゲートフィンガー１３には、抵抗値測定用の２つの電極パッド（以下、第１，２測定パッドとする）１５，１６が互いに離して接続されている。
第１測定パッド（第２抵抗値を測定するための他の電極パッド）１５は、ゲートフィンガー１３とゲート電極２３との接続点のうち、最もゲートポリシリコン層１４寄りの接続点と、ゲートフィンガー１３とゲートポリシリコン層１４との接続点と、の間に接続される。これによって、第１測定パッド１５とゲートパッド１２との間に、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２が接続される。このため、第１測定パッド１５によって、内蔵抵抗Ｒｇ２の抵抗値（第２抵抗値）を測定することができる。第１測定パッド１５は設けられていなくてもよい。
第２測定パッド（第１抵抗値を測定するための電極パッド）１６は、ゲートフィンガー１３とゲート電極２３との接続点のうち、最もゲートポリシリコン層１４から離れた接続点よりもゲートポリシリコン層１４から離れた位置においてゲートフィンガー１３に接続される。第２測定パッド１６とゲートパッド１２との間に、ゲート電極２３による寄生抵抗Ｒｇ１と、ゲートポリシリコン層１４による内蔵抵抗Ｒｇ２と、が直列に接続される。このため、第２測定パッド１６によって、内蔵抵抗Ｒｇ２と寄生抵抗Ｒｇ１との合成抵抗である全体のゲート抵抗Ｒｇ３の抵抗値（第１抵抗値）を測定することができる。
具体的には、第１，２測定パッド１５，１６は、例えば活性領域１の異なるコーナー部にそれぞれ配置され、当該活性領域１のコーナー部でゲートフィンガー１３に接続されている。第１測定パッド１５は、例えば、活性領域１の４つのコーナー部のうち、ゲートポリシリコン層１４に最も近いコーナー部でゲートフィンガー１３に接続されている。第２測定パッド１６は、例えば、活性領域１の４つのコーナー部のうち、ゲートポリシリコン層１４から最も離れたコーナー部で、かつ第１測定パッド１５が配置されたコーナー部と１辺を共有するコーナー部においてゲートフィンガー１３に接続されている。活性領域１のコーナー部とは、略矩形状の平面形状を有する活性領域１の頂点である。抵抗値の測定後、第１，２測定パッド１５，１６は図示省略する絶縁物で覆われる。このため、製品としての半導体チップの信頼性を向上させることができる。
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図２は、図１の切断線Ａ１－Ａ３における断面構造を示す断面図である。図１の切断線Ａ１－Ａ２は、第１測定パッド１５を通り、活性領域１を、活性領域１を、半導体基板１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに平行に切断する切断線である。図１の切断線Ａ２－Ａ３は、ゲートポリシリコン層１４および第１測定パッド１５を通り、活性領域１を第１方向Ｘに平行に切断する切断線である。図２では、半導体基板１０の内部に設けられた各半導体領域を図示省略する。図３は、図２の等価回路の回路構成を示す回路図である。
図２に示すように、活性領域１の有効領域２において、半導体基板１０のおもて面側には、ＭＯＳＦＥＴの各単位セルの一般的なトレンチゲート構造が第１方向Ｘ（図１参照）に延びるストライプ状に設けられている。トレンチゲート構造は、図示省略するｐ型ベース領域（第１半導体領域）、図示省略するｎ+型ソース領域（第２半導体領域）、トレンチ（ゲートトレンチ）２１、ゲート絶縁膜２２およびゲート電極２３からなる。ｐ型ベース領域およびｎ+型ソース領域は、ゲートトレンチ２１間（メサ領域）に設けられている。ゲート電極２３は、ゲートトレンチ２１の両端部においてゲートフィンガー１３に電気的に接続されている。ゲート電極２３は、ポリシリコンからなる。
半導体基板１０のおもて面には、ゲート電極２３を覆うように、層間絶縁膜２４が設けられている。ソース電極２５は、層間絶縁膜２４のコンタクトホールを介してｐ型ベース領域およびｎ+型ソース領域に電気的に接続されている。ソース電極２５は、ソースパッド１１を構成する。ソース電極２５は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウムシリコン（ＡｌＳｉ）膜を順に積層した積層構造を有していてもよい。ソース電極２５の、パッシベーション膜２８で覆われた部分を除いた表面は、例えばニッケル（Ｎｉ）めっき膜２６で覆われている。
活性領域１の無効領域３において、半導体基板１０のおもて面は、フィールド酸化膜２７で覆われている。フィールド酸化膜２７上には、最も第１測定パッド１５寄りに配置されたゲートトレンチ２１ａ（２１）の内部からゲート電極２３ａが延在している。このゲート電極２３ａの、フィールド酸化膜２７上に延在する部分（以下、延在部とする）２３ａ’は、無効領域３で終端している。ゲート電極２３ａの延在部２３ａ’は、例えば、層間絶縁膜２４を挟んでソース電極２５の一部および後述する金属電極３１の一部に深さ方向Ｚに対向する。ゲート電極２３ａの延在部２３ａ’は、図示省略する部分でゲートフィンガー１３に電気的に接続され、ゲート電位に固定されている。ゲート電極２３ａの延在部２３ａ’は、ソース電位に固定されていてもよい。
また、フィールド酸化膜２７上には、ゲート電極２３ａの延在部２３ａ’と離して、ゲートポリシリコン層１４が設けられている。ゲートポリシリコン層１４は、層間絶縁膜２４を挟んで金属電極３１の一部および後述する金属電極３３に深さ方向Ｚに対向する。ゲートポリシリコン層１４、および、ゲート電極２３ａの延在部２３ａ’は、層間絶縁膜２４で覆われている。ゲートポリシリコン層１４とゲート電極２３ａの延在部２３ａ’と、は層間絶縁膜２４のコンタクトホールを介して金属電極３１により電気的に接続されている。また、ゲートポリシリコン層１４には層間絶縁膜２４のコンタクトホールを介して金属電極３３が接続され、ゲートポリシリコン層１４を介して金属電極３１，３３同士が電気的に接続されている。ソース電極２５および金属電極３１，３３は互いに離して配置されている。金属電極３１，３３は、例えばソース電極２５と同じ積層構造を有する。
金属電極３１，３３の、パッシベーション膜２８で覆われた部分を除いた表面は、それぞれ例えばニッケルめっき膜３２，３４で覆われている。金属電極３１，３３は、それぞれ第１測定パッド１５およびゲートパッド１２を構成する。図示省略するが、第２測定パッド１６は、第１測定パッド１５と同様に、金属電極３１およびニッケルめっき膜３４で構成される。かつ、第２測定パッド１６は、第１測定パッド１５と同様に、下層の層間絶縁膜２４を介して、最も第２測定パッド１６寄りに配置されたゲート電極２３ａの延在部２３ａ’に深さ方向に対向する。半導体基板１０の裏面の表面層には、半導体基板１０の裏面の全面にわたって、図示省略するｎ+型ドレイン（第３半導体領域）領域が設けられている。半導体基板１０の裏面の全面に、図示省略するドレイン電極が設けられている。
図２，３に示すように、ＭＯＳＦＥＴの各単位セルのゲート－ソース間に、ゲート絶縁膜２２の、ゲートトレンチ２１の側壁に沿った部分で寄生容量Ｃ１が形成される。ゲート電極２３ａの延在部２３ａ’とソースパッド１１との間の層間絶縁膜２４で寄生容量Ｃ２が形成される。ゲート電極２３ａの延在部２３ａ’と半導体基板１０のおもて面との間のフィールド酸化膜２７で寄生容量Ｃ３が形成される。第１測定パッド１５と半導体基板１０のおもて面との間の層間絶縁膜２４およびフィールド酸化膜２７で寄生容量Ｃ４が形成される。ゲートポリシリコン層１４と半導体基板１０のおもて面との間のフィールド酸化膜２７で寄生容量Ｃ５が形成される。層間絶縁膜２４およびフィールド酸化膜２７の厚さを調整することで、これら寄生容量Ｃ１～Ｃ５を調整可能である。
寄生容量Ｃ３，Ｃ４を大きくすることで、第１，２測定パッド１５，１６の下層のＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量を向上させることができる。寄生容量Ｃ５を大きくすることで、ゲートパッド１２の下層のＥＳＤ耐量を向上させることができる。また、第１，２測定パッド１５，１６の下層のポリシリコン層（ゲート電極２３ａの延在部２３ａ’）をゲート電位またはソース電位に固定することで、寄生容量Ｃ３，Ｃ４を大きくすることができる。寄生容量Ｃ１～Ｃ５は、ゲートパッド１２とソースパッド１１との間に並列に接続されている。このため、いずれかの寄生容量Ｃ１～Ｃ５を大きくすることで、層間絶縁膜２４およびフィールド酸化膜２７で形成される全体の寄生容量を大きくすることができる。
以上、説明したように、実施の形態１によれば、第２測定パッドとゲートパッドとの間に、ゲート電極による寄生抵抗と、ゲートポリシリコン層による内蔵抵抗と、が直列に接続される。第２測定パッドによって、内蔵抵抗と寄生抵抗との合成抵抗である全体のゲート抵抗の抵抗値を測定することができる。これにより、ゲートパッドとゲート電極との間のゲート抵抗の正確な抵抗値を得ることができ、当該ゲート抵抗の正確な抵抗値に基づいて半導体チップ（半導体基板）を、0ゲート抵抗の抵抗値が同程度となる所定ランクに仕分けすることができる。したがって、複数の半導体チップを並列に接続するにあたって、スイッチングのタイミングがほぼ同じ半導体チップを選別して用いることができるため、スイッチングノイズを低減することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図４Ａ，４Ｂ，５Ａ，５Ｂ，６Ａ，６Ｂは、実施の形態２にかかる半導体装置の構造の一例を示す断面図である。図４Ａ，４Ｂ，５Ａ，５Ｂ，６Ａ，６Ｂには、ゲートフィンガー１３よりも細線でゲートトレンチ２１を示す。また、図４Ａ，４Ｂ，５Ａ，５Ｂ，６Ａ，６Ｂでは、ゲートフィンガー１３よりも外側（半導体基板１０の端部側）の部分を図示省略する。実施の形態２にかかる半導体装置は、ゲートフィンガー１３の配置が実施の形態１にかかる半導体装置と異なる。ゲートフィンガー１３は、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３、ゲート電極２３、ゲートフィンガー１３および第２測定パッド１６の順に電気的に接続されるように配置されればよく、その配置は種々変更可能である。
具体的には、例えば、図４Ａに示すように、ゲートトレンチ２１は、第１方向Ｘに延在するストライプ状に配置されている。ゲートパッド１２は、活性領域１の、第１方向Ｘに平行な１辺付近において当該１辺の略中央付近に配置されている。第２測定パッド１６は、活性領域１の、ゲートパッド１２に近い１辺に対向する１辺の端部にあたるコーナー部に配置されている。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに、各辺に沿って第２方向Ｙに略平行に延在するゲートフィンガー１３（１３ａ，１３ｂ）が配置されている。ゲート電極２３の両端部はそれぞれ異なるゲートフィンガー（第１，２ゲートフィンガー）１３ａ，１３ｂに電気的に接続されている。
一方のゲートフィンガー１３ａは、活性領域１の、ゲートパッド１２に近い１辺と直交する１辺から、ゲートパッド１２に近い１辺に沿って延在する略Ｌ字状をなす。この一方のゲートフィンガー１３ａの一端にゲートポリシリコン層１４を介してゲートパッド１２が電気的に接続されている。一方のゲートフィンガー１３ａは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。一方のゲートフィンガー１３ａに第２測定パッド１６は接続されていない。他方のゲートフィンガー１３ｂは、ゲートパッド１２に近い１辺と直交する１辺に沿って延在する略直線状の平面形状をなす。この他方のゲートフィンガー１３ｂの一端に第２測定パッド１６が電気的に接続されている。他方のゲートフィンガー１３ｂは、第２測定パッド１６とゲート電極２３とを電気的に接続する。他方のゲートフィンガー１３ｂにゲートパッド１２は接続されていない。
したがって、図４Ａに示す実施の形態２にかかる半導体装置においては、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ａ、ゲートトレンチ２１の内部のゲート電極２３、ゲートフィンガー１３ｂおよび第２測定パッド１６の順で電気的に接続されている。
第１測定パッド１５を配置する場合には、図４Ｂに示すように、第１測定パッド１５を、活性領域１の、第２測定パッド１６を配置したコーナー部の対角にあたるコーナー部に配置して、一方のゲートフィンガー１３ａに電気的に接続すればよい。
また、図５Ａに示すように、互いに離して２つの第２測定パッド１６が配置されていてもよい。ゲートトレンチ２１およびゲートパッド１２の配置は、図４Ａに示す実施の形態２にかかる半導体装置と同様である。活性領域１の、ゲートパッド１２に近い１辺に対向する１辺の両端部にあたる各コーナー部に、それぞれ異なる第２測定パッド１６が配置されている。活性領域１の略中央部を通って、第２方向Ｙに平行に延在する直線状の平面形状でゲートフィンガー１３（１３ｃ）が配置されている。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに、各辺に沿って第２方向Ｙに略平行に延在する直線状にゲートフィンガー１３（１３ｄ）が配置されている。ゲート電極２３の略中央部はゲートフィンガー１３ｃに電気的に接続され、両端部はそれぞれ異なるゲートフィンガー１３ｄに電気的に接続されている。
活性領域１の略中央を通るゲートフィンガー１３ｃの一端にゲートポリシリコン層１４を介してゲートパッド１２に電気的に接続されている。一方のゲートフィンガー１３ｃは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。一方のゲートフィンガー１３ｃに第２測定パッド１６は接続されていない。活性領域１の、ゲートパッド１２に近い１辺と直交する１組の対辺それぞれに各辺に沿って延在する各ゲートフィンガー１３ｄには、それぞれ異なる第２測定パッド１６が電気的に接続されている。他方のゲートフィンガー１３ｄは、第２測定パッド１６とゲート電極２３とを電気的に接続する。ゲートフィンガー１３ｄにゲートパッド１２は接続されていない。
したがって、図５Ａに示す実施の形態２にかかる半導体装置においては、活性領域１の２箇所で、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ｃ、ゲートトレンチ２１の内部のゲート電極２３、ゲートフィンガー１３ｄおよび第２測定パッド１６の順で電気的に接続されている。
第１測定パッド１５を配置する場合には、図５Ｂに示すように、第１測定パッド１５を、活性領域１の、一方のゲートフィンガー１３ｃを挟んでゲートパッド１２の付近に配置して、一方のゲートフィンガー１３ｃに電気的に接続すればよい。
また、図６Ａに示すように、活性領域１の、第２方向Ｙに平行な１辺の両端部にあたる各コーナー部に、それぞれゲートパッド１２’および第２測定パッド１６が配置されてもよい。ゲートトレンチ２１の配置は、図４Ａに示す実施の形態２にかかる半導体装置と同様である。活性領域１の、第２測定パッド１６を配置したコーナー部と対角となるコーナー部を共有する２辺に沿って延在するゲートフィンガー１３（１３ｅ）が配置されている。活性領域１の、ゲートパッド１２’および第２測定パッド１６を両端部にそれぞれ配置した１辺に沿ってゲートフィンガー１３（１３ｆ）が配置されている。ゲート電極２３の両端部はそれぞれゲートフィンガー１３ｅ，１３ｆに電気的に接続されている。
一方のゲートフィンガー１３ｅは活性領域１の２辺に沿って延在する略Ｌ字状の平面形状をなす。この一方のゲートフィンガー１３ｅの一端にゲートポリシリコン層１４を介してゲートパッド１２が電気的に接続されている。一方のゲートフィンガー１３ｅは、ゲートポリシリコン層１４とゲート電極２３とを電気的に接続する。一方のゲートフィンガー１３ｅに第２測定パッド１６は接続されていない。他方のゲートフィンガー１３ｆは、活性領域１の、ゲートパッド１２’および第２測定パッド１６を両端部にそれぞれ配置した１辺に沿って延在する略直線状の平面形状をなす。この他方のゲートフィンガー１３ｆの一端は第２測定パッド１６に電気的に接続され、他端はゲートパッド１２に達しない位置で終端している。他方のゲートフィンガー１３ｆは、第２測定パッド１６とゲート電極２３とを電気的に接続する。他方のゲートフィンガー１３ｆにゲートパッド１２は接続されていない。
したがって、図６Ａに示す実施の形態２にかかる半導体装置においては、ゲートパッド１２、ゲートポリシリコン層１４、ゲートフィンガー１３ｅ、ゲートトレンチ２１の内部のゲート電極２３、ゲートフィンガー１３ｆおよび第２測定パッド１６の順に電気的に接続されている。
第１測定パッド１５を配置する場合には、図６Ｂに示すように、第１測定パッド１５を、活性領域１の、第２測定パッド１６を配置したコーナー部の対角にあたるコーナー部に配置して、一方のゲートフィンガー１３ｅに電気的に接続すればよい。
以上、説明したように、実施の形態２によれば、ゲートフィンガーの配置に依らず、実施の形態１と同様の効果を得ることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、ＩＧＢＴにも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、ゲート電極による寄生抵抗のばらつきが大きいトレンチゲート構造のＭＯＳ型半導体装置に有用である。
１ 活性領域
２ 活性領域の有効領域
３ 活性領域の無効領域
４ エッジ終端領域
１０ 半導体基板
１１ ソースパッド
１２，１２' ゲートパッド
１３，１３ａ～１３ｆ ゲートフィンガー
１４ ゲートポリシリコン層
１５ 測定パッド（第１測定パッド）
１６ 測定パッド（第２測定パッド）
２１，２１ａ ゲートトレンチ
２２ ゲート絶縁膜
２３，２３ａ ゲート電極
２３ａ' ゲート電極の延在部
２４ 層間絶縁膜
２５ ソース電極
２６，３２，３４ ニッケルめっき膜
２７ フィールド酸化膜
２８ パッシベーション膜
３１，３３ 金属電極
Ｃ１～Ｃ５ 寄生容量
Ｒｇ１ ゲート電極による寄生抵抗
Ｒｇ２ ゲートポリシリコン層による内蔵抵抗
Ｒｇ３ 全体のゲート抵抗
Ｘ トレンチが半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (9)

  1. 半導体基板の第１主面側に設けられた、金属膜－酸化膜－半導体の３層構造からなる絶縁ゲート構造と、
    前記半導体基板の第１主面に絶縁膜を介して設けられたゲートパッドと、
    前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記絶縁ゲート構造の前記金属膜であるゲート電極が電気的に接続されたゲートフィンガーと、
    前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートパッドと前記ゲートフィンガーとを電気的に接続するゲートポリシリコン層と、
    前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートフィンガーに電気的に接続された、第１抵抗値を測定するための電極パッドと、
    を備え、
    前記ゲートフィンガーの、前記ゲートポリシリコン層との接続部から前記電極パッドとの接続部までの間にすべての前記ゲート電極が電気的に接続されていることを特徴とする半導体装置。
  2. 前記絶縁ゲート構造は、
    前記半導体基板の第１主面から所定深さに達するトレンチと、
    前記トレンチの内部に、前記酸化膜であるゲート絶縁膜を介して設けられた前記ゲート電極と、を有するトレンチゲート構造であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板の第１主面に前記絶縁膜を介して設けられ、前記ゲートポリシリコン層を介して前記ゲートパッドに電気的に接続された、第２抵抗値を測定するための他の電極パッドをさらに備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲートフィンガーとして、
    前記ゲートポリシリコン層と前記ゲート電極とを電気的に接続する第１ゲートフィンガーと、
    前記ゲート電極と前記電極パッドとを電気的に接続する第２ゲートフィンガーと、を有し、
    前記ゲートパッド、前記ゲートポリシリコン層、前記第１ゲートフィンガー、前記ゲート電極、前記第２ゲートフィンガーおよび前記電極パッドの順に接続されていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記絶縁膜の内部に設けられた、前記ゲート電極の電位のポリシリコン層をさらに備え、
    前記ポリシリコン層は、前記電極パッドと前記半導体基板との間に配置されていることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 第１導電型の前記半導体基板の、前記トレンチ間に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記半導体基板の第２主面に設けられた第３半導体領域と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
    前記第３半導体領域に電気的に接続された第２電極と、
    前記絶縁膜の内部に設けられた、前記第１電極の電位のポリシリコン層と、をさらに備え、
    前記ポリシリコン層は、前記電極パッドと前記半導体基板との間に配置されていることを特徴とする請求項２に記載の半導体装置。
  7. 前記第１抵抗値は、前記ゲート電極による寄生抵抗と、前記ゲートポリシリコン層による内蔵抵抗の抵抗値と、の合成抵抗であることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
  8. 前記第２抵抗値は、前記ゲートポリシリコン層による内蔵抵抗の抵抗値であることを特徴とする請求項３に記載の半導体装置。
  9. 前記半導体基板は炭化珪素からなることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
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