CN112786591B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，该半导体器件包括：增强型第一p沟道型MISFET；增强型第二p沟道型MISFET；与所述第一p沟道型MISFET和所述第二p沟道型MISFET的漏极公共地电连接的漏极导体；与所述第一p沟道型MISFET的源极电连接的第一源极导体；与所述第二p沟道型MISFET的源极电连接的第二源极导体；和与所述第一p沟道型MISFET和所述第二p沟道型MISFET的栅极公共地电连接的栅极导体。由此能够提供常导通型的可实现元件的小型化的半导体器件。

Description

半导体器件
本申请是申请日为2017年9月29日、申请号为201710906538.2、发明名称为“半导体器件和半导体封装件”的专利申请的分案申请。
本申请与2016年9月30日向日本特许厅提交的日本专利申请特愿2016-194316号、2016年9月30日向日本特许厅提交的日本专利申请特愿2016-194317号和2017年8月22日向日本特许厅提交的日本专利申请特愿2017-159596号对应，在此援引这些申请的全部公开内容。
技术领域
本发明涉及半导体器件和半导体封装件。
背景技术
在现有技术中，作为常导通(normally on)型半导体元件，已知有JFET(Junctiongate Field Effect Transistor：结栅场效应晶体管)。
例如，专利文献1(日本特开2011-166673号公报)公开了以与MOSFET组合的方式使用的SiC-JFET。
另外，专利文献2(日本特开2014-123665号公报)公开了一种半导体封装件，该半导体封装件包括半导体芯片、搭载半导体芯片的台、栅极引线、源极引线、漏极引线、接合线和密封树脂。
常导通型的JFET，利用因施加电压而在半导体层内扩展的耗尽层来切断半导体层中流动的电流。通过适当地设计耗尽层的扩展宽度，能够确保可靠地切断电流。因此，在JFET中，必须优先考虑耗尽层的扩展宽度，降低半导体层的杂质浓度(沟道浓度)，这样的结果是导致每单位长度的电阻比较高。另外，作为常导通型的半导体元件，还存在耗尽型MOSFET，但是同样由于优先考虑耗尽层的扩展宽度这样的理由，妨碍了半导体层的电阻的降低。
考虑到这样的背景，在JFET和耗尽型MOSFET中，为了降低导通电阻而需要大幅确保电流路径。因此，难以将元件小型化后使用。
发明内容
本发明的目的是提供一种常导通型的能够实现元件的小型化的半导体器件和半导体封装件。
另外，虽然如专利文献2那样地在现有技术中提案有各种各样的半导体封装件，但是今后伴随便携式终端的需要，要求更小型化的晶体管。
本发明的另一目的是提供与现有技术相比特别小型化的半导体器件。
本发明的一个实施方式的半导体器件包括：增强型的第一p沟道型MISFET；增强型的第二p沟道型MISFET；与上述第一p沟道型MISFET和上述第二p沟道型MISFET的漏极公共地电连接的漏极导体；与上述第一p沟道型MISFET的源极电连接的第一源极导体；与上述第二p沟道型MISFET的源极电连接的第二源极导体；和与上述第一p沟道型MISFET和上述第二p沟道型MISFET的栅极公共地电连接的栅极导体。
在该半导体器件中，当在没有对栅极导体G施加电压的状态下对第一源极导体S1与第二源极导体S2之间(S1-S2间)施加电压时，第一p沟道型MISFET和第二p沟道型MISFET经由各自的寄生二极管(内部二极管)导通。由此，能够在S1-S2间流动电流。另一方面，当向栅极导体G施加正电压时，栅极导体G与第一源极导体S1之间的电位差VGS1接近0，最终将第一源极导体S1与第二源极导体S2之间的电流截止。这样，当不向栅极导体G施加电压时，S1-S2间导通，另一方面，当向栅极导体G施加电压时，S1-S2间成为截止状态。即，实现常导通动作。进一步，在该半导体器件中，在使电流导通/截止的第一p沟道型MISFET和第二p沟道型MISFET中，与JFET和耗尽型MISFET不同，在使电流导通/截止时不使用耗尽层的扩展。因此，可以无需在考虑耗尽层的情况下设计半导体层的杂质浓度，因此即使小型化，也能够维持低的电阻值。
本发明的一个实施方式的半导体器件也可以构成为，包括半导体层，该半导体层具有与上述第一p沟道型MISFET和上述第二p沟道型MISFET共用的p型漏极区域，上述第一p沟道型MISFET包括：形成在上述半导体层的正面部的第一n型基体区域；形成在上述第一n型基体区域的正面部的第一p型源极区域；和与上述第一n型基体区域相对的第一栅极电极，上述第二p沟道型MISFET包括：形成在上述半导体层的正面部的第二n型基体区域；形成在上述第二n型基体区域的正面部的第二p型源极区域；和与上述第二n型基体区域相对的第二栅极电极，上述漏极导体形成在上述半导体层的背面，包括与上述p型漏极区域连接的漏极电极，上述第一源极导体包括与上述第一p型源极区域连接的第一源极电极，上述第二源极导体与上述第一源极电极分开配置，包括与上述第二p型源极区域连接的第二源极电极，上述栅极导体包括在上述半导体层中与上述第一栅极电极和上述第二栅极电极公共地连接的栅极配线。
通过采用该结构，因为能够将第一p沟道型MISFET和第二p沟道型MISFET集成在1个芯片上，所以能够提供更小型的半导体器件。
本发明的一个实施方式的半导体器件也可以构成为，上述半导体层包括：上述第一p沟道型MISFET用的第一有源区域；和与上述第一有源区域相邻配置的上述第二p沟道型MISFET用的第二有源区域，上述栅极配线设置在上述第一有源区域与上述第二有源区域之间的区域。
本发明的一个实施方式的半导体器件也可以构成为，包括：形成在上述第一有源区域的正下方的第一栅极沟槽；形成在上述第二有源区域的正下方的第二栅极沟槽；和形成在上述第一栅极沟槽与上述第二栅极沟槽之间，将上述第一栅极沟槽与上述第二栅极沟槽公共地连接的第三栅极沟槽，上述第一栅极电极包括埋入于上述第一栅极沟槽中的电极，上述第二栅极电极包括埋入于上述第二栅极沟槽中的电极，上述栅极配线包括埋入在上述第三栅极沟槽中的电极。
本发明的一个实施方式的半导体器件也可以构成为，包括：形成在上述第一有源区域的正下方的第一栅极沟槽；和形成在上述第二有源区域的正下方的第二栅极沟槽，上述第一栅极电极包括埋入到上述第一栅极沟槽中的电极，上述第二栅极电极包括埋入到上述第二栅极沟槽中的电极，上述栅极配线包括电极，该电极形成在上述半导体层上的区域，沿着上述半导体层的正面跨上述第一栅极电极和上述第二栅极电极，从上述第一栅极电极和上述第二栅极电极的上侧分别与上述第一栅极电极和上述第二栅极电极连接。
本发明的一个实施方式的半导体器件也可以构成为，上述第一有源区域与上述第二有源区域之间的区域中的比上述半导体层的正面部靠上述半导体层的背面侧的区域，是上述共用的p型漏极区域。
本发明的一个实施方式的半导体器件也可以构成为，上述栅极配线包括：一个栅极焊盘；和与上述栅极焊盘连接的包围上述第一有源区域和上述第二有源区域的栅极支线，上述第一源极电极和上述第二源极电极配置在由上述栅极支线彼此分开的区域内。
本发明的一个实施方式的半导体器件也可以构成为，包括：由上述第一p沟道型MISFET的多个第一单元构成的直线状的第一单元串；和由上述第二p沟道型MISFET的多个第二单元构成的直线状的第二单元串，上述第一单元串和上述第二单元串相互隔开间隔地交替配置，上述第一源极电极在上述第一单元串和上述第二单元串的一端侧具有基端部，且形成为在各上述第一单元上具有齿部的梳齿状，上述第二源极电极在上述第一单元串和上述第二单元串的另一端侧具有基端部，且形成为在各上述第二单元上具有齿部且与上述梳齿状的上述第一源极电极隔开间隔地啮合的梳齿状。
本发明的一个实施方式的半导体器件也可以构成为，上述第一p沟道型MISFET的多个第一单元和上述第二p沟道型MISFET的多个第二单元整体排列成矩阵状，上述多个第一单元和上述多个第二单元在行方向和列方向的各方向上交替配置。
本发明的一个实施方式的半导体封装件包括：本发明的一个实施方式的半导体器件；和将上述半导体器件的全部或一部分密封的密封树脂。
通过采用该结构，由于包括本发明的一个实施方式的半导体器件，因此能够提供一种常导通型的、能够实现元件的小型化的半导体封装件。
本发明的一个实施方式的半导体器件包括：半导体衬底，其具有正面、上述正面的相反侧的背面和上述正面与上述背面之间的侧面，俯视时为四边形；正面绝缘膜，其以至少覆盖上述正面的方式形成在上述半导体衬底上；第一焊盘，其在上述半导体衬底的上述正面侧，配置在沿着上述半导体衬底的一个上述侧面的第一周边部的中央部，且与该第一周边部的两个端角部隔开间隔；第二焊盘，其配置在上述半导体衬底的与上述第一周边部相对的第二周边部的一个端角部；和第三焊盘，其配置在上述半导体衬底的上述第二周边部的另一个端角部。
作为与该结构不同的比较例，当第一焊盘配置在第一周边部的角部或第一焊盘以到达两端角部的大小形成时，第一焊盘与第二焊盘的距离以及第一焊盘与第三焊盘的距离，均与沿着半导体衬底的侧面的边的长度大致相同。在采用这样的方式的情况下，当半导体衬底的尺寸(半导体衬底的边的长度)随着半导体器件的小型化而变小时，上述的各焊盘之间的距离变短，在安装后存在短路的问题。
与此相对，在本发明的上述结构中，第一焊盘配置在俯视时为四边形的半导体衬底的第一周边部的中央部，且与该第一周边部的两端角部隔开间隔。因此，能够使第一焊盘与第二焊盘的距离以及第一焊盘与第三焊盘的距离较长。因此，在避免安装时的短路的同时，与上述比较例相比，还能够缩小半导体衬底的尺寸。由此，能够提供小型化的半导体器件。
本发明的一个实施方式的半导体器件也可以构成为，上述半导体衬底包括俯视时为长方形的半导体衬底，上述第一周边部和上述第二周边部包括沿着上述半导体衬底的长边方向的周边部。
通过采用该结构，第二焊盘和第三焊盘分别配置在沿着长边方向的第二周边部的一端角部和另一端角部，因此能够使第二焊盘与第三焊盘的距离也较长。
本发明的一个实施方式的半导体器件也可以构成为，在上述半导体衬底的上述正面描绘以上述第二周边部的一端角部的顶点为中心，以上述半导体衬底的短边的长度为半径的第一圆弧，和以上述第二周边部的另一端角部的顶点为中心，以上述半导体衬底的短边的长度为半径的第二圆弧时，上述第一焊盘配置在上述第一圆弧和上述第二圆弧的外侧区域。
通过采用该结构，至少能够将第一焊盘与第二焊盘的距离以及第一焊盘与第三焊盘的距离确保为相当于半导体器件的短边的长度与第二焊盘及第三焊盘的大小(宽度)之差的长度。也就是说，能够在维持上述比较例中的第一焊盘与第二焊盘的距离以及第一焊盘与第三焊盘的距离的同时，与第一焊盘的大小相应地使半导体器件小型化。
本发明的一个实施方式的半导体器件也可以构成为，上述第一圆弧和上述第二圆弧具有在上述半导体衬底上的区域彼此相交的大小，上述第一焊盘形成为以从上述第一圆弧与上述第二圆弧的交点对上述第一圆弧和上述第二圆弧分别画出的一对切线为两条边的三角形。
通过采用该结构，能够最大限度地利用第一圆弧和第二圆弧的外侧区域的空间地形成第一焊盘。由此，不仅能够使半导体器件小型化，同时还能够为第一焊盘确保足够的接合面积。
本发明的一个实施方式的半导体器件也可以构成为，上述第二焊盘形成为具有与上述第一圆弧相同的中心的扇形。
通过采用该结构，作为第一焊盘与第二焊盘的距离，至少能够确保相当于半导体器件的短边的长度与第二焊盘的大小(宽度)之差的长度，并且能够在第二焊盘确保足够的接合面积。
本发明的一个实施方式的半导体器件也可以构成为，上述第三焊盘形成为具有与上述第二圆弧相同的中心的扇形。
通过采用该结构，作为第一焊盘与第三焊盘的距离，至少能够确保相当于半导体器件的短边的长度与第三焊盘的大小(宽度)之差的长度，并且能够在第三焊盘确保足够的接合面积。
本发明的一个实施方式的半导体器件也可以构成为，包括形成在上述半导体衬底上的MIS晶体管结构，上述第一焊盘包括与上述MIS晶体管结构的漏极电连接的漏极焊盘，上述第二焊盘包括与上述MIS晶体管结构的源极电连接的源极焊盘，上述第三焊盘包括与上述MIS晶体管结构的栅极电连接的栅极焊盘。
本发明的一个实施方式的半导体器件也可以构成为，上述半导体衬底包括形成有上述MIS晶体管结构的有源区域，上述MIS晶体管结构包括形成为在从上述第一周边部向上述第二周边部去的方向上延伸的条状且交替配置的多个源极区域和漏极区域，上述半导体器件还包括：第一层间膜，其以覆盖上述源极区域和上述漏极区域的方式形成在上述半导体衬底上；第一源极配线层，其以覆盖上述有源区域的上述第二周边部侧的大致一半的区域的方式形成在上述第一层间膜上，在上述源极区域的上述第二周边部侧的端部与上述源极区域电连接；和第一漏极配线层，其以覆盖上述有源区域的上述第一周边部侧的大致一半的区域的方式形成在上述第一层间膜上，在上述漏极区域的上述第一周边部侧的端部与上述漏极区域电连接。
通过采用该结构，第一源极配线层和第一漏极配线层各自以覆盖有源区域的大致一半的区域的大小形成。由此，能够较宽地确保源极-漏极之间的电流路径。因此，能够在使半导体器件小型化的同时，抑制MIS晶体管的导通电阻的上升。
本发明的一个实施方式的半导体器件也可以构成为，包括：第二层间膜，其以覆盖上述第一源极配线层和上述第一漏极配线层的方式形成在上述第一层间膜上；第二源极配线层，其以覆盖上述有源区域的上述第二周边部侧的大致一半的区域的方式形成在上述第二层间膜上，与上述第一源极配线层电连接，上述第二源极配线层的一部分从上述正面绝缘膜露出，作为上述源极焊盘；和第二漏极配线层，其以覆盖上述有源区域的上述第一周边部侧的大致一半的区域的方式形成在上述第二层间膜上，与上述第一漏极配线层电连接，上述第二漏极配线层的一部分从上述正面绝缘膜露出，作为上述漏极焊盘。
通过采用该结构，第二源极配线层和第二漏极配线层各自以覆盖有源区域的大致一半的区域的大小形成。由此，能够较宽地确保源极-漏极之间的电流路径。因此，能够在使半导体器件小型化的同时，抑制MIS晶体管的导通电阻的上升。
本发明的一个实施方式的半导体器件也可以构成为，上述半导体衬底还包括：上述有源区域外的保护二极管区域；和栅极配线层，其以覆盖上述保护二极管区域的方式形成在上述第二层间膜上，上述栅极配线层的一部分从上述正面绝缘膜露出，作为上述栅极焊盘。
本发明的一个实施方式的半导体器件也可以构成为，上述正面绝缘膜以还覆盖上述半导体衬底的上述侧面的方式形成。
通过采用该结构，在高密度安装半导体器件的情况下，能够防止与相邻的半导体器件之间的短路。
本发明的一个实施方式的半导体器件也可以构成为，具有芯片尺寸封装结构。
本发明的一个实施方式的半导体器件也可以构成为，上述芯片尺寸封装结构包括小于0.50mm的长边和小于0.40mm的短边。
通过采用该结构，能够提供至今还没有出现的最小的半导体器件。
本发明的一个实施方式的半导体器件也可以构成为，上述芯片尺寸封装结构以不足0.15mm的厚度形成。
如果芯片尺寸封装结构的厚度处于上述的范围，则即使半导体器件被倾斜安装，也能够使半导体器件从侧面的通常位置突出的突出量较小。由此，即使在半导体器件被高密度安装的情况下，也能够抑制与相邻的半导体器件的接触。
本发明的一个实施方式的半导体器件也可以构成为，上述第一焊盘、上述第二焊盘和上述第三焊盘彼此之间的距离为上述半导体衬底的短边的50％以上。
附图说明
图1是本发明的一个实施方式的半导体封装件的概略结构图。
图2是将图1的半导体芯片沿II-II切开线切开时显现的截面图。
图3是表示第一晶体管和第二晶体管的单元布局的图。
图4A和图4B是表示上述半导体芯片的电路结构的图。
图5是表示上述半导体芯片的I-V特性的图。
图6是本发明的另一实施方式的半导体芯片的示意的截面图。
图7是本发明的另一实施方式的半导体封装件的概略结构图。
图8是将图7的半导体芯片沿VIII-VIII切开线切开时显现的截面图。
图9是表示第一晶体管和第二晶体管的单元布局的图。
图10是本发明的又一实施方式的半导体芯片的示意的截面图。
图11是表示第一晶体管和第二晶体管的单元布局的图。
图12是本发明的又一实施方式的半导体封装件的概略结构图。
图13是本发明的又一实施方式的半导体封装件的示意的立体图。
图14是图13的半导体封装件的示意的俯视图。
图15是图13的半导体封装件的示意的截面图。
图16是本发明的一个实施方式的半导体器件的示意的立体图。
图17是上述半导体器件的示意的俯视图。
图18是用于比较上述半导体器件与比较例的半导体器件的芯片尺寸的图。
图19是表示上述半导体器件的内部结构的图，主要表示有源区域的布局。
图20是表示上述半导体器件的内部结构的图，主要表示第一配线层的布局。
图21是表示上述半导体器件的内部结构的图，主要表示顶配线层的布局。
图22是表示上述半导体器件的正面结构的图，主要表示焊盘开口的布局。
图23是上述半导体器件的示意截面图，表示有源区域的截面(源极侧截面)。
图24是上述半导体器件的示意截面图，表示有源区域的截面(漏极侧截面)。
图25是上述半导体器件的示意截面图，表示保护二极管区域的截面。
图26A～图26F是用于对图1的半导体器件的制造工序按照工序的顺序进行说明的截面图。
具体实施方式
以下，参照说明书附图对本发明的实施方式进行详细说明。
图1是表示本发明的一个实施方式的半导体封装件1的概略结构图，是表示半导体封装件1的内部结构的俯视图。另外，为了便于说明，图1以透视的方式表示半导体封装件1的内部。
半导体封装件1形成为长方体形状，其尺寸例如为1.6mm×1.6mm以下。半导体封装件1包括岛状部2、多个端子3～5、半导体芯片6和密封树脂7。
岛状部2形成为俯视时呈四边形，配置在半导体封装件1的大致中央。在本实施方式中，岛状部2与后述的漏极电极53连接。另外，在以图4B所示的电路结构使用半导体封装件1的情况下，岛状部2也可以兼用作半导体封装件1的漏极端子。
多个端子3～5包括第一源极端子3、第二源极端子4和栅极端子5。多个端子3～5集中设置在半导体封装件1的厚度方向(贯通纸面的方向)上的一个面和另一个面中的一个面上。多个端子3～5在该一个面侧相互分开配置。在该实施方式中，第一源极端子3和第二源极端子4分别配置在半导体封装件1的一对相对边中的一边的各端部(半导体封装件1的角部)。栅极端子5配置在该相对边中的另一边的大致中央部。
半导体芯片6形成为俯视时呈四边形，配置在岛状部2上。半导体芯片6在与岛状部2的接合侧的相反侧的面具有按规定图案形成的电极膜8。电极膜8包括栅极配线9、第一源极配线10和第二源极配线11。
栅极配线9包括栅极焊盘12和从栅极焊盘12延伸的栅极支线13。
栅极焊盘12配置在与配置有栅极端子5的半导体封装件1的边相邻的半导体芯片6的边的大致中央部。由于采用该配置方式时栅极焊盘12与栅极端子5的距离变近，所以容易利用接合线19进行连接。
栅极支线13包括外周部14和中央部15，外周部14沿着半导体芯片6的周边部设置，在其内侧的半导体芯片6的中央区域划分出封闭区域，中央部15以将外周部14分成2部分的方式，从栅极焊盘12延伸至设置于该栅极焊盘15的相对边的外周部14。外周部14内的封闭区域被该中央部15划分成第一区域16和第二区域17。第一区域16和第二区域17分别以中央部15为界形成在第一源极端子3侧和第二源极端子4侧，具有在从各个源极端子3、4沿着中央部15的方向上较长的大致长方形状。
第一源极配线10和第二源极配线11分别配置在由栅极支线13区划出的第一区域16和第二区域17内。在第一源极配线10与栅极支线13之间的区域以及第二源极配线11与栅极支线13之间的区域，设置有固定宽度的间隙18，利用该间隙18使这些区域绝缘分离。第一源极配线10和第二源极配线11分别与第一区域16以及第二区域17同样，具有在从各个源极端子3、4沿着中央部15的方向上较长的大致长方形状。由于该形状，能够使第一源极端子3侧的接合线20与第二源极端子4侧的接合线21在互不干涉的状态下连接多个。
密封树脂7构成半导体封装件1的外形，以第一源极端子3、第二源极端子4和栅极端子5的至少一部分露出的方式将半导体芯片6密封。在以图4B所示的电路结构使用半导体封装件1的情况下，岛状部2也可以作为漏极端子从密封树脂7的背面露出。
图2是将图1的半导体芯片6沿着II-II线切断时显现的截面图。图3是表示第一晶体管Tr1和第二晶体管Tr2的单元布局的图。
半导体芯片6包括半导体层22。半导体层22具有p+型半导体衬底23和层叠在该衬底23上的p型外延层24。另外，半导体层22也可以不具有外延层，例如可以仅由p型半导体衬底构成。
半导体层22上的区域包括彼此相邻的第一有源区域25和第二有源区域26，在这些区域25、26之间设置有中央区域27。
在半导体层22(p型外延层24)的正面部上的整个第一有源区域25、第二有源区域26和中央区域27形成有n型基体区域28。在p型外延层24的位于n型基体区域28的背面侧的区域，具有p型漏极区域29。
在p型外延层24形成有从其正面贯通n型基体区域28到达p型漏极区域29的栅极沟槽30。
如图3所示，栅极沟槽30以超越第一有源区域25、第二有源区域26和中央区域27的边界的方式整体形成为俯视时呈栅格状。由此，p型外延层24的正面部在栅格状的栅极沟槽30的多个窗口部分划分多个单元31～33。单元31～33包括：在第一有源区域25形成的第一晶体管Tr1用的第一单元31；在第二有源区域26形成的第二晶体管Tr2用的第二单元32；和形成在中央区域27，不具有作为晶体管的功能的第三单元33(虚设单元)。即，在该实施方式中，在半导体层22内，多个第一单元31和多个第二单元32分别集中在固定的区域(第一有源区域25和第二有源区域26)，在各区域25、26中排列成矩阵状。
另外，如图3所示，栅极沟槽30区分为第一有源区域25的正下方的第一栅极沟槽34、第二有源区域26的正下方的第二栅极沟槽35和中央区域27的正下方的第三栅极沟槽36。第一栅极沟槽34和第二栅极沟槽35通过这些沟槽34、35之间的第三栅极沟槽36公共地连接，经第三栅极沟槽36相连。
在各第一单元31中，在n型基体区域28的正面部形成有p+型源极区域37。另外，形成有从该p型外延层24的正面贯通p+型源极区域37到达n型基体区域28的n+型基体接触区域38。由此，能够从p型外延层24的正面侧连接至n型基体区域28。
在各个第二单元32中，在n型基体区域28的正面部形成有p+型源极区域39。另外，形成有从该p型外延层24的正面贯通p+型源极区域39到达n型基体区域28的n+型基体接触区域40。由此，能够从p型外延层24的正面侧连接至n型基体区域28。
各第三单元33在其正面部不具有源极区域等，从栅极沟槽30的底部至开口端由n型基体区域28占据。
在栅极沟槽30中，栅极电极42埋入至栅极绝缘膜41中。栅极电极42如图2所示能够区分为：埋入第一栅极沟槽34中的第一栅极电极43；埋入第二栅极沟槽35中的第二栅极电极44；和埋入第三栅极沟槽36中的第三栅极电极45。第一栅极电极43和第二栅极电极44通过这些栅极电极43、44之间的第三栅极电极45公共地连接。
第一栅极电极43与各第一单元31的p+型源极区域37、n型基体区域28和p型漏极区域29相对。由此，在各第一单元31中，构成作为p沟道型MISFET的第一晶体管Tr1。另外，在第一单元31中，设置有由p型漏极区域29和n型基体区域28的pn结构成的寄生二极管(第一寄生二极管54)。
第二栅极电极44与各个第二单元32的p+型源极区域39、n型基体区域28和p型漏极区域29相对。由此，在各第二单元32中，构成作为p沟道型MISFET的第二晶体管Tr2。另外，在第二单元32中，设置有由p型漏极区域29和n型基体区域28的pn结构成的寄生二极管(第一寄生二极管55)。
第三栅极电极45与各第三单元33的n型基体区域28相对。
在半导体层22上形成有层间绝缘膜46。在层间绝缘膜46中，形成有第一接触孔47、第二接触孔48和第三接触孔49。第一接触孔47使第一单元31的p+型源极区域37和n+型基体接触区域38露出。第二接触孔48使第二单元32的p+型源极区域39和n+型基体接触区域40露出。另外，第三接触孔49使第三栅极电极45露出。
在层间绝缘膜46上形成有图1所示的电极膜8。电极膜8中，第一源极配线10经第一接触孔47与第一单元31的p+型源极区域37以及n+型基体接触区域38连接。第二源极配线11经第二接触孔48与第二单元32的p+型源极区域39以及n+型基体接触区域40连接。另外，栅极支线13(在图2中指中央部15)，经第三接触孔49与第三栅极电极45连接。
而且，在电极膜8上以覆盖电极膜8的方式形成有正面保护膜50。在正面保护膜50中，形成有开口51、52，该开口51、52使第一源极配线10和第二源极配线11的一部分作为焊盘露出。另一方面，栅极支线13被正面保护膜50覆盖。
在半导体层22(p+型半导体衬底23)的整个背面形成有漏极电极53。漏极电极53是第一晶体管Tr1和第二晶体管Tr2的共用的电极。
关于半导体芯片6的结构，追加以下说明。
p+型半导体衬底23例如由p型硅衬底构成。p+型半导体衬底23的厚度例如是40μm～250μm。另外，p+型半导体衬底23包含例如B(硼)等作为p型杂质，其浓度是1×1021cm-3～1×1022cm-3左右。
p型外延层24的厚度例如是3μm～8μm。另外，p型外延层24包含例如B(硼)等作为p型杂质，其浓度是1×1016cm-3～1×1017cm-3左右。
n型基体区域28包含例如P(磷)、As(砷)等作为n型杂质，其浓度是2×1016cm-3～3×1017cm-3左右。
p型漏极区域29包含例如B(硼)等作为p型杂质，其浓度是1×1016cm-3～1×1017cm-3左右。
p+型源极区域37、39包含例如B(硼)等作为p型杂质，其浓度是1×1021cm-3～5×1021cm-3左右。
n+型基体接触区域38、40包含例如P(磷)、As(砷)等作为n型杂质，其浓度是1×1021cm-3～5×1021cm-3左右。
栅极绝缘膜41例如由SiO2(氧化硅)构成，栅极电极42例如由多晶硅(掺杂多晶硅)构成。
另外，层间绝缘膜46例如由SiO2(氧化硅)构成，正面保护膜50例如由SiN(氮化硅)构成。
栅极配线9、第一源极配线10、第二源极配线11和漏极电极53例如由Al或包含Al的合金构成。
图4A和图4B是表示半导体芯片6的电路结构的图，图4A是对漏极不施加电位(漏极电悬浮)的结构，图4B是对漏极施加电位的结构。图5是表示半导体芯片6的I-V特性的图。
接着，参照图2和图4A、4B，对半导体芯片6的动作进行说明。另外，图4A、4B中的附图标记与图2的各结构的对应关系如下。
第一源极S1：第一源极配线10，
第二源极S2：第二源极配线11，
漏极D：漏极电极53，
栅极G：栅极配线9。
首先，在对栅极G没有施加电压的状态下，对第一源极S1与第二源极S2之间(S1-S2之间)施加电压。更具体而言，对第一源极S1施加正电压(+)，第二源极S2和栅极G的电压为0V。另外，在图4A的结构中，漏极D电悬浮(electric floating)。另一方面，如图4B所示，漏极D也可以用作端子。第一栅极电极43和第二栅极电极44由于与第三栅极电极45公共地连接，因此被保持在相同的电位。
在第一晶体管Tr1中，n型基体区域28的电位，经n+型基体接触区域38成为与第一源极配线10(第一源极S1)相同的正电位。由此，因n型基体区域28与第一栅极电极43的电位差，使得n型基体区域28内的作为少数载流子的空穴被吸引至栅极绝缘膜41与n型基体区域28的接触面。于是，通过被吸引的空穴形成沟道，第一晶体管Tr1导通，电流I1从第一源极S1经寄生二极管54流向p型漏极区域29。
通过第一晶体管Tr1的导通，漏极D的电位成为与第一源极S1大致相同的电位，相对于第二源极S2为高电位。由此，正向电压施加在第二单元32的寄生二极管55的两端，寄生二极管55成为导通状态，p型漏极区域29与第二源极S2之间成为经寄生二极管55导通的状态。流向p型漏极区域29的电流I1，作为电流I2，从p型漏极区域29流向第二源极S2。其结果是，在第一源极S1与第二源极S2之间(S1-S2之间)流动电流。
另一方面，当向栅极G施加正电压，栅极G与第一源极S1之间的电位差(VGS1)接近0时，在第一单元31的n型基体区域28形成的沟道消失，第一晶体管Tr1截止。由此，第一源极S1与第二源极S2之间(S1-S2之间)的电流截止。
这样，在对栅极G不施加电压时S1-S2之间导通，而在对栅极G施加电压时S1-S2之间成为截止状态。即，实现常导通动作。更具体而言，如图5所示，在具有图2的结构的半导体芯片6中，当在第一源极S1与第二源极S2之间(S1-S2之间)施加5V的电压时，在对栅极G未施加电压时S1-S2之间流动2.2mA的电流IS1S2。另一方面，随着使施加至栅极G的电压增加，电流IS1S2减少，在栅极G的电压值为约4.5V附近，电流IS1S2截止。
此外，在该半导体芯片6中，在使电流导通/截止的第一晶体管Tr1和第二晶体管Tr2中，与JFET、耗尽型MISFET不同，在电流的导通/截止中不使用耗尽层的扩展。因此，可以无需在考虑耗尽层的情况下设计半导体层22的各杂质区域(28、29、37、39)的杂质浓度，因此即使小型化，也能够维持低的电阻值。而且，在该半导体芯片6中，由于第一晶体管Tr1和第二晶体管Tr2被集成在1个芯片上，所以能够实现更进一步的小型化。
进一步，在第一有源区域25与第二有源区域26之间，与半导体层22的正面部相比，背面侧的整个区域(在该实施方式中，在比栅极沟槽30的底部靠下方的区域)由p型漏极区域29占据。因此，不存在妨碍第一有源区域25与第二有源区域26之间流动的电流的结构(例如，基于绝缘膜的元件分离结构等)，因此，能够在半导体层22的厚度方向上宽范围地确保电流路径。其结果是，能够良好地维持半导体层22的低电阻值。
(其他实施方式)
以下说明参照图1～图5说明了的半导体封装件1和半导体芯片6的其他实施方式。
图6是本发明的其他实施方式的半导体芯片6的示意的截面图。
在图2所示的半导体芯片6中，作为与第一栅极电极43和第二栅极电极44公共地连接的电极，使用埋入到栅极沟槽30中的第三栅极电极45，但也可以省略该埋入的第三栅极电极45。
在此情况下，如图6所示，第一栅极电极43和第二栅极电极44也可以通过在中央区域27中沿着半导体层22(p型外延层24)的正面形成的第三栅极电极56相互连接。第三栅极电极56跨越第一栅极电极43和第二栅极电极44，且与第一栅极电极43和第二栅极电极44分别从上侧连接。
此外，如图6所示，也可以将中央区域27中的n型基体区域28省略，该省略的部位由p型漏极区域29的一部分占据。该结构也可以应用于上述的图2的结构中。
图7是本发明的另一实施方式的半导体封装件1的概略结构图。图8是将图7的半导体芯片6沿着VIII-VIII切开线切开时显现的截面图。图9是表示第一晶体管Tr1和第二晶体管Tr2的单元布局的图。另外，在图7中，省略了栅极支线13。
在图2的半导体芯片6中，将半导体层22上的区域分为2部分，在一侧形成有第一有源区域25，在另一侧形成有第二有源区域26。第一源极配线10和第二源极配线11分别以覆盖第一有源区域25和第二有源区域26的方式形成为平面状。
而在图7的半导体芯片6中，第一源极配线10和第二源极配线11形成为相互隔开间隔啮合的梳齿状。在该情况下，如图8和图9所示，也可以为如下结构：在半导体层22中，由多个第一单元31构成的直线状的第一单元串57、和由多个第二单元32构成的直线状的第二单元串58，相互隔开间隔地交替配置。
如图9所示，将梳齿状的第一源极配线10和第二源极配线11的各齿部59、60分别设置在各个第一单元串57和第二单元串58的上方，由此，能够容易地实现第一源极配线10与第一晶体管Tr1(p+型源极区域37)的接触、以及第二源极配线11与第二晶体管Tr2(p+型源极区域39)的接触。
采用图7～图9的结构，能够与第一晶体管Tr1的位置关系无关地、使从第一晶体管Tr1至第二晶体管Tr2的距离在整个半导体层22均匀，因此能够抑制单元之间的电流不均。
图10是本发明的另一实施方式的半导体芯片6的示意的截面图。
在图2的半导体芯片6中，作为第一晶体管Tr1和第二晶体管Tr2采用了漏极栅极结构的MISFET，但是也可以如图10所示那样，采用平面栅极结构的MISFET。
在平面栅极结构的第一和第二晶体管Tr1、Tr2中，栅极绝缘膜41形成在半导体层22的正面，在该栅极绝缘膜41上形成栅极电极42。第一栅极电极43和第二栅极电极44分别与露出到半导体层22的正面的n型基体区域28的部分相对。
图11是表示第一晶体管Tr1和第二晶体管Tr2的单元布局的图。
在图2的半导体芯片6中，多个第一单元31(第一晶体管Tr1)和多个第二单元32(第二晶体管Tr2)，分别集成配置在规定的区域(第一有源区域25和第二有源区域26)中。
另一方面，如图11所示，也可以为如下结构：呈矩阵状排列的多个第一单元31和多个第二单元32在行方向和列方向的各个方向上交替配置。通过采用该结构，与图7～图9所示的结构同样，也能够使从第一晶体管Tr1至第二晶体管Tr2的距离在整个半导体层22均匀，因此能够抑制单元之间的电流不均。
图12是本发明的另一实施方式的半导体封装件1的概略结构图。
在图1的半导体封装件1中，第一晶体管Tr1和第二晶体管Tr2集成在1个半导体芯片6而被单芯片化。但是只要是满足图4A、4B所示的电路结构图的半导体器件即可，例如也可以是图12所示的方式。
图12的半导体封装件1包括：岛状部68、多个端子62～64、第一半导体芯片65、第二半导体芯片66和密封树脂7。
在岛状部68设置有第一半导体芯片65和第二半导体芯片66这两个芯片。即，岛状部68也可以成为第一半导体芯片65(第一晶体管Tr1)和第二半导体芯片66(第二晶体管Tr2)的漏极共用的电极。
多个端子62～64包括第一源极端子62、第二源极端子63和栅极端子64。
第一源极端子62经接合线69与第一半导体芯片65的源极焊盘70连接。另一方面，第二源极端子63经接合线71与第二半导体芯片66的源极焊盘72连接。
栅极端子64经接合线73、74与第一半导体芯片65的栅极焊盘75和第二半导体芯片66的栅极焊盘76连接。即，栅极端子64成为第一半导体芯片65(第一晶体管Tr1)和第二半导体芯片66(第二晶体管Tr2)的栅极共用的电极。
图13是本发明的另一实施方式的半导体封装件1的示意的立体图。图14是图13的半导体封装件1的示意的俯视图。图15是图13的半导体封装件1的示意的截面图。另外，图15表示的并不是图13和图14的特定部分的截面，而是有选择地表示进行半导体封装件1的内部结构的说明时所必需的构成要素。
图13和图14的半导体封装件1具有WL-CSP(Wafer Level-Chip Size Package：晶片级芯片尺寸封装)的封装结构。即，在半导体封装件1中，上述的半导体芯片6具有俯视时呈长方形的半导体层22(半导体衬底)，以与该半导体层22的外形尺寸大致相同的尺寸构成。例如，半导体封装件1的长度L小于0.50mm(优选为0.40mm以上)，宽度W小于0.40mm(优选0.30mm以上)，厚度D小于0.15mm(优选0.10mm以上)。即，半导体封装件1具有0403尺寸这样非常小型的封装结构。此外，通过使半导体封装件1的厚度小于0.15mm，即使半导体封装件1被倾斜安装，也能够使半导体封装件1从侧面的通常位置突出的突出量较小。由此，即使在半导体封装件1被高密度安装的情况下，也能够抑制与相邻的半导体封装件的接触。
由于半导体封装件1具有WL-CSP的封装结构，因此在以下对半导体封装件1和半导体层22的形状、尺寸、其他构成要素的配置位置等进行说明时，也可以将该说明的主体置换成另一方。例如，俯视时呈四边形的半导体层22也可以与俯视时呈四边形的半导体封装件1置换，在半导体层22的周边部配置有焊盘这样的说明，也可以置换成在半导体封装件1的周边部配置有焊盘这样的说明。
长方体形状的半导体层22具有正面22A、正面22A的相反侧的背面22B和位于正面22A与背面22B之间的4个侧面22C、22D、22E、22F，正面22A和侧面22C～22F被正面保护膜50覆盖(参照图15)。半导体层22的4个侧面22C～22F之中，侧面22C、22E是半导体层22的沿着长边77的侧面，侧面22D、22F是半导体层22的沿着短边78的侧面。在相邻的侧面22C～22F的各交叉部，形成有半导体层22的角部80CD、80DE、80EF、80FC。
在半导体层22的正面22A中，在沿着长边77侧的一个侧面22C的第一周边部81配置有第一源极焊盘83。如图15所示，第一源极焊盘83是第一源极配线10的一部分从焊盘开口51露出的部分。第一源极焊盘83形成在从第一周边部81的两端角部80CD、80FC隔开间隔的中央部，在第一源极焊盘83与各个角部80CD、80FC之间，设置有由正面保护膜50覆盖的一定间隔(例如，0.1mm～0.15mm左右)的区域。
另一方面，在与第一周边部81相对的半导体层22的第二周边部82的一个端角部80EF，配置有第二源极焊盘84，在第二周边部82的另一端角部80DE配置有栅极焊盘85。如图15所示，第二源极焊盘84是第二源极配线11的一部分从焊盘开口52露出的部分。另一方面，栅极焊盘85是在图15中未被表示的位置栅极配线9的一部分从焊盘开口79(参照图13、图14)露出的部分。
另外，在图13～图15的半导体封装件1中，栅极配线9、第一源极配线10和第二源极配线11的布局，既可以是图1所示的布局(配置在栅极焊盘85的角部80DE)，也可以通过使半导体层22上的结构为多层配线结构，将栅极配线9、第一源极配线10和第二源极配线11按相互不干涉的方式，以适当的形状和大小引绕。
接着，对第一源极焊盘83、第二源极焊盘84和栅极焊盘85的布局和形状进行说明。
如图14所示，在半导体层22的正面22A描绘第一圆弧86和第二圆弧87时，第一源极焊盘83配置在属于第一圆弧86的外侧区域且属于第二圆弧87的外侧区域的区域，其中，第一圆弧86以第二周边部82的一端角部80EF的顶点V1为中心，以半导体层22的短边78的长度(图13的宽度W)为半径，第二圆弧87以第二周边部82的另一端角部80DE的顶点V2为中心，以半导体层22的短边78的长度(图13的宽度W)为半径。而且，第一源极焊盘83在该外侧区域中形成为以从第一圆弧86与第二圆弧87的交点88相对于第一圆弧86和第二圆弧87分别画出的一对切线为两条边的三角形。
另一方面，第二源极焊盘84形成为具有与第一圆弧86相同的中心的扇形形状。第二源极焊盘84的半径R1例如为0.1mm～0.13mm。另外，栅极焊盘85形成为具有与第二圆弧87相同的中心的扇形形状。栅极焊盘85的半径R2例如为0.1mm～0.13mm。
根据图13～图15的半导体封装件1，由于是WL-CSP的封装结构，因此封装件内部的电连接全部成为不使用接合线的无引线结构。由此，由于能够削减引线电阻，所以能够大幅削减每封装件尺寸的导通电阻。
另外，半导体封装件1是WL-CSP的封装结构，但是半导体层22的侧面22C～22F被正面保护膜50覆盖。因此，在高密度安装半导体封装件1的情况下，能够防止与相邻的半导体封装件之间的短路。
以上，参照图1～图15对本发明的一个实施方式进行了说明，但是半导体封装件1和半导体芯片6的结构并不限定于上述的方式，也能够在发明内容和实施方式所记载的范围内进行各种设计变更。
例如，在上述的实施方式中，作为第一晶体管Tr1和第二晶体管Tr2的结构，仅说明了竖型结构的元件，但是也能够使用横型结构的元件。
图16是本发明的一个实施方式的半导体器件101的示意的立体图。图17是本发明的一个实施方式的半导体器件101的示意的俯视图。
半导体器件101具有WL-CSP(Wafer Level-Chip Size Package：晶片级芯片尺寸封装)的封装结构。即，半导体器件101具有俯视时呈长方形的半导体衬底102，以与该半导体衬底102的外形尺寸大致相同的尺寸构成。例如，半导体器件101的长度L小于0.50mm(优选为0.40mm以上)，宽度W小于0.40mm(优选0.30mm以上)，厚度D小于0.15mm(优选0.10mm以上)。例如，在半导体器件101的长度L为0.50mm且宽度W为0.40mm的情况下，半导体器件101的平面面积为0.20mm2。另外，在半导体器件101的长度L为0.40mm且宽度W为0.30mm的情况下，半导体器件101的平面面积为0.12mm2。即，半导体器件101具有0403尺寸这样非常小型的封装结构。此外，通过使半导体器件101的厚度小于0.15mm，即使半导体器件101被倾斜安装，也能够使半导体器件101从侧面的通常位置突出的突出量较小。由此，即使在半导体器件101被高密度安装的情况下，也能够抑制与相邻的半导体器件的接触。
由于半导体器件101具有WL-CSP的封装结构，因此在以下对半导体器件101和半导体衬底102的形状、尺寸、其他构成要素的配置位置等进行说明时，也可以将该说明的主体置换成另一方。例如，俯视时呈四边形的半导体衬底102也可以与俯视时呈四边形的半导体器件101置换，在半导体衬底102的周边部配置有焊盘这样的说明，也可以置换成在半导体器件101的周边部配置有焊盘这样的说明。
长方体形状的半导体衬底102具有正面102A、正面102A的相反侧的背面102B和位于正面102A与背面102B之间的4个侧面102C、102D、102E、102F，正面102A和侧面102C～102F被正面绝缘膜103覆盖。半导体衬底102的4个侧面102C～102F之中，侧面102C、102E是半导体即102的沿着长边121的侧面，侧面102D、102F是半导体衬底102的沿着短边122的侧面。在相邻的侧面102C～102F的各个交叉部，形成有半导体衬底102的角部104CD、104DE、104EF、104FC。
在半导体衬底102的正面102A中，在沿着长边121侧的一个侧面102C的第一周边部105配置有漏极焊盘107(第一焊盘)。漏极焊盘107是形成在从第一周边部105的两端角部104CD、104FC隔开间隔的中央部，在漏极焊盘107与各个角部104CD、104FC之间，设置有由正面绝缘膜103覆盖的一定间隔(例如，0.1mm～0.15mm左右)的区域。
另一方面，在与第一周边部105相对的半导体衬底102的第二周边部106的一个端角部104EF，配置有源极焊盘108(第二焊盘)，在第二周边部106的另一端角部104DE配置有栅极焊盘109(第三焊盘)。
接着，对漏极焊盘107、源极焊盘108和栅极焊盘109的布局和形状进行说明。
如图17所示，在半导体衬底102的正面102A描绘以第二周边部106的一端角部104EF的顶点V1为中心，以半导体衬底102的短边122的长度(图16的宽度W)为半径的第一圆弧110，和以第二周边部106的另一端角部104DE的顶点V2为中心，以半导体衬底102的短边122的长度(图16的宽度W)为半径的第二圆弧111时，漏极焊盘107配置在位于第一圆弧110的外侧区域且位于第二圆弧111的外侧区域的区域。而且，漏极焊盘107在该外侧区域中形成为以从第一圆弧110与第二圆弧111的交点相对于第一圆弧110和第二圆弧111分别画出的一对切线为两条边的三角形。
另一方面，源极焊盘108形成为具有与第一圆弧110相同的中心的扇形。源极焊盘108的半径R1例如为0.07mm～0.13mm(优选为0.10mm以上)。例如，在半径R1为0.07mm的情况下，源极焊盘108的面积为3.85×10-3mm2，在半径R1为0.10mm的情况下，源极焊盘108的面积为7.85×10-3mm2。另外，栅极焊盘109形成为具有与第二圆弧111相同的中心的扇形。栅极焊盘109的半径R2例如为0.07mm～0.13mm(优选为0.10mm以上)。例如，在半径R2为0.07mm的情况下，栅极焊盘109的面积为3.85×10-3mm2，在半径R2为0.10mm的情况下，栅极焊盘109的面积为7.85×10-3mm2。
接着，参照图18，对通过采用上述的漏极焊盘107、源极焊盘108和栅极焊盘109的布局和形状能够多大程度削减半导体器件101的安装面积进行说明。
图18是用于对半导体器件101与比较例的半导体器件200的芯片尺寸进行比较的图。在图18中，为了使说明简单，仅显示图16和图17所示的参照附图标记中进行比较时所需的参照附图标记，省略了其他附图标记。
首先，在如比较例的半导体器件200那样，在半导体衬底102的短边122相邻配置源极焊盘108和栅极焊盘109的情况下，半导体器件200的封装件尺寸例如为长度L＝0.6mm，宽度W＝0.4mm。采用这样的结构是处于如下目的：为了避免短边方向的源极-栅极之间的短路，作为源极焊盘108与栅极焊盘109之间的距离，至少确保间距P＝0.2mm。另外，漏极焊盘107以从短边122的一个端角部至另一个端角部的形状形成。因此，当在不改变焊盘布局的情况下使封装件尺寸较小时，源极-栅极之间的间距P小于0.2mm，在安装时会产生源极-栅极之间的短路的问题。另一方面，即使将源极焊盘108和栅极焊盘109在长边121上以相邻的方式配置，也难以消除焊盘之间的短路的问题。这是因为，在焊盘布局中，如参照附图标记“107’”和虚线所示，漏极焊盘107成为从长边121的一个端角部至另一个端角部的形状。因此，伴随着封装件尺寸的减少，产生源极-栅极之间的短路的问题，或者产生栅极-漏极之间的短路的问题。
与此相对，在上述的半导体器件101的结构中，源极焊盘108和栅极焊盘109在长边121以相邻的方式配置。进一步，漏极焊盘107配置在半导体衬底102的长边121的中央部，在漏极焊盘107与长边121的两端角部104CD、104FC之间，设置有被正面覆盖膜103覆盖的一定间隔的区域。由此，与比较例的半导体器件200相比，能够使漏极焊盘107与源极焊盘108之间的距离(间距P1)和漏极焊盘107与栅极焊盘109之间的距离(间距P2)较长。因此，即使将半导体器件101的封装件尺寸小型化为例如长度L＝0.44mm、宽度W＝0.32mm，也能够将间距P1和间距P2维持为与半导体器件200中的源极-栅极之间的间距P同等的0.2mm。即，在焊盘之间确保的距离为半导体器件101的封装件的短边122的0.20/0.32＝62.5％以上。此外，在半导体器件101的封装件尺寸为1.41×10-1mm2、焊盘半径R1、R2为0.10mm的情况下，焊盘面积为7.85×10-3mm2，因此源极焊盘108和栅极焊盘109的面积(焊盘面积)为封装件尺寸的5％以上。因此，能够避免安装时的短路，同时能够使半导体衬底的尺寸比半导体器件200的尺寸小。由此，能够提供小型化后的半导体器件。
此外，如图17所示，在半导体器件101中，漏极焊盘107配置在分别以短边122的长度为半径的第一圆弧110和第二圆弧111的外侧区域。因此，作为间距P1和间距P2，至少能够确保与某差相当的长度，该差是指半导体器件101的短边122的长度与源极焊盘108以及栅极焊盘109的大小(宽度)之差。进一步，漏极焊盘107形成为三角形形状，该三角形以从第一圆弧110与第二圆弧111的交点112相对于第一圆弧110和第二圆弧111分别画出的一对切线为两条边。由此，能够在使半导体器件101小型化的同时，在漏极焊盘107确保足够的接合面积。因此，能够抑制半导体器件101在安装时的紧固强度的下降。
关于半导体器件101在安装时的紧固强度的确保，进一步将源极焊盘108和栅极焊盘109分别形成为具有以第一圆弧110和第二圆弧111相同的中心的扇形形状。由此，作为间距P1和间距P2能够确保0.2mm的长度，通过在源极焊盘108和栅极焊盘109确保足够的接合面积。
如上所述，采用半导体器件101，能够充分地确保相邻的焊盘之间的间距和焊盘的接合面积，并且与比较例的半导体器件200相比，能够将安装面积减少大约40％左右。
接着，参照图19～图25，对半导体器件101的内部结构进行说明。
图19～图21是表示半导体器件101的内部结构的图。图19主要表示有源区域113的布局，图20主要表示第一配线层144的布局，图21主要表示顶配线层154的布局。图22是表示半导体器件101的正面结构的图，主要表示焊盘开口160～162的布局。图23和图24是半导体器件101的示意的截面图。图23表示有源区域113的源极侧截面，图24表示有源区域113的漏极侧截面。图25是半导体器件101的示意的截面图，表示保护二极管114的截面。另外，图23～图25表示的不是图19～图21的俯视图的特定部分的截面，而是有选择地表示进行半导体器件101的内部结构的说明时所需的构成要素。
如之前所述，半导体器件101包括半导体衬底102。在半导体衬底102设置有有源区域113和保护二极管区域114。在该实施方式中，如图19所示，在半导体衬底102的一个角部104DE例如形成有俯视时呈四边形形状的保护二极管区域114。有源区域113与保护二极管区域114隔开一定的间隔，有源区域113形成在除了角部104DE之外的、半导体衬底102的大致整个正面区域。
如图23和图24所示，半导体衬底102在其正面部包括分离井115，该分离井115使有源区域113的一部分作为电悬浮的区域与其他区域分开。更具体而言，半导体衬底102包括p型硅衬底116和在该p型硅衬底116上形成的n-型外延层117。p型分离井115形成为俯视时描绘出封闭曲线的带状，从n-型外延层117的正面102A到达p型硅衬底116。n-型外延层117的厚度例如为5.0μm～10μm。
此外，分离井115由配置在上侧的p+型井区域118和配置在下侧的p-型低分离(Lowisolation：L/I)区域119的2层结构构成，这些区域118、119的边界设定在n-型外延层117的厚度方向上的途中部。例如，区域118、119的边界设定在从n-型外延层117的正面102A起向下1.0μm～2.0μm的深度位置。
由此，在半导体衬底102中，在p型硅衬底116上划分出由分离井115包围的n-型外延层117构成的元件区域120。
在元件区域120有选择地形成有n+型埋入层(B/L)123。n+型埋入层123在半导体衬底102中以跨越p型硅衬底116和n-型外延层117的边界的方式形成。n+型埋入层123的膜厚例如为2.0μm～3.0μm。
在分离井115的正面形成有场绝缘膜124。场绝缘膜124例如是使n-型外延层117的正面有选择地氧化而形成的LOCOS膜。
在元件区域120形成有DMOSFET(Double-Diffused MOSFET：双扩散MOSFET)125。DMOSFET125在n-型外延层117的正面包括相互隔开间隔形成的n-型井区域126和p-型井区域127。如图19～图22的平面所示，n-型井区域126和p-型井区域127在从半导体衬底102的第一周边部105朝向第二周边部106的短边方向上延伸的条状，交替排列。另外，在图19～图22中，为了使说明清楚，除了n-型井区域126和p-型井区域127之外，还一并表示了在n-型井区域126和p-型井区域127的内侧区域形成的条状的n+型漏极区域128(在后面叙述)、n+型源极区域129(在后面叙述)、和n-型杂质区域130(在后面叙述)。
在n-型井区域126的正面形成有杂质浓度比n-型井区域126高的n+型漏极区域128。另外，在p-型井区域127的正面形成有n+型源极区域129，以包围该n+型源极区域129的方式形成有n-型杂质区域130。
n+型源极区域129的外周边配置在从p-型井区域127的外周边向内侧空出一定距离的位置。
在n-型外延层117的正面，在n-型井区域126与p-型井区域127之间的部分形成有场绝缘膜131。场绝缘膜131是在与上述的场绝缘膜124相同的工序形成的LOCOS膜。
场绝缘膜131的一个周边配置在n+型漏极区域128的周边上，场绝缘膜的另一个周边配置在从n-型井区域126的外周边向内侧空出一定间隔的n-型井区域126上。n+型漏极区域128形成在被场绝缘膜131的周边和场绝缘膜124夹着的区域。
此外，在n-型外延层117的正面，以跨越在n-型外延层117与p-型井区域127之间的方式形成有栅极绝缘膜132。而且，隔着栅极绝缘膜132形成有栅极电极133。栅极电极133以有选择地覆盖栅极绝缘膜132的一部分和场绝缘膜131的一部分的方式形成。
栅极电极133例如也可以由包含多晶硅(Poly-Si)的下层膜134和包含硅化钨/硅(WSi/Si)的上层膜135构成。栅极绝缘膜132例如也可以是使n-型外延层117的正面氧化而形成的氧化硅(SiO2)。
栅极电极133隔着栅极绝缘膜132与p-型井区域127相对的区域是DMOSFET125的沟道区域136。通过栅极电极133控制沟道区域136的沟道的形成。
另一方面，如图25所示，在保护二极管区域114，在栅极绝缘膜132上形成有保护二极管137。保护二极管137包括p型部138和n型部139。如图19～图22的平面所示，p型部138和n型部139形成为在从半导体衬底102的第一周边部105向第二周边部106去的短边方向上延伸的条状，交替排列。在该条状图案的两端配置的均是p型部138。保护二极管137由相邻的一对p型部138和n型部139构成。另外，保护二极管137与栅极电极133同样，也可以具有下层膜134和上层膜135的两层结构。
而且，以覆盖半导体衬底102的整个正面区域的方式形成有第一层间膜140和第二层间膜141。第一层间膜140和第二层间膜141例如由氧化硅(SiO2)等绝缘材料形成。另外，在该实施方式中，形成了第一层间膜140和第二层间膜141，但是第二层间膜141也可以是形成有第三层间膜、第四层间膜或更多的层间膜的结构。此外，在第一层间膜140与半导体衬底102之间以及第二层间膜141与第一层间膜140之间，也可以分别夹着由例如氮化硅(SiN)构成的蚀刻阻止膜142、143。蚀刻阻止膜142也可以形成在场绝缘膜124、131上。
在第一层间膜140上形成有第一配线层144。第一配线层144包括源极第一金属层145、漏极第一金属层146和栅极第一金属层147。这些例如由AlCu等金属层构成，也可以根据需要在其表背面形成阻挡层(例如Ti、TiN等)。
如图20所示，源极第一金属层145以覆盖有源区域113的第二周边部106侧的大致一半的区域的方式形成。具体而言，以避开保护二极管区域114的方式，相对于保护二极管区域114形成在长度方向上的侧面102F一侧，并且形成在宽度方向上的侧面102C一侧。因此，在俯视时，大致四边形形状的保护二极管区域114的内侧的两条边与源极第一金属层145相邻。源极第一金属层145在条状的n+型漏极区域128和n+型源极区域129的靠第二周边部106侧的源极侧端部区域148中，经塞(例如，钨塞)149与n+型源极区域129连接。此外，如图25所示，源极第一金属层145经塞(例如，钨塞)150与配置在保护二极管137的一个侧端部的p型部138连接。
如图20所示，漏极第一金属层146以覆盖有源区域113的第一周边部105一侧的大致一半的区域的方式形成。漏极第一金属层146在条状的n+型漏极区域128和n+型源极区域129的靠第一周边部105一侧的漏极侧端部区域151中，经塞(例如，钨塞)152与n+型漏极区域128连接。
如图25所示，栅极第一金属层147经塞(例如，钨塞)153与配置在保护二极管137的另一个侧端部的p型部138连接。此外，栅极第一金属层147在未图示的位置与栅极电极133连接。
在第二层间膜141上，形成有顶配线层154。在此实施方式中，由于第二层间膜141是最上层层间膜，因此称为顶配线层154。在第二层间膜141上还形成有第三层间膜等的情况下，该第二层间膜141的配线层也可以称为第二配线层。
顶配线层154包括源极顶金属层155、漏极顶金属层156和栅极顶金属层157。这些例如由AlCu等金属层构成，也可以根据需要在其表背面形成阻挡层(例如Ti，TiN等)。
如图21所示，栅极顶金属层157形成为与栅极焊盘109相比更大且形状相似的俯视时为扇形的形状，其一部分相对于保护二极管137和保护二极管区域114在侧面102C侧的源极侧端部区域148重叠(overlap)。此外，栅极顶金属层157在未图示的位置与栅极第一金属层147连接。
如图21所示，源极顶金属层155以覆盖有源区域113的第二周边部106一侧的大致一半的区域的方式形成。具体而言，以避开栅极顶金属层157的方式，相对于栅极顶金属层157形成在长度方向上的侧面102F一侧，并且形成在宽度方向上的侧面102C一侧。因此，俯视时呈扇形形状的栅极顶金属层157的圆弧部分与源极顶金属层155相邻。如图23所示，源极顶金属层155经塞(例如，钨塞)158与源极第一金属层145连接。
如图21所示，漏极顶金属层156以覆盖有源区域113的第一周边部105一侧的大致一半的区域的方式形成。如图24所示，漏极顶金属层156经塞(例如，钨塞)159与漏极第一金属层146连接。
而且，在第二层间膜141上，以覆盖顶配线层154的方式，形成有正面绝缘膜103。正面绝缘膜103覆盖半导体衬底102的正面102A侧，并且还覆盖半导体衬底102的侧面102C～102F(参照图23)。正面绝缘膜103也可以由例如氮化硅(SiN)构成。
在正面绝缘膜103，形成有焊盘开口160～162，该焊盘开口160～162使源极顶金属层155、漏极顶金属层156和栅极顶金属层157的一部分分别作为源极焊盘108、漏极焊盘107和栅极焊盘109露出。
如图23所示，在源极焊盘108形成有源极端子163(bump：块)。如图24所示，在漏极焊盘107形成有漏极端子164(bump：块)。另外，虽然未图示，但是在栅极焊盘109也形成有栅极端子(bump：块)。这些端子例如也可以具有通过电镀法叠层的Ni层165、Pd层166和Au层167的叠层结构。通过在最表面具有Au层167，能够提供耐腐蚀性、易焊性高且可靠性高的端子(电极)。
如上所述，采用半导体器件101，源极第一金属层145、源极顶金属层155、漏极第一金属层146和漏极顶金属层156分别以覆盖有源区域113的大致一半的区域的大小形成。由此，能够宽广地确保源极-漏极之间的电路路径。因此，能够使半导体器件101小型化，同时还能够抑制MIS晶体管的导通电阻的上升。进一步，由于半导体器件101是WL-CSP的封装结构，因此封装件内部的电连接全部成为不使用接合线的无引线结构。由此，还能够削减引线电阻，因此能够大幅削减每封装件尺寸的导通电阻。
此外，半导体器件101是WL-CSP的封装结构，半导体衬底102的侧面102C～102F被正面绝缘膜103覆盖。因此，即使在高密度安装有半导体器件101的情况下，也能够防止与相邻的半导体器件之间的短路。
接着，参照图26A～图26F，对半导体器件101的制造工序进行说明。图26A～图26F是用于对半导体器件101的制造工序进行说明的截面图。另外，图26A～图26F分别与图23对应。
在制造半导体器件101时，主板晶片状态的p型硅衬底116。接着，有选择地向p型硅衬底116的正面注入n型杂志和p型杂质。然后，在例如1100℃以上的温度下，一般添加n型杂质，一边使p型硅衬底116的硅外延生长。由此，如图26A所示，形成包括p型硅衬底116和n-型外延层117的半导体衬底102(晶片)。
在p型硅衬底116的外延生长时，注入至p型硅衬底116的n型杂质和p型杂质在n-型外延层117的生长方向上扩散。由此，形成跨越p型硅衬底116和n-型外延层117的边界的n+型埋入层123和p-型低分离区域119。其中，作为p型的杂质，例如能够列举B(硼)、Al(铝)等，作为n型的杂质，例如能够列举P(磷)、As(砷)等。
接着，在n-型外延层117上形成离子注入掩模(未图示)，该离子注入掩模在将要形成p+型井区域118的区域有选择地具有开口。然后，隔着该离子注入掩模向n-型外延层117注入p型杂质。由此形成由p+型井区域118和p-型低分离区域119的2层结构构成的分离井115。在形成分离井115后，除去离子注入掩模。
接着，在n-型外延层117上形成硬掩模(未图示)，该硬掩模在将要形成场绝缘膜124、131的区域有选择地具有开口。然后，隔着该硬掩模对n-型外延层117的正面实施热氧化处理，形成由LOCOS膜构成的场绝缘膜124、131。之后，除去硬掩模。
接着，在n-型外延层117的正面实施热氧化处理，形成栅极绝缘膜132。此时，栅极绝缘膜132以与场绝缘膜124、131相连的方式形成。接着，在n-型外延层117上有选择地形成栅极电极133用的材料，形成栅极电极133和保护二极管137(未图示)。
接着，形成n-型井区域126和p-型井区域127。为了形成n-型井区域126，首先形成离子注入掩模(未图示)，该离子注入掩模在将要形成n-型井区域126的区域有选择地具有开口。然后，隔着该离子注入掩模向n-型外延层117注入n型杂质。由此形成n-型井区域126。在形成n-型井区域126后，除去离子注入掩模。此外，以相同的顺序，形成离子注入掩模(未图示)，该离子注入掩模在将要形成p-型井区域127的区域有选择地具有开口。然后，隔着该离子注入掩模向n-型外延层117注入p型杂质。由此形成p-型井区域127。在形成p-型井区域127后，除去离子注入掩模。
接着，在p-型井区域127的内侧区域形成n-型杂质区域130。为了形成n-型杂质区域130，首先形成离子注入掩模(未图示)，该离子注入掩模在将要形成n-型杂质区域130的区域有选择地具有开口。然后，隔着该离子注入掩模向p-型井区域127注入n型杂质。由此在p-型井区域127的内侧区域形成n-型杂质区域130。在形成n-型杂质区域130后，除去离子注入掩模。
接着，在n-型井区域126和p-型井区域127各自的内侧区域分别有选择地形成n+型漏极区域128和n+型源极区域129。为了形成n+型漏极区域128和n+型源极区域129，首先形成离子注入掩模(未图示)，该离子注入掩模在将要形成n+型漏极区域128和n+型源极区域129的区域有选择地具有开口。然后，隔着该离子注入掩模向n-型井区域126和p-型井区域127注入n型杂质。由此形成n+型漏极区域128和n+型源极区域129。在形成n+型漏极区域128和n+型源极区域129后，除去离子注入掩模。
接着，如图26B所示，以覆盖栅极电极133的方式堆积绝缘材料形成第一层间膜140。接着，以贯通第一层间膜140的方式形成塞149、150、152、153。接着，在第一层间膜140上形成蚀刻阻断层143之后，有选择地形成源极第一金属层145、漏极第一金属层146和栅极第一金属层147。
接着，如图26C所示，以覆盖源极第一金属层145、漏极第一金属层146和栅极第一金属层147的方式堆积绝缘材料形成第二层间膜141。接着，以贯通第二层间膜141的方式形成塞158、159。接着，在第二层间膜141上有选择地形成源极顶金属层155、漏极顶金属层156和栅极顶金属层157。
接着，以覆盖源极顶金属层155、漏极顶金属层156和栅极顶金属层157的方式堆积绝缘材料形成正面绝缘膜103。之后，通过有选择地除去正面绝缘膜103，形成焊盘开口160～162。
接着，如图26D所示，通过例如等离子体蚀刻，沿着预先设定的元件边界线有选择地除去半导体衬底102。由此，在相邻的晶体管区域之间，形成从半导体衬底102的正面102A到达半导体衬底102的厚度途中的规定深度的槽168。槽168通过底壁168B划分，该底壁168B连接在相互相对的一对侧壁168A与该一对侧壁168A的下端(半导体衬底102的背面102B侧的端)之间。
接着，如图26E所示，通过CVD法，在半导体衬底102的正面102A侧的整个区域形成由SiN构成的绝缘膜。此时，在槽168的整个内周面(上述的侧壁168A和底壁168B)的区域也形成该绝缘膜。由此，形成覆盖在正面绝缘膜103的侧面102C～102F的部分。
接着，通过无电解电镀，在从各个焊盘开口160～162露出的源极焊盘108、漏极焊盘107和栅极焊盘109依次电镀Ni、Pd和Au。由此，如图26E所示，形成由Ni层165/Pd层166/Au层167的叠层膜构成的源极端子163、漏极端子164(未图示)和栅极端子(未图示)。
接着，在晶片状态的半导体衬底102的正面102A侧粘贴支承胶带(未图示)，在此状态下，半导体衬底102从背面102B侧被研磨。当通过研磨使半导体衬底102被薄型化至槽168的底壁168B的上正面时，相邻的半成品的相邻的部分消失，半导体衬底102以槽168为界被分割。经过以上的工序，如图26F所示，得到单个半导体器件101。
以上，参照图16～图26F对本发明的一个实施方式进行了说明，但是本发明也能够以其他方式实施。
另外，漏极焊盘107例如在俯视时也可以是圆形、半圆形等，源极焊盘108和栅极焊盘109例如在俯视时也可以是圆形、三角形等。
另外，在之前所述的实施方式中，作为半导体器件101的元件结构一例，说明了MOSFET的结构，但是内置在半导体器件101中的元件例如也可以是IGBT、双极晶体管等其他元件。
本发明的半导体器件能够适当地使用在特别要求小型化的用途的便携式设备(例如智能手机、平板PC(平板电脑)等)。
另外，本发明能够在发明内容所记载的范围内进行各种设计变更。

Claims (10)

1.一种半导体器件，其特征在于，包括：
半导体衬底，其具有正面和所述正面的相反侧的背面，以及所述正面与所述背面之间的一对长边侧面和一对短边侧面，俯视时为长方形；
形成在所述半导体衬底上的MIS晶体管结构；
正面绝缘膜，其以至少覆盖所述正面的方式形成在所述半导体衬底上；
第一焊盘，其在所述半导体衬底的所述正面侧，配置在沿着所述半导体衬底的一个所述长边侧面的第一周边部的中央部，且与该第一周边部的两个端角部隔开间隔；
第二焊盘，其配置在所述半导体衬底的与所述第一周边部相对的第二周边部的一个端角部；和
第三焊盘，其配置在所述半导体衬底的所述第二周边部的另一个端角部，
所述第一焊盘包括与所述MIS晶体管结构的漏极电连接的漏极焊盘，
所述第二焊盘包括与所述MIS晶体管结构的源极电连接的源极焊盘，
所述第三焊盘包括与所述MIS晶体管结构的栅极电连接的栅极焊盘，
在所述半导体衬底的所述正面描绘以所述第二周边部的一端角部的顶点为中心，以所述半导体衬底的短边的长度W为半径的第一圆弧，和以所述第二周边部的另一端角部的顶点为中心，以所述半导体衬底的短边的长度W为半径的第二圆弧时，所述第一焊盘配置在所述第一圆弧和所述第二圆弧的外侧区域，
所述第一圆弧和所述第二圆弧具有在所述半导体衬底上的区域彼此相交的大小，
所述第一焊盘形成为以从所述第一圆弧与所述第二圆弧的交点对所述第一圆弧和所述第二圆弧分别画出的一对切线为两条边且该两条边相等的三角形，
所述第二焊盘形成为具有与所述第一圆弧相同的中心且具有半径R的扇形，所述第三焊盘形成为具有与所述第二圆弧相同的中心且具有半径R的扇形，其中，R＜W，
所述第一焊盘与所述第二焊盘的距离以及所述第一焊盘与所述第三焊盘的距离被确保了要求的长度，
所述半导体衬底包括形成有所述MIS晶体管结构的有源区域，
所述MIS晶体管结构包括形成为在从所述第一周边部向所述第二周边部去的方向上延伸的条状且交替配置的多个源极区域和漏极区域，
所述半导体器件还包括：
第一层间膜，其以覆盖所述源极区域和所述漏极区域的方式形成在所述半导体衬底上；和
第一源极配线层，其以覆盖所述有源区域的所述第二周边部侧的大致一半的区域的方式形成在所述第一层间膜上，在所述源极区域的所述第二周边部侧的端部与所述源极区域电连接。
2.如权利要求1所述的半导体器件，其特征在于：
在所述半导体衬底的所述正面侧，作为从所述正面绝缘膜露出的焊盘，仅形成有所述第一焊盘、所述第二焊盘和所述第三焊盘这三个焊盘。
3.如权利要求1或2所述的半导体器件，其特征在于：
所述半导体器件还包括：
第一漏极配线层，其以覆盖所述有源区域的所述第一周边部侧的大致一半的区域的方式形成在所述第一层间膜上，在所述漏极区域的所述第一周边部侧的端部与所述漏极区域电连接。
4.如权利要求3所述的半导体器件，其特征在于，包括：
第二层间膜，其以覆盖所述第一源极配线层和所述第一漏极配线层的方式形成在所述第一层间膜上；
第二源极配线层，其以覆盖所述有源区域的所述第二周边部侧的大致一半的区域的方式形成在所述第二层间膜上，与所述第一源极配线层电连接，所述第二源极配线层的一部分从所述正面绝缘膜露出，作为所述源极焊盘；和
第二漏极配线层，其以覆盖所述有源区域的所述第一周边部侧的大致一半的区域的方式形成在所述第二层间膜上，与所述第一漏极配线层电连接，所述第二漏极配线层的一部分从所述正面绝缘膜露出，作为所述漏极焊盘。
5.如权利要求4所述的半导体器件，其特征在于，
所述半导体衬底还包括：
所述有源区域外的保护二极管区域；和
栅极配线层，其以覆盖所述保护二极管区域的方式形成在所述第二层间膜上，所述栅极配线层的一部分从所述正面绝缘膜露出，作为所述栅极焊盘。
6.如权利要求1或2所述的半导体器件，其特征在于：
所述正面绝缘膜以还覆盖所述半导体衬底的所述长边侧面和所述短边侧面的方式形成。
7.如权利要求1或2所述的半导体器件，其特征在于：
具有芯片尺寸封装结构。
8.如权利要求7所述的半导体器件，其特征在于：
所述芯片尺寸封装结构包括小于0.50mm的长边和小于0.40mm的短边。
9.如权利要求7所述的半导体器件，其特征在于：
所述芯片尺寸封装结构以不足0.15mm的厚度形成。
10.如权利要求1或2所述的半导体器件，其特征在于：
所述第一焊盘、所述第二焊盘和所述第三焊盘彼此之间的距离为所述半导体衬底的短边的长度W的50％以上。
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