JP7150700B2 - 不均一ボールパターンパッケージ - Google Patents

不均一ボールパターンパッケージ Download PDF

Info

Publication number
JP7150700B2
JP7150700B2 JP2019505174A JP2019505174A JP7150700B2 JP 7150700 B2 JP7150700 B2 JP 7150700B2 JP 2019505174 A JP2019505174 A JP 2019505174A JP 2019505174 A JP2019505174 A JP 2019505174A JP 7150700 B2 JP7150700 B2 JP 7150700B2
Authority
JP
Japan
Prior art keywords
pitch
package
array
dimension
conductive pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019505174A
Other languages
English (en)
Other versions
JP2019527485A (ja
Inventor
カマロタ，ラファエル・シィ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of JP2019527485A publication Critical patent/JP2019527485A/ja
Application granted granted Critical
Publication of JP7150700B2 publication Critical patent/JP7150700B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Measuring Leads Or Probes (AREA)

Description

技術分野
本開示の例は、概して集積回路に関し、より特定的には、導電パッドの不均一パターンを用いた集積回路パッケージングに関する。
背景
多くの集積回路および他の半導体デバイスでは、回路基板（例えば、プリント回路基板（ＰＣＢ））にパッケージを表面実装するために、ＢＧＡ（ball grid array）などのバンプの配列を利用する。Ｃ４（controlled collapse chip connection）バンプまたはマイクロバンプなどのさまざまな好適なパッケージピン構造（スタックドシリコンの用途で使用される）のいずれかを用いて、集積回路（ＩＣ）ダイ（または他のパッケージデバイス）上の経路と、パッケージが実装される回路基板との間で、電気信号を伝送することができる。しかしながら、従来のパッケージでは、以下で説明するように、特にＩＣダイ（または他のデバイス）が収容されるパッケージが極めて小さい場合に、利用可能なリソースの一部しかパッケージピン構造にボンドアウト（bond out）することができない。
概要
本開示の一例は、集積回路（ＩＣ）パッケージである。ＩＣパッケージは、概して、集積回路ダイと、当該集積回路ダイに結合された導電パッドの配列とを備える。配列のうちの少なくとも１つの第１の領域において、導電パッドは、配列の第１の寸法においては第１のピッチで、配列の第２の寸法においては第２のピッチで配置されている。第２のピッチは第１のピッチとは異なる。
本開示の別の例は、集積回路パッケージに電気的に接続する回路基板である。回路基板は、概して、導電パッドの配列を備える。配列のうちの少なくとも１つの第１の領域において、導電パッドは、配列の第１の寸法においては第１のピッチで、配列の第２の寸法においては第２のピッチで配置されている。第２のピッチは、第１の領域における第１のピッチとは異なる。回路基板はさらに、導電パッドに結合された複数のビアおよび複数のトレースを備える。
[０００１] 本開示のさらに別の例は、半導体ダイをパッケージングする方法である。方法は、概して、導電パッドの配列を生成するステップを含む。配列のうちの少なくとも１つの領域において、導電パッドは、配列の第１の寸法においては第１のピッチで、配列の第２の寸法においては第２のピッチで配置される。第２のピッチは第１のピッチとは異なる。方法はさらに、半導体ダイを導電パッドに電気的に結合するステップを含む。
［０００２］ これらの局面および他の局面は、以下の詳細な説明の参照により理解されるであろう。
上述の本開示の特徴を詳細に理解することができるように、上記で概要を述べた本開示を、例を参照してより特定的に説明する。それらの例のうちのいくつかを、添付の図面に示す。ただし、添付の図面は本開示の典型的な例を示しているにすぎず、本開示の範囲を限定しているとみなすべきではない。なぜなら、本開示は、同等の効果を奏する他の例も含み得るからである。
プログラマブルデバイスのアーキテクチャの例を示すブロック図である。 従来技術に係る、はんだボールのアレイを有する集積回路（ＩＣ）パッケージの例の断面図である。 均一はんだボールピッチパターンを有するＩＣパッケージの例の底面図である。 本開示の例に係る、不均一はんだボールピッチパターンを有するＩＣパッケージの例の底面図である。 本開示の例に係る、不均一はんだボールピッチパターンを有するＩＣパッケージの例の底面図である。 本開示の例に係る、不均一はんだボールピッチパターンを有するＩＣパッケージの例の底面図である。 図４Ａは、本開示の例に係る、均一導電パッドピッチパターンの回路基板ブレークアウトの例を示す図である。図４Ｂは、本開示の例に係る、不均一導電パッドピッチパターンの回路基板ブレークアウトの例を示す図である。図４Ｃは、本開示の例に係る、不均一導電パッド配列の隅領域の回路基板ブレークアウトの例を示す図であって、当該隅領域に均一ピッチパターンを有する図である。 本開示の例に係る、異なる種類の信号に異なるボールピッチ領域が割り当てられた、不均一はんだボールピッチを有するＩＣパッケージの例の底面図である。 本開示の例に係る、半導体ダイをパッケージングするための作業の例の流れ図である。
詳細な説明
本開示の例は、複数の異なるピッチを用いて、集積回路（ＩＣ）パッケージ（および、当該ＩＣパッケージに電気的に接続する回路基板の対応の導電パッド）の導電要素（例えば、はんだボール）を戦略的に配列するための技術および装置を提供する。本明細書で「不均一ボールピッチパターン」と称されるこのような戦略的な複数のピッチの利用によって、使い勝手を損なうことなく、シグナルインテグリティを損なうことなく、または、導電パッドの配列のブレークアウトを含む回路基板の設計を請け負う顧客にとって機械的保全性を損なうことなく、および、回路基板の層の総数または複雑さを増加させることなく、導電要素密度を増加させることができる。ＩＣパッケージに不均一ボールピッチパターンを実装することによって、（例えば、ダイ投影の外側の）ボール総数を大幅に増加させることができる。それにより、同じパッケージサイズで、より多くのリソースをボンドアウトすることができる。さらに、可能な限り小型化したパッケージにおいてフルにボンドアウトすることによって、提供するダイパッケージの組み合わせの数を大幅に減少させることができる。
集積回路パッケージの例
集積回路（ＩＣ）ダイは、典型的には、回路基板（例えば、プリント回路基板（ＰＣＢ））に電気的に接続されるようにパッケージ内に配置される。パッケージは、腐食につながり得る潜在的な物理的損傷および湿気から集積回路ダイを保護する。
図２は、フリップチップＢＧＡ（ＦＣＢＧＡ）パッケージとして知られるＩＣパッケージ２００の例の断面図である。ＩＣパッケージ２００は、基板２０２と、基板２０２の上に配置されたＩＣダイ２０４と、複数の共晶バンプ２０６（例えば、Ｃ４バンプ）と、封止材２０８とを備える。複数の共晶バンプ２０６によって、ＩＣダイ２０４は、基板２０２、より特定的には、基板の表面上および基板内のビアにおける導電要素に、電気的に接続される。封止材２０８は、ＩＣダイ２０４を封止および保護するためのさまざまな好適な材質（例えば樹脂）のうちのいずれであってもよい。
また、ＩＣパッケージ２００は、基板２０２の下に配置された複数のはんだボール２１０も有する。はんだボール２１０は、回路基板２１２の表面上に配置された対応の導電パッド２１４の配列に電気的に接触するように、行および列のアレイ状に配列され得る。導電パッド２１４は、ビア（図示せず）および導電トレース２１６を使用することによって、回路基板２１２の表面上または回路基板２１２内に配置された他の構成要素に電気的に接続される。
ＢＧＡパッケージなどの他のパッケージでは、共晶バンプ２０６の代わりに複数のボンディングワイヤが用いられることもある。その場合、ＩＣダイ２０４は、導電要素がＩＣダイ２０４の上面に配置されるように表面を上に向けて実装され得る。ボンディングワイヤによって、これらの導電要素が基板２０２内のビアを介してはんだボール２１０に電気的に接続され得る。
集積回路の例
多くの異なる種類の集積回路（ＩＣ）ダイがパッケージ２００にパッケージングされ得る。１つの好適な種類のＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣである。ＦＰＧＡは、典型的にはプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。別の種類のプログラマブルＩＣは、複合プログラマブル論理デバイス、すなわちＣＰＬＤである。ＣＰＬＤは、互いに接続されるとともにインターコネクトスイッチマトリクスによって入出力（Ｉ／Ｏ）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（ＰＬＡ）デバイスおよびプログラマブルアレイ論理（ＰＡＬ）デバイスで使用されるものと同様の２レベルのアンドオア構造を含む。他のプログラマブルＩＣは、デバイス上の様々な要素をプログラム可能に相互接続する処理層（例えば金属層）を適用することによってプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブルデバイスとして知られている。「プログラマブルＩＣ」という用語は、特定用途向け集積回路（ＡＳＩＣ）などの、部分的にのみプログラム可能であるデバイスも含み得る。
図１は、図２のＩＣパッケージ２００に実装され得るプログラマブルデバイスのアーキテクチャ１００の例を示すブロック図である。アーキテクチャ１００は、例えばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内で実現され得る。図示のように、アーキテクチャ１００は、いくつかの異なる種類のプログラマブル回路（例えば、論理、ブロック）を含む。例えば、アーキテクチャ１００は、マルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理（ＤＳＰ）ブロック１０６、特殊Ｉ／Ｏブロック１０７（例えば、構成ポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ－デジタル変換器（ＡＤＣ）、およびシステム監視論理などの他のプログラマブル論理１０８を含む、多数の異なるプログラマブルタイルを含み得る。
いくつかのＦＰＧＡにおいて、各プログラマブルタイルはプログラマブルインターコネクト要素（ＩＮＴ）１１１を含み、このＩＮＴ１１１は、隣接する各タイルにおける対応のＩＮＴ１１１への、および当該ＩＮＴ１１１からの標準接続を有する。したがって、ＩＮＴ１１１は、全体として図示のＦＰＧＡのプログラマブルインターコネクト構造を実現する。図１の右端に記載の例で示されるように、各ＩＮＴ１１１は、同一のタイル内のプログラマブル論理要素への、および当該プログラマブル論理要素からの接続も含む。
例えば、ＣＬＢ１０２は、１つのＩＮＴ１１１に加えて、ユーザ論理を実現するようにプログラムされ得る構成可能論理要素（ＣＬＥ）１１２を含み得る。ＢＲＡＭ１０３は、１つ以上のＩＮＴ１１１に加えてＢＲＡＭ論理要素（ＢＲＬ）１１３を含み得る。典型的には、１つのタイルに含まれるＩＮＴ１１１の数は、タイルの幅によって決まる。図示の例では、ＢＲＡＭタイルの幅は５個のＣＬＢの幅と等しいが、他の数（例えば４個）が用いられてもよい。ＤＳＰブロック１０６は、適切な数のＩＮＴ１１１に加えて、ＤＳＰ論理要素（ＤＳＰＬ）１１４を含み得る。ＩＯＢ１０４は、例えば、ＩＮＴ１１１の１つのインスタンスに加えて、Ｉ／Ｏ論理要素（ＩＯＬ）１１５の２つのインスタンスを含み得る。当業者には明らかであるが、例えばＩＯＬ１１５に接続される実際のＩ／Ｏパッドは、典型的にはＩＯＬ１１５の領域にあるとは限らない。
図１に示すアーキテクチャ１００の例では、ダイの中心付近の水平領域（図１において陰影付きで示す領域）は、構成、クロック、および他の制御論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ１０５）に用いられる。この中央領域から延在する他の垂直領域１０９を用いて、ＦＰＧＡの幅にわたってクロックおよび構成信号を分配してもよい。
図１に示すアーキテクチャ１００を使用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則正しい列構造を中断させる追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用回路であってもよい。例えば、ＰＲＯＣ１１０として図示されるプロセッサブロックは、ＣＬＢ１０２およびＢＲＡＭ１０３のいくつかの列にまたがる。
ＰＲＯＣ１１０は、ＦＰＧＡのプログラマブル回路を実現するダイの一部として作製されたハードワイヤードプロセッサとして実現されてもよい。ＰＲＯＣ１１０は、さまざまな異なる種類のプロセッサ、および／または、複雑さの程度がさまざまであるシステム（単体のプロセッサ（例えば、プログラムコードを実行可能な単一のコア）から、１つ以上のコア、モジュール、コプロセッサ、またはインターフェースなどを有する完全な処理システムまで）のうちのいずれを表わしてもよい。
より複雑な装置では、ＰＲＯＣ１１０は例えば、１つ以上のコア（例えば中央処理装置）、キャッシュメモリ、メモリコントローラ、ＩＣのＩ／Ｏピン（例えば、Ｉ／Ｏパッド）に直接結合するように、および／またはＦＰＧＡのプログラマブル回路に結合するように構成可能な単方向インターフェースおよび／または双方向インターフェースを含み得る。「プログラマブル回路」という用語は、ＩＣ（例えば、本明細書に記載のプログラム可能または構成可能なさまざまな回路ブロックまたはタイル）内のプログラマブル回路要素、および、ＦＰＧＡ内にロードされた構成データに係るさまざまな回路ブロック、タイル、および／または要素を選択的に結合するインターコネクト回路を意味し得る。例えば、図１に示すＰＲＯＣ１１０の外側の部分は、ＦＰＧＡのプログラマブル回路の一部またはＦＰＧＡのプログラマブル回路であるとみなされ得る。
図１は、プログラマブル回路（例えば、プログラマブルファブリック）および処理システムを含むＦＰＧＡを実現するために使用され得るアーキテクチャ１００の例を示すように意図される。例えば、１列中の論理ブロックの数、列の相対幅、列の数および順番、列に含まれる論理ブロックの種類、論理ブロックの相対サイズ、ならびに、図１の右側に記載されたインターコネクト／論理の実装は、例示である。ユーザ回路設計の効率的な実現を容易にするために、実際のＦＰＧＡでは、例えば典型的にはＣＬＢが現れる場合は必ずＣＬＢ１０２の隣接列が１つ以上含まれる。ただし、隣接するＣＬＢ列の数は、ＦＰＧＡ全体のサイズによって変化し得る。さらに、ＦＰＧＡ内のＰＲＯＣ１１０のサイズおよび／または位置は説明を目的としたものにすぎず、本開示の１つ以上の例を限定することを意図するものではない。
不均一ピッチパターンの例
図３Ａは、均一はんだボールピッチを有するＩＣパッケージ３００の例の底面図である。本明細書で使用される、パッケージ表面またはパッケージ表面のうちの特定の領域における「均一はんだボールピッチ」という用語は、概して、その表面または表面のうちの領域が２つの寸法において同じはんだボールピッチを有することを意味する。例えば、ＩＣパッケージ３００は、当該パッケージの平坦な底面のｘ寸法３０１およびｙ寸法３０３の両方において、はんだボール３０２間のピッチが同じ（例えば、１．０ｍｍ）である。この例では、ＩＣパッケージ３００の中央領域３０４は、ＩＣダイ投影の下に位置し得る電源用および接地用のはんだボール（例えば、約２００個のはんだボール）を有してもよい。一方、周縁領域３０６は、Ｉ／Ｏ用のはんだボール（例えば、約７００個のはんだボール）を有してもよい。
現在、従来のパッケージ内のＩＣダイの多くは、当該ダイを収容するパッケージが極めて小さいため、リソース（例えば、プログラマブルＩＣに関して上述したような、入出力（Ｉ／Ｏ）リソースおよびギガビットトランシーバ（ＧＴ）リソース）の一部しかボンドアウトすることができない。多くのＩＣダイの場合、従来の均一ボールパターンパッケージを用い、かつ、すべてのＩＯリソースおよびＧＴリソースをボンドアウトすることのできるパッケージは存在しない。または、狭小な均一ボールピッチで所望の信号数を可能にするパッケージは、従来のプリント回路基板（ＰＣＢ）技術のブレークアウト機能では不可能であろう。
本開示の例は、複数のはんだボールピッチを用いる不均一ボールパターンパッケージを提供する。戦略的に複数のピッチ（例えば、１．０ｍｍ、０．８ｍｍ、および／または、他のピッチ）を用いることによって、従来のパッケージよりもボンドアウト可能なリソース（例えば、Ｉ／Ｏリソース、および／またはＧＴリソース）の数を増加させることが可能である（例えば、最大で５０％増加）。このようなボンドアウト可能なリソース数の増加は、回路基板設計者によるパッケージの使い勝手を悪くしたりコスト増大を伴ったりすることなく、または、パッケージ製造者による製造を困難にすることなく、達成され得る。本開示の例は、可能な限り小型化した（および可能な限りコストを下げた）パッケージでフルにボンドされたダイを提供することが可能である。このようにパッケージを小型化することによって、単位コストを削減するとともに、回路基板上で占めるスペースを減らすことができる。したがって、さらなるコスト削減が可能である。
図３Ｂは、本開示の例に係る、不均一はんだボールピッチパターンを有するＩＣパッケージ３２０の例の底面図である。図３Ａおよび図３ＢはＩＣパッケージの例の底面図として示されているが、これら両図（図３Ｃ、図３Ｄ、および図５も同様）は、回路基板の上面図（または底面図）を表わすものとみなすこともできる。その場合、図示のはんだボールは、ＩＣパッケージのはんだボールに電気的に接触する導電パッドを表わす。これらの対応の導電パッドは、はんだボールパターンに対応するパターンで配列され得る。本明細書で使用される、パッケージ表面またはパッケージ表面のうちの特定の領域における「不均一はんだボールピッチ」という用語は、概して、その表面または表面のうちの領域が複数のはんだボールピッチを有することを意味する。例えば、ある領域は、ある寸法においてあるピッチを用い、別の寸法においては別のピッチを用いてもよい。いくつかの例では、同じパッケージ表面上の他の領域では均一はんだボールピッチを用いてもよい。
例えば、図示のように、不均一パターンパッケージにおいて、ＩＣダイ投影の下の中央領域３０４は均一ピッチパターン（例えば、両方の寸法において１．０ｍｍのピッチ）を用いてもよく、ＩＣパッケージ３２０の隅領域３２４も均一ピッチパターン（例えば、両方の寸法において０．８ｍｍのピッチ）を有してもよい。言い換えると、ＩＣパッケージ３２０は全体としては不均一ピッチパターンであるが、領域３０４および３２４は、そのうちの一部として、均一ピッチパターン領域であってもよい。図３Ｃにおける別の例のＩＣパッケージ３４０に示されるように、他の例では、ＩＣダイ投影の下の中央領域３４４は、より小さな均一ピッチパターン（例えば、両方の寸法において０．８ｍｍ未満のピッチ）を用いてもよい。この領域では、対応の回路基板において、ビアを電源プレーンまたは接地プレーンに落とす以外は実質的に配線する必要がないため、ＩＣダイ投影の下の当該中央領域３４４は、可能な限り低いピッチ（すなわち、可能な限り高いボール密度）を有することができる。このピッチは、実現可能な「機械的制約」（ボールサイズに基づく、はんだ付け後のボール間のスペースによって決まる）、および「ビア制約」（ビアの直径、および、ビアとその両側の導電パッドとの間の最小距離によって決まる）のうちの大きい方によって制約され得る。本開示の全体にわたって０．８ｍｍおよび１．０ｍｍのピッチが用いているが、これらは、不均一ピッチパターンで異なるピッチを用いることを示すためのピッチの例を表わすものである。追加的または代替的に、本明細書に記載の所定の基準を満たす他のさまざまな好適なピッチのうち任意のものを用いることができる。
図４Ｃに示すように、ＩＣパッケージ３２０（または３４０）の隅領域３２４（より特定的には、回路基板上の導電パッド配列における対応の隅領域）は、回路基板層１つにつき、１つのｘ寸法および１つのｙ寸法のトレースの配線を必要とし得る。したがって、隅領域３２４のピッチは、機械的制約、ビア制約、および「１配線制約」（図４Ｃで「１配線経路のための最小ピッチ」として示す、ビア間に最小幅トレースを１つ設けることが可能なビア間の最小間隔）のうちの最大のものによって制約され得る。したがって、ＩＣパッケージ３２０（または３４０）の隅領域３２４、および対応の回路基板配列は、両方の寸法において、例えば０．８ｍｍのピッチを用いることができる。
図３Ｂ（または３Ｃ）に戻って、ＩＣパッケージ３２０（または３４０）のうちの他の領域は、不均一ピッチパターンを用いてもよい。例えば、２つの側領域３２６は、ｘ寸法３０１において所定のはんだボールピッチ（例えば、１．０ｍｍ）を有し、ｙ寸法３０３においては、より小さなピッチ（例えば、０．８ｍｍ）を有する。一方、２つの側領域３２８は、ｘ寸法３０１において所定のはんだボールピッチ（例えば、０．８ｍｍ）を有し、ｙ寸法３０３においては、より大きなピッチ（例えば、１．０ｍｍ）を有する。ＩＣパッケージ３２０（図３ＡのＩＣパッケージ３００と底面の表面積は同じ）において、中央領域３０４のはんだボール（電源用および接地用に指定され得る）は依然として約２００個である。しかしながら、ＩＣパッケージ３２０のうちの特定の領域内のボールピッチを戦略的に小さくすることによって、中央領域３０４の外側のボール密度を増加させており、それによって約８８０個のはんだボール（Ｉ／Ｏ用に指定され得る）を設けることができる。
以下で説明する図４Ｂに示すように、ＩＣパッケージの側領域３２６、３２８（より特定的には、回路基板上の導電パッド配列における対応の側領域）は、ＩＣパッケージの縁部４０２の垂直方向において回路基板層１つにつき最大２つのトレースの配線を必要とし得る。したがって、ＩＣパッケージの縁部４０２に平行な側領域３２６、３２８におけるピッチは、機械的制約、ビア制約、および「２配線制約」（図４Ｂで「２配線経路のための最小ピッチ」として示す、ビア間に最小幅トレースを２つ設けることが可能なビア間の最小間隔）のうちの最大のものによって制約され得る。ＩＣパッケージの縁部４０２に垂直な側領域３２６、３２８におけるピッチは、機械的制約およびビア制約（図４Ｂで「許容最小ピッチ」として示す）のうちの最大のものによって制約され得る。
高速または高感度のアナログ信号が用いられるいくつかのケースでは、ＩＣパッケージのうちの所定の領域（例えば、隅領域および側領域）または、回路基板上の対応の導電パッド配列におけるはんだボールのピッチは、「信号対雑音比（ＳＮＲ）制約」によって制約され得る。ＳＮＲ制約は、導電パッド間の結合がそれらのパッド間の距離に逆比例するという知識に基づいて決まる。
例えば、図３Ｄは、本開示の例に係る、ＳＮＲ制約が生じた不均一はんだボールピッチパターンを有するＩＣパッケージ３６０の例の底面図である。領域３６２は、はんだボールの複数の差動ペア３６４を含む。差動ペア３６４間のｘ寸法３０１におけるピッチ３６６は第１のＳＮＲ制約に基づいており、差動ペア３６４間のｙ寸法３０３におけるピッチ３６８は第２のＳＮＲ制約に基づいている。第１および第２のＳＮＲ制約は、同一であってもよいし異なってもよい。図３Ｄに示すように、ＳＮＲ制約は、上述の２配線制約、１配線制約、ビア制約、および機械的制約よりも大きくてもよい。
本明細書に記載の不均一ボールパターンパッケージを用いる理由はいくつかある。ダイの投影の下で配線される信号（特に、ＧＴ信号）は、ＩＣダイの電源プレーン（例えば、ＦＰＧＡ電源プレーン）の影響を受ける可能性がある。電源プレーンが大きいほど、ダイの下での配線はますます困難になるであろう。したがって、そのような信号（例えば、高速ＧＴ信号）を、パッケージ基板上のＩＣダイの下の投影を避けて配線することができる。さらに、不均一ボールパターンパッケージでは、ダイの下には位置しないＩ／Ｏ機能に使用するボール総数を大幅に（例えば５０％）増加させることができる（例えば、ピッチを４０％小さくすることによる）。さらに、電源ピンおよび／または接地ピンを可能な限り狭ピッチ化することができる。
複数のピッチを戦略的に用いることによって、ＩＣパッケージの回路基板設計者または他の顧客にとって使い勝手を損なうことなく、ボール密度を増加させることができる。使い勝手はパッケージの縁部に平行なピッチに応じて決まるが、一方で、パッケージ縁部に垂直なピッチは、回路基板の配線可能性に影響を与えない。このような戦略的な複数のピッチの利用は、ＩＣパッケージの信頼性およびＩ／Ｏピンのシグナルインテグリティに基づいてもよい。例えば、不均一ボールパターンでＩＣパッケージを設計する際には、これらの要因のうちの少なくともいくつかを考慮に入れることによって、ボール密度の増加と信頼性およびシグナルインテグリティとのバランスを取ることができる。
図４Ａは、例として、両方の寸法において導電パッド４０１間を１．０ｍｍピッチとした均一導電パッドピッチパターンの回路基板ブレークアウト４００の例である。図４Ｂは、不均一導電パッドピッチパターンの回路基板ブレークアウト４２０の例である。導電パッドの配列は、ＩＣパッケージ（導電パッド４０１にはんだ付けされている、または、はんだ付けされ得る）の縁部４０２に平行な方向に配置された導電パッド間でビア（例えば、１．０ｍｍのピッチ）によって規定された経路間に、層１つにつき２つのトレースを配線するための最小ピッチを用いる。しかしながら、この配列は、縁部４０２に垂直の方向に配置された導電パッド間には、より小さなピッチ（例えば、０．８ｍｍなどの許容最小ピッチ）を用いる。このように、ブレークアウト４００、４２０はともに、同じ数の回路基板層（例えば３層）を用いて、さまざまな層上で導電パッド４０１から離れる方向にトレース４０４を配線する。しかしながら、同じパッド数（例えば、同じＩ／Ｏ数）に対して、不均一導電パッドピッチ配列が使用する面積は、均一配列が使用する面積の８０％である。図４Ｃは、例として、両方の寸法において導電パッド間でビアによって規定された経路（例えば、０．８ｍｍのピッチ）間に、層１つにつき１つのトレースを配線するための最小ピッチを用いた、均一導電パッドピッチの隅領域（例えば、図３Ｂまたは図３Ｃの隅領域３２４）の回路基板ブレークアウト４４０の例である。
図５は、本開示の例に係る、不均一はんだボールピッチパターンを有する別の例のＩＣパッケージ５００の底面図である。ＩＣパッケージ５００において、異なるボールピッチ領域が異なる種類の信号に割り当てられており、各寸法におけるはんだボールピッチは、それに応じて選択されている。例えば、ＧＴ信号（例えば、１秒当たり最大３２ギガビット（Ｇｂｐｓ）のデータレートの搬送信号）はボールパターンの影響を受けやすいため、ピッチを大きくすることが有用であり得る。これに対して、Ｉ／Ｏ信号（例えば、高密度Ｉ／Ｏ（ＨＤＩＯ）信号）はボールパターンの影響を遙かに受けにくいため、より小さいピッチを用いることができる。ＩＣパッケージ５００の例では、約６６０個のＩ／Ｏボール、２９０個のＧＴボール、１２０個の電源および接地（Ｐ／Ｇ）ボール、および５８個のガードリング（ＧＲ）ボールが設けられている。ＩＣパッケージ５００は図３ＡのＩＣパッケージ３００と同じサイズであるが（例えば、３１ｍｍパッケージ）、９００個のはんだボールと比較して、１１２８個のはんだボールを提供することができる。したがって、本開示の例に従って、異なる領域に１つ以上のピッチを用いて異なるピッチパターンを戦略的に実現することによって、同じサイズのパッケージで、ＩＣダイからボンドアウト可能なリソースを大幅に増加させることができる。
半導体ダイをパッケージングするための作業の例
図６は、本開示の例に係る、半導体ダイをパッケージングするための作業６００の例の流れ図である。作業６００は、例えばダイパッケージを作製するための装置によって行われてもよい。
作業６００は、ブロック６０２において、装置が導電パッドの配列を生成することによって始められてもよい。配列のうちの少なくとも１つの領域において、導電パッドは、配列の第１の寸法においては第１のピッチで、配列の第２の寸法においては第２のピッチで配置される。第２のピッチは第１のピッチとは異なる。ブロック６０４において、装置は、（例えば、ボンディングワイヤをダイと導電パッドとの間に取り付けることによって、または、共晶バンプをダイ上に堆積させ、共晶バンプがパッケージの基板上の対応する導電要素の配列に接合するようにダイを裏返し、共晶バンプを流すことによって）半導体ダイを導電パッドに電気的に結合する。
上述のように、本開示の別の例はＩＣパッケージである。ＩＣパッケージは、概して、集積回路ダイと、当該集積回路ダイに結合された導電パッドの配列とを備える。配列のうちの少なくとも１つの第１の領域において、導電パッドは、配列の第１の寸法においては第１のピッチで、配列の第２の寸法においては第２のピッチで配置されている。第２のピッチは第１のピッチとは異なる。
いくつかの例によれば、少なくとも１つの第１の領域のピッチは、機械的要因、回路基板配線要因、またはシグナルインテグリティ要因のうちの少なくとも１つに基づく。
いくつかの例によれば、第１の寸法は、第２の寸法に垂直である。
いくつかの例によれば、第１の寸法は、パッケージの縁部に平行である。この場合、第２のピッチは第１のピッチよりも小さくてもよい。例えば、第１のピッチは１．０ｍｍであってもよく、第２のピッチは０．８ｍｍであってもよい。大きい方のピッチを使用するのはブレークアウト配線の収容のためであり、小さい方のピッチの使用が可能なのは、パッケージの縁部に平行な配線が無いからである。
いくつかの例によれば、配列のうちの少なくとも第２の領域において、導電パッドは、（例えば、第１の寸法および第２の寸法の両方において）第３のピッチで配置されている。いくつかの例では、第３のピッチは第１のピッチと等しくてもよく、第２のピッチは第１のピッチよりも小さくてもよい。この場合、第２の領域は、集積回路ダイの投影内に位置してもよい。他の例では、第３のピッチは第２のピッチと等しくてもよく、第２のピッチは第１のピッチよりも小さくてもよい。この場合、第２の領域は配列の隅に位置してもよい。さらに他の例では、第３のピッチは、第１のピッチおよび第２のピッチとは異なる。例えば、第３のピッチは第２のピッチよりも小さくてもよく、第２のピッチは第１のピッチよりも小さくてもよい。この場合、第２の領域は、集積回路ダイの投影内に位置してもよい。
いくつかの例によれば、配列の隅領域において、導電パッドは、第１の寸法および第２の寸法の両方において、第３のピッチで配置されている。第３のピッチは第１のピッチと等しくてもよく、第２のピッチと等しくてもよく、または第１および第２のピッチの両方と異なってもよい。
いくつかの例によれば、導電パッドは、はんだボールを含む。いくつかの例では、はんだボール同士の直径は同じである。他の例では、第１の領域におけるはんだボールの直径は、配列のうちの第１の領域とは異なる第２の領域におけるはんだボールの直径とは異なる。
いくつかの例によれば、第１の領域は、集積回路ダイの投影の外側である。
本開示のさらに別の例は、集積回路パッケージに電気的に接続する回路基板である。回路基板は、概して、導電パッドの配列を備える。配列のうちの少なくとも１つの第１の領域において、導電パッドは、配列の第１の寸法においては第１のピッチで、配列の第２の寸法においては第２のピッチで配置されている。第２のピッチは、第１の領域における第１のピッチとは異なる。回路基板はさらに、導電パッドに結合された複数のビアおよび複数のトレースを備える。
いくつかの例によれば、第１の寸法は配列の縁部に平行である。この場合、第２のピッチは第１のピッチよりも小さくてもよい。例えば、第１のピッチは１．０ｍｍであってもよく、第２のピッチは０．８ｍｍであってもよい。
いくつかの例によれば、配列のうちの少なくとも第２の領域において、導電パッドは、（例えば、第１の寸法および第２の寸法の両方において）第３のピッチで配置されている。いくつかの例では、第２のピッチは第１のピッチよりも小さくてもよく、第３のピッチは第１のピッチと等しくてもよい。第１の領域は、配列の縁部に沿って位置してよく、および／または、第２の領域は、第１の領域よりも配列の中心側に位置してもよい。他の例では、第２のピッチは第１のピッチよりも小さくてもよく、第３のピッチは第２のピッチと等しくてもよく、および／または、第２の領域は配列の隅に位置してもよい。さらに他の例では、第３のピッチは、第１のピッチおよび第２のピッチとは異なってもよい。例えば、第３のピッチは第２のピッチよりも小さくてもよく、第２のピッチは第１のピッチよりも小さくてもよい。この場合、第２の領域は配列の中央に位置してもよい。
いくつかの例によれば、配列の隅領域において、導電パッドは、第１の寸法および第２の寸法の両方において、第３のピッチで配置されてもよい。
いくつかの例によれば、第１の寸法は第２の寸法に垂直であってもよい。
上述のように、複数のピッチを戦略的に用いることによって、使い勝手を損なうことなくボール密度を増加させることができる。不均一ボールピッチによって、ダイ投影の外側のボール総数を大幅に増加させることができる。それにより、同じパッケージサイズで、より多くのリソース（例えば、ＧＴリソース）をボンドアウトすることができる。さらに、可能な限り小型化したパッケージにおいてフルにボンドアウトすることによって、提供するダイパッケージの組み合わせの数を大幅に減少させることができる。以前は従来のパッケージに限界があったため、パッケージオプションが数多くあった（例えば、高Ｉ／Ｏ、高ＧＴ、バランスの取れたＩ／ＯおよびＧＴなど）。少ないパッケージですむことにより、開発時間および後工程のコスト（ロードボード、バーンインボード、およびキャラクタリゼーションボードなど）が節約され得る。
本明細書（以下の特許請求の範囲を含む）で使用される、項目のリスト「のうちの少なくとも１つ」という用語は、それらの項目の任意の組合せを意味し、単一の構成要素の場合も含む。一例として、「ｘ、ｙ、およびｚのうちの少なくとも１つ」は、ｘ、ｙ、ｚ、ｘ－ｙ、ｘ－ｚ、ｙ－ｚ、ｘ－ｙ－ｚ、およびこれらの任意の組合せ（例えば、ｘ－ｙ－ｙおよびｘ－ｘ－ｙ－ｚ）をカバーすることが意図される。
上記は本開示の例に向けられたものであるが、その基本的な範囲を逸脱せずに、本開示の他の例および追加の例も考えられる。その範囲は以下の特許請求の範囲によって規定される。

Claims (13)

  1. 集積回路パッケージであって、
    集積回路ダイと、
    前記集積回路ダイに結合された導電パッドの配列とを備え、
    前記配列のうちの少なくとも１つの第１の領域において、前記導電パッドは、前記配列の第１の寸法においては第１のピッチで、前記配列の第２の寸法においては第２のピッチで配置されており、前記第２のピッチは前記第１のピッチとは異なっており、
    前記第１の領域は、前記集積回路ダイの投影の外側であり、前記配列の隅領域において、前記導電パッドは、前記第１の寸法および前記第２の寸法の両方において第３のピッチで配置され、前記隅領域は、第２の信号の入力／出力に割り当てられる、集積回路パッケージ。
  2. 前記第１の寸法は前記パッケージの縁部に平行であり、
    前記第２のピッチは前記第１のピッチよりも小さい、請求項１に記載のパッケージ。
  3. 前記第１のピッチは１．０ｍｍであり、
    前記第２のピッチは０．８ｍｍである、請求項２に記載のパッケージ。
  4. 前記配列のうちの少なくとも第２の領域において、前記第１の寸法および前記第２の寸法の両方において、前記導電パッドは第４のピッチで配置されている、請求項１～３のいずれかに記載のパッケージ。
  5. 前記第４のピッチは、前記第１のピッチおよび前記第２のピッチとは異なる、請求項４に記載のパッケージ。
  6. 前記第４のピッチは前記第２のピッチよりも小さく、
    前記第２のピッチは前記第１のピッチよりも小さい、請求項５に記載のパッケージ。
  7. 前記第２の領域は、前記集積回路ダイの投影内に位置する、請求項４～６のいずれかに記載のパッケージ。
  8. 前記第４のピッチは前記第２のピッチと等しく、
    前記第２のピッチは前記第１のピッチよりも小さい、請求項４に記載のパッケージ。
  9. 前記第２の領域は前記配列の隅に位置する、請求項８に記載のパッケージ。
  10. 前記導電パッドは、はんだボールを含む、請求項１～９のいずれかに記載のパッケージ。
  11. 前記第１の領域における前記はんだボールの直径は、前記配列のうちの前記第１の領域とは異なる第２の領域におけるはんだボールの直径とは異なる、請求項１０に記載のパッケージ。
  12. 集積回路パッケージに電気的に接続する回路基板であって、前記回路基板は、
    導電パッドの配列を備え、前記配列のうちの少なくとも１つの第１の領域において、前記導電パッドは、前記配列の第１の寸法においては第１のピッチで、前記配列の第２の寸法においては第２のピッチで配置されており、前記第２のピッチは、前記第１の領域における前記第１のピッチとは異なっており、前記第１の領域は、前記集積回路パッケージの集積回路ダイの投影の外側に、第１の信号の入力／出力に割り当てられるように構成されており、前記配列の隅領域において、前記導電パッドは、前記第１の寸法および前記第２の寸法の両方において第３のピッチで配置され、前記隅領域は、第２の信号の入力／出力に割り当てられ、前記回路基板はさらに、
    前記導電パッドに結合された複数のビアおよび複数のトレースを備える、回路基板。
  13. 半導体ダイをパッケージングする方法であって、
    導電パッドの配列を生成するステップを含み、前記配列のうちの少なくとも１つの第１の領域において、前記導電パッドは、前記配列の第１の寸法においては第１のピッチで、前記配列の第２の寸法においては第２のピッチで配置され、前記第２のピッチは前記第１のピッチとは異なっており、前記第１の領域は第１の信号の入力／出力に割り当てられ、前記配列の隅領域において、前記導電パッドは、前記第１の寸法および前記第２の寸法の両方において、第３のピッチで配置され、前記隅領域は、第２の信号の入力／出力に割り当てられ、前記方法はさらに、
    前記半導体ダイを前記導電パッドに電気的に結合するステップを含み、前記第１の領域は前記半導体ダイの投影の外側である、方法。
JP2019505174A 2016-08-01 2017-07-18 不均一ボールパターンパッケージ Active JP7150700B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/225,550 2016-08-01
US15/225,550 US10177107B2 (en) 2016-08-01 2016-08-01 Heterogeneous ball pattern package
PCT/US2017/042649 WO2018026511A1 (en) 2016-08-01 2017-07-18 Heterogeneous ball pattern package

Publications (2)

Publication Number Publication Date
JP2019527485A JP2019527485A (ja) 2019-09-26
JP7150700B2 true JP7150700B2 (ja) 2022-10-11

Family

ID=59506347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019505174A Active JP7150700B2 (ja) 2016-08-01 2017-07-18 不均一ボールパターンパッケージ

Country Status (7)

Country Link
US (1) US10177107B2 (ja)
EP (1) EP3472861B1 (ja)
JP (1) JP7150700B2 (ja)
KR (1) KR102396363B1 (ja)
CN (1) CN109791922A (ja)
TW (1) TWI749034B (ja)
WO (1) WO2018026511A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6889716B2 (ja) * 2016-06-24 2021-06-18 矢崎総業株式会社 車両用回路体
US20180184524A1 (en) * 2016-12-27 2018-06-28 Innovium, Inc. Mixed ball grid array pitch for integrated circuit package
US10091873B1 (en) * 2017-06-22 2018-10-02 Innovium, Inc. Printed circuit board and integrated circuit package
US11043484B1 (en) 2019-03-22 2021-06-22 Xilinx, Inc. Method and apparatus of package enabled ESD protection
US11508683B2 (en) * 2019-06-17 2022-11-22 Western Digital Technologies, Inc. Semiconductor device with die bumps aligned with substrate balls
KR20210054619A (ko) * 2019-11-05 2021-05-14 삼성디스플레이 주식회사 접착 부재 및 이를 포함한 표시장치
US11658102B2 (en) * 2020-01-22 2023-05-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11439010B2 (en) * 2020-02-05 2022-09-06 Nvidia Corporation Via pattern for framebuffer interfaces
US20210273036A1 (en) * 2020-02-28 2021-09-02 Intel Corporation In-plane inductors in ic packages
KR20220027338A (ko) 2020-08-26 2022-03-08 삼성전자주식회사 반도체 장치
CN112861464B (zh) * 2021-03-16 2022-08-16 上海壁仞智能科技有限公司 集成电路芯片的设计方法和集成电路芯片
CN114464585B (zh) * 2022-04-12 2022-07-12 飞腾信息技术有限公司 一种半导体基板、半导体器件、集成电路***和电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164474A (ja) 2000-10-02 2002-06-07 Samsung Electronics Co Ltd チップスケールパッケージ、回路基板、電子モジュール、及び、回路基板の設計方法
JP2004134648A (ja) 2002-10-11 2004-04-30 Seiko Epson Corp 回路基板、ボール・グリッド・アレイの実装構造、及び電気光学装置、並びに電子機器
JP2007012690A (ja) 2005-06-28 2007-01-18 Fujifilm Holdings Corp ボールグリッドアレイパッケージの実装構造
US20080242121A1 (en) 2007-03-30 2008-10-02 Browning David W Reduced socket size with pin locations arranged into groups with compressed pin pitch
JP2013038302A (ja) 2011-08-10 2013-02-21 Panasonic Corp 半導体装置
US20150123290A1 (en) 2013-11-07 2015-05-07 Sangwon Kim Semiconductor packages having trench-shaped opening and methods for fabricating the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
US5436503A (en) * 1992-11-18 1995-07-25 Matsushita Electronics Corporation Semiconductor device and method of manufacturing the same
JP3602968B2 (ja) * 1998-08-18 2004-12-15 沖電気工業株式会社 半導体装置およびその基板接続構造
JP2000312075A (ja) * 1999-04-27 2000-11-07 Nec Corp プリント配線板への接続方法および構造
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
JP4746770B2 (ja) * 2001-06-19 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置
JP3780996B2 (ja) * 2002-10-11 2006-05-31 セイコーエプソン株式会社 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器
US6750552B1 (en) * 2002-12-18 2004-06-15 Netlogic Microsystems, Inc. Integrated circuit package with solder bumps
US7196908B2 (en) * 2003-06-05 2007-03-27 International Business Machines Corporation Dual pitch contact pad footprint for flip-chip chips and modules
US7132851B2 (en) 2003-07-11 2006-11-07 Xilinx, Inc. Columnar floorplan
CN1300844C (zh) * 2003-10-10 2007-02-14 威盛电子股份有限公司 球栅阵列封装及其使用的印刷电路板
US7122906B2 (en) 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
DE102004013681B3 (de) 2004-03-18 2005-11-17 Infineon Technologies Ag Halbleitermodul mit einem Kopplungssubstrat und Verfahren zur Herstellung desselben
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7372169B2 (en) * 2005-10-11 2008-05-13 Via Technologies, Inc. Arrangement of conductive pads on grid array package and on circuit board
US7446398B2 (en) * 2006-08-01 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bump pattern design for flip chip semiconductor package
US7705619B2 (en) 2007-06-06 2010-04-27 Integrated Device Technology, Inc. Small pitch ball grid array of a package assembly for use with conventional burn-in sockets
US7923290B2 (en) 2009-03-27 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system having dual sided connection and method of manufacture thereof
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US20110001230A1 (en) * 2009-07-02 2011-01-06 Conexant Systems, Inc. Systems and Methods of Improved Heat Dissipation with Variable Pitch Grid Array Packaging
KR101665556B1 (ko) 2009-11-19 2016-10-13 삼성전자 주식회사 멀티 피치 볼 랜드를 갖는 반도체 패키지
KR20120060960A (ko) * 2010-09-20 2012-06-12 삼성전자주식회사 반도체 패키지, 전자 장치 및 이를 채택하는 전자 시스템
JP5581972B2 (ja) * 2010-10-27 2014-09-03 アイシン・エィ・ダブリュ株式会社 電子部品、及び電子装置
US20120159118A1 (en) * 2010-12-16 2012-06-21 Wong Shaw Fong Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
EP2503594A1 (en) * 2011-03-21 2012-09-26 Dialog Semiconductor GmbH Signal routing optimized IC package ball/pad layout
KR20120110451A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 반도체 패키지
JP6014907B2 (ja) 2011-12-22 2016-10-26 インテル・コーポレーション ウィンドウインタポーザを有する３ｄ集積回路パッケージ
US8674505B2 (en) 2012-01-05 2014-03-18 Texas Instruments Incorporated Integrated circuit packaging with ball grid array having differential pitch to enhance thermal performance
JP2014183085A (ja) * 2013-03-18 2014-09-29 Dainippon Printing Co Ltd マルチチップモジュール用基板、マルチチップモジュール用多層配線基板、マルチチップモジュール及びマルチチップ多層配線モジュール
US9941240B2 (en) * 2013-07-03 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor chip scale package and manufacturing method thereof
US10038259B2 (en) 2014-02-06 2018-07-31 Xilinx, Inc. Low insertion loss package pin structure and method
CN104966708B (zh) * 2015-07-01 2018-06-12 英特尔公司 半导体封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164474A (ja) 2000-10-02 2002-06-07 Samsung Electronics Co Ltd チップスケールパッケージ、回路基板、電子モジュール、及び、回路基板の設計方法
JP2004134648A (ja) 2002-10-11 2004-04-30 Seiko Epson Corp 回路基板、ボール・グリッド・アレイの実装構造、及び電気光学装置、並びに電子機器
JP2007012690A (ja) 2005-06-28 2007-01-18 Fujifilm Holdings Corp ボールグリッドアレイパッケージの実装構造
US20080242121A1 (en) 2007-03-30 2008-10-02 Browning David W Reduced socket size with pin locations arranged into groups with compressed pin pitch
JP2013038302A (ja) 2011-08-10 2013-02-21 Panasonic Corp 半導体装置
US20150123290A1 (en) 2013-11-07 2015-05-07 Sangwon Kim Semiconductor packages having trench-shaped opening and methods for fabricating the same

Also Published As

Publication number Publication date
TW201816966A (zh) 2018-05-01
WO2018026511A1 (en) 2018-02-08
WO2018026511A8 (en) 2019-01-03
TWI749034B (zh) 2021-12-11
KR102396363B1 (ko) 2022-05-09
KR20190032580A (ko) 2019-03-27
CN109791922A (zh) 2019-05-21
EP3472861A1 (en) 2019-04-24
US20180033753A1 (en) 2018-02-01
US10177107B2 (en) 2019-01-08
EP3472861B1 (en) 2021-05-26
JP2019527485A (ja) 2019-09-26

Similar Documents

Publication Publication Date Title
JP7150700B2 (ja) 不均一ボールパターンパッケージ
US10784121B2 (en) Standalone interface for stacked silicon interconnect (SSI) technology integration
US20220149029A1 (en) Embedded multi-die interconnect bridge with improved power delivery
CN110085570B (zh) 可编程中介层电路***
US8237274B1 (en) Integrated circuit package with redundant micro-bumps
US8288849B2 (en) Method for attaching wide bus memory and serial memory to a processor within a chip scale package footprint
KR102112896B1 (ko) Ic 다이들 및 전압 튜너들을 갖는 반도체 패키지
JP2014521221A (ja) デスキューが施されたマルチダイパッケージ
US9911465B1 (en) High bandwidth memory (HBM) bandwidth aggregation switch
CN109792245B (zh) 堆叠列状集成电路
KR20220002401A (ko) 프로그래밍 가능 집적 회로를 갖는 다이 상에 스택된 메모리 다이를 포함하는 다중-칩 구조
US9343418B2 (en) Solder bump arrangements for large area analog circuitry
US7880265B1 (en) Packaged integrated circuit
US9698123B2 (en) Apparatus for stacked electronic circuitry and associated methods
US8493765B2 (en) Semiconductor device and electronic device
US8395903B1 (en) Interconnect pattern for semiconductor packaging
JP2009135204A (ja) システムインパッケージ
EP2779226A1 (en) Apparatus for electronic assembly with improved interconnect and associated methods
KR101222474B1 (ko) 반도체 패키지 및 그 반도체 패키지 제조방법
US9679871B1 (en) Multi-access memory system and a method to manufacture the system
US9780040B1 (en) Integrated circuit package substrates having a common die dependent region and methods for designing the same
Cognetti The impact of semiconductor packaging technologies on system integration an overview

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190402

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220531

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220531

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220608

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220928

R150 Certificate of patent or registration of utility model

Ref document number: 7150700

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150