CN109792245B - 堆叠列状集成电路 - Google Patents

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Abstract

一种示例半导体器件包括：第一集成电路(IC)裸片(206)，包括第一列的级联耦合资源块(216)；第二IC裸片(210)，包括第二列的级联耦合资源块(218)，其中第二IC裸片的有源侧(211)安装至第一IC裸片的有源侧(207)；以及多个电连接件(208)，位于第一IC的有源侧和第二IC的有源侧之间，多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件(308)。

Description

堆叠列状集成电路
技术领域
本公开的示例总体上涉及半导体器件，并且具体地，涉及堆叠列状集成电路(IC)。
背景技术
可编程集成电路(IC)用于根据用户可配置输入来实现数字逻辑运算。一个示例性可编程IC是现场可编程门阵列(FPGA)。一种类型的FPGA包括可编程拼片(programmabletile)的列。可编程拼片包括各种类型的逻辑块，其例如可以包括输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取内存块(BRAM)、乘法器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁环(DLL)、总线或网络接口(诸如高速***部件互连(PCIe))和以太网等。每个可编程拼片通常包括可编程互连和可编程逻辑。可编程互连通常包括由可编程互连点(PIP)互连的可变长度的大量互连线。可编程逻辑使用可编程元素(例如，可以包括函数生成器、寄存器、算术逻辑等)来实现用户设计的逻辑。专用资源(诸如BRAM、DSP等)的一些列可以包括沿一个方向(例如，从底部资源到顶部资源)的级联连接。由于级联连接嵌入到资源列中，因此它们的性能通过设计来保证，并且比使用CLB和可编程互连件的管线更有效。
一些半导体器件包括安装至中介层的多个可编程IC。例如，代替制造一个大FPGA裸片，在中介层上制造、组装和互连多个较小的FPGA裸片。中介层用作高密度印刷电路板。然而，由于中介层上可用的连接的数量有限，专用资源列中的级联连接不会跨越裸片边界。因此，最大级联长度比单个大FGPA裸片的情况更短。
发明内容
描述了一种用于提供堆叠列状集成电路(IC)的技术。在一个示例中，半导体器件包括：第一集成电路(IC)裸片，包括第一列的级联耦合资源块；第二IC裸片，包括第二列的级联耦合资源块，其中第二IC裸片的有源侧安装至第一IC裸片的有源侧；以及多个电连接件，位于第一IC的有源侧和第二IC的有源侧之间，多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件。
备选地，第一IC裸片和第二IC裸片可以包括公共平面布置，并且第二IC裸片可以相对于第一IC裸片翻转。
备选地，第一列的级联耦合资源块可以关于第一IC裸片的中心线对称，并且第二列的级联耦合资源块可以关于第二IC裸片的中心线对称。
备选地，至少一个电连接件可包括位于第一列的级联耦合资源块中的至少一个资源块与第二列的级联耦合资源块中的相应至少一个资源块之间的电连接件。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括单向级联。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括双向级联。
在另一示例中，一种用于制造半导体器件的方法包括：形成包括第一列的级联耦合资源块的第一集成电路(IC)裸片；形成包括第二列的级联耦合资源块的第二IC裸片；以及将第二IC裸片的有源侧安装至第一IC裸片的有源侧，并且在第一IC的有源侧和第二IC的有源侧之间形成多个电连接件，多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件。
备选地，第一列的级联耦合资源块可以平行于第一IC裸片的Y轴并且可以关于第一IC裸片的X轴对称，第一IC裸片的X轴垂直于其Y轴。第二列的级联耦合资源块可以平行于第二IC裸片的Y轴并且可以关于第二IC裸片的X轴对称，第二IC裸片的X轴垂直于其Y轴。
备选地，安装步骤可以包括相对于第一IC裸片翻转第二IC裸片。
备选地，至少一个电连接件可包括位于第一列的级联耦合资源块中的至少一个资源块与第二列的级联耦合资源块中的相应至少一个资源块之间的电连接件。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括单向级联。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括双向级联。
备选地，第一IC裸片可形成在第一晶圆上，第二IC裸片可形成在第二晶圆上，并且安装步骤可以包括将第一晶圆安装至第二晶圆。
在另一示例中，一种现场可编程门阵列(FPGA)包括：第一列的级联耦合资源块，设置在第一集成电路(IC)裸片上；第二列的级联耦合资源块，设置在第二IC裸片上，其中第二可编程IC裸片的有源侧安装至第一可编程IC裸片的有源侧；以及多个电连接件，位于第一IC裸片的有源侧和第二IC裸片的有源侧之间，多个电连接件包括位于第一列的级联耦合资源块和第二列的级联耦合资源块之间的至少一个电连接件。
备选地，第一IC裸片和第二IC裸片可以包括公共平面布置，并且第二IC裸片可以相对于第一IC裸片翻转。
备选地，第一列的级联耦合资源块可以关于第一可编程IC裸片的中心线对称，并且第二列的级联耦合资源块可以关于第二可编程IC裸片的中心线对称。
备选地，至少一个电连接件可包括位于第一列的级联耦合资源块中的至少一个资源块与第二列的级联耦合资源块中的相应至少一个资源块之间的电连接件。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括单向级联。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以包括双向级联。
备选地，第一列的级联耦合资源块和第二列的级联耦合资源块中的每个资源块均可以是专用资源块而非可配置逻辑块和可编程互连块。
这些和其他方面可以参考以下详细描述来理解。
附图说明
可以通过参照示例实现(在附图中示出其中一些)来得到可详细理解上文所提及特征的方式、更具体的描述、上文的简要概述。然而，应注意，附图仅示出了典型的示例性实施方式，因此不应视为限制其范围。
图1示出了根据一个示例的现场可编程门阵列(FPGA)的架构。
图2A是根据一个示例的半导体器件的截面图。
图2B示出了图2A所示的可编程IC裸片的电路装置的示意图。
图3A示出了根据一个示例的半导体器件中的级联资源块的配置。
图3B示出了根据另一示例的半导体器件中的级联资源块的配置。
图4是示出根据一个示例的资源块的框图。
图5示出了根据一个示例的级联资源块的两列的布局的示意图。
图6示出了根据一个示例的资源块的布局的示意图。
图7示出了根据另一示例的半导体器件中的级联资源块的配置。
图8是示出根据一个示例的制造半导体器件的方法的流程图。
为了便于理解，在可能的情况下使用相同的参考数字来指定多幅图共用的相同元件。预期一个示例的元件可有益地并入其他示例。
具体实施方式
在下文中参考附图描述各种特征。应当注意，附图可以或可以不按比例绘制，并且在所有附图中的相似结构或功能的元件由相同的附图标记表示。应该注意，附图仅旨在便于特征描述。它们并非旨在作为对要求保护的发明的详尽描述，或作为对要求保护的发明的范围的限制。另外，图示的示例不需要具有所示出的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且可以在任何其他示例中实践，即使未如此示出或者未如此明确地描述。
描述了用于提供堆叠列状集成电路(IC)的技术。在本文描述的示例中，诸如现场可编程门阵列(FPGA)的IC或者其他类型的可编程IC包括专用资源的列。专用资源是除可配置逻辑块和可编程互连块之外的任何资源。专用列状资源沿着一个方向(例如，从底部资源块到顶部资源块)嵌入级联信号管线。本文所述的技术使用有源上有源式(active-on-active)三维(3D)堆叠，以使用两个相同的可编程IC裸片将最大级联长度加倍。在各种示例中，顶部可编程IC裸片围绕其底部边缘翻转并安装至底部IC裸片。与使用无源(passive)上有源式(2.5D)堆叠可得到的相比，这种物理布置能够实现更密集的裸片间连接。可编程IC裸片的物理布局能够使级联信号形成一个或多个环(例如，一维环面)，其是对于要求数据在资源块周围循环的算法来说有用的拓扑。3D裸片堆叠实质上是沿与级联资源块的轴垂直的轴折叠到自身上的2D裸片。这些和其他方面将在下文中参照附图进行描述。
图1示出了现场可编程门阵列(FPGA)100的架构，其包括大量不同的可编程拼片，包括多吉比特收发器(“MGT”)1、可配置逻辑块(“CLB”)2、随机存取存储器块(“BRAM”)3、输入/输出块(“IOB”)4、配置和时钟逻辑(“CONFIG/CLOCK”)5、数字信号处理块(“DSP”)6、专用输入/输出块(“I/O”)7(例如，配置端口和时钟端口)以及其他可编程逻辑8(诸如数字时钟管理器、模数转换器、***监控逻辑等)。一些FPGA还包括专用处理器块(PROC”)10。FPGA100可用作图1所示的可编程IC 118。在这种情况下，使用FPGA 100的可编程构造实现一个或多个层电路120。
在一些FPGA中，每个可编程拼片可包括至少一个可编程互连元件(“INT”)11，如图1的顶部包括的示例所示，该至少一个可编程互连元件具有与同一拼片内的可编程逻辑元件的输入和输出端子20的连接。每个可编程互连元件11还可以包括与同一拼片或其他拼片中的相邻可编程互连元件的互连段22的连接。每个可编程互连元件11还可以包括与逻辑块之间的一般路由资源的互连段24的连接(未示出)。一般路由资源可以包括逻辑块(未示出)之间的路由通道，包括互连段(例如，互连段24)的轨道和用于连接互连段的切换块(未示出)。一般路由资源的互连段(例如，互连段24)可以跨越一个或多个逻辑块。可编程互连元件11与一般路由资源一起为所示FPGA实现可编程互连结构(“可编程互连件”)。
在一个示例实施方式中，CLB 2可包括可以被编程以实现用户逻辑的可配置逻辑元件(“CLE”)12加上单个可编程互连元件(“INT”)11。除了一个或多个可编程互连元件，BRAM 3还可以包括BRAM逻辑元件(“BRL”)13。典型地，拼片中包括的互连元件的数量取决于拼片的高度。在所示示例中，BRAM拼片具有的高度与五个CLB相同，但是也可以使用其他数量(例如，四个)。除了适当数量的可编程互连元件外，DSP拼片6还可以包括DSP逻辑元件(“DSPL”)14。例如，除了可编程互连元件11的一个实例之外，IOB 4可以包括输入/输出逻辑元件(“IOL”)15的两个实例。正如本领域技术人员所清楚地，例如连接至I/O逻辑元件15的实际I/O焊盘通常不限于输入/输出逻辑元件15的区域。
在所示示例中，靠近裸片中心的水平区域(如图1所示)被用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直列9被用于横跨FPGA的宽度分配时钟和配置信号。
利用图1所示架构的一些FPGA包括附加的逻辑块，它们破坏组成FPGA的大部分的正规列状结构。附加的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块10跨越CLB和BRAM的多个列。处理器块10可以包括从单个微处理器到微处理器、存储控制器、***设备等的完整可编程处理***的各种部件。
应注意，图1仅用于示出示例性FPGA架构。例如，一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对大小以及图1顶部包括的互连/逻辑实现都仅仅是示例性的。例如，在实际FPGA中，通常在出现CLB的地方包括多于一个相邻行的CLB，以便于用户逻辑的有效实现，但相邻CLB行的数量随FPGA的总体大小而变化。
图2A是根据一个示例的半导体器件200的截面图。半导体器件200包括第一可编程集成电路(IC)裸片206和第二可编程IC裸片210。第二可编程IC裸片210安装至第一可编程IC裸片206。如本文所述，器件200的每个可编程IC裸片均包括在X-Y平面中形成的电路装置。即，器件200的每个可编程IC裸片均包括在X-Y平面中定义的长度和宽度。X-Y平面中的电路装置的布局在本文中被称为平面布置(floorplan)。沿着X轴截取图2A所示的截面。半导体器件20的高度沿垂直于X-Y平面的Z轴定义。如图2A所示，可编程IC裸片210沿Z轴堆叠在可编程IC裸片206上(即，每个可编程IC裸片的平面布置沿Z轴位于不同位置)。
可编程IC裸片206包括有源侧207，并且可编程IC裸片210包括有源侧211。可编程IC裸片210安装在可编程IC裸片206上，使得有源侧211面向有源侧207。即，可编程IC裸片是面对面安装的(也称为有源上有源式)。多个电连接件208设置在可编程IC裸片206和可编程IC裸片210之间(也被称为“裸片间连接件”)。电连接件208将有源侧211上的电路装置与有源侧207上的其他电路装置电耦合。电连接件208可使用焊球、焊料凸块、金属柱、金属通孔等来实现。在一些示例中，电连接件208也是将可编程IC裸片210固定至可编程IC裸片206的机械连接。在一个示例中，使用已知的无凸块铜-铜(Cu-Cu)接合技术来实现电连接件208。
可编程IC裸片206、210中的一个或两个裸片可以包括硅通孔(TSV)，硅通孔将其有源侧与其背面的电接触件电连接。在图2A所示的示例中，可编程IC裸片206包括TSV(未示出)，TSV将有源侧207与设置在其背面的电接触件204电连接。电接触件204可以是焊球、焊料凸块等。电接触件204可以电且机械地耦合至衬底202，诸如封装衬底或印刷电路板(PCB)。在可编程IC 210包括位于其背面上的接触件的示例中，半导体器件200可包括将这些接触件电耦合至衬底202的接合线等。
在上述示例中，半导体器件200被描述为包括可编程IC裸片206、210。在其他示例中，半导体器件200可包括其他类型的IC裸片，诸如专用集成电路(ASIC)裸片。因此，虽然在本文的各个示例中描述了可编程IC裸片，但应理解，本文所述的技术可应用于其他类型的IC裸片，包括ASIC裸片。
图2B示出了可编程IC裸片206和210的电路装置的示意图。可编程IC裸片206包括平面布置212。平面布置212包括资源块的列，包括级联资源块的列(“级联列216”)。如图2B所示，平面布置212的列与Y轴平行，并且平面布置212的行与X轴平行。在示例中，可编程IC裸片206可以是FPGA，其中平面布置212类似于图1所示。资源块的列包括CLB、BRAM、DSP等的列。级联列216中的资源块可以沿Y轴级联，以形成资源块的管线(也称为“级联”)。即，每个资源块都可以与一个或多个相邻行中的资源块实现发送和/或接收。在所示示例中，可形成在级联列216中的级联是单向的，如箭头所示。级联列216的示例资源包括BRAM块、DSP块等类型的专用资源块(而不是CLB)。级联资源块可以实现各种功能，诸如用于BRAM的共享总线和用于DSP的链加法器。用于级联资源块的电路装置嵌入在级联列216中，并且不是一般可编程互连的一部分。因此，级联资源块的性能由设计来保证，并且比利用CLB和INT构建的管线更快且更有效。
可编程IC裸片210可以与可编程IC裸片206相同。即，可编程IC裸片206、210可以利用相同集合的掩模来制造。如图2B所示，可编程IC裸片210被翻转以与可编程IC裸片206面对面安装。即，可编程IC裸片210关于其底部边缘翻转180度。具体地，可编程IC裸片210包括平面布置214，其可以与平面布置212相同(在翻转之前)。平面布置214包括资源块的列，包括级联列218。由于可编程IC裸片210的平面布置214相对于平面布置212翻转，所以可以在级联列218中形成的级联的方向与可以在级联列216中形成的级联的方向相反。
如本文进一步所描述的，列中的每个资源块都可以将其输出传输至Y和/或Z方向上的另一资源块。此外，每个资源块均可以在X方向上将其输出传输至可编程互连件(例如，非级联输出)。列中的每个资源块都可以在Y和/或Z方向上从另一资源块接收其输入。此外，列中的每个资源块都可以在X方向上从可编程互连件接收其输入(例如，非级联输入)。使用裸片206、210之间的电连接件208实现Z方向的连接。由于可形成在裸片206上的级联与可形成在裸片210上的级联的方向相反，因此Z方向上的连接件可用于实现如下文进一步描述的环。
图4是示出根据一个示例的资源块304的框图。资源块304包括输入接口402、核心逻辑404和输出接口406。资源块304还包括级联电路，其包括多路复用器(MUX)电路408和MUX电路410。尽管级联电路被示为资源块304的一部分，但在其他示例中，级联电路可位于资源块外部。MUX电路410耦合至输入接口402。输入接口402耦合至核心逻辑404。核心逻辑404耦合至输出接口406。输出接口406耦合至MUX电路408。核心逻辑404被配置为实现资源块的核心功能，诸如用于BRAM块的存储器功能或用于DSP块的DSP功能。输入接口402接收输入信号并向核心逻辑404提供输入信号。核心逻辑404通过输出接口406提供输出信号。
根据MUX电路410的配置，输入接口402可以接收来自三个不同源的信号。可以控制MUX电路410，以选择沿X方向来自可编程互连件的输入。备选地，可以控制MUX电路410，以选择沿Y方向来自同一裸片上的列中的相邻资源块的输入。备选地，可以控制MUX电路410，以选择沿Z方向来自另一裸片中的相邻资源块的输入。可以使用外部控制逻辑(未示出)或通过可编程IC的配置存储器来控制MUX电路410。
根据MUX电路408的配置，输出接口406可以将信号传输至三个不同的目的地。可以控制MUX电路408，以选择沿X方向去往可编程互连件的输出。备选地，可以控制MUX电路408，以选择沿Y方向去往同一裸片上的列中的相邻资源块的输出。备选地，可以控制MUX电路408，以选择沿Z方向去往另一裸片上的相邻资源块的输出。可以使用外部控制逻辑(未示出)或通过可编程IC的配置存储器来控制MUX电路408。
图4示出了资源块304的一般形式。在资源块304的另一示例中，输入接口402可以被配置为仅从两个源(例如，仅从X和Y方向或者仅从X和Z方向)接收。在另一示例中，输出接口306可被配置为仅向两个目的地发送(例如，仅在X和Y方向或仅在X和Z方向)。应注意，图4所示的输入和输出可以并行地接收和发送多个信号(例如，输入/输出可以是多位宽)。
图3A示出了根据一个示例的半导体器件200中的级联资源块的配置。在本示例中，资源块A1-A8设置在可编程IC裸片206(称为底部FPGA裸片)中，并且资源块B1-B8设置在可编程IC裸片210(称为顶部FPGA裸片)中。资源块A1-A4和B1-B4形成级联资源列302-1。资源块A5-A8和B5-B8形成级联资源列302-2。资源块A1-A8和B1-B8中的每一个被配置为与图4所示的资源块304相同或相似。为了清晰，省略了沿X方向去往和来自资源块的连接。
在底部FPGA裸片内，资源块A1-A4使用形成在底部FPGA裸片的有源区中的电连接件306依次耦合。即，资源块A1的输出耦合至资源块A2的输入；资源块A2的输出耦合至资源块A3耦合，依此类推。类似地，资源块A5-A8使用形成在底部FPGA裸片的有源区中的电连接件306依次耦合。资源块中的级联电路装置可以被配置为级联地连接块A1-A4和块A5-A8。
在顶部FPGA裸片内，资源块B1-B4使用形成在顶部FPGA裸片的有源区中的电连接件依次耦合。即，资源块B1的输出耦合至资源块B2的输入；资源块B2的输出耦合至资源块B3，依此类推。类似地，资源块B5-B8使用形成在顶部FPGA裸片的有源区中的电连接件依次耦合。资源块中的级联电路装置可以被配置为级联地连接块B1-B4和块B5-B8。
此外，资源块A4的输出通过电连接件308耦合至资源块B1的输入。电连接件308通过一个或多个裸片间电连接件208实现(取决于级联信号的宽度)。资源块B4的输出通过另一电连接件308(例如，另一集合的裸片间电连接件)耦合至资源块A1的输入。资源块A5-A8和B5-B8可以类似地配置。可编程IC裸片206、210可包括如图3A所示配置的任何数量的级联列302。
在各个列状FPGA中，沿着裸片上的Y方向的相邻资源块可以被互连，以在资源列内形成链，而不消耗任何可编程路由资源(例如，INT)。如图3A所示，示例的嵌入式级联连接是A5->A6->A7->A8。在图3A所示的半导体器件200中，级联资源列的长度增加，即A5->A6->A7->A8->B5->B6->B7->B8。此外，B8处的输出可耦合至A5处的输入以形成环(例如，一维(1D)环面)。从B8到A5的反馈通过裸片之间的电连接来实现。在单个可编程IC中，这种反馈将要求管线通过可编程构造，这消耗构造资源并且比半导体器件200中慢。
图3B示出了根据另一示例的半导体器件200中的级联资源块的配置。本示例示出了级联资源列302-1，如上所述，其具有资源块A1-A4和B1-B4。在本示例中，每个资源块的输出耦合至同一裸片中的一个资源块和另一裸片中的一个资源块。例如，资源块A1的输出耦合至资源块A2的输入和资源块B4的输入；资源块A2的输出耦合至资源块A3的输入和资源块B3的输入；以此类推。因此，每个资源块(最后的资源块A4和B4除外)不仅可以沿Y方向将其输出传输到同一列中的另一资源块，还可以沿Z方向传输到另一裸片中的另一资源块。在本示例中，最后的资源块A4和B4可以沿Z方向传输输出。在其他示例中，任何资源块都可以在Z方向传输输出，如下文进一步所描述的。类似地，每个资源块(第一资源块A1和B1除外)不仅可以沿Y方向从另一块接收其输入，还可以沿Z方向从另一裸片中的另一块接收输入。第一资源块A1和B1可以从Z方向接收输入。
与图3A所示的配置类似，级联资源列的最大长度相对于单个可编程IC增加。然而，在图3B中，级联资源的环的长度是可变的。此外，给定列可配置有多于一个的级联资源环。
在图3A或图3B中，1D环面的反馈连接在Z方向上与裸片间电连接件(例如，通孔)互连。剩余的块间连接嵌入到列内。因此，1D环面的性能被保证高于利用一般构造路由所能实现的性能。此外，由于互连被嵌入到列中，因此FPGA电子设计自动化(EDA)工具可以将电路设计映射到1D环面，并保证高时钟速率下的定时闭合。此外，由于列状级联在两个裸片之间沿相反方向行进，因此可以在两个裸片之间均匀地分割1D环面。相反地，对于具有单向列状级联的单个裸片，环绕式连接必须使用构造资源进行管线连接。半导体器件200为1D环面网络提供更加节能的解决方案。
为了形成延伸到Z维的环，两个裸片上的级联彼此反平行。为了在Z方向上横跨两个裸片针对每个级联块对准发射和接收引脚，应用两个对称约束：1)沿列的资源块必须关于裸片的水平中心线对称地放置；以及2)接收和发射引脚必须关于块的水平中心线对称。在一些示例中，制造工艺可以包括晶圆上晶圆工艺。在这种情况下，第三对称约束是裸片必须放置在关于晶圆的水平中心线对称的晶圆上。
在图3A和图3B的示例中，可以实现的级联是单向的。在其他示例中，资源块之间的级联耦合可以是双向的。因此，第一块(例如，A2)可以将其输出传输到第二块(例如，A3)的输入，并且第二块(例如，A3)可以将其输出传输到第一块(例如，A2)的输入。双向级联耦合可以在Y方向和Z方向上实现，而不是单向级联耦合。
图5示出了根据一个示例的级联资源块的两列的布局504的示意图。水平中心线502将布局504分为上半部分和下半部分，每个部分都沿Y方向具有长度Y0。级联资源块的一列包括资源块D1-D6。该列包括偶数个资源块，因此水平中心线502在中心的两个块(例如，块D3和D4)之间通过。分隔块的距离Y1、Y2和Y3在每一半中都相同，以确保关于水平中心线502对称。级联资源块的另一列包括资源块E1-E7。该列包括奇数个资源块，因此水平中心线502穿过中间块(例如，E4)的中心。分隔块的距离Y4、Y5、Y6和Y7在每一半中都相同，以确保关于水平中心线502对称。
图6示出了根据一个示例的资源块的布局604的示意图。水平中心线602将布局604分为上半部分和下半部分。布局604的上半部分包括发射引脚TX1-TX12，并且布局604的下半部分包括接收引脚RX1-RX12。虽然示出了12个发射和接收管脚，但一般来说，资源块可具有N个发射和接收管脚，其中N是正整数。宽度N取决于一对资源块之间级联的裸片间信号的数量。发射引脚的行通过距离Y8、Y9和Y10分隔。类似地，接收引脚的行通过相同的距离Y8、Y9和Y10分隔，以确保关于水平中心线602对称。以这种方式，一个裸片中的一个块的发射引脚与另一裸片中的另一块的接收引脚对准。发射和接收引脚通过裸片间电连接件来电连接。
图7示出了根据另一示例的半导体器件200中的级联资源块的配置。在本示例中，资源块A1-A8设置在可编程IC裸片206(称为底部FPGA裸片)中，并且资源块B1-B8设置在可编程IC裸片210(称为顶部FPGA裸片)中。资源块A1-A4和B1-B4形成级联资源列302-1。资源块A5-A8和B5-B8形成级联资源列302-2。资源块A1-A8和B1-B8中的每一个与图4所示的资源块304相同或相似地配置。
此外，本示例中的半导体器件200包括沿X方向的水平级联。因此，块A1和A5沿着X方向级联；块A2和A6沿着X方向级联；依此类推。在一个示例中，使用FPGA的可编程构造(例如，CLB和INT资源)实现水平级联。在另一示例中，使用与上文针对Y和Z方向上的连接描述类似的专用级联电路来实现水平级联。图7所示的配置允许形成2D环面网络。尽管示出了单向级联，但在其他示例中，Y、Z和/或X方向的级联可以是双向的。此外，虽然在Z方向仅示出两个级联连接，但半导体器件200可包括多于两个的级联连接，诸如图3B所示。
图8是示出根据一个示例的制造半导体器件的方法800的流程图。在步骤802中，形成第一可编程IC裸片。在一个示例中，第一可编程IC裸片与多个其他可编程IC裸片一起形成在晶圆上。如上所述，第一可编程IC裸片(以及晶圆上的其他裸片)包括资源块的级联列。在步骤804中，形成第二可编程IC裸片。在一个示例中，第二可编程IC裸片与多个其他可编程IC裸片一起形成在晶圆上。如上所述，第二可编程IC裸片(和晶片上的其他裸片)包括资源块的级联列。在一个示例中，第二可编程IC裸片与第一可编程IC裸片相同。
在步骤804中，第二可编程IC裸片面对面地安装至第一可编程IC裸片上。在裸片形成在晶圆上的情况下，将第二晶圆安装至第一晶圆。在安装步骤期间，在步骤807中，在安装之前，第二可编程IC裸片相对于第一可编程IC裸片关于其底部边缘进行翻转。在裸片形成在晶圆上的情况下，第二晶圆相对于第一晶圆翻转。在步骤808中，在第二和第一可编程IC裸片(或第二和第一晶圆上的可编程IC裸片)之间形成裸片间连接。裸片间电连接件可以是铜柱或通孔，它们使用无凸块Cu-Cu接合技术来形成。备选地，裸片间电连接件可以是焊球、焊料凸块等，它们被回流以形成电连接件。在步骤808期间，在步骤810中，在第一可编程IC裸片上的级联列和第二可编程IC裸片上的级联列之间(或者在第一和第二晶圆的可编程裸片上的级联列之间)形成裸片间连接。如上文的各个示例所述，级联列可以在Z方向上耦合。
虽然前文的内容针对具体示例，但其他和进一步的示例可在不背离其基本范围的情况下得到，并且其范围通过所附权利要求来确定。

Claims (14)

1.一种半导体器件，包括：
第一IC裸片，包括第一列的级联耦合资源块，所述第一列的级联耦合资源块被配置为形成资源块的管线；
第二IC裸片，包括第二列的级联耦合资源块，所述第二列的级联耦合资源块被配置为形成资源块的管线，其中所述第二IC裸片的其上形成有第二集成电路装置的有源侧被安装至所述第一IC裸片的其上形成有第一集成电路装置的有源侧，以使所述第一IC裸片的有源侧与所述第二IC裸片的有源侧相对；以及
多个电连接件，位于所述第一IC裸片的有源侧和所述第二IC裸片的有源侧之间，所述多个电连接件包括位于所述第一列的级联耦合资源块中的资源块的管线和所述第二列的级联耦合资源块中的资源块的管线之间的至少一个电连接件。
2.根据权利要求1所述的半导体器件，其中所述第一IC裸片和所述第二IC裸片包括公共平面布置，并且其中所述第二IC裸片相对于所述第一IC裸片翻转。
3.根据权利要求1或2所述的半导体器件，其中所述第一列的级联耦合资源块关于所述第一IC裸片的中心线对称，并且所述第二列的级联耦合资源块关于所述第二IC裸片的中心线对称。
4.根据权利要求1所述的半导体器件，其中所述至少一个电连接件包括位于所述第一列的级联耦合资源块中的至少一个资源块与所述第二列的级联耦合资源块中的相应至少一个资源块之间的电连接件。
5.根据权利要求1所述的半导体器件，其中所述第一列的级联耦合资源块和所述第二列的级联耦合资源块中的每个资源块均包括单向级联。
6.根据权利要求1所述的半导体器件，其中所述第一列的级联耦合资源块和所述第二列的级联耦合资源块中的每个资源块均包括双向级联。
7.根据权利要求1所述的半导体器件，其中所述半导体器件是现场可编程门阵列(FPGA)。
8.一种制造半导体器件的方法，包括：
形成包括第一列的级联耦合资源块的第一IC裸片，所述第一列的级联耦合资源块被配置为形成资源块的管线；
形成包括第二列的级联耦合资源块的第二IC裸片，所述第二列的级联耦合资源块被配置为形成资源块的管线；
将所述第二IC裸片的其上形成有第二集成电路装置的有源侧安装至所述第一IC裸片的其上形成有第一集成电路装置的有源侧，以使所述第一IC裸片的有源侧与所述第二IC裸片的有源侧相对，并且在所述第一IC裸片的有源侧和所述第二IC裸片的有源侧之间形成多个电连接件，所述多个电连接件包括位于所述第一列的级联耦合资源块中的资源块的管线和所述第二列的级联耦合资源块中的资源块的管线之间的至少一个电连接件。
9.根据权利要求8所述的方法，其中所述第一列的级联耦合资源块平行于所述第一IC裸片的Y轴并且关于所述第一IC裸片的X轴对称，所述第一IC裸片的X轴垂直于其Y轴，以及其中所述第二列的级联耦合资源块平行于所述第二IC裸片的Y轴并且关于所述第二IC裸片的X轴对称，所述第二IC裸片的X轴垂直于其Y轴。
10.根据权利要求8或9所述的方法，其中安装步骤包括：
相对于所述第一IC裸片翻转所述第二IC裸片。
11.根据权利要求8所述的方法，其中所述至少一个电连接件包括位于所述第一列的级联耦合资源块中的至少一个资源块与所述第二列的级联耦合资源块中的相应至少一个资源块之间的电连接件。
12.根据权利要求8所述的方法，其中所述第一列的级联耦合资源块和所述第二列的级联耦合资源块中的每个资源块均包括单向级联。
13.根据权利要求8所述的方法，其中所述第一列的级联耦合资源块和所述第二列的级联耦合资源块中的每个资源块均包括双向级联。
14.根据权利要求8所述的方法，其中所述第一IC裸片形成在第一晶圆上，所述第二IC裸片形成在第二晶圆上，并且安装步骤包括将所述第一晶圆安装至所述第二晶圆。
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