JP6014907B2 - ウィンドウインタポーザを有する３ｄ集積回路パッケージ - Google Patents

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Description

本発明の実施形態は、半導体パッケージ、詳細にはウィンドウインタポーザを有する３Ｄ（三次元）集積回路パッケージ、及び係る半導体パッケージを形成する方法の分野である。
今日の民生用電子機器市場は、きわめて複雑な回路を必要とする複雑な機能を要求することが多い。基本構成単位（例えば、トランジスタ）がますます小さくなったため、各革新的世代を有する単一ダイ上に複雑な回路の組み込みが可能になった。半導体パッケージは、集積回路（ＩＣ）チップ又はダイを保護し、またダイに外部回路への電気的インタフェースを提供するために使用される。より小さい電子装置の需要の高まりによって、半導体パッケージは、更に小型になるように設計され、より高い回路密度に対応しなければならない。更に、より高性能な装置の需要によって、後の組立処理に適合する薄いパッケージングプロファイルと低い全体的ゆがみを可能にする改善された半導体パッケージが必要とされている。
半導体装置と基板との間にフリップチップ相互接続を提供するために、Ｃ４はんだボール接続が長年使用されてきた。フリップチップ又は制御崩壊チップ接続（Ｃ４）は、集積回路（ＩＣ）チップ、ＭＥＭＳ、構成要素などの半導体装置に使用され、ワイヤボンドの代わりにはんだバンプを利用するタイプの取り付けである。はんだバンプは、基板パッケージの上側に配置されたＣ４パッド上に付着される。半導体装置を基板に取り付けるために、基板は、アクティブ側が取り付け領域に下向きになるようにひっくり返される。はんだバンプは、半導体装置を基板に直接接続するために使用される。しかしながら、この手法は、取り付け領域のサイズによって制限されることがあり、また積み重ねられたダイに容易に対応できないことがある。
他方、従来のワイヤボンディング法は、単一半導体パッケージ内に無理なく含めることができる半導体ダイの数を制限することがある。更に、半導体パッケージ内に多数の半導体ダイをパッケージングしようとすると、一般的な構造問題が生じることがある。
シリコン貫通電極（ＴＳＶ）やシリコンインタポーザなどの新しいパッケージング手法は、高性能多重チップモジュール（ＭＣＭ）及びシステムインパッケージ（ＳｉＰ）を実現する設計者から注目が高まっている。しかしながら、半導体パッケージの進化に更なる改良が必要である。
本発明の実施形態は、ウィンドウインタポーザを有する３Ｄ集積回路パッケージ及びそのような半導体パッケージを構成する方法を含む。
一実施形態では、半導体パッケージは基板を含む。基板の上に上半導体ダイが配置される。ウィンドウを有するインタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザのウィンドウ内に配置され、上半導体ダイと相互接続される。
別の実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。インタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザと同一平面に配置され、上半導体ダイと相互接続される。
別の実施形態では、半導体ダイ対は上半導体ダイを含む。インタポーザは下に配置され、上半導体ダイと相互接続される。下半導体ダイはインタポーザと同一平面に配置され、上半導体ダイと相互接続される。
本発明の一実施形態によるウィンドウインタポーザを有する３Ｄ集積回路パッケージの平面図である。
本発明の一実施形態による図１Ａのウィンドウインタポーザを有する３Ｄ集積回路パッケージの断面図である。
本発明の別の実施形態によるウィンドウインタポーザを有する別の３Ｄ集積回路パッケージの断面図である。
本発明の一実施形態による半導体ダイ対の平面図である。 本発明の一実施形態による半導体ダイ対の断面図である。
本発明の別の実施形態による別の半導体ダイ対の平面図である。 本発明の別の実施形態による別の半導体ダイ対の断面図である。
本発明の別の実施形態による別の半導体ダイ対の平面図である。 本発明の別の実施形態による別の半導体ダイ対の断面図である。
本発明の別の実施形態による別の半導体ダイ対の平面図である。 本発明の別の実施形態による別の半導体ダイ対の断面図である。
本発明の別の実施形態による別の半導体ダイ対の平面図である。 本発明の別の実施形態による別の半導体ダイ対の断面図である。
本発明の別の実施形態による別の半導体ダイ対の平面図である。 本発明の別の実施形態による別の半導体ダイ対の断面図である。
本発明の一実施形態によるウィンドウインタポーザを有する３Ｄ集積回路パッケージを製造する方法のプロセスフローである。
本発明の別の実施形態によるウィンドウインタポーザを有する３Ｄ集積回路パッケージを製造する別の方法のプロセスフローである。
本発明の一実施形態によるコンピュータシステムの概略図である。
ウィンドウインタポーザを有する３Ｄ集積回路パッケージ及びそのような半導体パッケージを構成する方法について述べる。以下の説明では、本発明の実施形態の完全な理解を提供するために、パッケージングアーキテクチャや材料レジームなどの多数の特定の詳細が説明される。本発明の実施形態をそのような特定の詳細なし実施できることは当業者に明らかであろう。他の例では、本発明の実施形態を無駄に不明瞭にしないため、集積回路設計レイアウトなどの周知の特徴については詳しく述べない。更に、図示された様々な実施形態は、例示的表現であり、必ずしも一律の縮尺で描かれないことを理解されたい。
本明細書で述べる１または複数の実施形態は、三次元（３Ｄ）集積回路（ＩＣ）パッケージングのためのウィンドウインタポーザの組み込みを対象とする。例えば、ＣＰＵ及びメモリ並びに他の装置の３Ｄスタッキングにシリコンインタポーザが使用される。１または複数の実施形態は、特に、１０ナノメートルノードおよびそれ以上の製品に有効である。幾つかの実施形態は、高密度相互接続（例えば、経路変更とファンアウト）を形成するためのシリコンインタポーザを内蔵する。シリコンインタポーザは、半導体ＩＣダイ上の相互接続層のライン処理の後端と類似の方式で処理されることがある。
従来のシリコンインタポーザは、典型的には、アクティブダイより下の層全体を占有する。更に、従来の３Ｄスタック型ＩＣは、典型的には、アクティブダイのうちの１つを貫通して形成された１または複数のシリコン貫通電極（ＴＳＶ）を必要とする。アクティブダイを貫通するＴＳＶは高価である。また、３Ｄスタック型ＩＣ構造では、ＴＳＶ及びダイ−ダイ相互接続（例えば、ＬＭＩパッド）の配置を操作するために、そのような下アクティブダイの裏面上に再配線層（ＲＤＬ）が必要とされることが多い。長いＲＤＬ相互接続線は、高速入出力性能に影響を及ぼすことがある。したがって、本明細書で述べる１または複数の実施形態は、任意のアクティブダイにおいてＴＳＶなしに３Ｄ ＩＣスタッキングを可能にする。また、一実施形態において、シリコンインタポーザが含まれ、アクティブダイ層の少なくとも１つは、同一垂直平面をインタポーザと共有し、Ｚ高さを節約する。
一実施形態では、シリコンインタポーザが、上アクティブダイ（Ｔ）の下に含まれ、上ダイの下にウィンドウを提供し、それにより、上ダイの下に下アクティブダイ（Ｂ）を直接積み重ねることができる。下アクティブダイとインタポーザは、３Ｄスタック構造の同じ垂直レベルにある。１つのそのような実施形態において、２つのアクティブダイの３Ｄ ＩＣスタッキングは、どちらのアクティブダイにもＴＳＶを必要とせずに達成される。インタポーザは、中間レベル相互接続（ＭＬＩ）によってパッケージ基板に取り付けられる。インタポーザは、パッケージ基板とアクティブダイとに間の垂直電気経路を提供するＴＳＶを含む。一実施形態では、更に、下アクティブダイ上にＭＬＩバンプが含まれる。本明細書で述べる新しいアーキテクチャで、バンプピッチ変換、パッシブ集積化、ＩＬＤ保護などのシリコンインタポーザの利点が、維持されることがある。一実施形態において、インタポーザ材料は、シリコンである。しかしながら、代わり又は追加として、ガラス、有機物又はセラミックが使用されてもよい。
本明細書に記載され、１または複数の実施形態に関係する特徴は、（ａ）下アクティブダイを上アクティブダイに直接積み重ねるために上アクティブダイの下にウィンドウを提供するように設計され組み立てられたシリコンインタポーザ、（ｂ）３Ｄスタックの同じ垂直レベルに存在するインタポーザ及び下アクティブダイ、（ｃ）どのアクティブダイにもＴＳＶを必要とせずに達成される３Ｄ ＩＣスタッキング、（ｄ）任意の下ダイ上のＴＳＶ、及び（ｅ）（ａ）〜（ｄ）の順列及び組み合わせを含むが、これらに限定されない。
本明細書で対象とする一般概念の例として、図１Ａは、本発明の一実施形態によるウィンドウインタポーザを有する３Ｄ集積回路パッケージの平面図を示す。図１Ｂは、本発明の一実施形態による図１Ａのウィンドウインタポーザを有する３Ｄ集積回路パッケージの断面図を示す。
図１Ａと図１Ｂを参照すると、半導体パッケージ１００（又は、半導体パッケージの一部分）は、基板１０２を含む。基板１０２の上に上半導体ダイ１０４が配置される。ウィンドウ１０８を有するインタポーザ１０６が、基板１０２と上半導体ダイ１０４との間に配置され、基板１０２（例えば、中間レベル相互接続（ＭＬＩ）１１０によって）及び上半導体ダイ１０４（例えば、第１レベル相互接続（ＦＬＩ）１１２によって）と相互接続される。下半導体ダイ１１４は、インタポーザ１０６のウィンドウ１０８内に配置され、上半導体ダイ１０４に（例えば、相互接続１１６によって）相互接続される。下半導体ダイ１１４は、シリコン貫通電極（ＴＳＶ）を有さず、基板１０２に直接相互接続されない。代わりに、下半導体ダイ１１４のアクティブ側１１８は、上半導体ダイ１０４のアクティブ側１２０の方を向き、基板１０２と反対を向いている。本発明の一実施形態によれば、下半導体ダイ１１４は、図１Ａに示されたように、ウィンドウ１０８が下ダイ１１４を完全に取り囲むという点で、インタポーザ１０６の閉じたウィンドウ１０８内に配置される。一実施形態では、図１Ａにも示されたように、上半導体ダイ１０４は、下半導体ダイ１１４と完全に重なる。したがって、一実施形態では、３Ｄパッケージは、アクティブダイにＴＳＶを含まず、上ダイと下ダイの対面配列を含む。
一実施形態では、ウィンドウインタポーザ１０６は、シリコンからなる。しかしながら、他の実施形態は、ガラス、セラミック、有機材料などであるがこれらに限定されない材料からなるウィンドウインタポーザを含む。一実施形態では、ウィンドウインタポーザ１０６は、パッシブ装置を含むこともあり、含まないこともある。一実施形態では、ウィンドウインタポーザ１０６は、シリコン貫通電極（ＴＳＶ）及びフィンピッチマイクロバンプを介した高密度相互接続を有する。
一実施形態では、下アクティブダイ１１４は、非スタック（シングルチップ）又はスタック（マルチチップ）配列である。一実施形態では、下ダイ１１４は、アナログ又はメモリ装置である。一実施形態では、上アクティブダイ１０４は、シングルチップ又は並列（例えば、マルチチップパッケージ（ＭＣＰ））配列であり、後者は、図６Ａ及び図６Ｂと関連して後で詳細に説明される。一実施形態では、上アクティブダイ１０４は、十分な厚さのものか、薄型である（又は、スタックダイを含む）。一実施形態では、上ダイ１０４は、ＣＰＵ又はメモリ装置である。
従来の３Ｄスタック型ＩＣアーキテクチャは、典型的には、アクティブダイのうちの少なくとも１つを貫通するＴＳＶを必要とする。アクティブダイを貫通するＴＳＶは、少なくとも部分的にＴＳＶ自体の作成と関連したコストのため、高価である。更に、高コストのダイ領域は、ＴＳＶ及びＴＳＶ排除ゾーンによって占有されることがある。したがって、本明細書における実施形態のうちの少なくとも幾つかは、ＴＳＶを使用せずに３Ｄパッケージングする手法を提供する。
一実施形態では、上半導体ダイ１０４は、下半導体ダイ１１４に電力を提供するように構成される。一実施形態では、上半導体ダイ１０４は、下半導体ダイ１１４と基板１０２との間の通信を、例えば基板１０２内の配線によって容易にするように構成される。一実施形態では、下半導体ダイ１０４は、シリコン貫通電極（ＴＳＶ）を有していない。これにより、下ダイ１１４と基板１０２との接続は、上ダイ１０４上の相互接続線並びにインタポーザ１０６によって間接的に達成される。したがって、図１Ａに関して、３Ｄ ＩＣの場合、下アクティブダイと上アクティブダイが、対面式に積み重ねられる。しかしながら、代替実施形態では、図２と関連して後でより詳細に述べるように、下ダイは、下ダイ上のＴＳＶを使用して直接接続されてもよいことを理解されたい。
半導体ダイ１０４又は１１４の一方又は両方は、単結晶シリコン基板などの半導体基板から形成されてもよい。また、ＩＩＩ−Ｖ族材料、ゲルマニウム、シリコンゲルマニウム材料基板などの他の材料が検討されてもよいが、これらに限定されない。半導体ダイ１０４又は１１４のアクティブ側（それぞれ１２０又は１１８）は、半導体装置が形成された側でよい。一実施形態では、半導体ダイ１０４又は１１４のアクティブ側１２０又は１１８はそれぞれ、ダイ相互接続構造によって機能回路に相互接続されて集積回路を構成する、トランジスタ、キャパシタ、抵抗器などであるがこれらに限定されない複数の半導体装置を含む。当業者に理解されるように、半導体ダイの装置側は、集積回路及び相互接続を有するアクティブ部分を含む。半導体ダイは、幾つかの異なる実施形態によるマイクロプロセッサ（シングル又はマルチコア）、メモリ装置、チップセット、グラフィック装置、特定用途向け集積回路を含むがこれに限定されない任意の適切な集積回路装置でよい。
スタック型ダイ装置１００は、特に、メモリダイをロジックダイと共にパッケージジングするのに適することがある。例えば、一実施形態では、ダイ１０４又は１１４の一方は、メモリダイである。他方のダイは、ロジックダイである。本発明の一実施形態では、メモリダイは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックアクセスメモリ（ＤＲＡＭ）、不揮発性メモリ（ＮＶＭ）などであるこれらに限定されないメモリ装置であり、ロジックダイは、マイクロプロセッサやデジタル信号プロセッサなどであるがこれらに限定されないロジック装置である。
本発明の一実施形態によれば、ダイ相互接続構造物１１２又は１１６若しくはインタポーザ１０６から基板１０２への相互接続構造物１１０のうちの１または複数は、金属バンプのアレイからなる。一実施形態では、金属バンプは、銅、金、ニッケルなどであるがこれらに限定されない金属からなる。基板１０２は、特定の用途により、可撓性基板でも剛性基板でもよい。一実施形態では、基板１０２には複数の電気トレースが配置される。一実施形態では、外部接点層も形成される。一実施形態では、外部接点層は、ボールグリッドアレイ（ＢＧＡ）を含む。他の実施形態では、外部接点層は、ランドグリッドアレイ（ＬＧＡ）又はピンアレイ（ＰＧＡ）などであるがこれらに限定されないアレイを含む。一実施形態では、はんだボールが使用され、はんだボールは、鉛からなるか、金とスズはんだの合金や銀とスズはんだの合金のように鉛を含まない。
本明細書が対象とする一般概念の別の例として、図２は、本発明の別の実施形態によるウィンドウインタポーザを有する別の３Ｄ集積回路パッケージの断面図を示す。
図２を参照すると、半導体パッケージ２００（又は、半導体パッケージの一部分）は、基板２０２を含む。基板２０２の上に上半導体ダイ２０４が配置される。ウィンドウ２０８を有するインタポーザ２０６が、基板２０２と上半導体ダイ２０４の間に配置され、基板２０２（例えば、中間レベル相互接続（ＭＬＩ）２１０によって）及び上半導体ダイ２０４（例えば、第１レベル相互接続（ＦＬＩ）２１２によって）と相互接続される。下半導体ダイ２１４は、インタポーザ２０６のウィンドウ２０８内に配置され、上半導体ダイ２０４と相互接続される（例えば、相互接続２１６によって）。下半導体ダイ２１４は、シリコン貫通電極（ＴＳＶ）２５０を有し、例えば相互接続２５２によって基板２０２に直接相互接続される。したがって、下半導体ダイ２１４のアクティブ側２１８は、上半導体ダイ２０４のアクティブ側２２０と反対を向き、基板２０２の方に向いている。本発明の一実施形態によれば、下半導体ダイ２１４は、ウィンドウ２０６が下ダイ２１４を完全に取り囲むという点で、インタポーザ２０６の閉じたウィンドウ２０８内に配置される。一実施形態では、上半導体ダイ２０４は、下半導体ダイ２１４と完全に重なる。したがって、一実施形態では、３Ｄパッケージは、ＴＳＶとＭＬＩ及び上ダイに対して後ろ向きの面とを有する下ダイを含む。パッケージダイの特徴及び構成、並びにパッケージ２００の材料は、パッケージ１００に関して前述したものと同じ又は類似でよい。
全体として、一実施形態において、図１Ａ、図１Ｂ及び図２を再び参照すると、３Ｄスタック型集積回路パッケージにウィンドウインタポーザが含まれる。インタポーザは、上アクティブダイと下アクティブダイを３Ｄスタッキングするために、上アクティブダイの下にウィンドウを提供する。図３Ａ／Ｂ、図４Ａ／Ｂ、図５Ａ／Ｂ、図６Ａ／Ｂ、図７Ａ／Ｂ、及び図８Ａ／Ｂは、ウィンドウインタポーザを有するスタック型ＩＣの上ダイ／下ダイ対の様々な実施形態を示す。対は、図９と関連して後で詳細に説明されるように、最終的に基板上にパッケージングされることがある。
第１の例では、単一の閉じたウィンドウ（例えば、完全に取り囲むウィンドウ）を有するインタポーザが含まれる。図３Ａと図３Ｂは、本発明の一実施形態による半導体ダイ対の平面図と断面図をそれぞれ示す。
図３Ａと図３Ｂを参照すると、半導体ダイ対３００は、上半導体ダイ３０４を含む。インタポーザ３０６が、上半導体ダイ３０４の下に配置され、上半導体ダイ３０４と相互接続される（例えば、第１レベル相互接続（ＦＬＩ）３１２によって）。下半導体ダイ３１４は、インタポーザ３０６と同一平面に配置され、上半導体ダイ３０４と相互接続される（例えば、相互接続３１６によって）。下半導体ダイ３１４は、インタポーザ３０６の閉じたウィンドウ３０８内に配置される。一実施形態では、図３Ａに示されたように、上半導体ダイ３０４は、下半導体ダイ３１４と完全に重なる。ダイの特徴及び構成、並びにダイ対３００の材料は、パッケージ１００又は２００のダイ対について前述したものと同一又は類似でよい。
第２の例では、複数の閉じたウィンドウ（例えば、完全に取り囲むウィンドウ）を有するインタポーザが含まれる。図４Ａ及び図４Ｂは、本発明の別の実施形態による別の半導体ダイ対の平面図の断面図をそれぞれ示す。
図４Ａ及び図４Ｂを参照すると、半導体ダイ対４００は、上半導体ダイ４０４を含む。インタポーザ４０６が、上半導体ダイ４０４の下に配置され、上半導体ダイ４０４と相互接続される（例えば、第１レベル相互接続（ＦＬＩ）４１２によって）。４つの下半導体ダイ４１４、４６０、４６２及び４６４が、インタポーザ４０６と同一平面内に配置され、上半導体ダイ４０４と相互接続される（例えば、相互接続４１６によって）。下半導体ダイ４１４、４６０、４６２及び４６４がそれぞれ、インタポーザ４０６のそれぞれの閉じたウィンドウ４０８、４７０、４７２及び４７４内に配置される。一実施形態では、上半導体ダイ４０４は、図４Ａに示されたように、下半導体ダイ４１４、４６０、４６２及び４６４に完全に重なる。ダイの特徴及び構成並びにダイ対４００の材料は、パッケージ１００又は２００のダイ対に関して前述したものと同一でもよく類似してもよい。
第３の例では、開いたウィンドウ（例えば、部分的にのみ取り囲むウィンドウ）を有するインタポーザが含まれる。 図５Ａ及び図５Ｂは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。
図５Ａ及び図５Ｂを参照すると、半導体ダイ対５００は、上半導体ダイ５０４を含む。インタポーザ５０６は、上半導体ダイ５０４の下に配置され、上半導体ダイ５０４と相互接続される（例えば、第１レベル相互接続（ＦＬＩ）５１２によって）。下半導体ダイ５１４は、インタポーザ５０６と同一平面内に配置され、上半導体ダイ５０４と相互接続される（例えば、相互接続５１６によって）。下半導体ダイ５１４は、インタポーザ５０６の開いたウィンドウ５０８内に配置される。一実施形態では、図５Ａに示されたように、上半導体ダイ５０４は、下半導体ダイ５１４に部分的にのみ重なる。一実施形態（図示せず）では、下ダイは、上ダイより大きい。ダイの特徴及び構成、並びにダイ対５００の材料は、パッケージ１００又は２００のダイ対に関して前述したものと同一でもよく類似でもよい。
第４の例では、ウィンドウインタポーザを有する複数の上ダイが対で含まれる。図６Ａ及び図６Ｂは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。
図６Ａ及び図６Ｂを参照すると、半導体ダイ対６００は、上半導体ダイ６０４を含む。インタポーザ６０６は、上半導体ダイ６０４の下に配置され、上半導体ダイ６０４と相互接続される（例えば、第１レベル相互接続（ＦＬＩ）６１２によって）。下半導体ダイ６１４は、インタポーザ６０６と同一平面内に配置され、上半導体ダイ６０４と相互接続される（例えば、相互接続６１６によって）。下半導体ダイ６１４は、インタポーザ６０６の閉じたウィンドウ６０８内に配置される。１または複数の追加の上半導体ダイ６８０が、上半導体ダイ６０４と同一平面内に含まれ配置され、インタポーザと相互接続される（例えば、第１レベル相互接続（ＦＬＩ）６１３によって）。一実施形態では、図６Ａに示されたように、上半導体ダイ６０４は、下半導体ダイ６１４と完全に重なる。ダイの特徴及び構成、並びにダイ対６００の材料は、パッケージ１００又は２００のダイ対に関して前述したものと同一でもよく類似でもよい。
第５の例では、閉じたウィンドウ（例えば、完全に取り囲むウィンドウ）を有する複数構成要素のインタポーザが含まれる。図７Ａ及び図７Ｂは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。
図７Ａ及び図７Ｂを参照すると、半導体ダイ対７００は、上半導体ダイ７０４を含む。インタポーザ７０６は、上半導体ダイ７０４の下に配置され、上半導体ダイ７０４と相互接続される（例えば、第１レベル相互接続（ＦＬＩ）７１２によって）。インタポーザ７０６は、２またはそれ以上の個別ユニットからなる（この場合は、４つの個別ユニット７０６Ａ、７０６Ｂ、７０６Ｃ及び７０７Ｄ）。下半導体ダイ７１４は、インタポーザ７０６と同一平面内に配置され、上半導体ダイ７０４と相互接続される（例えば、相互接続７１６によって）。下半導体ダイ７１４は、インタポーザ７０６の閉じたウィンドウ７０８内に配置される。具体的には、下半導体ダイ７１４は、インタポーザ７０６の２またはそれ以上の個別ユニット（この場合は、４つの個別ユニット７０６Ａ、７０６Ｂ、７０６Ｃ及び７０７Ｄ）の閉じたウィンドウ７０８内に配置される。一実施形態では、図７Ａに示されたように、上半導体ダイ７０４は、下半導体ダイ７１４と完全に重なる。ダイの特徴及び構成、並びにダイ対７００の材料は、パッケージ１００又は２００のダイ対に関して前述したものと同一でもよく類似してもよい。
第６の例では、下ダイは、インタポーザと同一平面内に並列に含まれる。図８Ａ及び図８Ｂは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。
図８Ａ及び図８Ｂを参照すると、半導体ダイ対８００は、上半導体ダイ８０４を含む。インタポーザ８０６は、上半導体ダイ８０４の下に配置され、上半導体ダイ８０４と相互接続される（例えば、第１レベル相互接続（ＦＬＩ）８１２によって）。下半導体ダイ８１４は、インタポーザ８０６と同一平面内に配置され、上半導体ダイ８０４と相互接続される（例えば、相互接続８１６によって）。下半導体ダイ８１４は、インタポーザ８０６内ではなく、インタポーザ８０６と隣接して配置される。一実施形態では、図８Ａ及び図８Ｂに示されたように、上半導体ダイ８０４は、下半導体ダイ８１４と部分的にだけ重なる。ダイの特徴及び構成、並びにダイ対８００の材料は、パッケージ１００又は２００のダイ対に関して前述したものと同一でもよく類似でもよい。
図３Ａ／３Ｂ、図４Ａ／Ｂ、図５Ａ／Ｂ、図６Ａ／Ｂ、図７Ａ／Ｂ及び図８Ａ／Ｂを再び参照すると、一実施形態において、各対のそれぞれの下半導体ダイにはシリコン貫通電極（ＴＳＶ）がない。一実施形態では、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側に向いている。別の実施形態では、各対のそれぞれの下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有する。一実施形態では、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側と反対側を向いている。図３Ａ／３Ｂ、図４Ａ／Ｂ、図５Ａ／Ｂ、図６Ａ／Ｂ、図７Ａ／Ｂ及び図８Ａ／Ｂと関連して述べたダイ対の様々な順列及び組み合わせが考慮されてもよいことを理解されたい。例えば、一実施形態では、ダイ対４００及び５００、４００及び６００、４００、５００及び６００、８００及び４００の特徴の組み合わせ、又は他のそのような組み合わせが製造されてもよい。
別の態様では、本明細書において、ウィンドウインタポーザを有する３Ｄ集積回路パッケージを製造する方法が提供される。第１の例において、図９は、本発明の一実施形態による、ウィンドウインタポーザを有する３Ｄ集積回路パッケージを製造する方法のプロセスフロー９００を示す。
図９のプロセスフロー９００を参照すると、フローの上ダイ９０２部分は、上ダイをテープアンドリール形式で提供すること９１０を含む。フローの下ダイ９０４部分は、下ダイをテープアンドリール形式で提供すること９１２を含む。次に、９１４で、上ダイ上に下ダイを積み重ねるために熱圧着（ＴＣＢ）が使用される。フローのウィンドウインタポーザ９０６部分は、インタポーザに、ウィンドウ（及び、場合によってはＴＳＶ）、中間レベル相互接続（ＭＬＩ）バンプ、及び第１レベル相互接続（ＦＬＩ）パッドを提供することを含むことがある。９１６において、ＴＳＶと再配線層（ＲＤＬ）を有するインタポーザ（シリコンインタポーザなど）は、処理ウェハから剥離され、ダイシングテープ上に取り付けられる。ウィンドウを提供するために、レーザ及び／又はウォータジェット切断が使用されてもよい。９１８で、９１４からのスタックが、インタポーザと接合される（例えば、ＴＣＢによって）。フローのパッケージ基板９０８部分は、例えば９２０のようにトレイ上にパッケージ基板を提供することを含む。９２２で、ダイ対をパッケージ基板上のウィンドウインタポーザと結合するために、ウィンドウインタポーザ上の中間レベル相互接続（ＭＬＩ）のＣＡＭ及び／又は銅アンダーフィル（ＣＵＦ）が使用される。したがって、プロセスフロー９００を再び参照すると、最初に、ＦＬＩが、下ダイ、上ダイ、及びウィンドウインタポーザの３Ｄスタッキングによって形成され、次に、ＭＬＩが、ペアリングをパッケージ基板に取り付けるために使用される。下ダイにＭＬＩバンプがあってもなくてもよいことを理解されたい。更に、ウィンドウインタポーザは、複数部分からなってもよい。また、次に追加のダイが対で含まれてもよい。
したがって、インタポーザを含むダイ対は、パッケージング工程の一部分として製造されてもよい。図９と関連して述べるように、インタポーザを含む様々な複数のダイ対のどれがパッケージ基板に結合されてもよい。したがって、一実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。ウィンドウを有するインタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイに相互接続される。下半導体ダイは、インタポーザのウィンドウ内に配置され、上半導体ダイと相互接続される。
１つのそのような実施形態では、図３Ａ及び図３Ｂと関連して述べたように、下半導体ダイは、インタポーザの閉じたウィンドウ内に配置される。特定のそのような実施形態では、図３Ａ及び図３Ｂとも関連して述べたように、上半導体ダイは、下半導体ダイと完全に重なる。
別のそのような実施形態では、１または複数の追加の下半導体ダイが含まれる。１または複数の追加の下半導体ダイは、図４Ａ及び図４Ｂと関連して述べたように、インタポーザの１または複数の追加の閉じたウィンドウ内に配置される。特定のそのような実施形態では、図４Ａ及び図４Ｂとも関連して述べたように、上半導体ダイは、下半導体ダイ並びに１または複数の追加の下半導体ダイと完全に重なる。
別のそのような実施形態では、図５Ａ及び図５Ｂと関連して述べたように、下半導体ダイは、インタポーザの開いたウィンドウ内に配置される。特定のそのような実施形態では、図５Ａ及び図５Ｂとも関連して述べたように、上半導体ダイは、下半導体ダイと部分的にのみ重なる。
別のそのような実施形態では、１または複数の追加の上半導体ダイが含まれる。１または複数の追加の上半導体ダイは、図６Ａ及び図６Ｂと関連して述べたように、基板の上の上半導体ダイと同一平面内に配置され、インタポーザと相互接続される。特定のそのような実施形態では、図６Ａ及び図６Ｂとも関連して述べたように、上半導体ダイは、下半導体ダイと完全に重なる。
別のそのような実施形態では、インタポーザは、２またはそれ以上個別ユニットからなる。下半導体ダイは、図７Ａ及び図７Ｂと関連して述べたように、インタポーザの２またはそれ以上の個別ユニットの閉じたウィンドウ内に配置される。特定のそのような実施形態では、図７Ａ及び図７Ｂとも関連して述べたように、上半導体ダイは、下半導体ダイと完全に重なる。
別の実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。インタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザと同一平面内に配置され、上半導体ダイと相互接続される。１つのそのような実施形態では、図８Ａ及び図８Ｂと関連して述べるように、下半導体ダイは、インタポーザ内ではなくインタポーザと隣接して配置される。１つの特定のそのような実施形態では、図８Ａ及び図８Ｂとも関連して述べたように、上半導体ダイは、下半導体ダイと部分的にのみ重なる。
上記の様々なダイ対を再び参照すると、一実施形態では、下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有さず、基板に直接相互接続されない。一実施形態において、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側に向き、基板と反対を向いている。別の実施形態では、下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有し、基板に直接相互接続される。一実施形態において、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側と反対を向き、かつ基板の方を向いている。
第２の例において、図１０は、本発明の別の実施形態によれば、ウィンドウインタポーザを有する３Ｄ集積回路パッケージを製造する別の方法のプロセスフロー１０００を示す。
図１０のプロセスフロー１０００を参照すると、フローの上ダイ１００２部分は、上ダイをテープアンドリール形式１０１０で提供することを含む。フローの下ダイ１００４部分は、下ダイをテープアンドリール形式１０１２で提供することを含む。次に、上ダイ１０１４上に下ダイを積み重ねるために熱圧着（ＴＣＢ）が使用される。フローのウィンドウインタポーザ１００６部分は、インタポーザに、ウィンドウ（及び、場合によってはＴＳＶ）、中間レベル相互接続（ＭＬＩ）バンプ、及び第１レベル相互接続（ＦＬＩ）パッドを提供することを含むことがある。１０１６で、ＴＳＶ及び再配線層（ＲＤＬ）を有するインタポーザ（シリコンインタポーザなど）は、処理ウェハから剥離され、ダイシングテープ上に取り付けられる。ウィンドウを提供するためにレーザ及び／又はウォータジェット切断が使用されてもよい。フローのパッケージ基板１００８部分は、例えば１０１８のようにトレイ上にパッケージ基板を提供することを含む。１０２０で、１０１６からのウィンドウインタポーザは、基板と結合される（例えば、ＴＣＢ又はＣＡＭ／ＣＵＦによって）。１０２２で、１０１４からのスタックは、例えばＴＣＢ又はＣＡＭ及び／又はＣＵＦによって、インタポーザ／基板の組み合わせ（１０２０からの）と結合される。したがって、再びプロセスフロー１０００を参照すると、最初にＭＬＩが形成される。下ダイにＭＬＩバンプがあってもなくてもよいことを理解されたい。更に、ウィンドウインタポーザは、複数部分からなってもよい。追加のダイが対で含まれてもよい。
パッケージジングするためにダイ対をウィンドウインタポーザと組み立てるために、他の多くの選択肢を使用することができる。最適な選択肢は、スタックの相対ダイサイズ、オーバーハングサイズ、プロセス再使用などの所望の寸法特徴に依存することがある。
本明細書で述べる実施形態のうちの少なくとも幾つかに関して、上ダイの温度管理は、上ダイの裏面に直接取り付けられたヒートシンク又は一体型熱スプレッダ（ＨＩＳ）などであるがこれらに限定されない特徴の使用を含む。本明細書で述べた実施形態は、アクティブダイ内にＴＳＶを必要とせずに３Ｄ ＩＣパッケージングを可能にすることがある。更に、シリコンインタポーザの従来の利点が維持されることがある。
一実施形態では、パッケージング及びアセンブリ技術のコストを削減するために、第１レベル相互接続（ＦＬＩ）ピッチからより粗い中間レベル相互接続（ＭＬＩ）ピッチへの変換が行なわれる。一実施形態において、パッシブ構成要素（例えば、キャパシタ、抵抗器又はインダクタ）は、インタポーザに設計上組み込まれる。一実施形態では、アクティブダイ層間絶縁膜（ＩＬＤ）をパッケージ（例えば、ＭＬＩ）で生じる応力から分離（即ち、保護）することができる。しかしながら、代替実施形態では、インタポーザの代わりに、ＴＳＶ及びＭＬＩバンプを有する別のアクティブダイが使用される。
一実施形態では、下ダイとウィンドウインタポーザのＦＬＩバンプピッチは異なり、例えば、下ダイ／上ダイＦＬＩには高帯域のためのより細かい密ピッチ（例えば、約４０ミクロンピッチ）が使用され、ＦＬＩに大きい領域が予想されるウィンドウインタポーザ／上ダイＦＬＩにはより粗いピッチ（例えば、約９０ミクロンピッチ）が使用される。１つのそのような実施形態において、この手法は、上ダイ上に双峰バンプ高分布を作成する。しかしながら、双峰バンプ高分布は、下ダイとウィンドウインタポーザが対応する上ダイに個別に取り付けられるときは処理が容易なことがある。特定のそのような実施形態では、上ダイ又は下ダイ／ウィンドウインタポーザ層用にダイ上はんだが使用される。一実施形態では、ＦＬＩアンダーフィル選択肢には、（ａ）上ダイ上のＷＬＵＦ、（ｂ）ウィンドウインタポーザ及び下ダイＥＦ−ＴＣＢ、（ｃ）銅アンダーフィル（ＣＵＦ）、又は（ｄ）ＭＵＦが挙げられるがこれらに限定されない。
本明細書で述べた１または複数の実施形態は、ＪＥＤＥＣ Ｗｉｄｅ Ｉ／Ｏメモリなどの様々な高帯域メモリ、ＣＰＵ（又は、詳細には他のロジックダイ）の下の様々な他の小さい素子の積み重ねを可能にすることがある。更に、一実施形態では、シリコンインタポーザの使用は、ダイサイズとパッケージングコストを小さくするのに役立つ。一実施形態では、シリコンインタポーザの組み込みに関して、メモリ帯域幅及び／又はＳｏＣなどの新しいフィーチャによりＩ／Ｏ数が増えたロジックチップに対応する。コストを低くするためにロジックダイサイズが小さいままの場合は、Ｉ／Ｏバンプ密度を高めなければならないことがあり、パッケージ基板上により細かいバンプピッチとより細かいフィーチャ（例えば、ライン／スペース／ビアなど）が必要になり、パッケージコストが高くなる。シリコンインタポーザを使用することによって、一実施形態では、ダイ縮小と低コストの粗フィーチャ基板を可能にすることによって、製品コストを削減することができる。
本発明の１または複数の実施形態は、高い製品性能を低消費電力で実現するために、低コストのＣＰＵ及びメモリスタッキングなどの３Ｄ ＩＣスタッキングを提供する。一実施形態では、アクティブダイ上にＴＳＶなしにＣＰＵ及びｅＤＲＡＭのスタッキングが可能になり、低コストを実現するのに役立つ。一実施形態では、シリコンインタポーザは、ロジックダイ上の高Ｉ／Ｏ密度を操作するために使用される。同様に、実施形態は、ＣＰＵ／ＧＰＵ上にメモリを追加する３Ｄ ＩＣスタッキングを対象にすることがある。一実施形態では、インタポーザは、３Ｄ ＩＣとコスト効率よく組み合わされ、アクティブダイ内にＴＳＶなしにシリコンインタポーザを使用してアクティブダイの３Ｄスタッキングを可能にした。
図１１は、本発明の一実施形態によるコンピュータシステム１１００の概略図である。図示されたようなコンピュータシステム１１００（電子システム１１００とも呼ばれる）は、この開示に記載された幾つかの開示された実施形態及びその均等物のいずれによるウィンドウインタポーザを有する３Ｄ集積回路パッケージを実施することができる。コンピュータシステム１１００は、ネットブックコンピュータなどのモバイル装置でもよい。コンピュータシステム１１００は、無線スマートフォンなどのモバイル装置でもよい。コンピュータシステム１１００は、デスクトップコンピュータでもよい。コンピュータシステム１１００は、ハンドヘルドリーダでもよい。
一実施形態では、電子システム１１００は、電子システム１１００の様々な構成要素を電気的に結合するシステムバス１１２０を含むコンピュータシステムである。システムバス１１２０は、様々な実施形態によるシングルバス又はバスの任意の組み合わせである。電子システム１１００は、集積回路１１１０に電力を提供する電圧源１１３０を有する。幾つかの実施形態では、電圧源１１３０は、システムバス１１２０を介して集積回路１１１０に電流を供給する。
集積回路１１１０は、システムバス１１２０に電気的に結合され、一実施形態による任意の回路又は回路の組み合わせを含む。一実施形態では、集積回路１１１０は、任意のタイプのものでよいプロセッサ１１１２を含む。本明細書で使用されるとき、プロセッサ１１１２は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ、又は別のプロセッサなどであるこれらに限定されない任意のタイプの回路を意味することがある。一実施形態では、プロセッサ１１１２は、本明細書で開示されたウィンドウインタポーザを有する３Ｄ集積回路パッケージである。一実施形態では、ＳＲＡＭ実施形態は、プロセッサのメモリキャッシュ内に見られる。集積回路１１１０に含めることができる他のタイプの回路は、携帯電話、スマートフォン、ページャ、携帯型コンピュータ、送受信兼用無線機、類似の電子システムなどの無線装置で使用される通信回路１１１４などのカスタム回路又は特定用途向け集積回路（ＡＳＩＣ）である。一実施形態では、プロセッサ１１１０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのオンダイメモリ１１１６を含む。一実施形態では、プロセッサ１１１０は、埋込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）などの埋込みオンダイメモリ１１１６を含む。
一実施形態では、集積回路１１１０は、次の集積回路１１１１により補完される。有用な実施形態は、デュアルプロセッサ１１１３、二回線回路１１１５、及びＳＲＡＭなどのデュアルオンダイメモリ１１１７を含む。一実施形態では、デュアル集積回路１１１０は、ｅＤＲＡＭなどの埋込みオンダイメモリ１１１７を含む。
一実施形態では、電子システム１１００は、また、ＲＡＭの形のメインメモリ１１４２、１または複数のハードドライブ１１４４、及び／又はディスケット、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、フラッシュメモリドライブ、及び当該技術分野で既知の他のリムーバブル媒体などのリムーバブルメディア１１４６を操作する１または複数のドライブなど、特定用途に適した１または複数のメモリ要素を含むことがある外部記憶装置１１４０を含む。外部記憶装置１１４０は、また、一実施形態によれば、ウィンドウインタポーザを有する３Ｄ集積回路パッケージ等に埋め込まれたメモリ１１４８でもよい。
一実施形態では、電子システム１１００は、また、表示装置１１５０、音声出力１１６０を含む。一実施形態では、電子システム１１００は、電子システム１１００に情報を入力するキーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置又は他の入力装置でよいコントローラ１１７０などの入力装置を含む。一実施形態では、入力装置１１７０は、カメラである。一実施形態では、入力装置１１７０は、デジタルサウンドレコーダである。一実施形態では、入力装置１１７０は、カメラ及びデジタルサウンドレコーダである。
本明細書に示されたように、集積回路１１１０は、幾つかの異なる実施形態で実現することができ、幾つかの開示された実施形態及びその均等物のいずれかによるウィンドウインタポーザを有する３Ｄ集積回路パッケージ、電子システム、コンピュータシステム、並びに様々な実施形態で本明細書に記載された幾つかの開示された実施形態のいずれかによるウィンドウインタポーザ並びに当該技術分野で承認されている均等物を有する３Ｄ集積回路パッケージを含む集積回路を製造する１または複数の方法及び電子集合体を製造する１または複数の方法を含む。要素、材料、幾何学形状、寸法、及び操作順序は全て、アレイ接点数、アレイ接点構成を含む特定のＩ／Ｏ結合要件を、ウィンドウインタポーザ実施形態及びそれらの均等物を有する幾つかの開示された３Ｄ集積回路パッケージの実施形態のいずれかによるプロセッサ実装基板に埋め込まれた超小型電子技術ダイに適合するように変更することができる。
以上、ウィンドウインタポーザを有する３Ｄ集積回路パッケージ及びそのような半導体パッケージを構成する方法を開示した。一実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。ウィンドウを有するインタポーザが、基板と上半導体ダイの間に配置され、基板と上半導体ダイと相互接続される。下半導体ダイは、インタポーザのウィンドウ内に配置され、上半導体ダイと相互接続される。別の実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。インタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザと同一平面内に配置され、上半導体ダイと相互接続される。
本明細書によれば、以下の各項目に記載の構成もまた開示される。
［項目１］
半導体パッケージであって、
基板と、
前記基板の上に配置された上半導体ダイと、
ウィンドウを有するインタポーザであって、前記基板と前記上半導体ダイの間に配置され、前記基板及び前記上半導体ダイと相互接続されたインタポーザと、
前記インタポーザの前記ウィンドウ内に配置され、前記上半導体ダイと相互接続された下半導体ダイとを備える半導体パッケージ。
［項目２］
前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有さず、前記基板に直接相互接続されていない、項目１に記載の半導体パッケージ。
［項目３］
前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側を向き、かつ前記基板と反対を向いている、項目１に記載の半導体パッケージ。
［項目４］
前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有し、前記基板に直接相互接続されている、項目１に記載の半導体パッケージ。
［項目５］
前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側と反対を向きかつ前記基板の方に向いている、項目１に記載の半導体パッケージ。
［項目６］
前記下半導体ダイは、前記インタポーザの閉じたウィンドウ内に配置されている、項目１に記載の半導体パッケージ。
［項目７］
前記上半導体ダイは、前記下半導体ダイと完全に重なる、項目６に記載の半導体パッケージ。
［項目８］
１または複数の追加の下半導体ダイを更に備え、前記１または複数の追加の下半導体ダイは、前記インタポーザの１または複数の追加の閉じたウィンドウ内に配置されている、項目６に記載の半導体パッケージ。
［項目９］
前記上半導体ダイは、前記１または複数の追加の下半導体ダイだけでなく前記下半導体ダイとも完全に重なる、項目８に記載の半導体パッケージ。
［項目１０］
前記下半導体ダイは、前記インタポーザの開いたウィンドウ内に配置されている、項目１に記載の半導体パッケージ。
［項目１１］
前記上半導体ダイは、前記下半導体ダイと部分的にのみ重なる、項目１０に記載の半導体パッケージ。
［項目１２］
１または複数の追加の上半導体ダイを更に備え、前記１または複数の追加の上半導体ダイは、前記基板の上の前記上半導体ダイと同一平面内に配置され、前記インタポーザと相互接続されている、項目１に記載の半導体パッケージ。
［項目１３］
前記上半導体ダイは、前記下半導体ダイと完全に重なる、項目１２に記載の半導体パッケージ。
［項目１４］
前記インタポーザは、２またはそれ以上の個別ユニットを含み、前記下半導体ダイは、前記インタポーザの２またはそれ以上の個別ユニットの閉じたウィンドウ内に配置されている、項目１に記載の半導体パッケージ。
［項目１５］
前記上半導体ダイは、前記下半導体ダイと完全に重なる、項目１４に記載の半導体パッケージ。
［項目１６］
半導体パッケージであって、
基板と、
前記基板の上に配置された上半導体ダイと、
前記基板と前記上半導体ダイの間に配置され、前記基板及び前記上半導体ダイと相互接続されたインタポーザと、
前記インタポーザと同一平面内配置され、前記上半導体ダイと相互接続された下半導体ダイとを備える半導体パッケージ。
［項目１７］
前記下半導体ダイは、前記インタポーザ内でなく前記インタポーザと隣接して配置されている、項目１６に記載の半導体パッケージ。
［項目１８］
前記上半導体ダイは、前記下半導体ダイと部分的にのみ重なる、項目１６に記載の半導体パッケージ。
［項目１９］
前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有さず、前記基板に直接相互接続されていない、項目１６に記載の半導体パッケージ。
［項目２０］
前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側を向きかつ前記基板と反対を向いている、項目１６に記載の半導体パッケージ。
［項目２１］
前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有し、前記基板と直接相互接続されている、項目１６に記載の半導体パッケージ。
［項目２２］
前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側と反対を向きかつ前記基板の方に向いている、項目１６に記載の半導体パッケージ。
［項目２３］
半導体ダイ対であって、
上半導体ダイと、
前記上半導体ダイの下に前記上半導体ダイと相互接続されたインタポーザと、
前記インタポーザと同一平面内に配置され、前記上半導体ダイと相互接続された下半導体ダイとを備える半導体ダイ対。
［項目２４］
前記下半導体ダイは、前記インタポーザの閉じたウィンドウ内に配置されている、項目２３に記載の半導体ダイ対。
［項目２５］
１または複数の追加の下半導体ダイを更に備え、前記１または複数の追加の下半導体ダイは、前記インタポーザの１または複数の追加の閉じたウィンドウ内に配置されている、項目２４に記載の半導体ダイ対。
［項目２６］
前記下半導体ダイは、前記インタポーザの開いたウィンドウ内に配置されている、項目２３に記載の半導体ダイ対。
［項目２７］
１または複数の追加の上半導体ダイを更に備え、前記１または複数の追加の上半導体ダイは、前記上半導体ダイと同一平面に配置され、前記インタポーザと相互接続されている、項目２３に記載の半導体ダイ対。
［項目２８］
前記インタポーザは、２またはそれ以上の個別ユニットを有し、前記下半導体ダイは、前記インタポーザの前記２またはそれ以上の個別ユニットの閉じたウィンドウ内に配置されている、項目２３に記載の半導体ダイ対。
［項目２９］
前記下半導体ダイは、前記インタポーザ内ではなく前記インタポーザと隣接して配置されている、項目２３に記載の半導体ダイ対。
［項目３０］
前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有さず、前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側に向いている、項目２３に記載の半導体ダイ対。
１００ 半導体パッケージ、１０２ 基板、１０４ 上半導体ダイ、１０６ インタポーザ、１０８ ウィンドウ、１１４ 下半導体ダイ

Claims (11)

  1. 半導体パッケージであって、
    基板と、
    前記基板の上に配置された上半導体ダイと、
    上面及び側面に開いたウィンドウを有するインタポーザであって、前記基板と前記上半導体ダイの間に配置され、前記基板及び前記上半導体ダイと相互接続されたインタポーザと、
    前記インタポーザの前記ウィンドウ内に配置され、前記上半導体ダイと相互接続された下半導体ダイとを備え、
    前記上半導体ダイは、前記インタポーザ及び前記下半導体ダイにより完全に重ねられ、前記インタポーザ及び前記下半導体ダイのそれぞれに部分的に重なる、
    半導体パッケージ。
  2. 前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有さず、前記基板に直接相互接続されていない、請求項１に記載の半導体パッケージ。
  3. 前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側を向き、かつ前記基板と反対を向いている、請求項１に記載の半導体パッケージ。
  4. 前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有し、前記基板に直接相互接続されている、請求項１に記載の半導体パッケージ。
  5. 前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側と反対を向きかつ前記基板の方に向いている、請求項１に記載の半導体パッケージ。
  6. １または複数の追加の上半導体ダイを更に備え、前記１または複数の追加の上半導体ダイは、前記基板の上の前記上半導体ダイと同一平面内に配置され、前記インタポーザと相互接続されている、請求項１から５の何れか一項に記載の半導体パッケージ。
  7. 前記インタポーザは、２またはそれ以上の個別ユニットを含む、請求項１から６の何れか一項に記載の半導体パッケージ。
  8. 半導体ダイ対であって、
    上半導体ダイと、
    前記上半導体ダイの下に前記上半導体ダイと相互接続されたインタポーザと、
    前記インタポーザの上面及び側面に開いたウィンドウ内に前記インタポーザと同一平面内に配置され、前記上半導体ダイと相互接続された下半導体ダイとを備え、
    前記上半導体ダイは、前記インタポーザ及び前記下半導体ダイにより完全に重ねられ、前記インタポーザ及び前記下半導体ダイのそれぞれに部分的に重なる、
    半導体ダイ対。
  9. １または複数の追加の上半導体ダイを更に備え、前記１または複数の追加の上半導体ダイは、前記上半導体ダイと同一平面に配置され、前記インタポーザと相互接続されている、請求項８に記載の半導体ダイ対。
  10. 前記インタポーザは、２またはそれ以上の個別ユニットを有する、請求項８または９に記載の半導体ダイ対。
  11. 前記下半導体ダイは、シリコン貫通電極（ＴＳＶ）を有さず、前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側に向いている、請求項８から１０の何れか一項に記載の半導体ダイ対。
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