CN114464585B - 一种半导体基板、半导体器件、集成电路***和电子设备 - Google Patents

一种半导体基板、半导体器件、集成电路***和电子设备 Download PDF

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Abstract

本发明提供了一种半导体基板、半导体器件、集成电路***和电子设备，其中，半导体基板包括基板主体以及位于基板主体第一侧的多个第一管脚；基板主体的第二侧可封装芯片，第二侧与第一侧相对设置；基板主体的第一侧表面至少包括第一区域和第二区域，第一区域内的第一管脚包括电源管脚和接地管脚，电源管脚和接地管脚可分别与去耦电容的两端电连接，第一区域内的第一管脚的分布密度由去耦电容的尺寸和数量决定；第二区域内的第一管脚的分布密度大于第一区域内的第一管脚的分布密度，以在第一区域内对应设置相应尺寸和数量的去耦电容，使得去耦电容的降噪效果满足要求的同时，缩小半导体基板的面积以及半导体器件即封装芯片的封装面积。

Description

一种半导体基板、半导体器件、集成电路***和电子设备
技术领域
本发明涉及半导体制造技术领域，具体涉及一种半导体基板、半导体器件、集成电路***和电子设备。
背景技术
在集成电路中，处理器芯片、存储器芯片以及电容、电阻等半导体器件可以安装在同一印刷电路板上，以通过该印刷电路板相互连接并集成在一起。虽然可以通过在印刷电路板上安装去耦电容，来减少电路中其他器件对芯片的噪声影响，但是，芯片的封装面积需要与去耦电容的尺寸和数量相匹配，否则会导致去耦电容的降噪效果不能满足要求。
发明内容
有鉴于此，本发明致力于提供一种半导体基板、半导体器件、集成电路***和电子设备，以在保证去耦电容的降噪效果满足要求的同时，进一步缩小芯片的封装面积。
第一方面，本申请提供了一种半导体基板，包括基板主体以及位于所述基板主体第一侧的多个第一管脚；所述基板主体的第二侧可封装芯片，所述第二侧与所述第一侧相对设置；
所述基板主体的第一侧表面至少包括第一区域和第二区域，所述多个第一管脚分别位于所述第一区域和所述第二区域内；
所述第一区域内的第一管脚包括电源管脚和接地管脚，所述电源管脚和所述接地管脚可分别与去耦电容的两端电连接，所述第一区域内的第一管脚的分布密度由所述去耦电容的尺寸大小和数量决定；所述第二区域内的第一管脚的分布密度大于所述第一区域内的第一管脚的分布密度。
由于第一区域内的第一管脚的分布密度由需要电连接的去耦电容的尺寸和数量决定，因此，可以在第一区域内对应设置相应尺寸和数量的去耦电容，以使去耦电容的降噪效果满足要求；并且，由于第二区域内的第一管脚的分布密度大于第一区域内的第一管脚的分布密度，因此，可以通过缩小第二区域的面积，进一步缩小半导体基板的面积以及包括该半导体基板的封装芯片的封装面积。
可选地，所述第一区域位于所述基板主体的中心区域，所述第二区域位于所述基板主体的边缘区域，且所述第二区域包围所述第一区域。
由于第一管脚的分布密度越小，其所在区域在焊接时承受的应力越大，因此，将承受应力较大的区域设置在半导体基板中心区域，可以避免边缘区域承受的应力过大，导致边缘区域发生翘曲等形变。
可选地，所述第一区域内的第一管脚以及所述第二区域内的第一管脚均匀分布；和/或，
所述第一区域内的第一管脚以及所述第二区域内的第一管脚中心对称分布。
通过使得第一管脚均匀分布，可以保证足够的空间利用率，通过使得第一管脚中心对称分布，可以使得焊接时的应力均匀分布，避免某一区域应力过大，导致半导体基板出现翘曲等问题。
可选地，所述第一区域内的第一管脚的间距大于或等于所述去耦电容的长度，所述第二区域内的第一管脚的间距小于所述去耦电容的长度，以使去耦电容在半导体基板上的投影覆盖与其电连接的电源管脚和接地管脚的投影，以使每个去耦电容都设置在电源管脚和接地管脚的正下方，以使去耦电容的降噪效果最佳。
可选地，所述第一区域内的第一管脚的间距大于或等于0.9mm，所述第二区域内的第一管脚的间距在0.7mm~1mm范围内，以在满足第一区域内的每个第一管脚都对应设置0402规格的去耦电容的基础上，尽可能地缩小第二区域的面积，尽可能地缩小半导体基板以及包括该半导体基板的封装芯片的面积。
可选地，每一个所述电源管脚和与其相邻设置的一个所述接地管脚都与一个所述去耦电容电连接，以通过设置足够多数量的去耦电容，来提高降噪效果。
可选地，所述半导体基板还包括位于所述基板主体第二侧的多个第二管脚；所述第二管脚可与所述芯片电连接，所述第二管脚通过贯穿所述基板主体的第一导电部件与所述第一管脚电连接。
可选地，所述第一管脚包括带有焊球的焊盘，所述第二管脚包括焊盘，以便于采用球栅阵列封装技术封装芯片。
第二方面，本申请提供了一种半导体器件，包括芯片和如上任一项所述的半导体基板，所述芯片封装在所述半导体基板的第二侧。
由于半导体基板第一区域可以对应设置相应尺寸和数量的去耦电容，以使去耦电容的降噪效果满足要求，并且，第二区域内的第一管脚的分布密度大于第一区域内的第一管脚的分布密度，因此，可以通过缩小第二区域的面积，进一步缩小半导体基板的面积以及包括该半导体基板的封装芯片即半导体器件的封装面积。
可选地，所述芯片包括电源引脚、接地引脚和信号引脚，所述电源引脚与所述半导体基板第一区域内的第一管脚中的电源管脚电连接，所述接地引脚与所述半导体基板第一区域内的第一管脚中的接地管脚电连接，所述信号引脚与所述半导体基板第二区域内的第一管脚电连接，其中所述引脚通过所述半导体基板的第二管脚和第一导电部件与所述第一管脚电连接。
第三方面，本申请提供了一种集成电路***，包括印刷电路板和如上所述的半导体器件，所述半导体器件安装在所述印刷电路板上。
由于半导体基板以及包括该半导体基板的封装芯片即半导体器件的封装面积较小，因此，可以便于各种器件在印刷电路板上集成，便于集成电路***的集成化和小型化。
可选地，所述集成电路***包括去耦电容，所述去耦电容安装在所述印刷电路板上，所述去耦电路与所述半导体器件中的半导体基板第一区域内的电源管脚和接地管脚电连接，以通过去耦电容降低半导体器件即封装芯片的噪声，向半导体器件即封装芯片提供稳定的电源。
可选地，所述去耦电容安装在所述印刷电路板背离所述半导体器件的一侧，所述去耦电容通过所述印刷电路板中的第二导电部件与所述半导体器件电连接，以使去耦电容设置在半导体器件电源管脚和接地管脚的正下方，以使去耦电容的降噪效果最佳。
可选地，所述第一区域内的每一电源管脚和与其相邻设置的一接地管脚都与一去耦电容电连接；并且，每一所述去耦电容在所述半导体基板上的正投影都覆盖与其电连接的所述电源管脚和所述接地管脚的正投影，以使每个去耦电容都设置在电源管脚和接地管脚的正下方，以使去耦电容的降噪效果最佳。
第四方面，本申请提供了一种电子设备，其特征在于，包括如上任一项所述的集成电路***。
相较于现有技术来说，由于集成电路***可以更加集成化和小型化，因此，可以实现电子设备的小型化。
附图说明
通过结合附图对本申请实施例进行更详细的描述，本申请的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本申请实施例的进一步理解，并且构成说明书的一部分，与本申请实施例一起用于解释本申请，并不构成对本申请的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
图1为一种封装芯片的剖面结构示意图。
图2为图1所示的半导体基板具有管脚一侧的一种俯视结构示意图。
图3为图1所示的半导体基板具有管脚一侧的另一种俯视结构示意图。
图4为本发明一个实施例提供的半导体基板的剖面结构示意图。
图5为本发明另一个实施例提供的半导体基板的剖面结构示意图。
图6为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图。
图7为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图。
图8为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图。
图9为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图。
图10为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图。
图11为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图。
图12为本发明一个实施例提供的半导体器件的剖面结构示意图。
图13为本发明一个实施例提供的集成电路***的结构示意图。
图14为图13所示的印刷电路板的底面俯视结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述。
图1为一种封装芯片的剖面结构示意图，如图1所示，该封装芯片包括芯片10和封装该芯片10的半导体基板11，该半导体基板11背离该芯片10的一侧具有多个管脚12，每个管脚12都包括焊盘12a以及与焊盘12a连接的焊球12b。其中，可以通过加热，使焊球12b融化，来将封装芯片焊接在印刷电路板上。
图2为图1所示的半导体基板11具有管脚12一侧的一种俯视结构示意图，如图2所示，管脚12包括电源管脚120、接地管脚121和信号管脚122。并且，电源管脚120和接地管脚121通常会对应设置去耦电容13，且该去耦电容13会与对应设置的电源管脚120和接地管脚121电连接，以降低其他元件耦合到电源管脚120的噪声，使得电源管脚120能够提供稳定的电源。
为了保证焊球12b焊接的均匀性，半导体基板11的多个管脚12通常是均匀分布的，即各个管脚12的间距是大小相等的。基于此，如图2所示，若电源管脚120和接地管脚121的间距D1大于或等于去耦电容13的长度D2，就会导致半导体基板11的面积较大，进而导致包括该半导体基板的封装芯片的封装面积较大。如图3所示，图3为图1所示的半导体基板11具有管脚12一侧的另一种俯视结构示意图，若电源管脚120和接地管脚121的间距D1小于去耦电容13的长度D2，则会导致某些电源管脚120不能设置去耦电容13，导致封装芯片的降噪效果较差，导致封装芯片的电源稳定性较差。
基于此，本发明实施例提供了一种半导体基板，以通过将需要电连接去耦电容的电源管脚和接地管脚设置在同一区域，并使得该区域内的管脚分布密度较小，来设置预设尺寸和数量的去耦电容，将不需要电连接去耦电容的其他管脚设置在其他区域，并使得该区域内的管脚分布密度较大，来减小半导体基板的面积以及包括该半导体基板的封装芯片的封装面积。
作为本发明公开内容的一种可选实现，本发明实施例提供了一种半导体基板。该半导体基板可以是芯片封装的载体，即该半导体基板又可称为封装基板。此外，该半导体基板可以为芯片提供电连接、保护、支撑、散热、组装等功效。
如图4所示，图4为本发明一个实施例提供的半导体基板的剖面结构示意图，该半导体基板4包括基板主体40以及位于基板主体40第一侧的多个第一管脚（pin）41。该基板主体40的第二侧可封装芯片，即芯片可封装在基板主体40的第二侧，第二侧与第一侧相对设置。其中，该芯片为裸片（Die）。
本发明一些实施例中，每个第一管脚41都可以包括焊盘41a和与该焊盘41a连接的焊球41b。同样，具有焊球41b的焊盘41a可以通过加热使得焊球41b融化的方式，使得焊盘41a与印刷电路板上的接触点电连接。
在一些可选示例中，焊盘41a可以部分位于基板主体40内部、部分位于基板主体40外部，位于内部的部分焊盘41a可以与基板主体40内部的走线电连接，位于外部的部分焊盘41a可以与位于基板主体40外部的焊球41b电连接。在另一些可选示例中，焊盘41a也可以全部位于基板主体40内部，焊球41b通过基板主体40的开口与其内部的焊盘41a电连接。
当然，本发明并不仅限于此，在另一些实施例中，如图5所示，图5为本发明另一个实施例提供的半导体基板的剖面结构示意图，第一管脚41中的焊盘41a也可以不连接焊球41b，即，第一管脚41可以仅包括焊盘41a。其中，图5中的焊盘41a至少部分位于基板主体40外部。并且，该焊盘41a可以通过导电胶等与印刷电路板上的接触点电连接。
可以理解的是，第一管脚41中的焊盘41a是否外接焊球41b，可以由芯片的封装形式决定。例如，采用球栅阵列封装技术封装芯片，则焊盘41a必然外接焊球41b。
本发明一些实施例中，如图4所示，焊球41b的剖面形状是圆形，当然，本发明并不仅限于此，在另一些实施例中，焊球41b的剖面形状还可以为椭圆形。此外，焊盘41a的剖面形状也可以为圆形、方形或菱形等。
本发明实施例中，如图4和图6所示，图6为本发明一个实施例提供的半导体基板的第一侧的俯视结构示意图，该基板主体40的第一侧的表面至少包括第一区域A1和第二区域A2，多个第一管脚41分别位于第一区域A1和第二区域A2内。
并且，第一区域A1内的第一管脚41包括电源管脚410和接地管脚411，第二区域A2内的第一管脚41包括信号管脚。其中，电源管脚410和接地管脚411可以分别与去耦电容的两端电连接，以通过去耦电容降噪，使得电源管脚410提供稳定的电源信号。
其中，电源管脚410可与印刷电路板上的电源端电连接，以将印刷电路板提供的电源信号传输至芯片，接地管脚411可与印刷电路板上的接地端电连接，以将印刷电路板提供的接地信号传输至芯片，信号管脚412可与印刷电路板上的信号端，以将印刷电路板提供的输入信号传输至芯片，和/或，将芯片的输出信号传输至印刷电路板。
本发明一些实施例中，第一区域A1内的第一管脚41全部是电源管脚410和接地管脚411，第二区域A2内的第一管脚41全部是信号管脚412。但是，本发明并不仅限于此，在另一些实施例中，第二区域A2内的第一管脚41也可以部分是电源管脚410和接地管脚411、部分是信号管脚412。也就是说，本发明一些实施例中，可以仅将需要与去耦电容电连接的电源管脚410和接地管脚411设置在第一区域A1内，将不需要与去耦电容电连接的电源管脚410和接地管脚411设置在第二区域A2内。
其中，第一区域A1内的第一管脚41的分布密度是由去耦电容的尺寸和数量决定的。例如，可以根据降噪效果要求，确定是否每一个电源管脚410都对应设置一个去耦电容，若每一个电源管脚410都对应设置一个去耦电容，则可以根据电源管脚410的数量确定去耦电容的数量，若部分电源管脚410对应设置去耦电容，则可以根据这部分电源管脚410的数量确定去耦电容的数量。此外，还可以根据降噪效果要求以及封装芯片的尺寸，确定去耦电容为某一规格的去耦电容，进而可以确定该规格的去耦电容的尺寸。
确定去耦电容的数量和尺寸之后，可以根据去耦电容的数量确定第一区域A1内第一管脚41的数量，根据去耦电容的尺寸确定第一区域A1内第一管脚41的间距，从而可以确定第一区域A1内的第一管脚41的分布密度。
进一步地，可以确定第二区域A2内的第一管脚41的分布密度，并使得第二区域A2内的第一管脚41的分布密度大于第一区域A1内的第一管脚41的分布密度。例如，确定第二区域A2内的第一管脚41的分布密度为封装工艺能够实现的最大密度，以尽可能最大程度地缩小第二区域A2的面积。
可以理解的是，本发明实施例中，各个第一管脚41的尺寸可以是相同的，基于此，第二区域A2内的第一管脚41的分布密度大于第一区域A1内的第一管脚41的分布密度，这一实现方式可以理解为第二区域A2内的第一管脚41的间距L2小于第一区域A1内的第一管脚41的间距L1。
本发明实施例中，将需要与去耦电容对应连接的第一管脚41即电源管脚410和接地管脚411设置在第一区域A1内，并使第一区域A1内第一管脚41的分布密度由预设尺寸和数量的去耦电容的确定，从而可以在第一区域A1内对应设置预设尺寸和数量的去耦电容，进而可以使得去耦电容的降噪效果满足要求。
并且，本发明实施例中，将不需要与去耦电容电连接的其他第一管脚41即信号管脚412设置在第二区域A2内，并使第二区域A2内的第一管脚41的分布密度大于第一区域A1内的第一管脚41的分布密度，可以缩小第二区域A2的面积，从而可以缩小半导体基板4的面积，进而可以缩小包括该半导体基板4的封装芯片的封装面积。
本发明一些实施例中，如图6所示，第一区域A1位于基板主体40的中心区域，第二区域A2位于基板主体40的边缘区域，且第二区域A2包围第一区域A1，以使半导体基板4的管脚排布方式为中间稀疏、周围紧密的排布方式。由于第一管脚41的分布密度越小，其所在区域在焊接时承受的应力越大，因此，将承受应力较大的区域设置在半导体基板4中心区域，可以避免边缘区域承受的应力过大，导致边缘区域发生翘曲等形变。
当然，本发明并不仅限于此，若第一区域A1内的第一管脚41的分布密度与第二区域A2内的第一管脚41的分布密度差别不大，不会引起边缘区域发生翘曲等形变，则在另一些实施例中，如图7和图8所示，图7为本发明另一个实施例提供的半导体基板的第一侧的俯视结构示意图，图8为本发明另一个实施例提供的半导体基板的第一侧的俯视结构示意图，第一区域A1还可以位于基板主体40的边缘区域，第二区域A2半包围第一区域A1。
本发明一些实施例中，如图6至8所示，第一区域A1和第二区域A2内的第一管脚41均匀分布，和/或，第一区域A1以及第二区域A2内的第一管脚41中心对称分布。其中，通过使得第一管脚41均匀分布，可以保证足够的空间利用率，通过使得第一管脚41中心对称分布，可以使得焊接时的应力均匀分布，避免某一区域应力过大，导致半导体基板4出现翘曲等问题。
当然，本发明并不仅限于此，在另一些实施例中，如图9所示，图9为本发明另一个实施例提供的半导体基板的第一侧的俯视结构示意图，可以根据某些特定设计要求，使得第一区域A1内的第一管脚41不中心对称分布，使得第一区域A1内的第一管脚41也不均匀分布，在此不再赘述。
本发明一些实施例中，如图10所示，图10为本发明另一个实施例提供的半导体基板的第一侧的俯视结构示意图，每一个电源管脚410和与其相邻设置的一个接地管脚411都与一个去耦电容42对应设置并电连接，以通过设置足够多数量的去耦电容42，来提高降噪效果。
并且，第一区域A1内的第一管脚41的间距L1大于或等于去耦电容42的长度L，以使去耦电容42在半导体基板4上的投影覆盖与其电连接的电源管脚410和接地管脚411的投影，以使每个去耦电容42都设置在电源管脚410和接地管脚411的正下方，以使去耦电容42的降噪效果最佳。此外，第二区域A2内的第一管脚41的间距L2可以小于去耦电容42的长度L，甚至可以小于去耦电容42的宽度，以尽量减小半导体基板4的面积。
本发明一些实施例中，半导体基板4为封装微型芯片的基板，例如，半导体基板4的长度和宽度都等于25mm，则可以将半导体基板4与0402规格的去耦电容电连接。这是因为0402规格去耦电容，相较更小尺寸的电容，在工业或其它较为恶劣的环境中具有更高的稳定性。
基于此，第一区域A1内的第一管脚41的间距大于或等于0.9mm，第二区域A2内的第一管脚41的间距在0.7mm~1mm范围内，以在满足第一区域A1内的每个第一管脚41都对应设置0402规格的去耦电容的基础上，尽可能地缩小第二区域A2的面积，尽可能地缩小半导体基板4以及包括该半导体基板4的封装芯片的面积。
在一些可选示例中，第一区域A1内的第一管脚41的间距为1mm，第二区域A2内的第一管脚41的间距为0.8mm。
本发明实施例中，半导体基板4可以为硅基板、锗基板或砷化镓基板等。如图11所示，图11为本发明另一个实施例提供的半导体基板的剖面结构示意图，该半导体基板4还包括位于基板主体40第二侧的多个第二管脚43，该第二管脚43可与芯片电连接，第二管脚43通过贯穿基板主体40的第一导电部件44与第一管脚41电连接。
其中，该第一导电部件44包括贯穿基板主体40的金属过孔440，以及，至少一层金属层441、连接金属层和管脚的过孔442以及连接相邻金属层的过孔（图中未示出）等，以实现第二管脚43和第一管脚41的电连接。
需要说明的是，一般情况下，芯片的面积会比半导体基板4的面积小，但会比第一区域A1的区域大，因此，芯片电源引脚的位置与电源管脚410的位置是不对应的，与芯片电源引脚相连的第二管脚43的位置与芯片电源引脚的位置可以对应，也可以不对应。若二者位置对应，则芯片电源引脚可以通过焊球等与第二管脚43电连接，若二者位置不对应，则芯片电源引脚可以通过金线等与第二管脚43电连接。
本发明一些实施例中，与第一区域A1内的第一管脚41对应电连接的第二管脚43的分布密度可以大于与第二区域A2内的第一管脚41对应电连接的第二管脚43的分布密度。并且，与第一区域A1内的第一管脚41对应电连接的第二管脚43的位置也可以与第一区域A1的位置对应，与第二区域A2内的第一管脚41对应电连接的第二管脚43的位置也可以与第二区域A2对应，例如，与第一区域A1内的第一管脚41对应电连接的第二管脚43位于中心区域，与第二区域A2内的第一管脚41对应电连接的第二管脚43位于边缘区域，以便于简化第一导电部件44的金属层和过孔设计等。
当然，本发明也并不仅限于此，在另一些实施例中，第二管脚43也可以不与第一管脚41对应设置，以使第二管脚43的位置可与多种芯片的引脚位置匹配，使得半导体基板4可以适用于封装多种芯片。
作为本发明公开内容的一种可选实现，本发明实施例提供了一种半导体器件，如图12所示，图12为本发明一个实施例提供的半导体器件的剖面结构示意图，该半导体器件包括芯片5和半导体基板4，该半导体基板4可以为如上任一实施例提供的半导体基板。
其中，该半导体基板4包括基板主体以及位于基板主体第一侧的多个第一管脚等，基板主体的第二侧封装芯片5，第二侧与第一侧相对设置。其中，芯片5为裸片（Die）。
本发明一些实施例中，如图12所示，芯片5包括多个引脚50，该引脚50包括电源引脚、接地引脚和信号引脚，其中，电源引脚与半导体基板4第一区域A1内的第一管脚中的电源管脚电连接，接地引脚与半导体基板第一区域A1内的第一管脚中的接地管脚电连接，信号引脚与半导体基板第二区域A2内的第一管脚电连接。
其中，引脚50包括焊盘和焊球，可以通过对焊球进行加热，使得引脚50与半导体基板4的第二管脚电连接，进而使得引脚50与第一管脚电连接。当然，本发明并不仅限于此，在另一些实施例中，引脚50也可以仅包括焊盘，其焊盘通过金线等与半导体基板4的第二管脚电连接。
需要说明的是，将芯片5的所有引脚50与半导体基板4上的第二管脚电连接之后，可以将芯片5制作成封装体，即采用封装层51密封芯片5。由于半导体基板4的第二管脚与第一管脚电连接，因此，可以通过半导体基板4的第一管脚与柔性基板的接触点电连接，这些接触点又通过印刷电路板上的导线与其他器件电连接，从而可以使得芯片5通过印刷电路板与其他器件互连。
作为本发明公开内容的一种可选实现，本发明实施例提供了一种集成电路***，如图13所示，图13为本发明一个实施例提供的集成电路***的结构示意图，该集成电路***包括印刷电路板（Printed Circuit Board，PCB）6和半导体器件，该半导体器件为如上任一实施例提供的半导体器件，该半导体器件安装在印刷电路板6上。该半导体器件包括半导体基板4和封装的芯片5，该半导体器件也可称为封装芯片。该半导体器件的第一管脚通过与印刷电路板6电连接，实现芯片5与印刷电路板6上安装的其他器件电连接。
其中，印刷电路板6上通常会安装如处理器芯片、内存、存储器、电源模块、时钟模块、***设备模块、接口连接器、电阻电容等基础元器件。这些基础元器件通过印刷电路板6相互连接共同构成***系主板，或者说，这些基础元器件和印刷电路板6的综合体构成***级主板。可以理解的是，处理器芯片可以是本发明实施例提供的封装芯片即半导体器件。
需要说明的是，电源模块可以提供通过印刷电路板6以及半导体基板4向芯片5提供电源信号，时钟模块以及其他模块可以通过印刷电路板6以及半导体基板4向芯片5提供其他数据信号或时钟信号等。
本发明一些实施例中，集成电路***包括去耦电容7，去耦电容7安装在印刷电路板6上，去耦电容7与半导体器件中的半导体基板4第一区域内的电源管脚和接地管脚电连接。
本发明一些实施例中，如图13所示，去耦电容7安装在印刷电路板6背离半导体器件的一侧，去耦电容7通过印刷电路板6中的第二导电部件（图中未示出）与半导体器件电连接。当然，本发明并不仅限于此，在另一些实施例中，去耦电容7也可以安装半导体器件的同一侧。
可以理解的是，第二导电部件也可以包括贯穿印刷电路板6的金属过孔，以及，至少一层金属层、连接金属层和管脚的过孔以及连接相邻金属层的过孔等，以实现去耦电容7和半导体基板4的第一管脚的电连接。
如图14所示，图14为图13所示的印刷电路板的底面俯视结构示意图，第一区域A1内的每一电源管脚410和与其相邻设置的一接地管脚411都与一去耦电容7电连接，并且，每一去耦电容7在半导体基板4上的正投影都覆盖与其电连接的电源管脚410和接地管脚411的正投影，以使每个去耦电容42都设置在电源管脚410和接地管脚411的正下方，以使去耦电容42的降噪效果最佳。
如图14所示，去耦电容7包括第一电极71和第二电极72，第一电极71和第一电极72分别位于去耦电容7的两端，并且，第一电极71和第二电极72分别与电源管脚410和接地管脚411电连接。
需要说明的是，去耦电容7的排布方式与电源管脚410和接地管脚411阵列的排布方式对应，本发明并不对此进行限定，对去耦电容7进行旋转或翻转后得到的排布方式都在本发明的保护范围之内。
作为本发明公开内容的一种可选实现，本发明实施例提供了一种电子设备，该电子设备包括如上任一实施例提供的集成电路***。该电子设备包括智能手机、平板电脑、数码相机以及服务器等。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (15)

1.一种半导体基板，其特征在于，包括基板主体以及位于所述基板主体第一侧的多个第一管脚；
所述基板主体的第二侧可封装芯片，所述第二侧与所述第一侧相对设置；所述第一管脚用于与印刷电路板电连接，以实现所述芯片与所述印刷电路板上安装的其他器件的电连接；
所述基板主体的第一侧表面至少包括第一区域和第二区域，所述多个第一管脚分别位于所述第一区域和所述第二区域内；
所述第一区域内的第一管脚包括电源管脚和接地管脚，所述电源管脚和所述接地管脚可分别与去耦电容的两端电连接，所述第一区域内的第一管脚的分布密度由所述去耦电容的尺寸和数量决定；所述第二区域内的第一管脚的分布密度大于所述第一区域内的第一管脚的分布密度。
2.根据权利要求1所述的半导体基板，其特征在于，所述第一区域位于所述基板主体的中心区域，所述第二区域位于所述基板主体的边缘区域，且所述第二区域包围所述第一区域。
3.根据权利要求1或2所述的半导体基板，其特征在于，所述第一区域内的第一管脚以及所述第二区域内的第一管脚均匀分布；和/或，
所述第一区域内的第一管脚以及所述第二区域内的第一管脚中心对称分布。
4.根据权利要求1所述的半导体基板，其特征在于，所述第一区域内的第一管脚的间距大于或等于所述去耦电容的长度，所述第二区域内的第一管脚的间距小于所述去耦电容的长度。
5.根据权利要求4所述的半导体基板，其特征在于，所述第一区域内的第一管脚的间距大于或等于0.9mm，所述第二区域内的第一管脚的间距在0.7mm~1mm范围内。
6.根据权利要求1所述的半导体基板，其特征在于，每一个所述电源管脚和与其相邻设置的一个所述接地管脚都与一个所述去耦电容电连接。
7.根据权利要求1所述的半导体基板，其特征在于，所述半导体基板还包括位于所述基板主体第二侧的多个第二管脚；所述第二管脚可与所述芯片电连接，所述第二管脚通过贯穿所述基板主体的第一导电部件与所述第一管脚电连接。
8.根据权利要求7所述的半导体基板，其特征在于，所述第一管脚包括带有焊球的焊盘，所述第二管脚包括焊盘。
9.一种半导体器件，其特征在于，包括芯片和如权利要求1~8任一项所述的半导体基板，所述芯片封装在所述半导体基板的第二侧。
10.根据权利要求9所述的半导体器件，其特征在于，所述芯片包括电源引脚、接地引脚和信号引脚，所述电源引脚与所述半导体基板第一区域内的第一管脚中的电源管脚电连接，所述接地引脚与所述半导体基板第一区域内的第一管脚中的接地管脚电连接，所述信号引脚与所述半导体基板第二区域内的第一管脚电连接，其中所述芯片的引脚通过所述半导体基板的第二管脚和第一导电部件与所述第一管脚电连接。
11.一种集成电路***，其特征在于，包括印刷电路板和如权利要求9或10所述的半导体器件，所述半导体器件安装在所述印刷电路板上。
12.根据权利要求11所述的集成电路***，其特征在于，所述集成电路***包括去耦电容，所述去耦电容安装在所述印刷电路板上，所述去耦电容与所述半导体器件中的半导体基板第一区域内的电源管脚和接地管脚电连接。
13.根据权利要求12所述的集成电路***，其特征在于，所述去耦电容安装在所述印刷电路板背离所述半导体器件的一侧，所述去耦电容通过所述印刷电路板中的第二导电部件与所述半导体器件电连接。
14.根据权利要求13所述的集成电路***，其特征在于，所述第一区域内的每一电源管脚和与其相邻设置的一接地管脚都与一去耦电容电连接；并且，每一所述去耦电容在所述半导体基板上的正投影都覆盖与其电连接的所述电源管脚和所述接地管脚的正投影。
15.一种电子设备，其特征在于，包括权利要求11~14任一项所述的集成电路***。
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