JP7061954B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、トレンチ電極を有する半導体装置に関するものである。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）などの半導体スイッチング素子（半導体装置）は、例えば、汎用インバータ及びＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ：交流）サーボ等の分野で、三相モータの可変速制御を行なうためのパワーモジュール用に、広く用いられている。省エネの観点から、半導体スイッチング素子の電力損失を減らすことが求められている。半導体スイッチング素子の電力損失は、主に、オン損失と、スイッチング損失とに起因する。
例えば、特開２０１６－１１１０７７号公報によれば、トレンチゲート構造を有するＩＧＢＴが開示されている。トレンチゲート構造を適用することによって、チャネル密度を向上させることで、オン損失を低減することができる。また上記公報に開示されたＩＧＢＴにおいては、ドリフト層の不純物濃度よりも高い不純物濃度を有するキャリアストア層がベース層の下に配置されており、これにより損失をより低減することができる。
特開２０１６－１１１０７７号公報
トレンチゲート型のＩＧＢＴのスイッチング損失を低減する方法の一つとしては、寄生容量のひとつであるゲート・コレクタ間容量（以下において「Ｃｇｃ」ともいう）を低減する方法がある。しかしながら、キャリアストア層を有するＩＧＢＴについては、他の特性への悪影響を抑えつつＣｇｃを低減する方法が、これまで十分に検討されていなかった。より一般的に言えば、キャリアストア層を有する半導体装置において、他の特性への悪影響を抑えつつ寄生容量を低減する方法について、これまで十分に検討されていなかった。
本発明は以上のような課題を解決するためになされたものであり、その目的は、キャリアストア層を設けつつスイッチング損失を抑制することができる半導体装置を提供することである。
本発明の半導体装置は、半導体基板と、内面絶縁膜と、トレンチ電極とを有している。半導体基板は、第１の表面と、第１の表面と反対側の面であって、トレンチの開口が設けられた第２の表面とを有している。半導体基板は、第１導電型のドリフト層と、第１導電型のキャリアストア層と、第２導電型のベース層と、第１導電型の不純物層とを有している。キャリアストア層は、ドリフト層の第２の表面側に設けられており、ドリフト層の不純物濃度よりも高い不純物濃度を有している。ベース層は、キャリアストア層の第２の表面側に設けられており、第２の表面に達している。不純物層は、ベース層の第２の表面側に設けられている。トレンチは、不純物層と、ベース層と、キャリアストア層とを貫通してドリフト層に達している。内面絶縁膜はトレンチの内面を覆っている。トレンチ電極は内面絶縁膜を介してドリフト層、キャリアストア層、ベース層、不純物層に面するようにトレンチ内に設けられている。内面絶縁膜は、ベース層に面する部分で第１の厚みを有しており、ドリフト層に面する部分で第２の厚みを有しており、キャリアストア層に面する部分で第１の厚み及び前記第２の厚みを有している。第２の厚みは第１の厚みより厚い。トレンチ電極の最深部の深さにおけるトレンチの幅が第２の表面におけるトレンチの開口の幅よりも小さくなるように、トレンチの幅は、キャリアストア層からドリフト層の第２の表面側を通ってドリフト層内に延びるトレンチの少なくとも一部に沿ってトレンチ電極の最も深い部分に向かう方向へ、より広い幅からより狭い幅にテーパ状とされている。内面絶縁膜の厚みは、第１および第２の厚みを保ちながらテーパ状の形状に沿って形成されている。
本発明によれば、内面絶縁膜は、ベース層に面する部分で第１の厚みを有しており、ドリフト層に面する部分で第２の厚みを有しており、キャリアストア層に面する部分で第１の厚み及び第２の厚みを有しており、第２の厚みは第１の厚みより厚い。これにより、ベース層によって構成されるチャネルについての電圧しきい値特性への影響なしに、トレンチ電極に起因しての寄生容量が低減される。この寄生容量の低減によって、半導体装置のスイッチング損失を抑制することができる。
本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。 図１の線ＩＩＡ－ＩＩＡに沿う部分断面図（Ａ）、および図１の線ＩＩＢ－ＩＩＢに沿う部分断面図（Ｂ）である。 図２の半導体装置が有する半導体基板の不純物濃度プロファイルの第１の例を示すグラフ図である。 図２の半導体装置が有する半導体基板の不純物濃度プロファイルの第２の例を示すグラフ図である。 図２の半導体装置が有する半導体基板の不純物濃度プロファイルの第３の例を示すグラフ図である。 図２の半導体装置が有する半導体基板の不純物濃度プロファイルの第４の例を示すグラフ図である。 均一な厚みを有する内面絶縁膜が設けられた、比較例の半導体装置の構成を示す部分断面図である。 トレンチの深さがキャリアストア層の底面よりも浅い半導体装置についての、オフ状態における電位分布のシミュレーション結果を示す部分断面図である。 トレンチの深さがキャリアストア層の底面よりも深い半導体装置についての、オフ状態における電位分布のシミュレーション結果を示す部分断面図である。 図８及び図９の結果に基づいて、半導体基板中での深さと電界強度との関係を模式的に示すグラフ図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３及びその第１及び第２の変形例における、オン電圧とゲート・コレクタ間容量Ｃｇｃとの関係の例を示すグラフ図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態７における半導体装置の構成を概略的に示す部分上面図である。 図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う部分断面図である。 図１７の線ＸＩＸ－ＸＩＸに沿う部分断面図である。 本発明の実施の形態７の変形例における半導体装置の構成を概略的に示す部分上面図である。 本発明の実施の形態８における半導体装置の構成を概略的に示す部分上面図である。 図２１の線ＸＸＩＩ－ＸＸＩＩに沿う部分断面図である。 トレンチピッチが図２４の場合に比して広い場合における、オフ状態における電位分布のシミュレーション結果を示す部分断面図である。 トレンチピッチが図２３の場合に比して狭い場合における、オフ状態における電位分布のシミュレーション結果を示す部分断面図である。 本発明の実施の形態９における半導体装置の構成を概略的に示す部分上面図である。 本発明の実施の形態１０における半導体装置の構成を概略的に示す部分上面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（構成）
図１は、本実施の形態１におけるＩＧＢＴ１０１（半導体装置）の構成を概略的に示す上面図である。図２（Ａ）および図２（Ｂ）は、ＩＧＢＴ１０１のセル領域Ｒ１（図１）における、互いに隣接する部分断面図であり、具体的には、図１の線ＩＩＡ－ＩＩＡおよび線ＩＩＢ－ＩＩＢのそれぞれに沿う部分断面図である。なお図１においては、図を見やすくするために、エミッタ電極４２（第２の主電極）については、その外縁のみが二点鎖線で示されている。
ＩＧＢＴ１０１は、半導体基板５０と、内面絶縁膜６１と、トレンチ電極７０と、コレクタ電極４１（第１の主電極）と、エミッタ電極４２と、層間絶縁膜３７とを有している。半導体基板５０は、表面Ｓ１（第１の表面）と、表面Ｓ１と反対側の面である表面Ｓ２（第２の表面）とを有している。本明細書において、半導体基板５０中での「深さ」は、表面Ｓ２からの距離として定義される。半導体基板５０は、ｎ－ドリフト層５１と、ｎキャリアストア層５２と、ｐベース層５３と、ｎ＋エミッタ層５４（不純物層）と、ｐコレクタ層５７とを有している。半導体基板５０はさらに、ｎバッファ層５６を有していてよい。
ｎ－ドリフト層５１は、表面Ｓ１に面する下面と、表面Ｓ２に面する上面とを有している。ｎ－ドリフト層５１はｎ型（第１導電型）を有している。ｎキャリアストア層５２は、表面Ｓ２側に設けられており、具体的にはｎ－ドリフト層５１の上面上に設けられている。ｎキャリアストア層５２は、ｎ型を有しており、ｎ－ドリフト層５１の不純物濃度よりも高い不純物濃度を有している。ｐベース層５３は、ｎキャリアストア層５２の表面Ｓ２側に設けられており、具体的にはｎキャリアストア層５２の上面上に設けられている。ｐベース層５３は、ｐ型（第１導電型と異なる第２導電型）を有している。ｐベース層５３はｐ型のｐベース層５３ｂとｐ＋型のｐベース層５３ａとで構成されている。ｐベース層５３は、図２（Ａ）の断面位置においては表面Ｓ２に達していないが、図２（Ｂ）に示すように図２（Ａ）の断面に隣接する他の断面位置において表面Ｓ２に達している。図２（Ｂ）において、ｐベース層５３は、表面Ｓ２に達する面を含む領域の不純物濃度を高めてｐ＋型のｐベース層５３ａとしているが、表面Ｓ２に達する面の不純物濃度を高めずに表面Ｓ２に達する面を含む領域もｐベース層５３ｂと一体で形成してもよい。以降においては、ｐベース層５３ａとｐベース層５３ｂとの区別を省略してｐベース層５３として示すが、以下で示すｐベース層５３も、図２（Ａ）および図２（Ｂ）と同様にｐベース層５３ａおよびｐベース層５３ｂで構成されていてよく、ｐベース５３ｂのみで構成されていてもよい。ｎ＋エミッタ層５４は、ｐベース層５３の表面Ｓ２側に選択的に設けられている。具体的には、ｎ＋エミッタ層５４は、ｐベース層５３の上面側に部分的に設けられており表面Ｓ２に達している。ｎ＋エミッタ層５４はｎ型を有している。ｎバッファ層５６は、ｎ型を有しており、ｎ－ドリフト層５１の不純物濃度よりも高い不純物濃度を有している。ｎバッファ層５６は、ｎ－ドリフト層５１とコレクタ電極４１との間に配置されており、具体的にはｎ－ドリフト層５１とｐコレクタ層５７との間に配置されている。ｐコレクタ層５７は、ｎバッファ層５６を介してｎ－ドリフト層５１の下面上に設けられている。ｎバッファ層５６は省略されていてもよい。
コレクタ電極４１は、半導体基板５０の第１の表面Ｓ１上に設けられている。コレクタ電極４１は、ｐコレクタ層５７に接することによってｐコレクタ層５７と電気的に接続されている。エミッタ電極４２は、半導体基板５０の表面Ｓ２上に設けられている。エミッタ電極４２は、ｎ＋エミッタ層５４に接することによってｎ＋エミッタ層５４（不純物層）と電気的に接続されている。
半導体基板５０にはトレンチＴＲが設けられている。トレンチＴＲは、底部ＢＴと、開口ＯＰと、底部ＢＴと開口ＯＰとをつなぐ内面ＩＳとを有している。トレンチＴＲの開口ＯＰは、半導体基板５０の表面Ｓ２に設けられている。トレンチＴＲは、ｎ＋エミッタ層５４と、ｐベース層５３と、ｎキャリアストア層５２とを貫通してｎ－ドリフト層５１に達している。トレンチ電極７０の最深部の深さにおけるトレンチＴＲの幅Ｗｂｔは、表面Ｓ２における開口ＯＰの幅Ｗｏｐよりも小さいことが好ましい。言い換えれば、トレンチＴＲは、内面絶縁膜６１とトレンチ電極７０との境界の最深部（図２における最下部）の深さＤｄにおいて、幅Ｗｏｐよりも小さい幅Ｗｂｔを有していることが好ましい。
内面絶縁膜６１はトレンチＴＲの内面を覆っている。トレンチ電極７０は、内面絶縁膜６１を介してｎ－ドリフト層５１とｎキャリアストア層５２とｐベース層５３とｎ＋エミッタ層５４とに面するようにトレンチＴＲ内に設けられている。内面絶縁膜６１は、ｐベース層５３に面する部分で厚みＴａ（第１の厚み）を有しており、ｎ－ドリフト層５１に面する部分で厚みＴｂ（第２の厚み）を有しており、ｎキャリアストア層５２に面する部分で厚みＴａ及び厚みＴｂを有している。厚みＴｂは厚みＴａより厚い。ｐベース層５３とｎキャリアストア層５２との境界の深さをＤｐと定義し、かつｎキャリアストア層５２とｎ－ドリフト層５１との境界の深さをＤｎと定義し、かつＤｐ＜Ｄｇ＜Ｄｎを満たす一の深さを深さＤｇと定義する。内面絶縁膜６１は、深さＤｇよりも浅く配置された上部分６１ａと、深さＤｇよりも深く配置された下部分６１ｂとを有している。下部分６１ｂは、厚みＴａより大きな厚みＴｂを有していることが好ましい。本実施の形態においては、下部分６１ｂの厚みは均一であってよい。
なお、上述した、内面絶縁膜６１の厚みについての特徴は、セル領域Ｒ１内で満たされていればよく、セル領域Ｒ１外においては満たされなくてもよい。
半導体基板５０（図２）は、面内方向（半導体基板５０の厚み方向の垂直な方向）におけるレイアウト、すなわち平面レイアウト（図１）、として、セル領域Ｒ１と、セル領域Ｒ１の外側に配置されたゲート配線領域Ｒ３と、セル領域Ｒ１及びゲート配線領域Ｒ３の外側に配置された終端領域Ｒ５とを有している。ゲート配線領域Ｒ３は、トレンチ電極７０にゲート電位を印加するための領域である。この目的で、ゲート配線領域Ｒ３にはゲート配線層４６が設けられている。ゲート配線層４６は、ゲートパッド４５と、トレンチ電極７０とを互いに接続している。ゲートパッド４５は、外部からＩＧＢＴ１０１へゲート電位を印加するための電極である。終端領域Ｒ５には、典型的には、ガードリング（図示せず）のような、耐電圧を向上させるための構造が設けられている。
図３～図６のそれぞれは、深さ方向における半導体基板５０の不純物濃度プロファイルの第１～第４の例である。なお、本プロファイルは、図２（Ａ）に示す部分断面図におけるプロファイルである。これらの例においては、深さＤｎにおいて、不純物濃度プロファイルにおける折れ曲がりＫＮが見られる。よって、深さ方向における不純物濃度プロファイル分析を行うことによって、深さＤｎを測定することができる。またこれらの例においては、ｎキャリアストア層５２の不純物濃度の最小値はｎ－ドリフト層５１の不純物濃度の最大値よりも高い。典型的には、ｎ－ドリフト層５１の不純物濃度は、おおよそ均一（一定）である。
（比較例）
図７は、均一な厚みを有する内面絶縁膜が設けられた、比較例のＩＧＢＴ１００の構成を概略的に示す部分断面図である。ＩＧＢＴ１００の内面絶縁膜６０は、均一な厚みＴａを有している。よって、トレンチＴＲの底部ＢＴ近傍での比較において、比較例のＩＧＢＴ１００の内面絶縁膜６０（図７）は、本実施の形態のＩＧＢＴ１０１の内面絶縁膜６１（図２）に比して薄い。その結果、比較例のＩＧＢＴ１００は、より大きなゲート・コレクタ間容量Ｃｇｃを有しており、よって、より大きなスイッチング損失を有している。
ここで、第１に、もしもＩＧＢＴ１００の厚みＴａをより大きくしたとすると、ゲート・コレクタ間容量Ｃｇｃは小さくなる。しかしながらこれは、ＩＧＢＴのしきい値電圧を増大させてしまう。電圧しきい値は、ＩＧＢＴの用途によって、特定の範囲内にある必要がある。よって、Ｃｇｃを小さくするために厚みＴａを自由に最適化することは、通常、許容されない。
第２に、もしもトレンチＴＲの幅（図７における横方向の寸法）をより小さくしたとすると、トレンチＴＲの底部ＢＴ近傍でのゲート・コレクタ間容量Ｃｇｃの形成は抑えられる。しかしながらその場合は、トレンチ電極７０を形成するためにトレンチＴＲ内へ導電体を充填する工程が困難となる。
第３に、もしもトレンチＴＲの深さ（図７における縦方向の寸法）をより小さくしたとすると、トレンチＴＲの側面でのゲート・コレクタ間容量Ｃｇｃの形成は抑えられる。しかしながら、この方法には限界があり、Ｃｇｃを顕著に低減することは難しい。なぜならば、もしもトレンチＴＲの深さをキャリアストア層５２の底面よりも浅くすると、耐電圧が低下してしまうからである。このことについて、以下に説明する。
図８及び図９のそれぞれは、トレンチＴＲの深さがキャリアストア層５２の底面の深さＤｎよりも浅い場合と深い場合とでの、オフ状態における電位分布のシミュレーション結果を示す部分断面図である。図中、等高線は電位を表している。トレンチＴＲが浅い場合、トレンチＴＲの底部近傍、特に角部ＣＴ、において、等高線が密になっており、これは電界集中を意味している。図１０は、これらのシミュレーション結果に基づいて、半導体基板中での深さと電界強度との関係を模式的に示すグラフ図である。一般に耐電圧は、電界強度の、深さ方向における積分値にほぼ対応する。図１０からわかるように、トレンチＴＲの深さが深さＤｎよりも小さい場合、耐電圧が顕著に低下してしまう。
（効果のまとめ）
本実施の形態によれば、内面絶縁膜６１（図２）は、ｐベース層５３に面する部分で厚みＴａを有しており、ｎ－ドリフト層５１に面する部分で厚みＴｂを有しており、ｎキャリアストア層５２に面する部分で厚みＴａ及び厚みＴｂを有しており、厚みＴｂは厚みＴａより厚い。これにより、ｐベース層５３によって構成されるチャネルについての電圧しきい値特性への影響なしに、ゲート・コレクタ間容量Ｃｇｃが低減される。Ｃｇｃの低減によって、ＩＧＢＴのスイッチング損失を抑制することができる。
トレンチ電極７０の最深部の深さにおけるトレンチＴＲの幅Ｗｂｔ（図２）は、表面Ｓ２における開口ＯＰの幅Ｗｏｐよりも小さいことが好ましい。これにより、トレンチＴＲ内に電極を埋め込む工程が困難となることを避けつつ、トレンチＴＲの底面の面積を低減することができる。トレンチＴＲの底面の面積を低減することによって、ゲート・コレクタ間容量Ｃｇｃがより低減される。よって、ＩＧＢＴのスイッチング損失をより抑制することができる。
＜実施の形態２＞
（構成）
図１１は、本実施の形態２におけるＩＧＢＴ１０２（半導体装置）の構成を概略的に示す部分断面図である。ＩＧＢＴ１０２においてもＩＧＢＴ１０１（図２：実施の形態１）と同様、内面絶縁膜６１は、ｐベース層５３に面する部分で厚みＴａを有しており、ｎ－ドリフト層５１に面する部分で厚みＴｂを有しており、ｎキャリアストア層５２に面する部分で厚みＴａ及び厚みＴｂを有しており、厚みＴｂは厚みＴａより厚い。本実施の形態においてはさらに、内面絶縁膜６１のうち、トレンチ電極７０の最深部の深さよりも深い部分は厚みＴｃ（第３の厚み）を有しており、厚みＴｃは厚みＴｂより厚い。具体的には、内面絶縁膜６１の下部分６１ｂは、トレンチＴＲの底部ＢＴ上において、厚みＴｂより大きな厚みＴｃを有している。
なお本明細書において、内面絶縁膜の「厚み」は、内面絶縁膜の、トレンチの内面に垂直な方向における寸法として定義される。例えば図１１においては、トレンチＴＲの底部ＢＴにおいては、内面ＩＳの法線が縦方向に沿うので縦方向における寸法が厚みに対応し、底部ＢＴからある程度離れた位置においては、内面ＩＳの法線が横方向（厳密に言えば、横方向から若干傾いた方向）に沿うので横方向（厳密に言えば、横方向から若干傾いた方向）における寸法が厚みに対応する。
なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（効果）
本実施の形態によれば、内面絶縁膜６１のうち、トレンチ電極７０の最深部の深さよりも深い部分は、厚みＴｂより厚い厚みＴｃを有している。これにより、トレンチＴＲの側面上の内面絶縁膜６１に起因してトレンチＴＲ内にトレンチ電極７０を埋め込む工程が困難となることを避けつつ、トレンチＴＲの底部ＢＴ近傍でのゲート・コレクタ間容量Ｃｇｃの形成が抑えられる。よって、実用的な製造方法を用いつつ、ＩＧＢＴのスイッチング損失をより抑制することができる。
＜実施の形態３＞
（構成）
図１２は、本実施の形態３におけるＩＧＢＴ２０１（半導体装置）の構成を概略的に示す部分断面図である。ＩＧＢＴ２０１は、トレンチ電極７０（図１：実施の形態１）に代わって、トレンチ電極７１を有している。トレンチ電極７１は、上部電極７１ａと、埋込電極７１ｂとを有している。上部電極７１ａは、内面絶縁膜６１のうち厚みＴａを有する部分に接している。埋込電極７１ｂは、内面絶縁膜６１のうち厚みＴｂを有する部分に接している。具体的には、トレンチ電極７１は、深さＤｇよりも浅く配置された上部電極７１ａと、上部電極７１ａよりも深く配置された埋込電極７１ｂとを有している。ＩＧＢＴ２０１は、トレンチＴＲ内において上部電極７１ａと埋込電極７１ｂとを隔てる分離絶縁膜６３を有している。本実施の形態においては、埋込電極７１ｂは、ゲート電極としての機能を有する上部電極７１ａに電気的に接続されている。このような電気的接続を得るための構成としては、例えば、後述する実施の形態７の第１の変形例が用いられる。なおこれ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（効果）
本実施の形態によれば、トレンチＴＲ内において上部電極７１ａと埋込電極７１ｂとを隔てる分離絶縁膜６３が設けられる。これにより、トレンチＴＲ内面のうち分離絶縁膜６３に面する部分の近傍、すなわち破線部ＣＣ（図１２）、において、ゲート・コレクタ間容量Ｃｇｃの形成が抑えられる。これにより、ＩＧＢＴのスイッチング損失をより抑制することができる。
埋込電極７１ｂは、本実施の形態においては、上部電極７１ａに電気的に接続されている。これにより、埋込電極７１ｂの電位が安定化される。よって、ＩＧＢＴの特性を安定化することができる。
（変形例）
上記本実施の形態においては、埋込電極７１ｂは上部電極７１ａに電気的に接続され、これにより埋込電極７１ｂの電位がゲート電位とされる。変形例として、埋込電極７１ｂの電位が、ゲート電位以外の電位とされてよい。
第１の変形例として、埋込電極７１ｂは、上部電極７１ａに代わってエミッタ電極４２に電気的に接続されていてもよい。この場合、埋込電極７１ｂは、エミッタ電極４２を介して、ｎ＋エミッタ層５４（不純物層）に電気的に接続されている。これにより埋込電極７１ｂの電位がエミッタ電位とされる。このような電気的接続を得るための構成としては、例えば、後述する実施の形態７が用いられる。本変形例によれば、エミッタ電位に固定された埋込電極７１ｂによって上部電極７１ａがシールドされる。よって、ゲート電極としての上部電極７１ａのゲート・コレクタ間容量Ｃｇｃが低減される。Ｃｇｃの低減によって、ＩＧＢＴのスイッチング損失を抑制することができる。
第２の変形例として、埋込電極７１ｂは電気的にフローティングされていてもよい。これにより埋込電極７１ｂの電位がフローティング電位とされる。本変形例によれば、埋込電極７１ｂの電位を固定するための構成を設ける必要がない。よってＩＧＢＴの構成を簡素化することができる。
図１３は、本実施の形態３及びその第１及び第２の変形例における、オン電圧とゲート・コレクタ間容量Ｃｇｃとの関係の例を示すグラフ図である。ゲート・コレクタ間容量Ｃｇｃを低減する観点では、第１の変形例、第２の変形例、及び本実施の形態、の順に優れている。オン電圧を低減する観点では、本実施の形態、第２の変形例、及び第１の変形例、の順に優れている。
＜実施の形態４＞
図１４は、本実施の形態４におけるＩＧＢＴ２０２（半導体装置）の構成を概略的に示す部分断面図である。ＩＧＢＴ２０２においてもＩＧＢＴ２０１（図１２：実施の形態２）と同様、内面絶縁膜６１は、ｐベース層５３に面する部分で厚みＴａを有しており、ｎ－ドリフト層５１に面する部分で厚みＴｂを有しており、ｎキャリアストア層５２に面する部分で厚みＴａ及び厚みＴｂを有しており、厚みＴｂは厚みＴａより厚い。本実施の形態においてはさらに、内面絶縁膜６１のうち、トレンチ電極７０の最深部の深さよりも深い部分は厚みＴｃ（第３の厚み）を有しており、厚みＴｃは厚みＴｂより厚い。具体的には、内面絶縁膜６１の下部分６１ｂは、トレンチＴＲの底部ＢＴ上において、厚みＴｂより大きな厚みＴｃを有している。これ以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態２の効果と類似の効果が得られる。具体的には、トレンチＴＲ側面上の内面絶縁膜６１に起因してトレンチＴＲ内にトレンチ電極７０を埋め込む工程が困難となることを避けつつ、トレンチＴＲの底部ＢＴ近傍でのゲート・コレクタ間容量Ｃｇｃの形成が抑えられる。よって、ＩＧＢＴのスイッチング損失をより抑制することができる。
＜実施の形態５＞
図１５は、本実施の形態５におけるＩＧＢＴ２０３（半導体装置）の構成を概略的に示す部分断面図である。ＩＧＢＴ２０３は、埋込電極７１ｂ（図１２：実施の形態３）に代わって、埋込電極７３ｂを有している。埋込電極７３ｂは、表面Ｓ２側の上面Ｐｕと、ｎ－ドリフト層５１及びｎキャリアストア層５２に面する側面Ｐｓと、上面Ｐｕと側面Ｐｓとの間に配置され上面Ｐｕ及び側面Ｐｓの各々から傾いた角面Ｐｃとを有している。上面ＰｕはトレンチＴＲの開口ＯＰに面しており、側面ＰｓはトレンチＴＲの内面ＩＳに面している。別な観点で言えば、上面Ｐｕと側面Ｐｓとがなす角部が丸められており、角部近傍で内面絶縁膜６１の厚みが局所的に大きくされている。なお、これ以外の構成については、上述した実施の形態３または４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、埋込電極７３ｂの角部の鋭利さが抑えられる。よって、埋込電極７３ｂの角部への電界集中が抑えられる。よってＩＧＢＴの耐電圧を向上させることができる。
＜実施の形態６＞
図１６は、本実施の形態６におけるＩＧＢＴ２０４（半導体装置）の構成を概略的に示す部分断面図である。ＩＧＢＴ２０４は、上部電極７１ａ（図１２：実施の形態３）に代わって、上部電極７４ａを有している。上部電極７４ａは突起部分７４ａｐを有している。突起部分７４ａｐは半導体基板５０の面内方向（図１６における横方向）において分離絶縁膜６３を介して埋込電極７１ｂに対向している。埋込電極７１ｂの上方角部（上面の端部）は、分離絶縁膜６３を介して上部電極７４ａに覆われている。突起部分７４ａｐは、深さＤｐよりも深く深さＤｇより浅い箇所から深さＤｇまで延びていることが好ましい。なお、これ以外の構成については、上述した実施の形態３または４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、上部電極７４ａが突起部分７４ａｐを有することによって、埋込電極７１ｂと上部電極７４ａとの間の容量結合が強められる。これにより、埋込電極７１ｂがフローティング状態にある場合でも、埋込電極７１ｂの電位が、ある程度安定化される。よって、ＩＧＢＴの特性を安定化することができる。
なお、「埋込電極７１ｂがフローティング状態である場合」とは、埋込電極７１ｂの電位を固定するための電気的経路が意図的に設けられていない場合に限定されるものではなく、製造時には当該電気的経路が設けられたものの、その後に何らかの要因によって当該電気的経路が断線してしまった場合も含む。この断線はいつ発生するか確実には予測できないため、当該電気的経路が設けられている場合であっても、将来的に発生し得る断線に備えて本実施の形態を適用することは有効である。
＜実施の形態７＞
（構成）
図１７は、本実施の形態７におけるＩＧＢＴ２０５（半導体装置）の構成を概略的に示す部分上面図である。図１８及び図１９のそれぞれは、図１７の線ＸＶＩＩＩ－ＸＶＩＩＩ及び線ＸＩＸ－ＸＩＸに沿う部分断面図である。なお、図１７においては、図を見やすくするために、いくつかの部材の図示が省略されている。
半導体基板５０は、平面レイアウトとして、セル領域Ｒ１と、電極配線領域Ｒ２と、ゲート配線領域Ｒ３と、終端領域Ｒ５とに区分される。電極配線領域Ｒ２は、セル領域Ｒ１とゲート配線領域Ｒ３との間に配置されている。ゲート配線領域Ｒ３は、上部電極７１ａにゲート電位を印加するためのものである。電極配線領域Ｒ２は、本実施の形態においては、埋込電極７１ｂにエミッタ電位を印加するためのものである。セル領域Ｒ１（図１７）において、トレンチＴＲはセルトレンチ部ＴＲｃ１～ＴＲｃ４を有している。セルトレンチ部ＴＲｃ１～ＴＲｃ４は互いに隣り合っており、その各々は線状に延びている。図１７においては、セルトレンチ部ＴＲｃ１～ＴＲｃ４の各々は、横方向に延びている。
電極配線領域Ｒ２には、延長トレンチ部ＴＲｅ１～ＴＲｅ４と、交差トレンチ部ＴＲｘ１～ＴＲｘ３とが設けられている。延長トレンチ部ＴＲｅ１～ＴＲｅ４の各々は線状に延びている。図１７においては、延長トレンチ部ＴＲｅ１～ＴＲｅ４の各々は、横方向に延びている。延長トレンチ部ＴＲｅ１～ＴＲｅ４は、互いに隣り合っている。延長トレンチ部ＴＲｅ１～ＴＲｅ４のそれぞれは、セルトレンチ部ＴＲｃ１～ＴＲｃ４から延長されている。延長トレンチ部ＴＲｅ１～ＴＲｅ４はゲート配線領域Ｒ３に達している。交差トレンチ部ＴＲｘ１～ＴＲｘ３の各々は、延長トレンチ部ＴＲｅ１～ＴＲｅ４と交差する方向、具体的には図１７における縦方向、に延在している。本実施の形態においては、交差トレンチ部ＴＲｘ１～ＴＲｘ３の各々は延長トレンチ部ＴＲｅ１～ＴＲｅ４と交差しており、図中においては直交している。交差トレンチ部ＴＲｘ１～ＴＲｘ３は、互いに隣り合っている。
延長トレンチ部ＴＲｅ１～ＴＲｅ４のうち少なくとも１つにおいて、交差トレンチ部ＴＲｘ１～ＴＲｘ３の間で、埋込電極７１ｂは、トレンチＴＲの開口ＯＰへ向かって（図１８において上方へ向かって）凸であり上部電極７１ａを貫通する突起部７１ｂｐを有している。突起部７１ｂｐは、トレンチＴＲの開口ＯＰへ向かって（図１８において上方へ向かって）局所的に突出している。なお、突起部７１ｂｐと上部電極７１ａとの間は分離絶縁膜６３によって絶縁されている。
本実施の形態においては、延長トレンチ部ＴＲｅ１～ＴＲｅ４のすべてが突起部７１ｂｐを有している。言い換えれば延長トレンチ部ＴＲｅ１～ＴＲｅ４の各々が突起部７１ｂｐを有している。交差トレンチ部ＴＲｘ１～ＴＲｘ３は、互いに隣り合う交差トレンチ部ＴＲｘ１，ＴＲｘ２によって挟まれる第１の領域と、互いに隣り合う交差トレンチ部ＴＲｘ２，ＴＲｘ３によって挟まれる第２の領域とをなしている。延長トレンチ部ＴＲｅ１～ＴＲｅ４の各々に設けられる突起部７１ｂｐは、第１及び第２の領域の一方にのみ設けられている。また第１及び第２の領域の各々には、少なくとも１つの突起部７１ｂｐが設けられている。好ましくは、延長トレンチ部ＴＲｅ１～ＴＲｅ４に設けられる突起部７１ｂｐは、図１７に示されているように、第１及び第２の領域に交互に配置されている。
突起部７１ｂｐ上には、突起部７１ｂｐに接し、導電体からなるコンタクト２１が設けられている。コンタクト２１は、エミッタ電極４２に電気的に接続されている。言い換えれば、コンタクト２１にはエミッタ電位が印加される。この目的で、コンタクト２１は、エミッタ電極４２の一部であってよく、あるいは、エミッタ電極４２に接する部材であってよい。
延長トレンチ部ＴＲｅ１～ＴＲｅ４の一方端（図１７における右端）は、電極配線領域Ｒ２とゲート配線領域Ｒ３との境界に位置している。電極配線領域Ｒ２において延長トレンチ部ＴＲｅ１～ＴＲｅ４内を延びる上部電極７１ａは、電極配線領域Ｒ２とゲート配線領域Ｒ３との境界からさらにゲート配線領域Ｒ３内へと延びている。よって、上記境界において上部電極７１ａは延長トレンチ部ＴＲｅ１～ＴＲｅ４の外へと延びている。これにより、ゲート配線領域Ｒ３において上部電極７１ａとの電気的接続を容易に得ることができる。この電気的接続のために、ゲート配線領域Ｒ３において、上部電極７１ａに接し、導電体からなるコンタクト２２が設けられている。コンタクト２２は、ゲート配線層４６（図１）に電気的に接続されている。言い換えれば、コンタクト２２にはゲート電位が印加される。この目的で、コンタクト２２は、ゲート配線層４６の一部であってよく、あるいは、ゲート配線層４６に接する部材であってよい。
なお、これ以外の構成については、上述した実施の形態３～６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（効果）
本実施の形態によれば、突起部７１ｂｐを介しての埋込電極７１ｂとの電気的接続によって、埋込電極７１ｂの電位をエミッタ電位に固定することができる。突起部７１ｂｐはセル領域Ｒ１とゲート配線領域Ｒ３との間の電極配線領域Ｒ２に配置されているので、平面レイアウトにおいて突起部７１ｂｐは、上部電極７１ａにゲート電位を印加するためにゲート配線領域Ｒ３に設けられる構造と重ならない。これにより、配線が重なることに起因して過大な段差が形成されることが避けられる。
延長トレンチ部ＴＲｅ１～ＴＲｅ４のすべてが突起部７１ｂｐを有していることにより、埋込電極７１ｂの電位を、より十分に安定化することができる。
（第１の変形例）
本変形例においては、コンタクト２１（図１８）は、エミッタ電極に代わって、ゲート電極としての上部電極７１ａに電気的に接続されている。言い換えれば、コンタクト２１にはゲート電位が印加される。この目的で、コンタクト２１は、ゲート配線層４６（図１）の一部であってよく、あるいは、ゲート配線層４６に接する部材であってよい。本変形例によっても、突起部７１ｂｐを介しての埋込電極７１ｂとの電気的接続によって、埋込電極７１ｂの電位を固定することができる。
（第２の変形例）
図２０は、本実施の形態７の変形例におけるＩＧＢＴ２０６（半導体装置）の構成を概略的に示す部分上面図である。なお、図２０においては、図を見やすくするために、いくつかの部材の図示が省略されている。本変形例においては、延長トレンチ部ＴＲｅ１～ＴＲｅ４の一部のみが突起部７１ｂｐを有している。図中においては、延長トレンチ部ＴＲｅ１～ＴＲｅ４のうち、延長トレンチ部ＴＲｅ１及び延長トレンチ部ＴＲｅ３のみが突起部７１ｂｐを有している。これにより、交差トレンチ部ＴＲｘ１～ＴＲｘ３（図１７）のうち交差トレンチ部ＴＲｘ３が省略され得る。よって、電極配線領域Ｒ２の幅（図２０における横方向の寸法）を低減することができる。よってＩＧＢＴの有効面積を大きくすることができる。
＜実施の形態８＞
（構成）
図２１は、本実施の形態８におけるＩＧＢＴ２０７（半導体装置）の構成を概略的に示す部分上面図である。図２２は、図２１の線ＸＸＩＩ－ＸＸＩＩに沿う部分断面図である。図２１の線ＸＩＸ－ＸＩＸに沿う部分断面図は、前述した図１９と同様である。なお、図２１においては、図を見やすくするために、いくつかの部材の図示が省略されている。
半導体基板５０は、平面レイアウトとして、セル領域Ｒ１と、電極配線領域Ｒ２と、ゲート配線領域Ｒ３と、終端領域Ｒ５とに区分される。電極配線領域Ｒ２は、セル領域Ｒ１とゲート配線領域Ｒ３との間に配置されている。ゲート配線領域Ｒ３は、本実施の形態においては、上部電極７１ａの一部（第１の部分）にゲート電位を印加するためのものである。電極配線領域Ｒ２は、本実施の形態においては、上部電極７１ａの一部（第２の部分）をエミッタ電極４２（主電極）に電気的に接続するためのものである。
電極配線領域Ｒ２には、延長トレンチ部ＴＲｅ１～ＴＲｅ４と、交差トレンチ部ＴＲｘ１及びＴＲｘ２とが設けられている。延長トレンチ部ＴＲｅ１～ＴＲｅ４の各々は線状に延びている。延長トレンチ部ＴＲｅ１～ＴＲｅ４は、互いに隣り合っている。延長トレンチ部ＴＲｅ１～ＴＲｅ４のそれぞれは、セルトレンチ部ＴＲｃ１～ＴＲｃ４から延長されている。延長トレンチ部ＴＲｅ１～ＴＲｅ４の一部、具体的には延長トレンチ部ＴＲｅ１，ＴＲｅ３は、ゲート配線領域Ｒ３に達している。交差トレンチ部ＴＲｘ１及びＴＲｘ２の各々は、延長トレンチ部ＴＲｅ１～ＴＲｅ４と交差する方向、具体的には図２１における縦方向、に延在している。本実施の形態においては、交差トレンチ部ＴＲｘ２は延長トレンチ部ＴＲｅ１～ＴＲｅ４と交差している。交差トレンチ部ＴＲｘ１は、延長トレンチ部ＴＲｅ１，ＴＲｅ３と交差しており、延長トレンチ部ＴＲｅ２，ＴＲｅ４の端に接している。交差トレンチ部ＴＲｘ１，ＴＲｘ２は、互いに隣り合っている。
延長トレンチ部ＴＲｅ１～ＴＲｅ４は、延長トレンチ部ＴＲｅ１及びＴＲｅ３（少なくとも１つの第１のトレンチ部）と、延長トレンチ部ＴＲｅ２及びＴＲｅ４（少なくとも１つの第２のトレンチ部）とを含む。延長トレンチ部ＴＲｅ１及びＴＲｅ３における上部電極７１ａは、ゲート配線領域Ｒ３のコンタクト２２へ電気的に接続されている。延長トレンチ部ＴＲｅ２及びＴＲｅ４における上部電極７１ａは、コンタクト２４を介してエミッタ電極４２と電気的に接続されている。延長トレンチ部ＴＲｅ２及びＴＲｅ４（第２のトレンチ部）において、埋込電極７１ｂは、交差トレンチ部ＴＲｘ１，ＴＲｘ２のうちセル領域Ｒ１に最も近いものである交差トレンチ部ＴＲｘ２とセル領域Ｒ１との間において、突起部７１ｂｐを有している。突起部７１ｂｐは、実施の形態７において前述したように、トレンチＴＲの開口ＯＰへ向かって（図１８において上方へ向かって）凸であり上部電極７１ａを貫通している。また突起部７１ｂｐは、トレンチＴＲの開口ＯＰへ向かって局所的に突出することによって上部電極７１ａを分断している。これら突起部７１ｂｐとセル領域Ｒ１との間において、ＩＧＢＴ２０７は、上部電極７１ａ上にコンタクト２４（図２２）を有している。コンタクト２４はｎ＋エミッタ層５４（不純物層）に電気的に接続されている。言い換えれば、コンタクト２４はエミッタ電極４２に電気的に接続されている。この電気的接続、典型的には短絡、を得るために、コンタクト２４は、エミッタ電極４２の一部であってよく、あるいは、エミッタ電極４２に電気的に接する部材であってよい。
なお、これ以外の構成については、上述した実施の形態７またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（効果）
本実施の形態によれば、延長トレンチ部ＴＲｅ２及びＴＲｅ４（第２のトレンチ部）において、突起部７１ｂｐ（図１８）によって上部電極７１ａがゲート配線領域Ｒ３から電気的に分断されている。この分断された部分は、その上に設けられたコンタクト２４（図２２）によってｎ＋エミッタ層５４と電気的に接続（典型的には短絡）されている。この構成により、延長トレンチ部ＴＲｅ２及びＴＲｅ４内の上部電極７１ａの電位がエミッタ電位に固定されるので、延長トレンチ部ＴＲｅ２及びＴＲｅ４内の上部電極７１ａは、ゲート電極としての機能を失う。その結果、トレンチＴＲのうちゲートトレンチとして機能するもののピッチを、トレンチＴＲのピッチよりも大きくすることができる。よって、トレンチＴＲのピッチを広げることなく、ゲート容量を小さくすることができる。その結果、ゲート容量の低減によってスイッチング特性を向上させつつ、以下で説明するように、トレンチピッチが過大であることに起因しての耐電圧の低下を避けることができる。
図２３及び図２４のそれぞれは、トレンチピッチが相対的に広い場合及び狭い場合における、オフ状態における電位分布のシミュレーション結果を示す部分断面図である。図中、等高線は電位を表している。トレンチピッチが広い場合（図２３）、トレンチＴＲの底部近傍、特に角部ＣＴ、において、等高線が密になっており、これは電界集中を意味している。この電界集中は、耐電圧の低下につながり得る。
＜実施の形態９＞
図２５は、本実施の形態９におけるＩＧＢＴ２０８（半導体装置）の構成を概略的に示す部分上面図である。なお、図２５においては、図を見やすくするために、いくつかの部材の図示が省略されている。
ＩＧＢＴ２０８においては、ＩＧＢＴ２０５（図１７：実施の形態７）との相違として、延長トレンチ部ＴＲｅ１～ＴＲｅ４および交差トレンチ部ＴＲｘ１～ＴＲｘ３の線幅が均一でない。具体的には、延長トレンチ部ＴＲｅ１～ＴＲｅ４は、交差トレンチ部ＴＲｘ１～ＴＲｘ３から離れた部分に比して、交差トレンチ部ＴＲｘ１～ＴＲｘ３に接する部分において、より狭い幅を有している。また、交差トレンチ部ＴＲｘ１～ＴＲｘ３は、延長トレンチ部ＴＲｅ１～ＴＲｅ４から離れた部分に比して、延長トレンチ部ＴＲｅ１～ＴＲｅ４に接する部分において、より狭い幅を有している。その結果、延長トレンチ部ＴＲｅ１～ＴＲｅ４と、交差トレンチ部ＴＲｘ１～ＴＲｘ３との交差部の最大幅Ｗｓが狭くなる。なお、これ以外の構成については、上述した実施の形態７またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、最大幅Ｗｓが狭くなるので、電極材料（典型的にはポリシリコン）をトレンチ内に堆積する際の埋込性を改善することができる。なお、延長トレンチ部および交差トレンチ部の両方ではなく一方のみが上記のように局所的に狭い幅を有している変形例によっても、交差部の最大幅Ｗｓが、ある程度は狭くなる。よってそのような場合であっても、本実施の形態と同様の効果が、ある程度得られる。また、上記のようにトレンチが局所的に狭い幅を有する特徴は、実施の形態７だけでなく、実施の形態７の変形例または実施の形態８へも適用され得る。
＜実施の形態１０＞
図２６は、本実施の形態１０におけるＩＧＢＴ２０９（半導体装置）の構成を概略的に示す部分上面図である。なお、図２６においては、図を見やすくするために、いくつかの部材の図示が省略されている。
ＩＧＢＴ２０９においては、ＩＧＢＴ２０５（図１７：実施の形態７）との相違として、延長トレンチ部ＴＲｅ１～ＴＲｅ４と、交差トレンチ部ＴＲｘ１～ＴＲｘ３とは、互いに（十字状ではなく）Ｔ字状に接続されている。その結果、延長トレンチ部ＴＲｅ１～ＴＲｅ４と交差トレンチ部ＴＲｘ１～ＴＲｘ３との接続部において、トレンチ側壁から最も遠い位置ＰＥと、トレンチ側壁との間の距離ＤＥが小さくなる。なお、これ以外の構成については、上述した実施の形態７またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、電極材料（典型的にはポリシリコン）をトレンチ内に堆積する際の埋込性を改善することができる。なお、上記のようにトレンチ接合部がＴ字状である特徴は、実施の形態７だけでなく、実施の形態７の変形例または実施の形態８へも適用され得る。
上記各実施の形態においてはシンプルなＩＧＢＴについて詳述したが、半導体装置は逆導通（ＲＣ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴであってもよい。また半導体装置はＩＧＢＴと異なるものであってもよく、例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属絶縁体半導体電界効果トランジスタ）であってもよい。また第１導電型がｎ型であり第２導電型がｐ型である場合について詳述したが、これらの導電型は反対であってもよい。また、半導体基板の製造方法は特に限定されず、フローティングゾーン（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板を用いて準備されたものであっても、あるいは、エピタキシャル基板を用いて準備されたものであってもよい。本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
ＢＴ 底部、Ｒ１ セル領域、Ｒ２ 電極配線領域、Ｒ３ ゲート配線領域、Ｒ５ 終端領域、Ｓ１，Ｓ２ 表面（第１及び第２の表面）、ＩＳ 内面、ＯＰ 開口、ＴＲ トレンチ、Ｐｃ 角面、Ｐｓ 側面、Ｐｕ 上面、ＴＲｅ１～ＴＲｅ４ 延長トレンチ部、ＴＲｘ１～ＴＲｘ３ 交差トレンチ部、ＴＲｃ１～ＴＲｃ４ セルトレンチ部、５２ キャリアストア層、２１，２２，２４ コンタクト、４５ ゲートパッド、３７ 層間絶縁膜、４１ コレクタ電極（第１の主電極）、４２ エミッタ電極（第２の主電極）、４６ ゲート配線層、５０ 半導体基板、５１ ｎ－ドリフト層、５２ ｎキャリアストア層、５３，５３ａ，５３ｂ ｐベース層、５４ エミッタ層、５６ ｎバッファ層、５７ ｐコレクタ層、６１ 内面絶縁膜、６３ 分離絶縁膜、７０，７１ トレンチ電極、７１ａ，７４ａ 上部電極、７１ｂ，７３ｂ 埋込電極、７１ｂｐ 突起部、７４ａｐ 突起部分、１０１，１０２，２０１～２０９ ＩＧＢＴ（半導体装置）。

Claims (16)

  1. 半導体装置であって、
    第１の表面と、前記第１の表面と反対側の面であって、トレンチの開口が設けられた第２の表面とを有する半導体基板を備え、前記半導体基板は、
    第１導電型のドリフト層と、
    前記ドリフト層の前記第２の表面側に設けられ、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１導電型のキャリアストア層と、
    前記キャリアストア層の前記第２の表面側に設けられ、前記第２の表面に達する第２の導電型のベース層と、
    前記ベース層の前記第２の表面側に選択的に設けられた第１導電型の不純物層と、
    を含み、前記トレンチは、前記不純物層と、前記ベース層と、前記キャリアストア層とを貫通して前記ドリフト層に達しており、前記半導体装置はさらに
    前記トレンチの内面を覆う内面絶縁膜と、
    前記内面絶縁膜を介して前記ドリフト層、前記キャリアストア層、前記ベース層、前記不純物層に面するように前記トレンチ内に設けられたトレンチ電極と、
    を備え、
    前記内面絶縁膜は、前記ベース層に面する部分で第１の厚みを有し、前記ドリフト層に面する部分で第２の厚みを有し、前記キャリアストア層に面する部分で前記第１の厚み及び前記第２の厚みを有し、前記第２の厚みは前記第１の厚みより厚く、
    前記トレンチ電極の最深部の深さにおける前記トレンチの幅が前記第２の表面における前記トレンチの前記開口の幅よりも小さくなるように、前記トレンチの幅は、前記キャリアストア層から前記ドリフト層の前記第２の表面側を通って前記ドリフト層内に延びる前記トレンチの少なくとも一部に沿って前記トレンチ電極の最も深い部分に向かう方向へ、より広い幅からより狭い幅にテーパ状とされており、
    前記内面絶縁膜の厚みは、前記第１および第２の厚みを保ちながら前記テーパ状の形状に沿って形成されている、半導体装置。
  2. 前記内面絶縁膜のうち、前記トレンチ電極の最深部の深さよりも深い部分は第３の厚みを有しており、前記第３の厚みは、前記第２の厚みより厚い、請求項１に記載の半導体装置。
  3. 前記トレンチ電極は、前記内面絶縁膜のうち前記第１の厚みを有する部分に接する上部電極と、前記内面絶縁膜のうち前記第２の厚みを有する部分に接する埋込電極とを有しており、
    前記トレンチ内において前記上部電極と前記埋込電極とを隔てる分離絶縁膜をさらに備える、請求項１または２に記載の半導体装置。
  4. 前記埋込電極の少なくとも一部は、前記キャリアストア層の深さ方向の中心位置よりも上方に形成されている、請求項３に記載の半導体装置。
  5. 前記埋込電極は、前記第２の表面側の上面と、前記ドリフト層及び前記キャリアストア層に面する側面と、前記上面と前記側面との間に配置され前記上面及び前記側面の各々から傾いた角面と、を有している、請求項３または４に記載の半導体装置。
  6. 前記上部電極は、前記埋込電極に前記分離絶縁膜を介して前記半導体基板の面内方向において対向する部分を有している、請求項３または４に記載の半導体装置。
  7. 前記埋込電極は電気的にフローティングされている、請求項３から６のいずれか１項に記載の半導体装置。
  8. 前記埋込電極は前記上部電極に電気的に接続されている、請求項３から６のいずれか１項に記載の半導体装置。
  9. 前記埋込電極は前記不純物層に電気的に接続されている、請求項３から６のいずれか１項に記載の半導体装置。
  10. 前記半導体基板は、面内方向におけるレイアウトとして、セル領域と、前記上部電極にゲート電位を印加するためのゲート配線領域と、前記セル領域と前記ゲート配線領域との間に配置された、前記埋込電極に電位を印加するための電極配線領域とに区分され、
    前記セル領域において、前記トレンチは、各々が線状に延び、かつ互いに隣り合う、複数のセルトレンチ部を有しており、
    前記半導体基板の前記電極配線領域には、
    各々が線状に延び、かつ互いに隣り合い、かつそれぞれが前記複数のセルトレンチ部から延長され、かつ前記ゲート配線領域に達する、複数の延長トレンチ部と、
    各々が前記複数の延長トレンチ部と交差する方向に延在し、かつ互いに隣り合う、複数の交差トレンチ部と、
    が設けられており、
    前記複数の交差トレンチ部は第一の交差トレンチ部と第二の交差トレンチ部とを含み、前記複数の延長トレンチ部のうち少なくとも１つにおいて、前記第一の交差トレンチ部と前記第二の交差トレンチ部との間で、前記埋込電極は、前記第１の表面から前記第２の表面へ向かう厚み方向に凸であり前記上部電極を貫通する突起部を有している、
    請求項８または９に記載の半導体装置。
  11. 前記複数の延長トレンチ部のすべてが、前記突起部を有している、請求項１０に記載の半導体装置。
  12. 前記複数の延長トレンチ部の一部のみが、前記突起部を有している、請求項１０に記載の半導体装置。
  13. 前記複数の延長トレンチ部は、前記複数の交差トレンチ部から離れた部分に比して、前記複数の交差トレンチ部に接する部分において、より狭い幅を有している、請求項１０から１２のいずれか１項に記載の半導体装置。
  14. 前記複数の交差トレンチ部は、前記複数の延長トレンチ部から離れた部分に比して、前記複数の延長トレンチ部に接する部分において、より狭い幅を有している、請求項１０から１３のいずれか１項に記載の半導体装置。
  15. 前記複数の延長トレンチ部と、前記複数の交差トレンチ部とは、互いにＴ字状に接続されている、請求項１０から１２のいずれか１項に記載の半導体装置。
  16. 前記不純物層に電気的に接続された主電極をさらに備え、
    前記半導体基板は、面内方向におけるレイアウトとして、セル領域と、前記上部電極にゲート電位を印加するためのゲート配線領域と、前記セル領域と前記ゲート配線領域との間に配置された、前記上部電極を前記主電極に電気的に接続するための電極配線領域とに区分され、
    前記セル領域において、前記トレンチは、各々が線状に延び、かつ互いに隣り合う、複数のセルトレンチ部を有しており、
    前記半導体基板の前記電極配線領域には、各々が線状に延び、かつ互いに隣り合い、かつそれぞれが前記複数のセルトレンチ部から延長され、かつ前記ゲート配線領域に電気的に接続された、複数の延長トレンチ部が設けられており、
    前記複数の延長トレンチ部は、前記上部電極が前記ゲート配線領域へ電気的に接続された少なくとも１つの第１のトレンチ部と、前記上部電極が前記主電極と電気的に接続された少なくとも１つの第２のトレンチ部とを含む、
    請求項３から６のいずれか１項に記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068526A (zh) * 2020-07-31 2022-02-18 苏州东微半导体股份有限公司 半导体功率器件
JPWO2022264694A1 (ja) * 2021-06-14 2022-12-22
CN116264242A (zh) 2021-12-15 2023-06-16 苏州东微半导体股份有限公司 Igbt器件

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118864A1 (en) 2004-10-29 2006-06-08 Infineon Technologies Ag Power trench transistor
JP2006237066A (ja) 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
JP2007535822A (ja) 2004-04-30 2007-12-06 シリコニックス インコーポレーテッド 埋込みソース電極を含むスーパートレンチｍｏｓｆｅｔおよびそれを製造する方法
JP2009505403A (ja) 2005-08-09 2009-02-05 フェアチャイルド・セミコンダクター・コーポレーション シールドゲート電界効果トランジスタにおけるインターポリ絶縁膜の構造および製造方法。
JP2014160720A (ja) 2013-02-19 2014-09-04 Sanken Electric Co Ltd 半導体装置
WO2014148130A1 (ja) 2013-03-19 2014-09-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016072482A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置およびその製造方法
JP2016157934A (ja) 2015-02-25 2016-09-01 株式会社デンソー 半導体装置
JP2016537809A (ja) 2013-10-21 2016-12-01 ヴィシェイ−シリコニックス 高エネルギードーパント注入技術を用いた半導体構造
US20170069741A1 (en) 2015-09-08 2017-03-09 Magnachip Semiconductor, Ltd. Power semiconductor device
US20170170286A1 (en) 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device
JP2017147431A (ja) 2016-02-12 2017-08-24 富士電機株式会社 半導体装置
JP2018129378A (ja) 2017-02-07 2018-08-16 ローム株式会社 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物
JP2018164081A (ja) 2017-03-24 2018-10-18 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 炭化ケイ素半導体デバイス及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US8610205B2 (en) * 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device
JP2014060362A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP6261494B2 (ja) 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
US20180097102A1 (en) * 2016-09-30 2018-04-05 Sanken Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007535822A (ja) 2004-04-30 2007-12-06 シリコニックス インコーポレーテッド 埋込みソース電極を含むスーパートレンチｍｏｓｆｅｔおよびそれを製造する方法
US20060118864A1 (en) 2004-10-29 2006-06-08 Infineon Technologies Ag Power trench transistor
JP2006237066A (ja) 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
JP2009505403A (ja) 2005-08-09 2009-02-05 フェアチャイルド・セミコンダクター・コーポレーション シールドゲート電界効果トランジスタにおけるインターポリ絶縁膜の構造および製造方法。
JP2014160720A (ja) 2013-02-19 2014-09-04 Sanken Electric Co Ltd 半導体装置
WO2014148130A1 (ja) 2013-03-19 2014-09-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016537809A (ja) 2013-10-21 2016-12-01 ヴィシェイ−シリコニックス 高エネルギードーパント注入技術を用いた半導体構造
JP2016072482A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置およびその製造方法
JP2016157934A (ja) 2015-02-25 2016-09-01 株式会社デンソー 半導体装置
US20170069741A1 (en) 2015-09-08 2017-03-09 Magnachip Semiconductor, Ltd. Power semiconductor device
US20170170286A1 (en) 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device
JP2017147431A (ja) 2016-02-12 2017-08-24 富士電機株式会社 半導体装置
JP2018129378A (ja) 2017-02-07 2018-08-16 ローム株式会社 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物
JP2018164081A (ja) 2017-03-24 2018-10-18 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 炭化ケイ素半導体デバイス及びその製造方法

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