JP5309428B2 - 半導体装置 - Google Patents
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Description
本発明を600VプレーナゲートMOSFETに適用した例について説明する。図1は、実施の形態1の半導体装置の第1主面側の平面レイアウトを示す図であり、第1主面上に形成されている電極や絶縁膜等を省略した図である。図1に示すように、活性領域1は、半導体装置の中央部に配置されている。遷移領域2は、活性領域1を囲むように、活性領域1の外側に配置されている。終端構造領域3は、遷移領域2を囲むように、遷移領域2の外側に配置されている。
図4および図5は、実施の形態2の半導体装置の構成を示す図であり、それぞれ図1の切断線A−A’およびB−B’に相当する断面における構成を示す図である。実施の形態2の半導体装置の第1主面側の平面レイアウトは、図1に示すレイアウトと同じである。図4および図5に示すように、実施の形態2が実施の形態1と異なるのは、絶縁膜41が遷移領域2のトレンチ溝19の内周面に沿って設けられており、トレンチ溝19がその絶縁膜41を介して電極42で埋められていることと、その電極42がソース電極17に接続されていることである。その他の構成は、実施の形態1と同じである。
実施の形態3は、実施の形態2の変形例である。図6は、実施の形態3の半導体装置の構成を示す図であり、図1の切断線A−A’に相当する断面における構成を示す図である。実施の形態3の半導体装置の第1主面側の平面レイアウトは、図1に示すレイアウトと同じである。図6に示すように、実施の形態3が実施の形態2と異なるのは、遷移領域2のチャネル領域4およびバイパス領域6が、トレンチ溝19よりも浅いが、活性領域1のチャネル領域12よりも深く形成されていることである。
実施の形態4は、実施の形態2の変形例である。図7は、実施の形態4の半導体装置の構成を示す図であり、図1の切断線A−A’に相当する断面における構成を示す図である。実施の形態4の半導体装置の第1主面側の平面レイアウトは、図1に示すレイアウトと同じである。図7に示すように、実施の形態4が実施の形態2と異なるのは、遷移領域2において、チャネル領域4内のボディ領域21およびバイパス領域6内のボディ領域22がトレンチ溝19まで伸びており、ソース電極17がトレンチ溝19内においてトレンチ溝19内の電極42に接続していることである。その他の構成は、実施の形態2と同じである。
実施の形態5は、実施の形態2の変形例である。図8は、実施の形態5の半導体装置の第1主面側の平面レイアウトを示す図であり、第1主面上に形成されている電極や絶縁膜等を省略した図である。図9は、実施の形態5の半導体装置の辺領域(四隅を除く領域)における断面の構成を示す図であり、図8の切断線C−C’における断面の構成を示す図である。なお、切断線C−C’は、例えば活性領域1に形成された直線状の各MOSゲート構造が伸びる方向に対して垂直な方向であるとする。
実施の形態6は、実施の形態2の変形例である。図10は、実施の形態6の半導体装置の第1主面側の平面レイアウトの要部を示す図であり、第1主面上に形成されている電極や絶縁膜等を省略した図である。図11および図12は、それぞれ図10の切断線D−D’およびE−E’における断面の構成を示す図である。これら切断線D−D’およびE−E’は、それぞれ図1の切断線A−A’およびB−B’に相当する。図10〜図12に示すように、実施の形態6が実施の形態2と異なるのは、活性領域1のMOSゲート構造が、トレンチ溝51、ゲート絶縁膜52およびゲート電極53からなるトレンチゲート構造54になっていることである。
2 遷移領域
3 終端構造領域
6 バイパス領域
7a,7b 切断面
11 ドリフト領域
4,12 チャネル領域
13 第1半導体領域
14,52 ゲート絶縁膜
15,53 ゲート電極
16,21 ボディ領域
17 第1電極
19,51 トレンチ溝
20 絶縁体
31 第2半導体領域
32 第2電極
41 絶縁膜
42 電極
Claims (18)
- 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達するトレンチ溝内に埋め込まれた絶縁体、および前記トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第1導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記トレンチ溝の深さと同一の寸法または前記トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達するトレンチ溝内に埋め込まれた絶縁体、および前記トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第2導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記トレンチ溝の深さと同一の寸法または前記トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域に隣接して前記第1主面から前記チャネル領域を貫通して前記ドリフト領域に達する第1トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第1トレンチ溝内に埋め込まれたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達する第2トレンチ溝内に埋め込まれた絶縁体、および前記第2トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第1導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記第2トレンチ溝の深さと同一の寸法または前記第2トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域に隣接して前記第1主面から前記チャネル領域を貫通して前記ドリフト領域に達する第1トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第1トレンチ溝内に埋め込まれたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達する第2トレンチ溝内に埋め込まれた絶縁体、および前記第2トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第2導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記第2トレンチ溝の深さと同一の寸法または前記第2トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達するトレンチ溝の内周面に沿って設けられた絶縁膜、該絶縁膜を介して前記トレンチ溝内に埋め込まれた電極、および前記トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第1導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記トレンチ溝の深さと同一の寸法または前記トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域と前記ドリフト領域の間の前記チャネル領域に沿って設けられたゲート絶縁膜、および該ゲート絶縁膜に沿って設けられたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達するトレンチ溝の内周面に沿って設けられた絶縁膜、該絶縁膜を介して前記トレンチ溝内に埋め込まれた電極、および前記トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第2導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記トレンチ溝の深さと同一の寸法または前記トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域に隣接して前記第1主面から前記チャネル領域を貫通して前記ドリフト領域に達する第1トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第1トレンチ溝内に埋め込まれたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達する第2トレンチ溝の内周面に沿って設けられた絶縁膜、該絶縁膜を介して前記第2トレンチ溝内に埋め込まれた電極、および前記第2トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第1導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記第2トレンチ溝の深さと同一の寸法または前記第2トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 活性領域と該活性領域を囲む終端構造領域との間に遷移領域を有する半導体装置において、
第1主面と第2主面を有する第1導電型のドリフト領域と、
前記第1主面に沿って選択的に設けられた第2導電型のチャネル領域、該チャネル領域内に選択的に設けられた第1導電型の第1半導体領域、該第1半導体領域と前記チャネル領域の両方に接続された第1電極、前記第1半導体領域に隣接して前記第1主面から前記チャネル領域を貫通して前記ドリフト領域に達する第1トレンチ溝の内周面に沿って設けられたゲート絶縁膜、該ゲート絶縁膜を介して前記第1トレンチ溝内に埋め込まれたゲート電極を有する活性領域と、
前記第1主面から前記チャネル領域よりも深くまで達する第2トレンチ溝の内周面に沿って設けられた絶縁膜、該絶縁膜を介して前記第2トレンチ溝内に埋め込まれた電極、および前記第2トレンチ溝の前記終端構造領域側に設けられ、かつ前記第1電極に接続された第2導電型のバイパス領域を有する遷移領域と、
前記ドリフト領域の第2主面に沿って設けられた第2導電型の第2半導体領域と、
前記第2半導体領域に接続された第2電極と、
終端構造領域の外周縁に沿って前記第1主面から前記第2主面まで達する切断面と、
を備え、
前記バイパス領域の幅は、前記第2トレンチ溝の深さと同一の寸法または前記第2トレンチ溝の深さよりも長いことを特徴とする半導体装置。 - 前記トレンチ溝内の電極が前記第1電極に接続されていることを特徴とする請求項5または6に記載の半導体装置。
- 前記トレンチ溝内の電極が半導体装置の四隅においてのみ、前記第1電極に接続されていることを特徴とする請求項9に記載の半導体装置。
- 前記第2トレンチ溝内の電極が前記第1電極に接続されていることを特徴とする請求項7または8に記載の半導体装置。
- 前記第2トレンチ溝内の電極が半導体装置の四隅においてのみ、前記第1電極に接続されていることを特徴とする請求項11に記載の半導体装置。
- 前記トレンチ溝内の絶縁体が酸化シリコンであることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2トレンチ溝内の絶縁体が酸化シリコンであることを特徴とする請求項3または4に記載の半導体装置。
- 前記第1トレンチ溝の深さと前記第2トレンチ溝の深さが同じであることを特徴とする請求項3、4、7または8に記載の半導体装置。
- 前記バイパス領域の不純物プロファイルと前記チャネル領域の不純物プロファイルが同じであることを特徴とする請求項1〜15のいずれか一つに記載の半導体装置。
- 前記チャネル領域内に選択的に第2導電型のボディ領域が設けられており、前記バイパス領域の不純物プロファイルと前記ボディ領域の不純物プロファイルが同じであることを特徴とする請求項1〜15のいずれか一つに記載の半導体装置。
- 前記活性領域のMOSゲート構造が直線状に形成されていることを特徴とする請求項1〜17のいずれか一つに記載の半導体装置。
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