WO2014148130A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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光亮 内田
増田　健良
雄 斎藤
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住友電気工業株式会社
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Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device having a trench and a method for manufacturing the same.
  • Patent Document 1 JP-A-7-326755 discloses a trench gate type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using a silicon carbide substrate. According to this publication, the thickness of the gate thermal oxide film on the bottom surface of the trench is larger than the thickness of the gate thermal oxide film on the side surface of the trench.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a smaller gate electrode capacity is desired.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the gate electrode capacitance can be reduced to some extent by increasing the thickness of the bottom surface of the gate insulating film (gate thermal oxide film), a smaller gate electrode capacitance is desired. It is.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device having a small gate electrode capacity and a method for manufacturing the same.
  • the silicon carbide semiconductor device of the present invention has a silicon carbide substrate, a gate insulating film, a gate insulating film, and a gate electrode.
  • the silicon carbide substrate is provided on the first semiconductor layer having the first conductivity type, the second semiconductor layer having the second conductivity type provided on the first semiconductor layer, and the second semiconductor layer. And a third semiconductor layer having a first conductivity type and separated from the first semiconductor layer by the second semiconductor layer.
  • the silicon carbide substrate is provided with a trench.
  • the trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers.
  • the gate insulating film is provided on the trench.
  • the gate insulating film includes a first insulating film that directly covers each of the sidewall surface and the bottom surface, and a second insulating film provided on the first insulating film.
  • the first insulating film has a first bottom portion located on the bottom surface and a first sidewall portion located on the sidewall surface.
  • the first side wall portion has first to third regions located on the first to third side surfaces, respectively.
  • the second insulating film has a second bottom portion located on the first bottom portion and a second sidewall portion located on the first sidewall portion.
  • the second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region.
  • the gate electrode is provided on the trench via the gate insulating film.
  • the manufacturing method of the silicon carbide semiconductor device of this invention has the following processes.
  • a silicon carbide substrate including a third semiconductor layer having a first conductivity type separated from the first semiconductor layer by the layer is prepared.
  • a trench is formed in the silicon carbide substrate.
  • the trench includes a bottom surface made of the first semiconductor layer and a side wall surface having first to third side surfaces made of the first to third semiconductor layers.
  • a first insulating film that directly covers each of the side wall surface and the bottom surface is formed.
  • the first insulating film has a first bottom portion located on the bottom surface and a first sidewall portion located on the sidewall surface.
  • the first side wall portion has first to third regions located on each of the first to third side surfaces.
  • a silicon film is formed on the first insulating film.
  • the silicon film has a second bottom portion located on the first bottom portion and a second sidewall portion located on the first sidewall portion.
  • the second side wall portion has one end connected to the second bottom portion, and the other end located on one of the first and second regions and away from the third region.
  • a second insulating film is formed by oxidizing the silicon film.
  • the first and second insulating films constitute a gate insulating film.
  • a gate electrode is formed on the trench through the gate insulating film.
  • the gate electrode capacitance can be reduced.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a perspective view schematically showing a shape of a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 3 is a diagram illustrating the configuration of FIG. 2 in more detail, and is a diagram in which a region of a second conductivity type is hatched for easy viewing of the diagram.
  • FIG. 2 is an enlarged view of FIG. 1, in particular, explaining the components of the first insulating film.
  • FIG. 2 is an enlarged view of FIG. 1, particularly illustrating a dimension of a gate insulating film.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 2 of this invention. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 3 of this invention.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 23 is a view showing a crystal structure of a (11-20) plane along line XXIII-XXIII in FIG.
  • FIG. 22 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 21 in the (11-20) plane.
  • FIG. 22 is a diagram when the composite surface of FIG. 21 is viewed from the (01-10) plane.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 23 is a view showing a crystal structure of a (11-20) plane along line XXIII-XXIII in FIG.
  • FIG. 22 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 21 in the (11-20) plane.
  • FIG. 22 is a diagram when the composite surface of FIG. 21 is viewed from the (01
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG. And the capacitance C gd between the gate electrode and the drain electrode is a diagram showing the relationship between the voltage V DS between the drain electrode and the source electrode.
  • Silicon carbide semiconductor devices 501 to 503 have silicon carbide substrate 100, gate insulating film 200, and gate electrode 230.
  • the silicon carbide substrate 100 includes a first semiconductor layer 121 having a first conductivity type, a second semiconductor layer 122 having a second conductivity type provided on the first semiconductor layer 121, and a second semiconductor.
  • a third semiconductor layer 123 provided on the layer 122 and separated from the first semiconductor layer 121 by the second semiconductor layer 122 and having the first conductivity type.
  • Silicon carbide substrate 100 is provided with a trench TR.
  • Trench TR includes a bottom surface BT made of first semiconductor layer 121 and side wall surface SW having first to third side faces SW1 to SW3 made of first to third semiconductor layers 121 to 123, respectively.
  • Gate insulating film 200 is provided on trench TR.
  • the gate insulating film 200 includes a first insulating film 201 that directly covers each of the side wall surface SW and the bottom surface BT, and a second insulating film 202 provided on the first insulating film 201.
  • the first insulating film 201 has a first bottom portion 201B located on the bottom surface BT and a first sidewall portion 201S located on the sidewall surface SW.
  • the first side wall portion 201S includes first to third regions 201a to 201c located on the first to third side surfaces SW1 to SW3, respectively.
  • the second insulating film 202 has a second bottom 202B located on the first bottom 201B and a second sidewall 202S located on the first sidewall 201S.
  • the second side wall portion 202S has one end E1 connected to the second bottom portion 202B and the other end E2 located on one of the first and second regions 201a and 201b and separated from the third region 201c. And have.
  • Gate electrode 230 is provided on trench TR through gate insulating film 200.
  • second insulating film 202 that forms gate insulating film 200 together with first insulating film 201 is not only on first bottom portion 201 B of first insulating film 201.
  • the first insulating film 201 is also provided on the first sidewall portion 201S.
  • gate insulating film 200 has a greater thickness not only on bottom surface BT of trench TR but also on side wall surface SW that forms corner portion CR together with bottom surface BT in the vicinity of bottom surface BT. Therefore, the gate electrode capacitance can be further reduced as compared with the case where the gate insulating film 200 is thickened only on the bottom surface BT of the trench.
  • the other end E2 of the second side wall 202S may be located on the boundary between the first region 201a and the second region 201b.
  • the second side wall portion 202S is extended to the maximum extent within a range that does not cover the second region 201b constituting the channel surface. Therefore, the gate electrode capacitance can be effectively reduced within a range that hardly affects the channel characteristics.
  • the other end E2 of the second side wall portion 202S may be located on the first region 201a away from the second region 201b.
  • the second side wall 202S is extended within a range not approaching the second region 201b constituting the channel surface. Therefore, the gate electrode capacitance can be reduced within a range that does not affect the channel characteristics.
  • the other end E2 of the second side wall portion 202S may be located on the second region 201b apart from the third region 201c.
  • the second side wall 202S is further extended as compared with the case where the second side wall 202S is provided only on the first region 201a. Further, the second side wall portion 202S is provided apart from the boundary between the second region 201b and the third region 201c, which has a large influence on the channel characteristics. Therefore, the gate electrode capacitance can be more effectively reduced while suppressing the influence on the channel characteristics.
  • the second semiconductor layer 122 has a depth position DP where the impurity concentration reaches a peak, and the other end E2 of the second side wall 202S is located deeper than the depth position DP. May be.
  • the second side wall 202S is further extended as compared with the case where the second side wall 202S is provided only on the first region 201a. Further, the second side wall portion 202S is provided apart from the depth position DP that has a great influence on the channel characteristics. Therefore, it is possible to more effectively reduce the gate electrode capacitance while further suppressing the influence on the channel characteristics.
  • the other end E2 of the second side wall portion 202S may have an inclination angle AG of less than 70 degrees with respect to the first side wall portion 201S.
  • each of the first and second insulating films 201 and 202 has the first and second carbon atom concentrations, and the second carbon atom concentration is the first carbon atom concentration. It may be smaller than the carbon atom concentration.
  • the second insulating film 202 has high dielectric breakdown resistance due to low carbon atom concentration. Therefore, silicon carbide semiconductor devices 501 to 503 have a large breakdown voltage.
  • the first carbon atom concentration may be greater than 1 ⁇ 10 15 cm ⁇ 3 and the second carbon atom concentration may be less than 1 ⁇ 10 15 cm ⁇ 3 .
  • the carbon atom concentration of the second insulating film 202 is sufficiently lowered. Therefore, the breakdown voltage of silicon carbide semiconductor devices 501 to 503 can be further increased.
  • the second insulating film 202 may be made of at least one of silicon oxide, silicon nitride, and phosphosilicate glass.
  • the breakdown voltage of silicon carbide semiconductor devices 501 to 503 can be further increased.
  • the second insulating film 202 may be a thermal oxide film that contains silicon and does not contain carbon.
  • the method for manufacturing silicon carbide semiconductor devices 501 to 503 includes the following steps.
  • Silicon carbide substrate 100 including a third semiconductor layer 123 having a first conductivity type and separated from first semiconductor layer 121 by second semiconductor layer 122 is prepared.
  • Trench TR is formed in silicon carbide substrate 100.
  • Trench TR includes a bottom surface BT made of first semiconductor layer 121 and side wall surface SW having first to third side faces SW1 to SW3 made of first to third semiconductor layers 121 to 123, respectively.
  • a first insulating film 201 that directly covers each of the side wall surface SW and the bottom surface BT is formed.
  • the first insulating film 201 has a first bottom portion 201B located on the bottom surface BT and a first sidewall portion 201S located on the sidewall surface SW.
  • the first side wall portion 201S includes first to third regions 201a to 201c located on the first to third side surfaces SW1 to SW3, respectively.
  • a silicon film 302 is formed on the first insulating film 201.
  • the silicon film 302 has a second bottom portion 302B located on the first bottom portion 201B and a second side wall portion 302S located on the first side wall portion 201S.
  • the second side wall portion 302S has one end E1 connected to the second bottom portion 302B and the other end E2 located on one of the first and second regions 201a and 201b and separated from the third region 201c. And have.
  • the second insulating film 202 is formed by oxidizing the silicon film 302.
  • the first and second insulating films 201 and 202 constitute the gate insulating film 200.
  • Gate electrode 230 is formed on trench TR via gate insulating film 200.
  • the second insulating film 202 that forms the gate insulating film 200 together with the first insulating film 201 is not only on the first bottom 201B of the first insulating film 201, but also on the first insulating film 201.
  • the insulating film 201 is also provided on the first side wall portion 201S.
  • the gate insulating film 200 has a larger thickness not only on the bottom surface BT of the trench but also on the side wall surface SW surface that forms the corner CR together with the bottom surface BT in the vicinity of the bottom surface BT. Therefore, the gate electrode capacitance can be further reduced as compared with the case where the gate insulating film 200 is thickened only on the bottom surface BT of the trench.
  • the step of forming the second insulating film 202 by oxidizing the silicon film 302 may be performed at 800 ° C. or higher and 1150 ° C. or lower.
  • the surface roughness of the silicon film 302 can be suppressed by oxidizing the silicon film 302 at 800 ° C. or higher. Further, by oxidizing the silicon film at 1150 ° C. or lower, it is possible to suppress an increase in the vapor pressure of the second insulating film 202 made of silicon dioxide formed by oxidizing the silicon film 302. As a result, the shape of the second insulating film 202 can be maintained.
  • the step of forming the second insulating film 202 is performed so that the angle AG of the other end E2 of the second side wall portion 202S with respect to the first side wall portion 201S becomes smaller.
  • a step of heating the side wall portion 202 ⁇ / b> S may be included.
  • the step of heating the second side wall 202S may be performed at 1300 ° C. or higher and 1400 ° C. or lower.
  • the angle AG of the other end E2 can be made sufficiently small without using an excessively high temperature.
  • a vertical MOSFET 501 (silicon carbide semiconductor device) of the present embodiment includes an epitaxial substrate 100 (silicon carbide substrate), a gate insulating film 200, a gate electrode 230, an interlayer insulating film 203, A source electrode 221, a drain electrode 211, a source wiring 222, and a protective electrode 212 are included.
  • Epitaxial substrate 100 is made of silicon carbide, and has single crystal substrate 110 and an epitaxial layer provided thereon.
  • Single crystal substrate 110 has n-type (first conductivity type).
  • the plane orientation (hklm) of one main surface (upper surface in FIG. 1) of single crystal substrate 110 preferably has a negative m, more preferably approximately (000-1).
  • the epitaxial layer includes an n ⁇ layer 121 (first semiconductor layer), a p-type body layer 122 (second semiconductor layer), an n region 123 (third semiconductor layer), and a contact region 124.
  • Silicon carbide of epitaxial substrate 100 preferably has a hexagonal crystal structure, and more preferably has polytype 4H.
  • the n ⁇ layer 121 has an n-type by adding a donor.
  • the donor is preferably added to the n ⁇ layer 121 not by ion implantation but by impurity addition during the epitaxial growth of the n ⁇ layer 121.
  • the donor concentration of n ⁇ layer 121 is preferably lower than the donor concentration of single crystal substrate 110.
  • the donor concentration of the n ⁇ layer 121 is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, for example, 8 ⁇ 10 15 cm ⁇ 3 .
  • the p-type body layer 122 is provided on the n ⁇ layer 121 and has p-type (second conductivity type) by adding an acceptor.
  • the acceptor concentration of p-type body layer 122 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • N region 123 has n type. N region 123 is provided on p type body layer 122 and is separated from n ⁇ layer 121 by p type body layer 122. Contact region 124 has a p-type. Contact region 124 is formed on part of p type body layer 122 so as to be connected to p type body layer 122.
  • epitaxial substrate 100 is provided with a trench TR.
  • Trench TR has side wall surface SW passing through n region 123 and p-type body layer 122 to n ⁇ layer 121, and bottom surface BT formed of n ⁇ layer 121.
  • Sidewall surface SW includes channel surface CH (FIG. 3) on p-type body layer 122.
  • Bottom surface BT is a flat surface substantially parallel to the main surface of epitaxial substrate 100.
  • the fact that the epitaxial substrate 100 has the trench TR corresponds to the fact that the epitaxial layer is partially removed on the upper surface of the single crystal substrate 110. In this embodiment, a large number of mesa structures are formed on the upper surface of single crystal substrate 110.
  • the mesa structure has a hexagonal shape at the top and bottom, and the side walls thereof are inclined with respect to the top surface of the single crystal substrate 110.
  • the trench TR expands toward the opening side.
  • sidewall surface SW has a predetermined crystal plane (also referred to as a special plane), particularly on p-type body layer 122. Details of the special surface will be described later.
  • side wall surface SW has first to third side surfaces SW1 to SW3 formed of n ⁇ layer 121, p type body layer 122, and n region 123, respectively.
  • Gate insulating film 200 is provided on trench TR. Gate insulating film 200 separates epitaxial substrate 100 and gate electrode 230 in trench TR.
  • the gate insulating film 200 includes a first insulating film 201 that directly covers each of the side wall surface SW and the bottom surface BT, and a second insulating film 202 provided on the first insulating film 201.
  • Each of the first and second insulating films 201 and 202 has first and second carbon atom concentrations.
  • the second carbon atom concentration may be smaller than the first carbon atom concentration.
  • the first carbon atom concentration may be greater than 1 ⁇ 10 15 cm ⁇ 3 .
  • the second carbon atom concentration may be less than 1 ⁇ 10 15 cm ⁇ 3 and may be substantially zero.
  • the first insulating film 201 has a first bottom portion 201B located on the bottom surface BT and a first sidewall portion 201S located on the sidewall surface SW.
  • the first side wall portion 201S has first to third regions 201a to 201c located on the first to third side surfaces SW1 to SW3, respectively.
  • the first insulating film 201 is preferably an oxide film, and more preferably obtained by thermally oxidizing the surface of the trench TR of the epitaxial substrate 100.
  • second insulating film 202 has a portion located on corner portion CR (FIG. 1) formed by bottom surface BT and side wall surface SW through first insulating film 201.
  • the second insulating film 202 includes a second bottom portion 202B located on the first bottom portion 201B, and a second sidewall portion 202S located on the first sidewall portion 201S.
  • the second side wall portion 202S is located on one end E1 connected to the second bottom portion 202B and one of the first and second regions 201a and 201b (FIG. 4) and is away from the third region.
  • the other end E2 is located on the second region 201b away from the third region 201c.
  • the other end E2 has an inclination angle AG (FIG. 5) with respect to the first side wall 201S.
  • the inclination angle AG is an angle formed by the tip portion of the surface of the other end E2 and the portion of the surface of the first side wall portion 201S that is in contact with the other end E2.
  • the inclination angle AG is preferably less than 70 degrees.
  • the second semiconductor layer 122 may have a depth position DP (FIG. 5) where the impurity concentration reaches a peak. In this case, the other end E2 is preferably located deeper than the depth position DP.
  • the second insulating film 202 may be made of at least one of silicon oxide, silicon nitride, and phosphosilicate glass.
  • the second insulating film 202 may be a thermal oxide film that contains silicon and does not contain carbon, and is made of, for example, SiO 2 .
  • Gate insulating film 200 includes a portion having first and second insulating films 201 and 202 on bottom surface BT of trench TR, and this portion has thickness d 0 .
  • Gate insulating film 200 has a portion having first insulating film 201 and not having second insulating film 202 on sidewall surface SW of trench TR, that is, a portion made only of first insulating film 201. This part has a thickness d 1 .
  • the gate insulating film 200 includes a portion having first and second insulating films 201 and 202 on the first side surface SW1 side wall surface SW of the trench TR, this portion has a thickness d 2.
  • d 2 > d 1 ⁇ 1.5 is satisfied.
  • d 2 ⁇ d 1 ⁇ 5 is satisfied.
  • d 0 > d 1 is satisfied.
  • d 0 ⁇ d 2 is satisfied.
  • the gate electrode 230 is provided in the trench TR. Specifically, the gate electrode 230 is provided on the trench TR through the gate insulating film 200. The gate electrode 230 is in contact with the second region 201 b of the first insulating film 201. The upper surface of the gate electrode 230 is substantially the same height as the upper surface of the portion of the gate insulating film 200 located on the upper surface of the n region 123.
  • the interlayer insulating film 203 is provided so as to cover a portion of the gate insulating film 200 that extends to the upper surface of the n region 123 and the gate electrode 230.
  • the source electrode 221 passes through the interlayer insulating film 203 and is in contact with each of the n region 123 and the contact region 124.
  • the source wiring 222 is provided on the source electrode 221 and the interlayer insulating film 203 so as to be in contact with the source electrode 221.
  • Drain electrode 211 is provided on the surface of epitaxial substrate 100 opposite to the surface on which trench TR is provided.
  • the protective electrode 212 covers the drain electrode 211.
  • n ⁇ layer 121 is formed on single crystal substrate 110 by epitaxial growth.
  • This epitaxial growth is performed by a CVD (Chemical Vapor Deposition) method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas.
  • CVD Chemical Vapor Deposition
  • H 2 hydrogen gas
  • p type body layer 122 on n ⁇ layer 121 and n region 123 on p type body layer 122 are formed.
  • ion implantation is performed on the upper surface of n ⁇ layer 121.
  • an acceptor such as aluminum (Al) is ion-implanted.
  • a donor such as phosphorus (P) is ion-implanted.
  • epitaxial substrate 100 having n ⁇ layer 121, p type body layer 122, and n region 123 is formed.
  • epitaxial growth may be used with the addition of impurities.
  • the contact region 124 is formed by ion implantation.
  • activation heat treatment for activating the impurities added by ion implantation is performed.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere. Silicon carbide substrate 100 is prepared as described above.
  • a mask 401 having an opening that partially exposes the n region 123 is formed on the epitaxial substrate 100.
  • the opening is formed corresponding to the position of trench TR (FIG. 1).
  • a silicon oxide film formed by thermal oxidation can be used as the mask 401.
  • n region 123, p type body layer 122, and part of n ⁇ layer 121 are removed by etching.
  • etching method for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • the epitaxial substrate 100 is etched using the mask 401. Specifically, thermal etching is performed on the epitaxial substrate 100 on the inner surface SV of the recess TQ.
  • the thermal etching can be performed, for example, by heating the epitaxial substrate 100 in an atmosphere containing a reactive gas having at least one kind of halogen atom.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the chlorine gas and the oxygen gas.
  • the carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the SiC etching rate is, for example, about 70 ⁇ m / hour.
  • the mask 401 made of silicon oxide has a very high selectivity with respect to SiC, so that it is not substantially etched during the etching of SiC.
  • trench TR is formed in silicon carbide substrate 100 by the thermal etching described above.
  • epitaxial substrate 100 is etched so as to be side-etched from the opening of mask 401 as indicated by arrow SE. Further, during this thermal etching, a special surface is self-formed on the side wall surface SW of the trench TR, particularly on the portion made of the p-type body layer 122.
  • a first insulating film 201 that directly covers each of the side wall surface SW and the bottom surface BT is formed.
  • the first insulating film 201 has a portion directly located on the bottom surface BT and a portion directly located on the side wall surface SW.
  • the formation of the first insulating film 201 can be performed by thermal oxidation of the bottom surface BT of the trench TR and the side wall surface SW.
  • a silicon film 302 is formed on the first insulating film 201.
  • the formation of the silicon film 302 can be performed by, for example, a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • a resist layer 402 is formed on the silicon film 302 so as to fill the trench TR with the first insulating film 201 and the silicon film 302 interposed therebetween.
  • the resist layer 402 can be formed by applying a resist solution.
  • a part of the resist layer 402 and the silicon film 302 is etched. This etching can be performed without using an etching mask. That is, it can be performed by so-called etch back.
  • the resist layer 402 and the silicon film 302 remain on the bottom surface BT so as to fill only a part of the trench TR by the above etching.
  • the silicon film 302 has a second bottom portion 302B located on the first bottom portion 201B and a second side wall portion 302S located on the first side wall portion 201S.
  • the second side wall portion 302S has one end E1 connected to the second bottom portion 302B and the other end E2 located on the second region 201b and away from the third region 201c.
  • the resist layer 402 is removed (FIG. 14).
  • the exposed portion of the first insulating film 201 that is not covered by the silicon film 302 is removed by etching (FIG. 15).
  • the trench TR provided with the first insulating film 201 and the silicon film 302 is thermally oxidized.
  • the silicon film 302 and the exposed portion of the sidewall surface SW of the trench TR are thermally oxidized.
  • Silicon film 302 is thermally oxidized at, for example, 800 ° C. or more and 1150 ° C. or less.
  • the second insulating film 202 is formed from the silicon film 302 (FIG. 16).
  • the first and second insulating films 201 and 202 constitute the gate insulating film 200.
  • the silicon film 302 is thermally oxidized at, for example, 950 ° C. or more and 1100 ° C. or less.
  • the silicon film 302 is oxidized at a temperature lower than 950 ° C.
  • stress relaxation due to the viscous flow of the silicon dioxide film formed by oxidizing the silicon film 302 does not work, so silicon near the grain boundary moves to the surface side, It is considered that crystal grains grow on the surface of the silicon film 302 to generate protrusions. Therefore, by oxidizing the silicon film 302 at 950 ° C. or higher, the formation of the protrusions can be suppressed, so that the surface roughness of the second insulating film 202 can be effectively suppressed.
  • the silicon film 302 is oxidized at a temperature higher than 1100 ° C.
  • the first insulating film 201 made of silicon dioxide and the silicon film 302 cause a chemical reaction to form silicon oxide, so that the shape of the second insulating film 202 is changed. It becomes difficult to maintain. Therefore, the shape of the second insulating film 202 can be effectively maintained by suppressing the increase in the vapor pressure of silicon oxide by oxidizing the silicon film 302 at 1100 ° C. or lower.
  • the second sidewall 202S is heated at a sufficient temperature, thereby reducing the angle AG (FIG. 5).
  • the heating temperature is preferably 1300 ° C. or higher and 1400 ° C. or lower.
  • a gate electrode 230 is formed on the trench TR with the gate insulating film 200 interposed therebetween.
  • the formation method of the gate electrode 230 can be performed by, for example, film formation of a conductor or doped polysilicon and CMP (Chemical Mechanical Polishing).
  • interlayer insulating film 203 is formed on gate electrode 230 and gate insulating film 200 so as to cover the exposed surface of gate electrode 230. Etching is performed so that openings are formed in the interlayer insulating film 203 and the gate insulating film 200. By this opening, each of n region 123 and contact region 124 is exposed on the upper surface of the mesa structure.
  • source electrode 221 in contact with each of n region 123 and contact region 124 is formed on the upper surface of the mesa structure.
  • a source wiring 222, a drain electrode 211, and a protective electrode 212 are formed. Thereby, the MOSFET 501 is obtained.
  • the second insulating film 202 that constitutes the gate insulating film 200 together with the first insulating film 201 is formed on the first bottom 201B of the first insulating film 201.
  • the first insulating film 201 is also provided on the first sidewall portion 201S.
  • gate insulating film 200 has a greater thickness not only on bottom surface BT of trench TR but also on side wall surface SW that forms corner portion CR together with bottom surface BT in the vicinity of bottom surface BT. Therefore, the gate electrode capacitance can be further reduced as compared with the case where the gate insulating film 200 is thickened only on the bottom surface BT of the trench.
  • the second side wall portion 202S of the second insulating film 202 is provided at a place where such a leakage current is most likely to flow. Thereby, a leak current can be suppressed.
  • the channel surface CH (FIG. 3) is a special surface, the above temperature rise becomes remarkable due to the high mobility of the channel surface CH. Therefore, it is particularly important to suppress the leakage current.
  • the impurity concentration of the p-type body layer 122 is often lowered as compared with the depth position DP (FIG. 5).
  • the drain voltage is large, the short channel effect tends to occur.
  • the influence of such a short channel effect can be reduced. It can also improve the short-circuit tolerance.
  • the other end E2 of the second side wall portion 202S is located on the second region 201b away from the third region 201c. Accordingly, the second side wall 202S is further extended as compared with the case where the second side wall 202S is provided only on the first region 201a. Further, the second side wall portion 202S is provided apart from the boundary between the second region 201b and the third region 201c, which has a large influence on the channel characteristics. Therefore, the gate electrode capacitance can be more effectively reduced while suppressing the influence on the channel characteristics.
  • the second semiconductor layer 122 preferably has a depth position DP (FIG. 5) where the impurity concentration reaches a peak, and the other end E2 of the second side wall 202S is preferably located deeper than the depth position DP. . Accordingly, the second side wall 202S is further extended as compared with the case where the second side wall 202S is provided only on the first region 201a. Further, the second side wall portion 202S is provided apart from the depth position DP that has a great influence on the channel characteristics. Therefore, it is possible to more effectively reduce the gate electrode capacitance while further suppressing the influence on the channel characteristics.
  • the other end E2 of the second side wall portion 202S has an inclination angle AG of less than 70 degrees with respect to the first side wall portion 201S. Thereby, the change in the thickness of the gate insulating film 200 at the other end E2 is alleviated.
  • first and second insulating films 201 and 202 have first and second carbon atom concentrations, respectively, and the second carbon atom concentration is smaller than the first carbon atom concentration. Accordingly, the second insulating film 202 has high dielectric breakdown resistance due to a low carbon atom concentration. Therefore, silicon carbide semiconductor device 501 has a large breakdown voltage. Since first insulating film 201 is formed by thermally oxidizing bottom surface BT and sidewall surface SW of trench TR made of silicon carbide, it contains a large amount of carbon derived from silicon carbide. On the other hand, the second insulating film 202 is formed by oxidizing the silicon film 302. Therefore, the carbon atom concentration of the second insulating film 202 is lower than the carbon atom concentration of the first insulating film 201.
  • the first carbon atom concentration is preferably greater than 1 ⁇ 10 15 cm ⁇ 3 and the second carbon atom concentration is preferably less than 1 ⁇ 10 15 cm ⁇ 3 .
  • the carbon atom concentration of the second insulating film 202 is sufficiently lowered. Therefore, the breakdown voltage of silicon carbide semiconductor device 501 can be further increased.
  • the second insulating film 202 is preferably made of at least one of silicon oxide, silicon nitride, and phosphosilicate glass. Thereby, the breakdown voltage of silicon carbide semiconductor device 501 can be further increased.
  • the second insulating film 202 is preferably a thermal oxide film that contains silicon and does not contain carbon. Thereby, the breakdown voltage of silicon carbide semiconductor device 501 can be further increased.
  • the step of forming the second insulating film 202 by oxidizing the silicon film 302 is preferably performed at 800 ° C. or higher and 1150 ° C. or lower.
  • oxidizing the silicon film 302 at 800 ° C. or higher surface roughness of the silicon film 302 can be suppressed.
  • oxidizing the silicon film at 1150 ° C. or lower it is possible to suppress an increase in the vapor pressure of the second insulating film 202 made of silicon oxide formed by oxidizing the silicon film 302. As a result, the shape of the second insulating film 202 can be maintained.
  • the step of forming the second insulating film 202 is a step of heating the second side wall portion 202S so that the angle AG of the other end E2 of the second side wall portion 202S with respect to the first side wall portion 201S becomes small. It is preferable to include. Thereby, the change in the thickness of the gate insulating film 200 at the other end E2 is alleviated.
  • This step is preferably performed at 1300 ° C. or higher and 1400 ° C. or lower. Thereby, the angle AG of the other end E2 can be made sufficiently small without using an excessively high temperature.
  • the second insulating film 202 may be formed by a deposition method, for example, a CVD method. May be formed directly.
  • the “first conductivity type” is n-type and the “second conductivity type” is p-type, but these conductivity types may be interchanged. In this case, the donor and acceptor in the above description are also replaced.
  • the “first conductivity type” is preferably n-type.
  • the silicon carbide semiconductor device is not limited to a MOSFET, and may be, for example, a trench type IGBT (Insulated Gate Bipolar Transistor).
  • the other end E2 of second side wall portion 202S of second insulating film 202 is connected to first region 201a and second region E2. It is located on the boundary of the region 201b.
  • “located on the boundary” means that an error is allowed within a range in which each of the gate electrode capacitance and the channel characteristic is maintained at substantially the same level. Specifically, an error of about ⁇ 0.1 ⁇ m is allowed.
  • the etch back process FOG.
  • the second side wall portion 202S is extended to the maximum extent within a range that does not cover the second region 201b constituting the channel surface. Therefore, the gate electrode capacitance can be effectively reduced within a range that hardly affects the channel characteristics.
  • the other end E2 of second side wall portion 202S of second insulating film 202 is separated from second region 201b and is second. 1 region 201a.
  • the other end E2 is separated from the second region 201b by more than 0.1 ⁇ m.
  • the etch back process (FIG. 13) in the first embodiment is further advanced, and the other end E2 of the second side wall portion 302S of the silicon film 302 is formed by What is necessary is just to position on the 1st area
  • the second side wall 202S is extended within a range that does not approach the second region 201b constituting the channel surface. Therefore, the gate electrode capacitance can be reduced within a range that does not affect the channel characteristics.
  • sidewall surface SW (FIG. 1) of trench TR preferably has a predetermined crystal plane (also referred to as a special plane), particularly on p-type body layer 122.
  • a sidewall surface SW includes a surface S1 (first surface) having a surface orientation ⁇ 0-33-8 ⁇ as shown in FIG.
  • the plane S1 preferably has a plane orientation (0-33-8).
  • the side wall surface SW microscopically includes the surface S1, and the side wall surface SW further microscopically includes a surface S2 (second surface) having a surface orientation ⁇ 0-11-1 ⁇ .
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • the plane S2 preferably has a plane orientation (0-11-1).
  • the surface S1 and the surface S2 of the sidewall surface SW constitute a composite surface SR having a surface orientation ⁇ 0-11-2 ⁇ . That is, the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • composite surface SR has a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the (000-1) plane.
  • the channel direction CD which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of the A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one cycle described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of the atoms in the B layer. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when ignoring the atomic level structure is limited to (0-11-2), the surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 23).
  • the single crystal structure periodically includes a structure (part of the surface S1) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 formed by the macroscopic surface orientation of the side wall surface SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the side wall surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 24 and 25, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is fine. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD is preferably 0 ° or more and 60 ° or less, and more preferably substantially 0 °. all right.
  • the sidewall surface SW may further include a surface S3 (third surface) in addition to the composite surface SR. More specifically, the sidewall surface SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • the off angle of the side wall surface SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the side wall surface SW with respect to the (000-1) plane deviates from 62 °, which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • Such a periodic structure can be observed by, for example, TEM or AFM.
  • MOSFETs according to Examples and Comparative Examples were prepared.
  • a MOSFET having the structure shown in FIG. 20 was prepared as a MOSFET according to the example.
  • the gate insulating film 200 of the MOSFET according to the embodiment includes a first insulating film 201 and a second insulating film 202 provided on a part of the first insulating film 201.
  • the MOSFET according to the embodiment has a structure in which the gate insulating film 200 facing the side wall surface SW of the trench TR is thickened.
  • the other end E2 of the second sidewall portion 202S of the second insulating film 202 is located on the first region 201a away from the second region 201b.
  • the distance from the bottom of the first insulating film 201 along the normal direction of the bottom surface BT of the trench TR to the other end E2 of the second sidewall 202S of the second insulating film 202 was 0.67 ⁇ m.
  • the thickness of the second insulating film 202 was 200 nm.
  • the angle AG (see FIG. 5) of the other end E2 of the second insulating film 202 was 67 ° at the channel portion, and was about 62 ° on the slope average.
  • the first insulating film 201 and the second insulating film 202 are oxidized by oxidizing the first insulating film 301 and the silicon film 302 at 1100 ° C. for 95 minutes and then oxidizing at 1350 ° C.
  • a gate insulating film 200 made of was formed. Thereafter, silicon carbide substrate 100 on which gate insulating film 200 including first insulating film 201 and second insulating film 202 was formed was heat-treated in a NO atmosphere at a temperature of 1350 ° C. for 28 minutes. Thereafter, silicon carbide substrate 100 on which gate insulating film 200 including first insulating film 201 and second insulating film 202 was formed was heat-treated in an Ar atmosphere at a temperature of 1350 ° C. for 40 minutes.
  • the gate insulating film 200 of the MOSFET according to the comparative example is formed only from the first insulating film 201 and does not have the second insulating film 202.
  • the MOSFET according to the comparative example has a structure in which the gate insulating film 200 facing the side wall surface SW of the trench TR is not thickened.
  • the gate insulating film 200 was formed by oxidizing the silicon carbide substrate 100 at 1100 ° C. for 95 minutes and then oxidizing at 1350 ° C. for 6 minutes. Thereafter, silicon carbide substrate 100 on which gate insulating film 200 was formed was heat-treated in a NO atmosphere at a temperature of 1350 ° C. for 7 minutes. Thereafter, silicon carbide substrate 100 on which gate insulating film 200 was formed was heat-treated in an Ar atmosphere at a temperature of 1350 ° C. for 10 minutes.
  • the capacitance C gd between the gate electrode 230 and the drain electrode 211 and the voltage V DS between the drain electrode 211 and the source electrode 221 will be described.
  • the capacitance of the MOSFET according to the example is indicated by a solid line 101
  • the capacitance of the MOSFET according to the comparative example is indicated by a broken line 102.
  • the capacitance C gd of the MOSFET according to the example is the capacitance of the MOSFET according to the comparative example.
  • the capacity was smaller than C gd .
  • the capacitance C gd of the MOSFET according to the example when the voltage V DS between the drain electrode 211 and the source electrode 221 is 600 V is 32 pF, and the capacitance C gd of the MOSFET according to the comparative example is 27 pF.
  • the gate electrode 230 is formed by increasing the thickness of the gate insulating film 200 facing the side wall surface SW of the trench TR (in other words, forming the second insulating film 202 on the first insulating film 201). It was confirmed that the capacitance C gd between the drain electrode 211 and the drain electrode 211 can be effectively reduced.
  • 100 epitaxial substrate (silicon carbide substrate), 110 single crystal substrate, 121 n ⁇ layer (first semiconductor layer), 122 p-type body layer (second semiconductor layer), 123 n region (third semiconductor layer), 124 contact region, 200 gate insulating film, 201 first insulating film, 202 second insulating film, 201B first bottom, 201S first side wall, 201a to 201c first to third regions, 202B and 302B 2nd bottom part, 202S, 302S 2nd side wall part, 203 interlayer insulation film, 211 drain electrode, 212 protective electrode, 221 source electrode, 222 source wiring, 230 gate electrode, 302 silicon film, 401 mask, 402 resist layer, 501 to 503 MOSFET (silicon carbide semiconductor device), AG inclination angle, BT bottom surface, CH channel surface, CR corner portion, DP depth Position, E1 one end, E2 other end, SW side wall surface, SW1 to SW3 first to third side surfaces, TR trench.
  • MOSFET silicon carbide

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Abstract

　トレンチ（ＴＲ）は、第１～第３の半導体層（１２１～１２３）のそれぞれからなる第１～第３の側面（ＳＷ１～ＳＷ３）を有する。第１の絶縁膜（２０１）が有する第１の側壁部（２０１Ｓ）は、第１～第３の側面（ＳＷ１～ＳＷ３）のそれぞれの上に位置する第１～第３の領域（２０１ａ～２０１ｃ）を有する。第２の絶縁膜（２０２）は、第１の側壁部（２０１Ｓ）上に位置する第２の側壁部（２０２Ｓ）を有する。第２の側壁部（２０２Ｓ）は、第２の絶縁膜の第２の底部（２０２Ｂ）につながった一方端（Ｅ１）と、第１および第２の領域（２０１ａ，２０１ｂ）のいずれかの上に位置し第３の領域（２０１ｃ）から離れた他方端（Ｅ２）とを有する。これにより、ゲート電極容量を小さくすることができる。

Description

炭化珪素半導体装置およびその製造方法
　この発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、トレンチを有する炭化珪素半導体装置およびその製造方法に関するものである。
　特開平７－３２６７５５号公報（特許文献１）は、炭化珪素基板を用いたトレンチゲート型ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）を開示している。この公報によれば、トレンチの側面でのゲート熱酸化膜の厚さに比べ、トレンチの底面でのゲート熱酸化膜の厚さの方が大きくなっている。
特開平７－３２６７５５号公報
　ゲート電極を有する半導体装置において、より小さなゲート電極容量が望まれている。たとえばＭＩＳＦＥＴ（Metal　insulator　Semiconductor　Field　Effect　Transistor）においては、帰還容量としての、ゲート電極とドレイン電極との間の静電容量をより小さくすることが望まれている。上記公報に記載の技術によれば、ゲート絶縁膜（ゲート熱酸化膜）の底面での厚さが大きくされることでゲート電極容量をある程度小さくすることができるものの、さらに小さなゲート電極容量が望まれる。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、小さなゲート電極容量を有する炭化珪素半導体装置およびその製造方法を提供することである。
　本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は、第１の導電型を有する第１の半導体層と、第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、第２の半導体層上に設けられ第２の半導体層によって第１の半導体層と分離され第１の導電型を有する第３の半導体層とを含む。炭化珪素基板にはトレンチが設けられている。トレンチは、第１の半導体層からなる底面と、第１～第３の半導体層のそれぞれからなる第１～第３の側面を有する側壁面とを含む。ゲート絶縁膜はトレンチ上に設けられている。ゲート絶縁膜は、側壁面および底面の各々を直接覆う第１の絶縁膜と、第１の絶縁膜上に設けられた第２の絶縁膜とを有する。第１の絶縁膜は、底面上に位置する第１の底部と、側壁面上に位置する第１の側壁部とを有する。第１の側壁部は、第１～第３の側面のそれぞれの上に位置する第１～第３の領域を有する。第２の絶縁膜は、第１の底部上に位置する第２の底部と、第１の側壁部上に位置する第２の側壁部とを有する。第２の側壁部は、第２の底部につながった一方端と、第１および第２の領域のいずれかの上に位置し第３の領域から離れた他方端とを有する。ゲート電極はゲート絶縁膜を介してトレンチ上に設けられている。
　本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
　第１の導電型を有する第１の半導体層と、第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、第２の半導体層上に設けられ第２の半導体層によって第１の半導体層と分離され第１の導電型を有する第３の半導体層とを含む炭化珪素基板が準備される。
　炭化珪素基板にトレンチが形成される。トレンチは、第１の半導体層からなる底面と、第１～第３の半導体層のそれぞれからなる第１～第３の側面を有する側壁面とを含む。
　側壁面および底面の各々を直接覆う第１の絶縁膜が形成される。第１の絶縁膜は、底面上に位置する第１の底部と、側壁面上に位置する第１の側壁部とを有する。第１の側壁部は、第１～第３の側面のそれぞれの上に位置する第１～第３の領域とを有する。
　第１の絶縁膜上にシリコン膜が形成される。シリコン膜は、第１の底部上に位置する第２の底部と、第１の側壁部上に位置する第２の側壁部とを有する。第２の側壁部は、第２の底部につながった一方端と、第１および第２の領域のいずれかの上に位置し第３の領域から離れた他方端とを有する。
　シリコン膜を酸化することによって第２の絶縁膜が形成される。第１および第２の絶縁膜はゲート絶縁膜を構成する。
　ゲート絶縁膜を介してトレンチ上にゲート電極が形成される。
　本発明によれば、ゲート電極容量を小さくすることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視図である。 図２の構成をより詳しく示した図であり、図を見やすくするために第２の導電型の領域にハッチングを付した図である。 図１の拡大図であり、特に第１の絶縁膜の構成要素について説明する図である。 図１の拡大図であり、特にゲート絶縁膜の寸法について説明する図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素基板の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図２２の線ＸＸＩＩＩ－ＸＸＩＩＩに沿う（１１－２０）面の結晶構造を示す図である。 図２１の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図２１の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図２１の変形例を示す図である。 ゲート電極およびドレイン電極間の静電容量Ｃgdと、ドレイン電極およびソース電極間の電圧ＶDSとの関係を示す図である。
　はじめに、実施の形態の概要について、以下の(i)～(xiii)に記す。
　(i)　炭化珪素半導体装置５０１～５０３は、炭化珪素基板１００と、ゲート絶縁膜２００と、ゲート電極２３０とを有する。炭化珪素基板１００は、第１の導電型を有する第１の半導体層１２１と、第１の半導体層１２１上に設けられ第２の導電型を有する第２の半導体層１２２と、第２の半導体層１２２上に設けられ第２の半導体層１２２によって第１の半導体層１２１と分離され第１の導電型を有する第３の半導体層１２３とを含む。炭化珪素基板１００にはトレンチＴＲが設けられている。トレンチＴＲは、第１の半導体層１２１からなる底面ＢＴと、第１～第３の半導体層１２１～１２３のそれぞれからなる第１～第３の側面ＳＷ１～ＳＷ３を有する側壁面ＳＷとを含む。ゲート絶縁膜２００はトレンチＴＲ上に設けられている。ゲート絶縁膜２００は、側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１と、第１の絶縁膜２０１上に設けられた第２の絶縁膜２０２とを有する。第１の絶縁膜２０１は、底面ＢＴ上に位置する第１の底部２０１Ｂと、側壁面ＳＷ上に位置する第１の側壁部２０１Ｓとを有する。第１の側壁部２０１Ｓは、第１～第３の側面ＳＷ１～ＳＷ３のそれぞれの上に位置する第１～第３の領域２０１ａ～２０１ｃを有する。第２の絶縁膜２０２は、第１の底部２０１Ｂ上に位置する第２の底部２０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部２０２Ｓとを有する。第２の側壁部２０２Ｓは、第２の底部２０２Ｂにつながった一方端Ｅ１と、第１および第２の領域２０１ａ，２０１ｂのいずれかの上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。ゲート電極２３０はゲート絶縁膜２００を介してトレンチＴＲ上に設けられている。
　この炭化珪素半導体装置５０１～５０３によれば、第１の絶縁膜２０１とともにゲート絶縁膜２００を構成する第２の絶縁膜２０２は、第１の絶縁膜２０１の第１の底部２０１Ｂ上だけでなく、第１の絶縁膜２０１の第１の側壁部２０１Ｓ上にも設けられる。これによりゲート絶縁膜２００は、トレンチＴＲの底面ＢＴ上だけでなく、底面ＢＴ近傍で底面ＢＴとともに角部ＣＲを構成する側壁面ＳＷ上でも、より大きな厚さを有する。よって、トレンチの底面ＢＴ上でのみゲート絶縁膜２００が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
　(ii)　上記(i)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第１の領域２０１ａおよび第２の領域２０１ｂの境界上に位置してもよい。
　これにより、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂ上にかぶさらない範囲内で最大限、延ばされる。よってチャネル特性に影響をほとんど与えない範囲内で、ゲート電極容量を効果的に低減することができる。
　(iii)　上記(i)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第２の領域２０１ｂから離れて第１の領域２０１ａ上に位置してもよい。
　これにより、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂに接近しない範囲内で延ばされる。よって、チャネル特性に影響を与えない範囲内で、ゲート電極容量を低減することができる。
　(iv)　上記(i)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第３の領域２０１ｃから離れて第２の領域２０１ｂ上に位置してもよい。
　これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい、第２の領域２０１ｂと第３の領域２０１ｃの境界から離れて設けられる。よって、チャネル特性への影響を抑えつつ、ゲート電極容量をより効果的に低減することができる。
　(v)　上記(iv)において、第２の半導体層１２２は不純物濃度がピークとなる深さ位置ＤＰを有し、第２の側壁部２０２Ｓの他方端Ｅ２は深さ位置ＤＰよりも深くに位置してもよい。
　これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい深さ位置ＤＰから離れて設けられる。よって、チャネル特性への影響をより抑えつつ、ゲート電極容量をより効果的に低減することができる。
　(vi)　上記(i)～(v)において、第２の側壁部２０２Ｓの他方端Ｅ２は、第１の側壁部２０１Ｓに対して７０度未満の傾斜角度ＡＧを有してもよい。
　これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。
　(vii)　上記(i)～(vi)において、第１および第２の絶縁膜２０１，２０２のそれぞれは第１および第２の炭素原子濃度を有し、第２の炭素原子濃度は第１の炭素原子濃度よりも小さくてもよい。
　これにより、第２の絶縁膜２０２は低い炭素原子濃度によって、高い絶縁破壊耐性を有する。よって炭化珪素半導体装置５０１～５０３は大きい耐圧を有する。
　(viii)　上記(vii)において、第１の炭素原子濃度は１×１０15ｃｍ-3より大きく、第２の炭素原子濃度は１×１０15ｃｍ-3より小さくてもよい。
　これにより、第２の絶縁膜２０２の炭素原子濃度が十分に低くされる。よって炭化珪素半導体装置５０１～５０３の耐圧をより大きくすることができる。
　(ix)　上記(i)～(xiii)において、第２の絶縁膜２０２は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていてもよい。
　これにより炭化珪素半導体装置５０１～５０３の耐圧をより大きくすることができる。
　(x)　上記(i)～(ix)において、第２の絶縁膜２０２は、シリコンを含み炭素を含まない膜の熱酸化膜であってもよい。
　これにより炭化珪素半導体装置５０１～５０３の耐圧をより大きくすることができる。
　(xi)　炭化珪素半導体装置５０１～５０３の製造方法は、以下の工程を有する。
　第１の導電型を有する第１の半導体層１２１と、第１の半導体層１２１上に設けられ第２の導電型を有する第２の半導体層１２２と、第２の半導体層１２２上に設けられ第２の半導体層１２２によって第１の半導体層１２１と分離され第１の導電型を有する第３の半導体層１２３とを含む炭化珪素基板１００が準備される。
　炭化珪素基板１００にトレンチＴＲが形成される。トレンチＴＲは、第１の半導体層１２１からなる底面ＢＴと、第１～第３の半導体層１２１～１２３のそれぞれからなる第１～第３の側面ＳＷ１～ＳＷ３を有する側壁面ＳＷとを含む。
　側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１が形成される。第１の絶縁膜２０１は、底面ＢＴ上に位置する第１の底部２０１Ｂと、側壁面ＳＷ上に位置する第１の側壁部２０１Ｓとを有する。第１の側壁部２０１Ｓは、第１～第３の側面ＳＷ１～ＳＷ３のそれぞれの上に位置する第１～第３の領域２０１ａ～２０１ｃとを有する。
　第１の絶縁膜２０１上にシリコン膜３０２が形成される。シリコン膜３０２は、第１の底部２０１Ｂ上に位置する第２の底部３０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部３０２Ｓとを有する。第２の側壁部３０２Ｓは、第２の底部３０２Ｂにつながった一方端Ｅ１と、第１および第２の領域２０１ａ，２０１ｂのいずれかの上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。
　シリコン膜３０２を酸化することによって第２の絶縁膜２０２が形成される。第１および第２の絶縁膜２０１，２０２はゲート絶縁膜２００を構成する。
　ゲート絶縁膜２００を介してトレンチＴＲ上にゲート電極２３０が形成される。
　上記の製造方法によれば、第１の絶縁膜２０１とともにゲート絶縁膜２００を構成する第２の絶縁膜２０２は、第１の絶縁膜２０１の第１の底部２０１Ｂ上だけでなく、第１の絶縁膜２０１の第１の側壁部２０１Ｓ上にも設けられる。これによりゲート絶縁膜２００は、トレンチの底面ＢＴ上だけでなく、底面ＢＴ近傍で底面ＢＴとともに角部ＣＲを構成する側壁面ＳＷ面上でも、より大きな厚さを有する。よって、トレンチの底面ＢＴ上でのみゲート絶縁膜２００が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
　(xii)　上記(xi)において、シリコン膜３０２を酸化することによって第２の絶縁膜２０２を形成する工程は、８００℃以上１１５０℃以下で行われてもよい。
　シリコン膜３０２を８００℃以上で酸化することにより、シリコン膜３０２の表面荒れを抑制することができる。またシリコン膜を１１５０℃以下で酸化することにより、シリコン膜３０２が酸化されて形成された二酸化珪素からなる第２の絶縁膜２０２の蒸気圧が上昇することを抑制することができる。結果として、第２の絶縁膜２０２の形状を維持することができる。
　(xiii)　上記(xi)において、第２の絶縁膜２０２を形成する工程は、第１の側壁部２０１Ｓに対する、第２の側壁部２０２Ｓの他方端Ｅ２の角度ＡＧが小さくなるように、第２の側壁部２０２Ｓを加熱する工程を含んでもよい。
　これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。
　(xiv)　上記(xiii)において、第２の側壁部２０２Ｓを加熱する工程は１３００℃以上１４００℃以下で行なわれてもよい。
　これにより、他方端Ｅ２の角度ＡＧを、過度に高い温度を用いることなく、十分に小さくすることができる。
　次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態１～３と、その補足事項とについて説明する。なお本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　（実施の形態１）
　図１に示すように、本実施の形態の縦型ＭＯＳＦＥＴ５０１（炭化珪素半導体装置）は、エピタキシャル基板１００（炭化珪素基板）と、ゲート絶縁膜２００と、ゲート電極２３０と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
　エピタキシャル基板１００は、炭化珪素から作られており、単結晶基板１１０およびその上に設けられたエピタキシャル層を有する。単結晶基板１１０はｎ型（第１の導電型）を有する。単結晶基板１１０の一方主面（図１における上面）の面方位（ｈｋｌｍ）は、好ましくは負のｍを有し、より好ましくはおおよそ（０００－１）面である。エピタキシャル層は、ｎ-層１２１（第１の半導体層）と、ｐ型ボディ層１２２（第２の半導体層）と、ｎ領域１２３（第３の半導体層）と、コンタクト領域１２４とを有する。エピタキシャル基板１００の炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。ｎ-層１２１は、ドナーが添加されていることでｎ型を有する。ｎ-層１２１へのドナーの添加は好ましくは、イオン注入によってではなく、ｎ-層１２１のエピタキシャル成長時の不純物添加によって行われていることが好ましい。ｎ-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低いことが好ましい。ｎ-層１２１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。ｐ型ボディ層１２２は、ｎ-層１２１上に設けられており、アクセプタが添加されていることでｐ型（第２の導電型）を有する。ｐ型ボディ層１２２のアクセプタ濃度は、たとえば１×１０18ｃｍ-3である。ｎ領域１２３はｎ型を有する。ｎ領域１２３は、ｐ型ボディ層１２２上に設けられており、ｐ型ボディ層１２２によってｎ-層１２１と分離されている。コンタクト領域１２４はｐ型を有する。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
　さらに図２および図３を参照して、エピタキシャル基板１００にはトレンチＴＲが設けられている。トレンチＴＲは、ｎ領域１２３およびｐ型ボディ層１２２を貫通してｎ-層１２１に至る側壁面ＳＷと、ｎ-層１２１からなる底面ＢＴとを有する。側壁面ＳＷはｐ型ボディ層１２２上においてチャネル面ＣＨ（図３）を含む。底面ＢＴは、エピタキシャル基板１００の主面とほぼ平行な平坦面である。エピタキシャル基板１００がトレンチＴＲを有するということは、単結晶基板１１０の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板１１０の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底部が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。これによりトレンチＴＲは開口側に向かって拡がっている。好ましくは側壁面ＳＷは、特にｐ型ボディ層１２２上において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
　さらに図４を参照して、側壁面ＳＷは、ｎ-層１２１、ｐ型ボディ層１２２およびｎ領域１２３のそれぞれからなる第１～第３の側面ＳＷ１～ＳＷ３を有する。
　ゲート絶縁膜２００はトレンチＴＲ上に設けられている。ゲート絶縁膜２００はトレンチＴＲ内においてエピタキシャル基板１００とゲート電極２３０とを隔てている。ゲート絶縁膜２００は、側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１と、第１の絶縁膜２０１上に設けられた第２の絶縁膜２０２とを有する。第１および第２の絶縁膜２０１，２０２のそれぞれは第１および第２の炭素原子濃度を有する。第２の炭素原子濃度は第１の炭素原子濃度よりも小さくてもよい。第１の炭素原子濃度は１×１０15ｃｍ-3より大きくてもよい。第２の炭素原子濃度は、１×１０15ｃｍ-3より小さくてもよく、実質的に濃度がゼロであってもよい。
　第１の絶縁膜２０１は、底面ＢＴ上に位置する第１の底部２０１Ｂと、側壁面ＳＷ上に位置する第１の側壁部２０１Ｓとを有する。第１の側壁部２０１Ｓは、第１～第３の側面ＳＷ１～ＳＷ３のそれぞれの上に位置する第１～第３の領域２０１ａ～２０１ｃを有する。第１の絶縁膜２０１は、酸化膜であることが好ましく、エピタキシャル基板１００のトレンチＴＲの表面を熱酸化することによって得られたものあることがより好ましい。
　さらに図５を参照して、第２の絶縁膜２０２は、第１の絶縁膜２０１を介して、底面ＢＴと側壁面ＳＷとがなす角部ＣＲ（図１）上に位置する部分を有する。具体的には、第２の絶縁膜２０２は、第１の底部２０１Ｂ上に位置する第２の底部２０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部２０２Ｓとを有する。第２の側壁部２０２Ｓは、第２の底部２０２Ｂにつながった一方端Ｅ１と、第１および第２の領域２０１ａ，２０１ｂ（図４）のいずれかの上に位置し第３の領域から離れた他方端Ｅ２とを有する。本実施の形態においては、他方端Ｅ２は、第３の領域２０１ｃから離れて第２の領域２０１ｂ上に位置している。他方端Ｅ２は、第１の側壁部２０１Ｓに対して傾斜角度ＡＧ（図５）を有する。傾斜角度ＡＧは、他方端Ｅ２の表面の先端部分と、第１の側壁部２０１Ｓの表面のうち他方端Ｅ２が接する部分とがなす角度のことである。傾斜角度ＡＧは７０度未満であることが好ましい。第２の半導体層１２２は不純物濃度がピークとなる深さ位置ＤＰ（図５）を有してもよく、この場合、他方端Ｅ２は深さ位置ＤＰよりも深くに位置することが好ましい。第２の絶縁膜２０２は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていてもよい。第２の絶縁膜２０２は、シリコンを含み炭素を含まない膜の熱酸化膜であってもよく、たとえばＳｉＯ2から作られている。
　ゲート絶縁膜２００は、トレンチＴＲの底面ＢＴ上において第１および第２の絶縁膜２０１，２０２を有する部分を含み、この部分は厚さｄ0を有する。またゲート絶縁膜２００は、トレンチＴＲの側壁面ＳＷ上において第１の絶縁膜２０１を有しかつ第２の絶縁膜２０２を有しない部分、すなわち第１の絶縁膜２０１のみからなる部分を有し、この部分は厚さｄ1を有する。またゲート絶縁膜２００は、トレンチＴＲの側壁面ＳＷの第１の側面ＳＷ１上において第１および第２の絶縁膜２０１，２０２を有する部分を含み、この部分は厚さｄ2を有する。好ましくはｄ2＞ｄ1×１．５が満たされる。好ましくはｄ2＜ｄ1×５が満たされる。好ましくはｄ0＞ｄ1が満たされる。好ましくはｄ0≧ｄ2が満たされる。
　ゲート電極２３０はトレンチＴＲ内に設けられている。具体的にはゲート電極２３０はゲート絶縁膜２００を介してトレンチＴＲ上に設けられている。ゲート電極２３０は第１の絶縁膜２０１の第２の領域２０１ｂに接している。ゲート電極２３０の上面は、ゲート絶縁膜２００のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。層間絶縁膜２０３は、ゲート絶縁膜２００のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２３０とを覆うように設けられている。
　ソース電極２２１は、層間絶縁膜２０３を貫通してｎ領域１２３およびコンタクト領域１２４の各々に接している。ソース配線２２２はソース電極２２１に接するようにソース電極２２１および層間絶縁膜２０３上に設けられている。ドレイン電極２１１は、エピタキシャル基板１００の、トレンチＴＲが設けられた面と反対の面の上に設けられている。保護電極２１２はドレイン電極２１１を被覆している。
　次にＭＯＳＦＥＴ５０１（図１）の製造方法について説明する。
　図６に示すように、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長により形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により行うことができる。また、このときドナーとしてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。次に、ｎ-層１２１上のｐ型ボディ層１２２と、ｐ型ボディ層１２２上のｎ領域１２３とが形成される。具体的には、ｎ-層１２１の上面にイオン注入が行われる。ｐ型ボディ層１２２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などのドナーがイオン注入される。これにより、ｎ-層１２１と、ｐ型ボディ層１２２と、ｎ領域１２３とを有するエピタキシャル基板１００が形成される。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。次に、イオン注入によってコンタクト領域１２４が形成される。次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。以上のように炭化珪素基板１００が準備される。
　図７に示すように、エピタキシャル基板１００上に、ｎ領域１２３を部分的に露出する開口部を有するマスク４０１が形成される。開口部はトレンチＴＲ（図１）の位置に対応して形成される。マスク４０１としては、たとえば、熱酸化によって形成されたシリコン酸化膜を用いることができる。
　図８に示すように、マスク４０１の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱを形成することができる。
　次に、マスク４０１を用いてエピタキシャル基板１００がエッチングされる。具体的には、エピタキシャル基板１００に対して、凹部ＴＱの内面ＳＶにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク４０１は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
　図９に示すように、上記の熱エッチングにより炭化珪素基板１００にトレンチＴＲが形成される。トレンチＴＲの形成の際、エピタキシャル基板１００は、矢印ＳＥで示すようにマスク４０１の開口部からサイドエッチングされるようにエッチングされる。またこの熱エッチングの際、トレンチＴＲの側壁面ＳＷ上、特にそのｐ型ボディ層１２２からなる部分の上に、特殊面が自己形成される。
　図１０に示すように、側壁面ＳＷおよび底面ＢＴの各々を直接覆う第１の絶縁膜２０１が形成される。言い換えれば、第１の絶縁膜２０１は、底面ＢＴ上に直接位置する部分と、側壁面ＳＷ上に直接位置する部分とを有する。第１の絶縁膜２０１の形成は、トレンチＴＲの底面ＢＴおよび側壁面ＳＷの熱酸化によって行ない得る。
　図１１に示すように、第１の絶縁膜２０１上にシリコン膜３０２が形成される。シリコン膜３０２の形成は、たとえば化学気相成長（ＣＶＤ）法により行ない得る。
　図１２に示すように、第１の絶縁膜２０１およびシリコン膜３０２を介してトレンチＴＲを埋めるように、シリコン膜３０２上にレジスト層４０２が形成される。レジスト層４０２の形成はレジスト液の塗布によって行ない得る。次にレジスト層４０２およびシリコン膜３０２の一部がエッチングされる。このエッチングは、エッチングマスクを用いることなく行なわれ得る。すなわち、いわゆるエッチバックによって行なわれ得る。
　図１３に示すように、上記のエッチングにより、トレンチＴＲの一部のみを埋めるように底面ＢＴ上にレジスト層４０２およびシリコン膜３０２が残存する。シリコン膜３０２は、第１の底部２０１Ｂ上に位置する第２の底部３０２Ｂと、第１の側壁部２０１Ｓ上に位置する第２の側壁部３０２Ｓとを有する。第２の側壁部３０２Ｓは、第２の底部３０２Ｂにつながった一方端Ｅ１と、第２の領域２０１ｂ上に位置し第３の領域２０１ｃから離れた他方端Ｅ２とを有する。次にレジスト層４０２が除去される（図１４）。次に、第１の絶縁膜２０１のうちシリコン膜３０２によって覆われておらず露出した部分がエッチングにより除去される（図１５）。
　次に、第１の絶縁膜２０１およびシリコン膜３０２が設けられたトレンチＴＲが熱酸化される。これにより、シリコン膜３０２と、トレンチＴＲの側壁面ＳＷのうち露出された部分とが熱酸化される。シリコン膜３０２は、たとえば８００℃以上１１５０℃以下で熱酸化される。この熱酸化によりシリコン膜３０２から第２の絶縁膜２０２が形成される（図１６）。第１および第２の絶縁膜２０１，２０２はゲート絶縁膜２００を構成する。
　好ましくは、シリコン膜３０２は、たとえば９５０℃以上１１００℃以下で熱酸化される。シリコン膜３０２を９５０℃より低い温度で酸化した場合、シリコン膜３０２が酸化されて形成された二酸化珪素膜の粘性流動による応力緩和が働かないため、粒界付近のシリコンが表面側に移動し、シリコン膜３０２の表面で結晶粒が成長して突起を生成すると考えられる。そこで、シリコン膜３０２を９５０℃以上で酸化することにより、上記突起の生成を抑制することができるので、第２の絶縁膜２０２の表面荒れを効果的に抑制することができる。一方、シリコン膜３０２を１１００℃より高い温度で酸化すると、二酸化珪素からなる第１の絶縁膜２０１とシリコン膜３０２とが化学反応を起こし酸化珪素を形成するため第２の絶縁膜２０２の形状を維持することが困難となる。そこで、シリコン膜３０２を１１００℃以下で酸化することにより、酸化珪素の蒸気圧の上昇を抑制することで、第２の絶縁膜２０２の形状を効果的に維持することができる。
　図１７に示すように、第２の絶縁膜２０２を形成する際に、第２の側壁部２０２Ｓが十分な温度で加熱されることで、角度ＡＧ（図５）が小さくされる。この加熱の温度は、１３００℃以上１４００℃以下が好ましい。この加熱を酸化雰囲気中で行なうことで、第１の絶縁膜２０１の膜厚をより厚くし得る。
　図１８に示すように、トレンチＴＲ上にゲート絶縁膜２００を介してゲート電極２３０が形成される。ゲート電極２３０の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical　Mechanical　Polishing）とによって行い得る。
　再び図１を参照して、ゲート電極２３０の露出面を覆うようにゲート電極２３０およびゲート絶縁膜２００上に層間絶縁膜２０３が形成される。層間絶縁膜２０３およびゲート絶縁膜２００に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。ソース配線２２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５０１が得られる。
　本実施の形態によれば、図５に示すように、第１の絶縁膜２０１とともにゲート絶縁膜２００を構成する第２の絶縁膜２０２は、第１の絶縁膜２０１の第１の底部２０１Ｂ上だけでなく、第１の絶縁膜２０１の第１の側壁部２０１Ｓ上にも設けられる。これによりゲート絶縁膜２００は、トレンチＴＲの底面ＢＴ上だけでなく、底面ＢＴ近傍で底面ＢＴとともに角部ＣＲを構成する側壁面ＳＷ上でも、より大きな厚さを有する。よって、トレンチの底面ＢＴ上でのみゲート絶縁膜２００が厚くされる場合に比して、ゲート電極容量をより小さくすることができる。
　またＭＯＳＦＥＴ５０１に接続されている負荷が短絡した際に、チャネル面ＣＨに大電流が流れることでゲート絶縁膜２００の温度が上昇する。この結果、ゲート絶縁膜２００の絶縁性が低下することで、リーク電流が流れる。このリーク電流は、チャネル電流が集中し、かつゲート絶縁膜２００に対して比較的高い電圧が印加される箇所である、第１および第２の領域２０１ａ，２０１ｂ（図４）の境界近傍において特に問題となる。本実施の形態によれば、このようなリーク電流が最も流れやすい箇所に、第２の絶縁膜２０２の第２の側壁部２０２Ｓが設けられている。これによりリーク電流を抑制することができる。チャネル面ＣＨ（図３）が特殊面の場合、チャネル面ＣＨの高い移動度に起因して上記の温度上昇が顕著となるので、リーク電流を抑制することは特に重要である。
　また上記境界近傍では、ｐ型ボディ層１２２の不純物濃度が、深さ位置ＤＰ（図５）に比して低くされることが多い。この場合に、ドレイン電圧が大きいと短チャンネル効果が起きやすくなる。本実施の形態によれば、このような短チャンネル効果の影響を軽減することができる。またそれにより短絡耐量を改善することができる。
　ｄ2＞ｄ1×１．５が満たされるようにｄ2が大きくされる場合、上述した効果をより十分に得られる。また過度にｄ2が大きくされると、角部ＣＲ（図１）近傍での電流の拡がりが阻害されることでオン抵抗が大きくなってしまうので、ｄ2＜ｄ1×５が満たされることが好ましい。
　また図４に示すように、第２の側壁部２０２Ｓの他方端Ｅ２は、第３の領域２０１ｃから離れて第２の領域２０１ｂ上に位置している。これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい、第２の領域２０１ｂと第３の領域２０１ｃの境界から離れて設けられる。よって、チャネル特性への影響を抑えつつ、ゲート電極容量をより効果的に低減することができる。
　また第２の半導体層１２２は不純物濃度がピークとなる深さ位置ＤＰ（図５）を有し、第２の側壁部２０２Ｓの他方端Ｅ２は深さ位置ＤＰよりも深くに位置することが好ましい。これにより、第２の側壁部２０２Ｓが第１の領域２０１ａ上にのみ設けられる場合に比して、第２の側壁部２０２Ｓがより延ばされる。また、第２の側壁部２０２Ｓが、チャネル特性に与える影響の大きい深さ位置ＤＰから離れて設けられる。よって、チャネル特性への影響をより抑えつつ、ゲート電極容量をより効果的に低減することができる。
　第２の側壁部２０２Ｓの他方端Ｅ２は、第１の側壁部２０１Ｓに対して７０度未満の傾斜角度ＡＧを有することが好ましい。これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。
　第１および第２の絶縁膜２０１，２０２のそれぞれは第１および第２の炭素原子濃度を有し、第２の炭素原子濃度は第１の炭素原子濃度よりも小さいことが好ましい。これにより、第２の絶縁膜２０２は低い炭素原子濃度によって、高い絶縁破壊耐性を有する。よって炭化珪素半導体装置５０１は大きい耐圧を有する。なお、第１の絶縁膜２０１は、炭化珪素からなるトレンチＴＲの底面ＢＴおよび側壁面ＳＷを熱酸化することにより形成されるため、炭化珪素に由来する炭素を多く含む。一方、第２の絶縁膜２０２は、シリコン膜３０２を酸化することにより形成される。そのため、第２の絶縁膜２０２の炭素原子濃度は、第１の絶縁膜２０１の炭素原子濃度よりも小さくなる。
　第１の炭素原子濃度は１×１０15ｃｍ-3より大きく、第２の炭素原子濃度は１×１０15ｃｍ-3より小さいことが好ましい。これにより、第２の絶縁膜２０２の炭素原子濃度が十分に低くされる。よって炭化珪素半導体装置５０１の耐圧をより大きくすることができる。
　第２の絶縁膜２０２は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られていることが好ましい。これにより炭化珪素半導体装置５０１の耐圧をより大きくすることができる。
　第２の絶縁膜２０２は、シリコンを含み炭素を含まない膜の熱酸化膜であることが好ましい。これにより炭化珪素半導体装置５０１の耐圧をより大きくすることができる。
　シリコン膜３０２を酸化することによって第２の絶縁膜２０２を形成する工程は、８００℃以上１１５０℃以下で行われることが好ましい。シリコン膜３０２を８００℃以上で酸化することにより、シリコン膜３０２の表面荒れを抑制することができる。またシリコン膜を１１５０℃以下で酸化することにより、シリコン膜３０２が酸化されて形成された酸化珪素からなる第２の絶縁膜２０２の蒸気圧が上昇することを抑制することができる。結果として、第２の絶縁膜２０２の形状を維持することができる。
　第２の絶縁膜２０２を形成する工程は、第１の側壁部２０１Ｓに対する、第２の側壁部２０２Ｓの他方端Ｅ２の角度ＡＧが小さくなるように、第２の側壁部２０２Ｓを加熱する工程を含むことが好ましい。これにより、他方端Ｅ２でのゲート絶縁膜２００の厚さの変化が緩和される。この工程は１３００℃以上１４００℃以下で行なわれることが好ましい。これにより、他方端Ｅ２の角度ＡＧを、過度に高い温度を用いることなく、十分に小さくすることができる。
　なお本実施の形態においては第２の絶縁膜２０２の形成方法として、シリコン膜の熱酸化を用いる方法について説明したが、第２の絶縁膜２０２は堆積法によって形成されてもよく、たとえばＣＶＤ法によって直接形成されてもよい。また「第１の導電型」がｎ型であり「第２の導電型」がｐ型であるが、これらの導電型が入れ替えられもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。なお、より高いチャネル移動度を得るためには、「第１の導電型」がｎ型であることが好ましい。また炭化珪素半導体装置は、ＭＯＳＦＥＴに限定されるものではなく、たとえばトレンチ型ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）であってもよい。
　（実施の形態２）
　図１９に示すように、本実施の形態のＭＯＳＦＥＴ５０２（炭化珪素半導体装置）においては、第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２は、第１の領域２０１ａおよび第２の領域２０１ｂの境界上に位置している。ここでの「境界上に位置し」とは、ゲート電極容量およびチャネル特性の各々が実質的に同程度に保持される範囲内で、誤差を許容するものである。具体的には±０．１μｍ程度の誤差は許容される。このような第２の側壁部２０２Ｓを得るためには、たとえば、実施の形態１におけるエッチバック工程（図１３）をより進行させ、シリコン膜３０２の第２の側壁部３０２Ｓの他方端Ｅ２を、上記境界の近傍に合わせればよい。なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂ上にかぶさらない範囲内で最大限、延ばされる。よってチャネル特性に影響をほとんど与えない範囲内で、ゲート電極容量を効果的に低減することができる。
　（実施の形態３）
　図２０に示すように、本実施の形態のＭＯＳＦＥＴ５０３（炭化珪素半導体装置）においては、第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２は、第２の領域２０１ｂから離れて第１の領域２０１ａ上に位置している。好ましくは、他方端Ｅ２は第２の領域２０１ｂから０．１μｍよりも大きく離される。このような第２の側壁部２０２Ｓを得るためには、たとえば、実施の形態１におけるエッチバック工程（図１３）をより進行させ、シリコン膜３０２の第２の側壁部３０２Ｓの他方端Ｅ２を、第２の領域２０１ｂから離して第１の領域２０１ａ上に位置させればよい。なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２の側壁部２０２Ｓは、チャネル面を構成する第２の領域２０１ｂに接近しない範囲内で延ばされる。よって、チャネル特性に影響を与えない範囲内で、ゲート電極容量を低減することができる。
　（特殊面を有する表面）
　上述したように、トレンチＴＲの側壁面ＳＷ（図１）は好ましくは、特にｐ型ボディ層１２２上において、所定の結晶面（特殊面とも称する）を有する。このような側壁面ＳＷは、図２１に示すように、面方位｛０－３３－８｝を有する面Ｓ１（第１の面）を含む。面Ｓ１は好ましくは面方位（０－３３－８）を有する。
　より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０－１１－１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０－１１－１）を有する。
　好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０－１１－２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０－１１－２）を有する。この場合、複合面ＳＲは（０００－１）面に対して巨視的に６２°のオフ角を有する。
　好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に、複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図２２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図２３に示すように、（１１－２０）面（図２２の線ＸＸＩＩＩ－ＸＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図２３においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図２４に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図２３）に対応する。
　図２５に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図２６を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２６のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図２４および図２５に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２７に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図２１）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２８に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
　まず、実施例および比較例に係るＭＯＳＦＥＴを準備した。実施例に係るＭＯＳＦＥＴとして、上記図２０に記載の構造を有するＭＯＳＦＥＴを準備した。具体的には、実施例に係るＭＯＳＦＥＴのゲート絶縁膜２００は、第１の絶縁膜２０１と、第１の絶縁膜２０１の一部上に設けられた第２の絶縁膜２０２とを含んでいる。言い換えれば、実施例に係るＭＯＳＦＥＴは、トレンチＴＲの側壁面ＳＷに対向するゲート絶縁膜２００を厚膜化した構造を有している。第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２は、第２の領域２０１ｂから離れて第１の領域２０１ａ上に位置している。トレンチＴＲの底面ＢＴの法線方向に沿った第１の絶縁膜２０１の底部から第２の絶縁膜２０２の第２の側壁部２０２Ｓの他方端Ｅ２までの距離は０．６７μｍであった。第２の絶縁膜２０２の厚みは２００ｎｍであった。第２の絶縁膜２０２の他方端Ｅ２の角度ＡＧ（図５参照）は、チャネル部分で６７°であり、斜面平均で６２°程度であった。実施例に係るＭＯＳＦＥＴは、第１の絶縁膜３０１およびシリコン膜３０２を１１００℃で９５分間酸化した後、１３５０℃で３分間酸化することにより、第１の絶縁膜２０１および第２の絶縁膜２０２からなるゲート絶縁膜２００を形成した。その後、第１の絶縁膜２０１および第２の絶縁膜２０２を含むゲート絶縁膜２００が形成された炭化珪素基板１００をＮＯ雰囲気中１３５０℃の温度で２８分間熱処理した。その後、第１の絶縁膜２０１および第２の絶縁膜２０２を含むゲート絶縁膜２００が形成された炭化珪素基板１００をＡｒ雰囲気中１３５０℃の温度で４０分間熱処理した。
　比較例に係るＭＯＳＦＥＴのゲート絶縁膜２００は、第１の絶縁膜２０１のみから形成されており、第２の絶縁膜２０２を有していない。言い換えれば、比較例に係るＭＯＳＦＥＴは、トレンチＴＲの側壁面ＳＷに対向するゲート絶縁膜２００を厚膜化していない構造を有している。比較例に係るＭＯＳＦＥＴは、炭化珪素基板１００を１１００℃で９５分間酸化した後、１３５０℃で６分間酸化することによりゲート絶縁膜２００を形成した。その後、ゲート絶縁膜２００が形成された炭化珪素基板１００をＮＯ雰囲気中１３５０℃の温度で７分間熱処理した。その後、ゲート絶縁膜２００が形成された炭化珪素基板１００をＡｒ雰囲気中１３５０℃の温度で１０分間熱処理した。
　図２９を参照して、ゲート電極２３０およびドレイン電極２１１間の静電容量Ｃgdと、ドレイン電極２１１およびソース電極２２１間の電圧ＶDSとの関係について説明する。図２９において、実施例に係るＭＯＳＦＥＴの静電容量を実線１０１で示し、比較例に係るＭＯＳＦＥＴの静電容量を破線１０２で示している。
　図２９を参照して、ドレイン電極２１１およびソース電極２２１間の電圧ＶDSが０Ｖ以上６００Ｖ以下の全範囲において、実施例に係るＭＯＳＦＥＴの静電容量Ｃgdは、比較例に係るＭＯＳＦＥＴの静電容量Ｃgdよりも小さくなった。ドレイン電極２１１およびソース電極２２１間の電圧ＶDSが６００Ｖにおける実施例に係るＭＯＳＦＥＴの静電容量Ｃgdは３２ｐＦであり、比較例に係るＭＯＳＦＥＴの静電容量Ｃgdは２７ｐＦであった。以上のように、トレンチＴＲの側壁面ＳＷに対向するゲート絶縁膜２００を厚膜化（言い換えれば、第１の絶縁膜２０１上に第２の絶縁膜２０２を形成）することによって、ゲート電極２３０およびドレイン電極２１１間の静電容量Ｃgdを効果的に低減可能であることが確認された。
　今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００　エピタキシャル基板（炭化珪素基板）、１１０　単結晶基板、１２１　ｎ-層（第１の半導体層）、１２２　ｐ型ボディ層（第２の半導体層）、１２３　ｎ領域（第３の半導体層）、１２４　コンタクト領域、２００　ゲート絶縁膜、２０１　第１の絶縁膜、２０２　第２の絶縁膜、２０１Ｂ　第１の底部、２０１Ｓ　第１の側壁部、２０１ａ～２０１ｃ　第１～第３の領域、２０２Ｂ，３０２Ｂ　第２の底部、２０２Ｓ，３０２Ｓ　第２の側壁部、２０３　層間絶縁膜、２１１　ドレイン電極、２１２　保護電極、２２１　ソース電極、２２２　ソース配線、２３０　ゲート電極、３０２　シリコン膜、４０１　マスク、４０２　レジスト層、５０１～５０３　ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＡＧ　傾斜角度、ＢＴ　底面、ＣＨ　チャネル面、ＣＲ　角部、ＤＰ　深さ位置、Ｅ１　一方端、Ｅ２　他方端、ＳＷ　側壁面、ＳＷ１～ＳＷ３　第１～第３の側面、ＴＲ　トレンチ。

Claims (14)

  1. 　炭化珪素半導体装置であって、
    　第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を備え、前記炭化珪素基板にはトレンチが設けられており、前記トレンチは、前記第１の半導体層からなる底面と、前記第１～第３の半導体層のそれぞれからなる第１～第３の側面を有する側壁面とを含み、前記炭化珪素半導体装置はさらに
    　前記トレンチ上に設けられたゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面および前記底面の各々を直接覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、前記第１の絶縁膜は、前記底面上に位置する第１の底部と、前記側壁面上に位置する第１の側壁部とを有し、前記第１の側壁部は前記第１～第３の側面のそれぞれの上に位置する第１～第３の領域を有し、前記第２の絶縁膜は、前記第１の底部上に位置する第２の底部と、前記第１の側壁部上に位置する第２の側壁部とを有し、前記第２の側壁部は、前記第２の底部につながった一方端と、前記第１および第２の領域のいずれかの上に位置し前記第３の領域から離れた他方端とを有し、前記炭化珪素半導体装置はさらに
    　前記ゲート絶縁膜を介して前記トレンチ上に設けられたゲート電極を備える、炭化珪素半導体装置。
  2. 　前記第２の側壁部の前記他方端は、前記第１の領域および前記第２の領域の境界上に位置する、請求項１に記載の炭化珪素半導体装置。
  3. 　前記第２の側壁部の前記他方端は、前記第２の領域から離れて前記第１の領域上に位置する、請求項１に記載の炭化珪素半導体装置。
  4. 　前記第２の側壁部の前記他方端は、前記第３の領域から離れて前記第２の領域上に位置する、請求項１に記載の炭化珪素半導体装置。
  5. 　前記第２の半導体層は不純物濃度がピークとなる深さ位置を有し、前記第２の側壁部の前記他方端は前記深さ位置よりも深くに位置する、請求項４に記載の炭化珪素半導体装置。
  6. 　前記第２の側壁部の前記他方端は前記第１の側壁部に対して７０度未満の傾斜角度を有する、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第１および第２の絶縁膜のそれぞれは第１および第２の炭素原子濃度を有し、前記第２の炭素原子濃度は前記第１の炭素原子濃度よりも小さい、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記第１の炭素原子濃度は１×１０15ｃｍ-3より大きく、前記第２の炭素原子濃度は１×１０15ｃｍ-3より小さい、請求項７に記載の炭化珪素半導体装置。
  9. 　前記第２の絶縁膜は、酸化珪素、窒化珪素、およびリン珪酸ガラスの少なくともいずれかから作られている、請求項１～請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記第２の絶縁膜は、シリコンを含み炭素を含まない膜の熱酸化膜である、請求項１～請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を準備する工程と、
    　前記炭化珪素基板にトレンチを形成する工程とを備え、前記トレンチは、前記第１の半導体層からなる底面と、前記第１～第３の半導体層のそれぞれからなる第１～第３の側面を有する側壁面とを含み、さらに
    　前記側壁面および前記底面の各々を直接覆う第１の絶縁膜を形成する工程とを備え、前記第１の絶縁膜は、前記底面上に位置する第１の底部と、前記側壁面上に位置する第１の側壁部とを有し、前記第１の側壁部は、前記第１～第３の側面のそれぞれの上に位置する第１～第３の領域とを有し、さらに
    　前記第１の絶縁膜上にシリコン膜を形成する工程を備え、前記シリコン膜は、前記第１の底部上に位置する第２の底部と、前記第１の側壁部上に位置する第２の側壁部とを有し、前記第２の側壁部は、前記第２の底部につながった一方端と、前記第１および第２の領域のいずれかの上に位置し前記第３の領域から離れた他方端とを有し、さらに
    　前記シリコン膜を酸化することによって第２の絶縁膜を形成する工程を備え、前記第１および第２の絶縁膜はゲート絶縁膜を構成し、さらに
    　前記ゲート絶縁膜を介して前記トレンチ上にゲート電極を形成する工程を備える、炭化珪素半導体装置の製造方法。
  12. 　前記シリコン膜を酸化することによって前記第２の絶縁膜を形成する工程は、８００℃以上１１５０℃以下で行われる、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 　前記第２の絶縁膜を形成する工程は、前記第１の側壁部に対する、前記第２の側壁部の前記他方端の角度が小さくなるように、前記第２の側壁部を加熱する工程を含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
  14. 　前記第２の側壁部を加熱する工程は１３００℃以上１４００℃以下で行なわれる、請求項１３に記載の炭化珪素半導体装置の製造方法。
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