JP2010056380A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】縦型の絶縁ゲート型半導体装置において素子部と外周部との間にリーク電流が流れることを防止して信頼性を向上させる。
【解決手段】Ｎ型の半導体基板１の表面上に、半導体基板１と比べてＮ型不純物を低濃度に含むエピタキシャル層２が形成されている。素子部ＲA に位置するエピタキシャル層２にはＰ型の第１ウェル領域６Ａが形成されている。外周部ＲC に位置するエピタキシャル層２にはＰ型の第２ウェル領域６Ｃが形成されている。素子部ＲA と外周部ＲC との間に介在するフィールド部ＲB に位置するエピタキシャル層２上にフィールド絶縁膜５が形成されている。少なくとも外周部ＲC 近傍のフィールド絶縁膜５の下側に位置するエピタキシャル層２の表面部に、エピタキシャル層２よりも不純物濃度が高いＮ型の空乏化阻止領域４が形成されている。
【選択図】図１３

Description

本発明は、ゲート電極をトレンチの内部に設けた縦型のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の絶縁ゲート型半導体装置及びその製造方法に関する。
絶縁ゲート型半導体装置の代表例としての電力用の縦型トレンチＭＩＳＦＥＴでは、一般的に、チップ内部の素子部にトランジスタ機能を有する多数の並列接続されたユニットセルを設けていると共に、素子部を囲むチップ外周部（以下、「外周部」と称する）にＥＱＲ（Ｅｑｕｉ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）電極に接続されたチャネルストッパ領域を設けている。縦型トレンチＭＩＳＦＥＴでは、チャネルが半導体本体の深さ方向に形成されており、チャネルが半導体本体の面方向に形成されているゲートプレーナ型のＭＩＳＦＥＴと比較して、ユニットセルの高集積化が可能である。また、縦型トレンチＭＩＳＦＥＴでは、単位面積当たりのチャネル幅を大きく設定することができるため、素子の低オン抵抗化に非常に有効である。
以下、従来のＮチャネル型トレンチＭＩＳＦＥＴの構成について、図２０（ａ）〜（ｃ）を参照しながら説明する。図２０（ａ）は、従来のＮチャネル型トレンチＭＩＳＦＥＴの全体断面図であり、図２０（ｂ）は、従来のＮチャネル型トレンチＭＩＳＦＥＴの外周部ＲC の平面図であり、図２０（ｃ）は、従来のＮチャネル型トレンチＭＩＳＦＥＴの外周部ＲC の断面図である。尚、図２０（ｃ）は図２０（ｂ）におけるＡ−Ａ’線の断面図であり、図２０（ａ）は、図２０（ｂ）におけるＢ−Ｂ’線の断面構成を含んだ装置全体の断面図である。また、図２０（ｂ）においては、一部構成要素の図示を省略している。
図２０（ａ）に示すように、従来のＮチャネル型トレンチＭＩＳＦＥＴは、平面的に、縦型素子を有する素子部ＲA と、素子部ＲA を囲む外周部ＲC と、素子部ＲA と外周部ＲC との間に介在するフィールド部ＲB とに区分されている。
また、図２０（ａ）及び（ｃ）に示すように、従来のＮチャネル型トレンチＭＩＳＦＥＴは半導体本体６１上に形成されており、半導体本体６１は、高濃度Ｎ型の半導体基板６２と、半導体基板６２の表面上に形成された低濃度Ｎ型のエピタキシャル層６３とからなる。
また、図２０（ａ）に示すように、素子部ＲA に位置するエピタキシャル層６３の表面部にはＰ型の第１ベース領域６４が選択的に形成されており、第１ベース領域６４の表面部には高濃度Ｎ型のソース領域６５が選択的に形成されている。素子部ＲA において第１ベース領域６４及びソース領域６５が形成されていないエピタキシャル層６３の残りは低濃度Ｎ型のドレイン領域６６となる。素子部ＲA においては、ソース領域６５表面からソース領域６５を貫通して第１ベース領域６４に到達するようにトレンチ６７ａが形成されている。
また、図２０（ａ）に示すように、フィールド部ＲB に位置するエピタキシャル層６３上にフィールド酸化膜８３が形成されている。尚、フィールド部ＲB にも、素子部ＲA と共通のドレイン領域６６が設けられている。
また、図２０（ａ）〜（ｃ）に示すように、外周部ＲC に位置するエピタキシャル層６３の表面部にはＰ型の第２ベース領域９４が選択的に形成されている。第２ベース領域９４は第１ベース領域６４と同時に形成される。第２ベース領域９４の表面部には高濃度Ｎ型のチャネルストッパ領域９５が選択的に形成されている。チャネルストッパ領域９５はソース領域６５と同時に形成される。尚、外周部ＲC にも、素子部ＲA 及びフィールド部ＲB と共通のドレイン領域６６が設けられている。また、図２０（ａ）及び（ｂ）に示すように、外周部ＲC においては、チャネルストッパ領域９５表面からチャネルストッパ領域９５を貫通して第２ベース領域９４に到達するように複数のトレンチ６７ｃがメッシュ状に形成されている。トレンチ６７ｃはトレンチ６７ａと同時に形成される。
また、図２０（ａ）に示すように、素子部ＲA においては、ソース領域６５とドレイン領域６６とによって挟まれた部分の第１ベース領域６４上にゲート酸化膜６８を介してポリシリコンゲート電極６９が形成されている。また、フィールド部ＲB においては、フィールド酸化膜８３を介して、ポリシリコンゲート電極６９と電気的接続されたポリシリコンゲート配線層８４が形成されている。尚、ポリシリコンゲート配線層８４を貫通するようにトレンチ６７ｂが形成されている。
また、図２０（ａ）及び（ｃ）に示すように、外周部ＲC においては、フィールド部ＲB に設けたフィールド酸化膜８３が、第２ベース領域９４とチャネルストッパ領域９５との接合部を跨ぐように延存している。また、素子部ＲA においては、トレンチ６７ａ近傍を除くソース領域６５表面とゲート電極６９表面とを覆い、フィールド部ＲB においては、ポリシリコンゲート配線層８４表面を覆い、外周部ＲC においては、トレンチ６７ｃ近傍（トレンチ周り９７）を除くチャネルストッパ領域９５表面とフィールド酸化膜８３表面とを覆うように、層間絶縁膜７０が形成されている。
また、図２０（ａ）に示すように、素子部ＲA においては、層間絶縁膜７０表面上、トレンチ６７ａ近傍のソース領域６５表面上、及びトレンチ６７ａ内に、アルミニウムからなるソース電極７１が形成されている。また、フィールド部ＲB においては、層間絶縁膜７０表面上、及びトレンチ６７ｂ内にゲート金属配線層８５が形成されている。ゲート金属配線層８５はソース電極７１と同時に形成される。また、外周部ＲC においては、スクライブ領域ＲD を除く層間絶縁膜７０表面上、トレンチ周り９７のチャネルストッパ領域９５表面上、及びトレンチ６７ｃ内にＥＱＲ電極９６が形成されている。さらに、半導体基板６２の裏面にはドレイン電極７２が形成されている。
以上の従来構成によると、ＭＩＳＦＥＴが形成されたウェハをスクライブ領域ＲD でダイシングしてＭＩＳＦＥＴをチップとして切り出した際に、カット面Ｓｃは加工歪みにより半導体本体裏面側でも半導体本体表面側でも同電位となる。ここで、半導体本体表面側のカット面Ｓｃにはチャネルストッパ領域９５が露出している。また、チャネルストッパ領域９５にはメッシュ状にトレンチ６７ｃが形成されており、トレンチ６７ｃ内面、及びトレンチ周り９７のチャネルストッパ領域９５表面でＥＱＲ電極９６との電気的コンタクトが十分に図られている。従って、ＥＱＲ電極９６の電位は、半導体本体裏面のドレイン電極７２の電位と確実に同じになるため、ＥＱＲ電極９６はチャネルストッパとして機能するので、信頼性の高いトレンチＭＩＳＦＥＴつまり絶縁ゲート型半導体装置を実現することができる。
特開２０００−１２８５０号公報
しかしながら、前述の従来構成においては、素子部と外周部との間でリーク電流が流れて正常なトランジスタ動作が阻害されるという問題がある。
そこで、本発明は、縦型の絶縁ゲート型半導体装置において素子部と外周部との間でリーク電流が流れることを防止して信頼性を向上させることを目的とする。
前記の目的を達成するために、本願発明者らは、前述の従来構成において素子部と外周部との間でリーク電流が流れる原因を検討した結果、次のような知見を得た。
絶縁ゲート型半導体装置に対する高温高湿度環境等での温度サイクル試験などにおいては、装置外部よりチップ端を通じてチップ内部に水分（Ｈ2 ０）が侵入する場合がある。侵入した水分は層間絶縁膜内を通って急速に素子部における半導体本体（エピタキシャル層）内に拡散する。また、侵入した水分はフィールド絶縁膜中を下方に拡散してフィールド絶縁膜中に固定電荷を発生させる。この結果、フィールド絶縁膜下側のエピタキシャル層の表面が空乏化してしまうので、これにより形成された空乏層を通じて、素子部のエピタキシャル層に形成された不純物領域と外周部のエピタキシャル層に形成された不純物領域との間でリーク電流が流れて正常なトランジスタ動作が阻害される。尚、以下の説明においては、素子部と外周部との間で流れるリーク電流とは、素子部のエピタキシャル層に形成された不純物領域と外周部のエピタキシャル層に形成された不純物領域との間で流れるリーク電流を意味する。
また、絶縁ゲート型半導体装置において、外周部のエピタキシャル層の上方に酸化膜と他の絶縁膜、例えばナイトライド膜との界面が存在する場合、製造上の原因で何らかの界面電荷が生じると、高温高湿度環境等での温度サイクル試験などにおいて界面電荷のチャージアップが発生し、その結果、装置に所定の電圧を印加したときにフィールド絶縁膜中に固定電荷が発生する懸念がある。このとき、エピタキシャル層における外周部と素子部との間に位置する部分の表面が空乏化し、素子部と外周部との間でリーク電流が流れて正常なトランジスタ動作が阻害される。
さらに、今後、絶縁ゲート型半導体装置の高耐圧化をさらに進展させるためには、エピタキシャル層の不純物濃度を薄くすることが必須条件である一方、エピタキシャル層の不純物濃度を薄くすると、前述のようなエピタキシャル層表面での空乏化に起因するリーク電流の発生の懸念はますます増大し、信頼性低下の可能性が大きくなる。
以上のように、前述の従来構成における信頼性低下の原因は、温度サイクル試験において装置外部より進入したイオン等が、素子部と外周部との間に位置するフィールド部の絶縁膜中に固定され、それによって、フィールド部の半導体本体の表面全体が空乏化し、素子部と外周部との間でリーク電流が流れてしまうことにある。このリーク電流は、ブレイクダウン耐圧に相当するドレイン電圧よりも低いドレイン電圧で発生し、通常よりも２桁程度大きいドレイン電流として観測される。また、この現象は、絶縁ゲート型半導体装置に対する高耐圧特性保持の要請からエピタキシャル層の不純物濃度を薄くすることにより、半導体本体表面の空乏化が起こりやすくなると、さらに顕著に生じると考えられる。
そこで、本願発明者らは、ゲート電極をトレンチの内部に設けた縦型のＭＩＳＦＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置において温度サイクル試験後に素子領域周辺に存在する可動イオン又は固定電荷等に起因してリーク電流が生じることを防止するために、プロセス・デバイスシミュレーション等を用いて、不純物分布、構造、固定電荷量及び静電ポテンシャル分布等のそれぞれとリーク電流との関係を種々検討した結果、以下のような発明を想到した。
すなわち、絶縁ゲート型半導体装置における温度サイクル試験後の素子部と外周部との間でのリーク電流発生を抑え、且つ装置の高耐圧化を図るための構造として、従来の素子部、フィールド部及び外周部からなる構成に加えて、フィールド部の半導体層表面に、当該半導体層の導電型と同一の導電型を持ち且つ当該半導体層の不純物濃度よりも高い不純物濃度を持つ空乏化阻止領域を配置する。
この構成により、例えば、温度サイクル試験において装置外部より進入したイオンがフィールド部の絶縁膜中に固定され、それによってフィールド部の半導体層表面が局所的に空乏化したとしても、素子部から外周部までの半導体層表面全体に亘る空乏層の形成が本発明の空乏化阻止領域によって抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部と外周部との間でリーク電流が流れることを抑制することができる。また、絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、半導体層の不純物濃度を薄くした場合にも、本発明の空乏化阻止領域によって、フィールド部の半導体層表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
尚、本発明の空乏化阻止領域は、フィールド部の半導体層表面に形成されていれば、例えば、外周部のウェル領域中からフィールド部の半導体中に突き出るように形成されていても良い。ここで、突き出し長さは特に限定されない。
また、本発明の空乏化阻止領域は、互いに離隔した複数の島状部分として、フィールド部の半導体層表面に形成されていても良い。この場合にも、前述の本発明の効果を得ることができる。ここで、各島状部分の配置幅及び配置間隔は同じであってもよい。
具体的には、本発明に係る半導体装置は、縦型素子が配置される素子部と、前記素子部を囲む外周部と、前記素子部と前記外周部との間に介在するフィールド部とに区分された半導体装置であって、第１導電型の半導体基板と、前記半導体基板の表面上に形成され且つ前記半導体基板よりも不純物濃度が低い第１導電型の半導体層と、前記素子部に位置する前記半導体層に形成された第２導電型の第１ウェル領域と、前記外周部に位置する前記半導体層に形成された第２導電型の第２ウェル領域と、前記フィールド部に位置する前記半導体層上に形成されたフィールド絶縁膜とを備え、少なくとも前記外周部近傍の前記フィールド絶縁膜の下側に位置する前記半導体層の表面部に、前記半導体層よりも不純物濃度が高い第１導電型の空乏化阻止領域が形成されている。
本発明に係る半導体装置によると、素子部と外周部との間に介在するフィールド絶縁膜の下側に位置する半導体層の表面部に、当該半導体層と同じ導電型であって当該半導体層よりも不純物濃度が高い空乏化阻止領域が形成されている。このため、例えば、温度サイクル試験において装置外部より進入したイオンがフィールド絶縁膜中に固定され、それによってフィールド部の半導体層表面が局所的に空乏化したとしても、素子部から外周部までの半導体層表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部と外周部との間でリーク電流が流れることを抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、半導体層の不純物濃度を薄くした場合にも、空乏化阻止領域によって、フィールド部の半導体層表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
本発明に係る半導体装置において、前記空乏化阻止領域は、前記第２ウェル領域内に延びるように形成されていてもよい。この場合、前記第２ウェル領域内に位置する前記空乏化阻止領域の表面部に、前記空乏化阻止領域よりも不純物濃度が高い第１導電型のチャネルストッパ領域が形成されており、前記チャネルストッパ領域上に、前記チャネルストッパ領域と電気的に接続する第１の電極が形成されていてもよい。或いは、前記第２ウェル領域内に位置する前記空乏化阻止領域上に、前記空乏化阻止領域と電気的に接続する第１の電極が形成されていてもよい。尚、前記第１の電極はＥＱＲ電極であってもよい。
本発明に係る半導体装置において、前記空乏化阻止領域は、互いに分離した複数の部分から構成されていてもよい。
本発明に係る半導体装置において、前記第１ウェル領域は、前記フィールド絶縁膜と隣接するように形成されており、前記フィールド絶縁膜近傍の前記第１ウェル領域上に絶縁膜を介して第２の電極が形成されていてもよい。ここで、前記第２の電極は、前記第１ウェル領域近傍の前記フィールド絶縁膜上にも形成されていてもよい。
本発明に係る半導体装置において、前記第１ウェル領域を貫通するように形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成された埋め込みゲート電極とをさらに備えていてもよい。ここで、前記埋め込みゲート電極と隣接するように前記第１ウェル領域の表面部に形成された第１導電型のソース領域をさらに備えていてもよいし、さらに、前記埋め込みゲート電極及び前記ソース領域のそれぞれと隣接するように前記第１ウェル領域の表面部に形成された第２導電型のボディコンタクト領域をさらに備えていてもよい。また、前記ソース領域及び前記ボディコンタクト領域と電気的に接続するように前記ソース領域及び前記ボディコンタクト領域の上に形成されたソース電極と、前記半導体基板の裏面上に形成されたドレイン電極とをさらに備えていてもよい。
本発明に係る半導体装置において、前記縦型素子は、例えば縦型ＭＩＳＦＥＴ又は縦型ＩＧＢＴ等であってもよい。
本発明に係る半導体装置の製造方法は、縦型素子が配置される素子部と、前記素子部を囲む外周部と、前記素子部と前記外周部との間に介在するフィールド部とに区分された半導体装置の製造方法であって、第１導電型の半導体基板の表面上に、前記半導体基板よりも不純物濃度が低い第１導電型の半導体層を形成する工程と、少なくとも前記外周部近傍の前記フィールド部に位置する前記半導体層の表面部に、前記半導体層よりも不純物濃度が高い第１導電型の空乏化阻止領域を形成する工程と、前記フィールド部に位置する前記半導体層上に、前記空乏化阻止領域の少なくとも一部とオーバーラップするようにフィールド絶縁膜を形成する工程と、前記素子部に位置する前記半導体層に第２導電型の第１ウェル領域を形成すると共に、前記外周部に位置する前記半導体層に第２導電型の第２ウェル領域を形成する工程とを備えている。
すなわち、本発明に係る半導体装置の製造方法によれば、前述の本発明に係る半導体装置を確実に製造することができるので、前述の本発明に係る半導体装置と同様の効果を得ることができる。
本発明によると、温度サイクル試験後における素子領域周辺の可動イオン又は固定電荷等に起因するリーク電流の発生が抑制され、且つ高耐圧が確保された縦型のＭＩＳＦＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置を実現することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）及び（ｂ）は本実施形態の半導体装置の表面側平面図及び裏面側平面図である。図１（ａ）及び（ｂ）に示すように、Ｎ型の半導体基板１の表面上に形成され且つ半導体基板１と比べてＮ型不純物を低濃度に含むエピタキシャル層２（半導体基板１とエピタキシャル層２とを合わせて半導体基板３という）上にチップ外周に沿ってリング状のＥＱＲ電極１４が形成されていると共に、ＥＱＲ電極１４の内側のエピタキシャル層２上にリング状のゲート電極１５が形成されている。ゲート電極１５の内側のエピタキシャル層２には、ゲート電極１５に電気的に接続された短冊状の複数の埋め込みゲート電極９Ａが形成されている。各埋め込みゲート電極９Ａは、エピタキシャル層２に設けられた第１ウェル領域６Ａ（図７参照）を貫通するように形成されたトレンチ７に埋め込まれている。ゲート電極１５の内側のエピタキシャル層２の表面部には、各埋め込みゲート電極９Ａと直交し且つ交互に並ぶように配列された短冊状の複数のボディコンタクト領域１０及びソース領域１２が形成されている。尚、半導体基板１（半導体基板３）の裏面上にはドレイン電極１７が形成されている。また、図１（ａ）及び（ｂ）においては、主要な構成要素の配置を分かりやすくするために、ソース電極１６や絶縁膜１８（図１３（ａ）、（ｂ）参照）などの一部の構成要素の図示を省略している。
図２〜図９、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）及び図１３（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。ここで、図１０（ａ）、図１１（ａ）、図１２（ａ）及び図１３（ａ）は、図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）及び図１３（ｂ）は、図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。また、図２〜図９に示す工程については、図１（ａ）におけるＰ−Ｐ’線及びＱ−Ｑ’線のそれぞれの断面構成は同じである。
まず、図２に示すように、Ｎ型の半導体基板１の表面上に、半導体基板１と比べてＮ型不純物を低濃度に含むＮ型のエピタキシャル層２を厚さ３μｍ程度成長させて、半導体基板１とエピタキシャル層２とからなる半導体基板３を形成する。尚、本実施形態においては、半導体基板３を、平面的に、縦型素子を有する素子部ＲA と、素子部ＲA を囲む外周部ＲC と、素子部ＲA と外周部ＲC との間に介在するフィールド部ＲB とに区分して、半導体装置の製造を行う。また、Ｎ型の半導体基板１における不純物種はヒ素であり、その濃度は１×１０19／ｃｍ3 である。また、Ｎ型のエピタキシャル層２における不純物種は燐であり、その濃度は３×１０16／ｃｍ3 である。
次に、図３に示すように、本実施形態の特徴である、素子部ＲA と外周部ＲC との間に流れるリーク電流の発生を阻止するＮ型の空乏化阻止領域４（図４参照）を形成するために不純物注入を行う。具体的には、半導体基板３上の全面にフォトレジスト１０２を塗布した後、空乏化阻止領域４の形成位置のフォトレジスト１０２を除去して開口を形成し、その後、当該フォトレジスト１０２をマスクとして、半導体基板３の表面部にＮ型の不純物イオンを注入する。それにより、半導体基板３の表面から深さ０．２μｍ程度の箇所に不純物ピーク濃度を有し且つ空乏化阻止領域４となるＮ型の不純物注入層１０１を形成する。このときの注入条件は、例えば、注入不純物がリンであり、注入エネルギーが１５０ｋｅＶであり、注入量（ドーズ量）が１×１０13／ｃｍ2 である。また、フォトレジスト１０２に設ける開口の左端（チップ端部側の端）については、後に形成するチャネルストッパ領域１１（図１２（ａ）及び（ｂ）参照）と部分的にオーバーラップしていればよく、必ずしも当該開口の内側にチャネルストッパ領域１１が含まれている必要はない。一方、フォトレジスト１０２に設ける開口の右端（チップ内部側の端）については、チャネルストッパ領域１１の右端よりもさらにチップ内部側に位置している必要があると共に、後に形成するＰ型の第２ウェル領域６Ｃ（図６参照）の右端（チップ内部側の端）よりもある程度（特に限定されない）チップ内部側に位置している必要がある。
次に、フォトレジスト１０２を除去した後、図示は省略しているが、フィールド絶縁膜形成領域以外の他の領域に位置する半導体基板３の表面をシリコン窒化膜でマスクして、公知の熱酸化を行うことにより、図４に示すように、フィールド部ＲB に位置する半導体基板３上にフィールド絶縁膜５を形成する。このとき、前記の熱酸化により、Ｎ型の不純物注入層１０１の不純物が熱拡散してＮ型の空乏化阻止領域４が形成される。尚、熱酸化の温度条件は、例えば１０５０℃で３０分である。また、Ｎ型の空乏化阻止領域４の不純物濃度は例えば４×１０17／ｃｍ3 である。すなわち、Ｎ型の空乏化阻止領域４の不純物濃度はＮ型のエピタキシャル層２の不純物濃度よりも高い。尚、本実施形態では、外周部ＲC 近傍のフィールド絶縁膜５の下側から外周部ＲC 内のエピタキシャル層２に延びるように空乏化阻止領域４を形成する。
次に、図５に示すように、後述するＰ型のウェル領域６Ａ及び６Ｃ（図６参照）を形成するために、フィールド絶縁膜５をマスクとして、半導体基板３の全面にＰ型の不純物イオンを注入する。それにより、半導体基板３の表面から深さ０．５μｍ程度の箇所に不純物ピーク濃度を有し且つウェル領域６Ａ及び６ＣとなるＰ型の不純物注入層１０３を形成する。このときの注入条件は、例えば、注入不純物がボロンであり、注入エネルギーが１５０ｋｅＶであり、注入量（ドーズ量）が４×１０13／ｃｍ2 である。
次に、図６に示すように、公知の熱処理により、Ｐ型の不純物注入層１０３の不純物を熱拡散させて、素子部ＲA に位置するエピタキシャル層２にフィールド絶縁膜５と接するようにＰ型の第１ウェル領域６Ａを形成すると共に、外周部ＲC に位置するエピタキシャル層２に空乏化阻止領域４を介してフィールド絶縁膜５と隣接するようにＰ型の第２ウェル領域６Ｃを形成する。このとき、熱処理の温度条件は、例えば９００℃で３０分である。また、ウェル領域６Ａ及び６Ｃの不純物濃度は例えば２×１０17／ｃｍ3 である。尚、本実施形態では、第２ウェル領域６Ｃは、外周部ＲC 内の空乏化阻止領域４を囲むように形成される。言い換えると、空乏化阻止領域４は第２ウェル領域６Ｃ内に延びるように形成される。また、本実施形態では、フィールド部ＲB における素子部ＲA 側の所定の領域にはフィールド絶縁膜５を形成しないことにより、当該所定の領域（フィールド部ＲB の一部）に位置するエピタキシャル層２まで延びるように第１ウェル領域６Ａを形成する。
次に、図７に示すように、素子部ＲA に位置するエピタキシャル層２におけるゲート電極形成領域に対して公知の技術を用いて選択的にエッチングを行い、それによって、第１ウェル領域６Ａを貫通してその下側のエピタキシャル層２に到達するように複数のトレンチ７を形成する。続いて、公知の熱酸化を行うことにより、半導体基板３の露出部分の上、つまり、素子部ＲA における各トレンチ７の内壁上及び第１ウェル領域６Ａ上、フィールド部ＲB の第１ウェル領域６Ａ上、並びに外周部ＲC における空乏化阻止領域４上及び第２ウェル領域６Ｃ上にそれぞれ、均一な厚さを持つシリコン酸化膜からなるゲート絶縁膜８を形成する。ここで、ゲート絶縁膜８の形成後の各トレンチ７の深さ及び幅は、例えば１．０μｍ及び０．４μｍである。また、このとき、熱酸化の温度条件は、例えば９５０℃で３０分である。
次に、図８に示すように、半導体基板３上の全面にポリシリコン膜１０４を均一に堆積し、各トレンチ７の内部に隙間なくポリシリコン膜１０４を埋め込む。尚、ポリシリコン膜１０４の厚さは例えば５００ｎｍであり、ポリシリコン膜１０４には不純物としてリンが濃度１×１０21／ｃｍ3 以上でドーピングされている。
次に、図示は省略しているが、フィールド部ＲB 内のゲートポリシリコン層形成領域（フィールド部ＲB における素子部ＲA 側のフィールド絶縁膜５に隣接する所定領域、及び当該所定領域近傍のフィールド絶縁膜５）をマスクして、公知のドライエッチング技術を用いてポリシリコン膜１０４をエッチングした後、露出したゲート絶縁膜８をエッチングする。これにより、図９に示すように、フィールド部ＲB 内の第１ウェル領域６Ａ上に位置するゲート絶縁膜８の上及びその近傍に位置するフィールド絶縁膜５の上にゲートポリシリコン層９Ｂを形成する。このとき、外周部ＲC ではポリシリコン膜１０４及びゲート絶縁膜８はエッチングにより完全に除去される。尚、本実施形態では、ゲートポリシリコン層９Ｂは、その上に形成されるゲート電極１５（図１３（ａ）及び（ｂ）参照）の一部として機能するものであり、外部から印加されるゲート電圧を各トレンチ７に埋め込まれた埋め込みゲート電極９Ａに伝えるために外周部ＲC にリング状に形成されている。また、ゲートポリシリコン層９Ｂを形成する際に、素子部ＲA では、トレンチ７の内部にのみポリシリコン膜１０４が残存して、トレンチ７の壁面上にゲート絶縁膜８を介して埋め込みゲート電極９Ａが形成される。この埋め込みゲート電極９Ａは、外周部ＲC においてゲートポリシリコン層９Ｂに接続されている。尚、素子部ＲA でも、半導体基板３表面上のポリシリコン膜１０４及びゲート絶縁膜８はエッチングにより完全に除去される。また、トレンチ７上部に埋め込まれたポリシリコン膜１０４はゲート絶縁膜８と共にエッチングにより除去されるが、それにより生じた凹部には、図９に示すように、絶縁膜１８を埋め込んでおく。
次に、後の工程でボディコンタクト領域１０（図１２（ａ）参照）が形成される、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１０（ａ）に示すように、ボディコンタクト領域１０の形成領域が開口されたフォトレジスト１０５をマスクとして、第１ウェル領域６Ａの表面部にＰ型の不純物イオンを注入して、半導体基板３の表面から深さ０．１５μｍ程度の箇所に不純物ピーク濃度を有し且つボディコンタクト領域１０となるＰ型の不純物注入層１０６を形成する。このときの注入条件は、例えば、注入不純物がボロンであり、注入エネルギーが４０ｋｅＶであり、注入量（ドーズ量）が５×１０15／ｃｍ2 である。また、後の工程でソース領域１２（図１２（ｂ）参照）が形成される、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１０（ａ）に示す工程を実施した際、図１０（ｂ）に示すように、ソース領域１２の形成領域の全面を覆うフォトレジスト１０５によって、第１ウェル領域６Ａの表面部にＰ型の不純物イオンは注入されない。
次に、図示は省略しているが、半導体基板３上の全面に亘って層間絶縁膜１３を形成した後、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１１（ｂ）に示すように、ソース領域１２の形成領域及びチャネルストッパ領域１１（図１２（ａ）参照）の形成領域に位置する層間絶縁膜１３を周知のエッチング技術により除去して開口を形成し、その後、当該開口を通して半導体基板３の表面部にＮ型の不純物イオンを注入する。これにより、半導体基板３の表面から深さ０．０３μｍ程度の箇所に不純物ピーク濃度を有し且つチャネルストッパ領域１１及びソース領域１２のそれぞれとなるＮ型の不純物注入層１０７及びＮ型の不純物注入層１０８がそれぞれ形成される。このときの注入条件は、例えば、注入不純物がヒ素であり、注入エネルギーが３０ｋｅＶであり、注入量（ドーズ量）が３×１０15／ｃｍ2 である。また、前の工程でボディコンタクト領域１０となるＰ型の不純物注入層１０６が形成された、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１１（ｂ）に示す工程と同時に、図１１（ａ）に示すように、チャネルストッパ領域１１の形成領域に位置する層間絶縁膜１３のみを周知のエッチング技術により除去して開口を形成し、その後、当該開口を通して半導体基板３の表面部にＮ型の不純物イオンを注入する。すなわち、図１（ａ）におけるＰ−Ｐ’線の断面構成については、ボディコンタクト領域１０の形成領域に位置する素子部ＲA を層間絶縁膜１３が覆っているので、チャネルストッパ領域１１となるＮ型の不純物注入層１０７のみが形成される。
次に、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１２（ａ）に示すように、例えばＲＴＡ（rapid thermal annealing ）を用いた公知の熱処理により、ボディコンタクト領域１０となるＰ型の不純物注入層１０６の不純物、及びチャネルストッパ領域１１となるＮ型の不純物注入層１０７の不純物をそれぞれ拡散させて、Ｐ型のボディコンタクト領域１０及びＮ型のチャネルストッパ領域１１を形成する。また、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１２（ａ）に示す工程と同時に、図１２（ｂ）に示すように、前記の熱処理により、ソース領域１２となるＮ型の不純物注入層１０８の不純物、及びチャネルストッパ領域１１となるＮ型の不純物注入層１０７の不純物をそれぞれ拡散させて、Ｎ型のソース領域１２及びＮ型のチャネルストッパ領域１１を形成する。すなわち、素子部ＲA においては、埋め込みゲート電極９Ａと隣接するようにＰ型の第１ウェル領域６Ａの表面部にＮ型のソース領域１２が形成されると共に、埋め込みゲート電極９Ａ及びソース領域１２のそれぞれと隣接するようにＰ型の第１ウェル領域６Ａの表面部にＰ型のボディコンタクト領域１０が形成される。このとき、熱処理の温度条件は、例えば１０００℃で１０秒である。また、ボディコンタクト領域１０、ソース領域１２及びチャネルストッパ領域１１のそれぞれの不純物濃度は例えば１×１０20／ｃｍ3 である。すなわち、Ｎ型のチャネルストッパ領域１１の不純物濃度は、Ｎ型の空乏化阻止領域４の不純物濃度よりも高く、Ｐ型のボディコンタクト領域１０の不純物濃度は、Ｐ型の第１ウェル領域６Ａの不純物濃度よりも高い。尚、本実施形態では、チャネルストッパ領域１１は、第２ウェル領域６Ｃ内に位置する空乏化阻止領域４の表面部に当該空乏化阻止領域４に囲まれるように形成される。
次に、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１３（ａ）に示すように、ボディコンタクト領域１０の形成領域に位置する層間絶縁膜１３を除去すると共にゲートポリシリコン層９Ｂ上に位置する層間絶縁膜１３を除去して開口を形成した後、半導体基板３上の全面に例えばアルミニウム膜からなる導電膜を堆積し、その後、当該導電膜をパターニングすることにより、チャネルストッパ領域１１に電気的に接続するＥＱＲ電極１４、ゲートポリシリコン層９Ｂに電気的に接続するゲート電極１５、及びボディコンタクト領域１０に電気的に接続するソース電極１６をそれぞれ形成する。また、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１３（ａ）に示す工程と同時に、図１３（ｂ）に示すように、ゲートポリシリコン層９Ｂ上に位置する層間絶縁膜１３を除去して開口を形成した後、前記導電膜をパターニングすることにより、チャネルストッパ領域１１に電気的に接続するＥＱＲ電極１４、ゲートポリシリコン層９Ｂに電気的に接続するゲート電極１５、及びソース領域１２に電気的に接続するソース電極１６をそれぞれ形成する。その後、図１（ａ）におけるＰ−Ｐ’線及びＱ−Ｑ’線のいずれの断面構成についても、図１３（ａ）及び（ｂ）に示すように、半導体基板３（半導体基板１）の裏面上に、例えばアルミニウム膜からなるドレイン電極１７を形成する。これにより、本実施形態の半導体装置が完成する。すなわち、本実施形態の半導体装置（具体的には素子部ＲA に設けられた縦型素子）においては、ソース電極１６に所定の電圧を印加して、トレンチ７に埋め込まれた埋め込みゲート電極９Ａにゲート電圧を印加すると、トレンチ７の壁面に沿って第１ウェル領域６Ａにチャネルが形成され、当該チャネルを経由してソース領域１２からドレイン領域となる半導体基板１に向けてドレイン電流が流れる。
以上に説明したように、第１の実施形態においては、濃度が例えば１×１０16／ｃｍ3 オーダーのＮ型のエピタキシャル層２のうち外周部ＲC に位置する部分に、濃度が例えば１×１０20／ｃｍ3 オーダーのＮ型のチャネルストッパ領域１１を形成すると共に、当該チャネルストッパ領域１１を囲み且つ当該チャネルストッパ領域１１よりもさらにチップ内部側に延びるように（つまりフィールド絶縁膜５の下側に延びるように）、エピタキシャル層２よりも高濃度の（例えば濃度が１×１０17／ｃｍ3 オーダーの）Ｎ型の空乏化阻止領域４を形成している。ここで、空乏化阻止領域４はチャネルストッパ領域１１と部分的にオーバーラップしていればよく、チップ外周端までは延びていなくてもよい。
このような第１の実施形態の構成によると、例えば、温度サイクル試験において装置外部より進入したイオンがフィールド絶縁膜５中に固定され、それによってフィールド部ＲB の半導体基板３表面部（つまりエピタキシャル層２）が局所的に空乏化したとしても、素子部ＲA から外周部ＲC までのエピタキシャル層２の表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部ＲA と外周部ＲC との間でリーク電流が流れることを抑制することができる。具体的には、従来、ブレイクダウン電圧よりも低いドレイン電圧で通常よりも２桁程度大きいドレイン電流として観測されていたリーク電流を完全に抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、エピタキシャル層２の不純物濃度を薄くした場合にも、空乏化阻止領域４によって、フィールド部ＲB のエピタキシャル層２表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
尚、第１の実施形態において、縦型素子としてＮチャネル型トレンチＭＩＳＦＥＴを形成する場合を例として説明したが、これに代えて、縦型素子としてＰチャネル型トレンチＭＩＳＦＥＴを形成した場合にも、リーク電流の発生を同様に抑止することができる。この場合、フィールド絶縁膜、ゲート絶縁膜及びゲート電極等の形成方法や形成条件については、本実施形態と同様とし、各種不純物領域に注入する不純物種の導電型を逆に（Ｎ型をＰ型に、Ｐ型をＮ型に）すればよい。すなわち、ウェル領域の形成には例えばリンを用い、ソース領域やチャネルストッパ領域の形成には例えばボロンを用い、ボディコンタクト領域の形成には例えばリンを用いる。このようにして縦型素子としてＰチャネル型トレンチＭＩＳＦＥＴを形成した場合にも、フィールド部ＲB の半導体基板表面部（つまりエピタキシャル層）が局所的に空乏化したとしても、素子部ＲA から外周部ＲC までのエピタキシャル層表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部ＲA と外周部ＲC との間でリーク電流が流れることを抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、エピタキシャル層の不純物濃度を薄くした場合にも、空乏化阻止領域によって、フィールド部ＲB のエピタキシャル層表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
また、第１の実施形態において記載した各種の注入条件、熱処置条件及び不純物濃度等は一例であって、本発明がこれに限定されないことは言うまでもない。
また、第１の実施形態では、ボディコンタクト領域１０及びソース領域１２のいずれの領域上にもソース電極１６を形成したが、これに代えて、ソース領域１２上にはソース電極を形成する一方、ボディコンタクト領域１０上には、ソース電極と分離したボディ電極を形成してもよい。
また、第１の実施形態において、素子部ＲA に設ける縦型素子は、例えば縦型ＭＩＳＦＥＴ又は縦型ＩＧＢＴ等であってもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、第１の実施形態と異なる部分に注目して、図面を参照しながら説明する。尚、本実施形態の半導体装置の基本的な平面構成は、図１（ａ）及び（ｂ）に示す第１の実施形態と同様である。
図１４、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。ここで、図１５（ａ）及び図１６（ａ）は、図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１５（ｂ）及び図１６（ｂ）は、図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。また、図１４に示す工程については、図１（ａ）におけるＰ−Ｐ’線及びＱ−Ｑ’線のそれぞれの断面構成は同じである。尚、図１４、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）において、図１（ａ）、（ｂ）、図２〜図９、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）及び図１３（ａ）、（ｂ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
まず、第１の実施形態の図２に示す工程を実施した後、図１４に示すように、本実施形態の特徴である、素子部ＲA と外周部ＲC との間に流れるリーク電流の発生を阻止するＮ型の空乏化阻止領域２１（図１５（ａ）、（ｂ）参照）を形成するために不純物注入を行う。具体的には、半導体基板３上の全面にフォトレジスト２０２を塗布した後、空乏化阻止領域２１の形成位置のフォトレジスト２０２を除去して開口を形成し、その後、当該フォトレジスト２０２をマスクとして、半導体基板３の表面部にＮ型の不純物イオンを注入する。それにより、半導体基板３の表面から深さ０．０３μｍ程度の箇所に不純物ピーク濃度を有し且つ空乏化阻止領域２１となるＮ型の不純物注入層２０１を形成する。このときの注入条件は、例えば、注入不純物がヒ素であり、注入エネルギーが３０ｋｅＶであり、注入量（ドーズ量）が３×１０15／ｃｍ2 である。また、フォトレジスト２０２に設ける開口の左端（チップ端部側の端）位置については特に制限はない。一方、フォトレジスト２０２に設ける開口の右端（チップ内部側の端）については、後に形成するＰ型の第２ウェル領域６Ｃ（図１５（ａ）、（ｂ）参照）の右端（チップ内部側の端）よりもある程度（特に限定されない）チップ内部側に位置している必要がある。
次に、第１の実施形態の図４〜図９及び図１０（ａ）、（ｂ）に示す工程を実施する。ここで、図４に示す工程（フィールド絶縁膜５の形成工程）を実施する際に、Ｎ型の不純物注入層２０１の不純物が熱拡散してＮ型の空乏化阻止領域２１が形成される。また、Ｎ型の空乏化阻止領域２１の不純物濃度は例えば１×１０20／ｃｍ3 オーダーである。すなわち、Ｎ型の空乏化阻止領域２１の不純物濃度はＮ型のエピタキシャル層２の不純物濃度よりも高い。尚、本実施形態では、外周部ＲC 近傍のフィールド絶縁膜５の下側から外周部ＲC 内のエピタキシャル層２に延びるように空乏化阻止領域２１を形成する。
次に、図示は省略しているが、半導体基板３上の全面に亘って層間絶縁膜１３を形成した後、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１５（ｂ）に示すように、ソース領域１２（図１６（ｂ）参照）の形成領域に位置する層間絶縁膜１３を周知のエッチング技術により除去して開口を形成し、その後、当該開口を通して半導体基板３の表面部にＮ型の不純物イオンを注入する。これにより、半導体基板３の表面から深さ０．０３μｍ程度の箇所に不純物ピーク濃度を有し且つソース領域１２となるＮ型の不純物注入層１０８が形成される。このときの注入条件は、例えば、注入不純物がヒ素であり、注入エネルギーが３０ｋｅＶであり、注入量（ドーズ量）が３×１０15／ｃｍ2 である。また、第１の実施形態の図１０（ａ）に示す工程でボディコンタクト領域１０（図１６（ａ）参照）となるＰ型の不純物注入層１０６が形成された、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１５（ｂ）に示す工程を実施した際、図１５（ａ）に示すように、半導体基板３の全表面が層間絶縁膜１３によって覆われているので、Ｎ型の不純物イオンは半導体基板３には注入されない。
次に、第１の実施形態の図１２（ａ）及び（ｂ）に示す工程を実施する。すなわち、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１６（ａ）に示すように、例えばＲＴＡを用いた公知の熱処理により、ボディコンタクト領域１０となるＰ型の不純物注入層１０６の不純物を拡散させて、Ｐ型のボディコンタクト領域１０を形成する。また、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１６（ｂ）に示すように、前記の熱処理により、ソース領域１２となるＮ型の不純物注入層１０８の不純物を拡散させて、Ｎ型のソース領域１２を形成する。すなわち、素子部ＲA においては、埋め込みゲート電極９Ａと隣接するようにＰ型の第１ウェル領域６Ａの表面部にＮ型のソース領域１２が形成されると共に、埋め込みゲート電極９Ａ及びソース領域１２のそれぞれと隣接するようにＰ型の第１ウェル領域６Ａの表面部にＰ型のボディコンタクト領域１０が形成される。尚、ボディコンタクト領域１０及びソース領域１２のそれぞれの不純物濃度は例えば１×１０20／ｃｍ3 オーダーである。すなわち、Ｐ型のボディコンタクト領域１０の不純物濃度は、Ｐ型の第１ウェル領域６Ａの不純物濃度よりも高い。
次に、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１６（ａ）に示すように、ボディコンタクト領域１０の形成領域に位置する層間絶縁膜１３、ゲートポリシリコン層９Ｂ上に位置する層間絶縁膜１３、及び空乏化阻止領域２１上に位置する層間絶縁膜１３をそれぞれ除去して開口を形成した後、半導体基板３上の全面に例えばアルミニウム膜からなる導電膜を堆積し、その後、当該導電膜をパターニングすることにより、空乏化阻止領域２１に電気的に接続するＥＱＲ電極１４、ゲートポリシリコン層９Ｂに電気的に接続するゲート電極１５、及びボディコンタクト領域１０に電気的に接続するソース電極１６をそれぞれ形成する。また、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１６（ａ）に示す工程と同時に、図１６（ｂ）に示すように、ゲートポリシリコン層９Ｂ上に位置する層間絶縁膜１３及び空乏化阻止領域２１上に位置する層間絶縁膜１３を除去して開口を形成した後、前記導電膜をパターニングすることにより、空乏化阻止領域２１に電気的に接続するＥＱＲ電極１４、ゲートポリシリコン層９Ｂに電気的に接続するゲート電極１５、及びソース領域１２に電気的に接続するソース電極１６をそれぞれ形成する。その後、図１（ａ）におけるＰ−Ｐ’線及びＱ−Ｑ’線のいずれの断面構成についても、図１６（ａ）及び（ｂ）に示すように、半導体基板３（半導体基板１）の裏面上に、例えばアルミニウム膜からなるドレイン電極１７を形成する。これにより、本実施形態の半導体装置が完成する。すなわち、本実施形態の半導体装置（具体的には素子部ＲA に設けられた縦型素子）においては、ソース電極１６に所定の電圧を印加して、トレンチ７に埋め込まれた埋め込みゲート電極９Ａにゲート電圧を印加すると、トレンチ７の壁面に沿って第１ウェル領域６Ａにチャネルが形成され、当該チャネルを経由してソース領域１２からドレイン領域となる半導体基板１に向けてドレイン電流が流れる。
以上に説明したように、第２の実施形態においては、濃度が例えば１×１０16／ｃｍ3 オーダーのＮ型のエピタキシャル層２のうち外周部ＲC に位置する部分に、フィールド絶縁膜５の下側に延びるように、エピタキシャル層２よりも高濃度の（例えば濃度が１×１０20／ｃｍ3 オーダーの）Ｎ型の空乏化阻止領域２１を形成している。ここで、空乏化阻止領域２１はＥＱＲ電極１４と電気的に接続していればよく、チップ外周端までは延びていなくてもよい。
このような第２の実施形態の構成によると、例えば、温度サイクル試験において装置外部より進入したイオンがフィールド絶縁膜５中に固定され、それによってフィールド部ＲB の半導体基板３表面部（つまりエピタキシャル層２）が局所的に空乏化したとしても、素子部ＲA から外周部ＲC までのエピタキシャル層２の表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部ＲA と外周部ＲC との間にリーク電流が流れることを抑制することができる。具体的には、従来、ブレイクダウン電圧よりも低いドレイン電圧で通常よりも２桁程度大きいドレイン電流として観測されていたリーク電流を完全に抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、エピタキシャル層２の不純物濃度を薄くした場合にも、空乏化阻止領域２１によって、フィールド部ＲB のエピタキシャル層２表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
尚、第２の実施形態において、縦型素子としてＮチャネル型トレンチＭＩＳＦＥＴを形成する場合を例として説明したが、これに代えて、縦型素子としてＰチャネル型トレンチＭＩＳＦＥＴを形成した場合にも、リーク電流の発生を同様に抑止することができる。この場合、フィールド絶縁膜、ゲート絶縁膜及びゲート電極等の形成方法や形成条件については、本実施形態と同様とし、各種不純物領域に注入する不純物種の導電型を逆に（Ｎ型をＰ型に、Ｐ型をＮ型に）すればよい。すなわち、ウェル領域の形成には例えばリンを用い、ソース領域やチャネルストッパ領域の形成には例えばボロンを用い、ボディコンタクト領域の形成には例えばリンを用いる。このようにして縦型素子としてＰチャネル型トレンチＭＩＳＦＥＴを形成した場合にも、フィールド部ＲB の半導体基板表面部（つまりエピタキシャル層）が局所的に空乏化したとしても、素子部ＲA から外周部ＲC までのエピタキシャル層表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部ＲA と外周部ＲC との間にリーク電流が流れることを抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、エピタキシャル層の不純物濃度を薄くした場合にも、空乏化阻止領域によって、フィールド部ＲB のエピタキシャル層表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
また、第２の実施形態において記載した各種の注入条件、熱処理条件及び不純物濃度等は一例であって、本発明がこれに限定されないことは言うまでもない。
また、第２の実施形態では、ボディコンタクト領域１０及びソース領域１２のいずれの領域上にもソース電極１６を形成したが、これに代えて、ソース領域１２上にはソース電極を形成する一方、ボディコンタクト領域１０上には、ソース電極と分離したボディ電極を形成してもよい。
また、第２の実施形態において、素子部ＲA に設ける縦型素子は、例えば縦型ＭＩＳＦＥＴ又は縦型ＩＧＢＴ等であってもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、第１の実施形態と異なる部分に注目して、図面を参照しながら説明する。尚、本実施形態の半導体装置の基本的な平面構成は、図１（ａ）及び（ｂ）に示す第１の実施形態と同様である。
図１７、図１８（ａ）、（ｂ）及び図１９（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。ここで、図１８（ａ）及び図１９（ａ）は、図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１８（ｂ）及び図１９（ｂ）は、図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。また、図１７に示す工程については、図１（ａ）におけるＰ−Ｐ’線及びＱ−Ｑ’線のそれぞれの断面構成は同じである。尚、図１７、図１８（ａ）、（ｂ）及び図１９（ａ）、（ｂ）において、図１（ａ）、（ｂ）、図２〜図９、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）及び図１３（ａ）、（ｂ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
まず、第１の実施形態の図２に示す工程を実施した後、図１７に示すように、本実施形態の特徴である、素子部ＲA と外周部ＲC との間に流れるリーク電流の発生を阻止するＮ型の空乏化阻止領域３１（図１８（ａ）、（ｂ）参照）を形成するために不純物注入を行う。具体的には、半導体基板３上の全面にフォトレジスト３０２を塗布した後、空乏化阻止領域３１の形成位置である複数箇所のフォトレジスト３０２を除去して開口を形成し、その後、当該フォトレジスト３０２をマスクとして、半導体基板３の表面部にＮ型の不純物イオンを注入する。それにより、半導体基板３の表面から深さ０．２μｍ程度の箇所に不純物ピーク濃度を有し且つ空乏化阻止領域３１となるＮ型の不純物注入層３０１を形成する。このときの注入条件は、例えば、注入不純物がリンであり、注入エネルギーが１５０ｋｅＶであり、注入量（ドーズ量）が１×１０13／ｃｍ2 である。また、フォトレジスト３０２に設ける複数の開口のうち最もチップ端部側の開口の左端（チップ端部側の端）については、後に形成するチャネルストッパ領域１１（図１９（ａ）及び（ｂ）参照）と部分的にオーバーラップしていればよく、必ずしも当該開口の内側にチャネルストッパ領域１１が含まれている必要はない。また、この最もチップ端部側の開口の右端（チップ内部側の端）については、チャネルストッパ領域１１の右端よりもさらにチップ内部側に位置している必要があると共に、後に形成するＰ型の第２ウェル領域６Ｃ（図１８（ａ）及び（ｂ）参照）の右端（チップ内部側の端）よりもある程度（特に限定されない）チップ内部側に位置している必要がある。さらに、最もチップ端部側の開口を除く他の開口については、フィールド部ＲB に位置していればよく、各開口の幅及び配置間隔は同じであってもよい。
次に、第１の実施形態の図４〜図９及び図１０（ａ）、（ｂ）に示す工程を実施する。ここで、図４に示す工程（フィールド絶縁膜５の形成工程）を実施する際に、Ｎ型の不純物注入層３０１の不純物が熱拡散して、互いに分離した複数の部分からなるＮ型の空乏化阻止領域３１が形成される。Ｎ型の空乏化阻止領域３１の不純物濃度は例えば４×１０17／ｃｍ3 である。すなわち、Ｎ型の空乏化阻止領域３１の不純物濃度はＮ型のエピタキシャル層２の不純物濃度よりも高い。尚、本実施形態では、空乏化阻止領域３１を構成する各部分のうち最もチップ端部側の部分については、外周部ＲC 近傍のフィールド絶縁膜５の下側から外周部ＲC 内のエピタキシャル層２（つまり第２ウェル領域６Ｃ（図１８（ａ）及び（ｂ）参照））に延びるように形成する。また、この最もチップ端部側の部分を除く空乏化阻止領域３１の他の部分については、フィールド部ＲB つまりフィールド絶縁膜５（図１８（ａ）及び（ｂ）参照）の下側に互いに離隔した複数の島状部分として形成する。ここで、各島状部分の幅及び配置間隔は同じであってもよい。
次に、図示は省略しているが、半導体基板３上の全面に亘って層間絶縁膜１３を形成した後、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１８（ｂ）に示すように、ソース領域１２（図１９（ｂ）参照）の形成領域及びチャネルストッパ領域１１（図１９（ａ）及び（ｂ）参照）の形成領域に位置する層間絶縁膜１３を周知のエッチング技術により除去して開口を形成し、その後、当該開口を通して半導体基板３の表面部にＮ型の不純物イオンを注入する。これにより、半導体基板３の表面から深さ０．０３μｍ程度の箇所に不純物ピーク濃度を有し且つチャネルストッパ領域１１及びソース領域１２のそれぞれとなるＮ型の不純物注入層１０７及びＮ型の不純物注入層１０８が形成される。このときの注入条件は、例えば、注入不純物がヒ素であり、注入エネルギーが３０ｋｅＶであり、注入量（ドーズ量）が３×１０15／ｃｍ2 である。また、第１の実施形態の図１０（ａ）に示す工程でボディコンタクト領域１０（図１６（ａ）参照）となるＰ型の不純物注入層１０６が形成された、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１８（ｂ）に示す工程と同時に、図１８（ａ）に示すように、チャネルストッパ領域１１の形成領域に位置する層間絶縁膜１３のみを周知のエッチング技術により除去して開口を形成し、その後、当該開口を通して半導体基板３の表面部にＮ型の不純物イオンを注入する。すなわち、図１（ａ）におけるＰ−Ｐ’線の断面構成については、ボディコンタクト領域１０の形成領域に位置する素子部ＲA を層間絶縁膜１３が覆っているので、チャネルストッパ領域１１となるＮ型の不純物注入層１０７のみが形成される。
次に、第１の実施形態の図１２（ａ）及び（ｂ）に示す工程を実施する。すなわち、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１９（ａ）に示すように、例えばＲＴＡを用いた公知の熱処理により、ボディコンタクト領域１０となるＰ型の不純物注入層１０６の不純物、及びチャネルストッパ領域１１となるＮ型の不純物注入層１０７の不純物をそれぞれ拡散させて、Ｐ型のボディコンタクト領域１０及びＮ型のチャネルストッパ領域１１を形成する。また、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１９（ａ）に示す工程と同時に、図１９（ｂ）に示すように、前記の熱処理により、ソース領域１２となるＮ型の不純物注入層１０８の不純物、及びチャネルストッパ領域１１となるＮ型の不純物注入層１０７の不純物をそれぞれ拡散させて、Ｎ型のソース領域１２及びＮ型のチャネルストッパ領域１１を形成する。すなわち、素子部ＲA においては、埋め込みゲート電極９Ａと隣接するようにＰ型の第１ウェル領域６Ａの表面部にＮ型のソース領域１２が形成されると共に、埋め込みゲート電極９Ａ及びソース領域１２のそれぞれと隣接するようにＰ型の第１ウェル領域６Ａの表面部にＰ型のボディコンタクト領域１０が形成される。尚、ボディコンタクト領域１０、ソース領域１２及びチャネルストッパ領域１１のそれぞれの不純物濃度は例えば１×１０20／ｃｍ3 オーダーである。すなわち、Ｎ型のチャネルストッパ領域１１の不純物濃度は、Ｎ型の空乏化阻止領域３１の不純物濃度よりも高く、Ｐ型のボディコンタクト領域１０の不純物濃度は、Ｐ型の第１ウェル領域６Ａの不純物濃度よりも高い。尚、本実施形態では、チャネルストッパ領域１１は、第２ウェル領域６Ｃ内に位置する空乏化阻止領域３１の表面部に当該空乏化阻止領域３１に囲まれるように形成される。
次に、図１（ａ）におけるＰ−Ｐ’線の断面構成については、図１９（ａ）に示すように、ボディコンタクト領域１０の形成領域に位置する層間絶縁膜１３を除去すると共にゲートポリシリコン層９Ｂ上に位置する層間絶縁膜１３を除去して開口を形成した後、半導体基板３上の全面に例えばアルミニウム膜からなる導電膜を堆積し、その後、当該導電膜をパターニングすることにより、チャネルストッパ領域１１に電気的に接続するＥＱＲ電極１４、ゲートポリシリコン層９Ｂに電気的に接続するゲート電極１５、及びボディコンタクト領域１０に電気的に接続するソース電極１６をそれぞれ形成する。また、図１（ａ）におけるＱ−Ｑ’線の断面構成については、図１９（ａ）に示す工程と同時に、図１９（ｂ）に示すように、ゲートポリシリコン層９Ｂ上に位置する層間絶縁膜１３を除去して開口を形成した後、前記導電膜をパターニングすることにより、チャネルストッパ領域１１に電気的に接続するＥＱＲ電極１４、ゲートポリシリコン層９Ｂに電気的に接続するゲート電極１５、及びソース領域１２に電気的に接続するソース電極１６をそれぞれ形成する。その後、図１（ａ）におけるＰ−Ｐ’線及びＱ−Ｑ’線のいずれの断面構成についても、図１９（ａ）及び（ｂ）に示すように、半導体基板３（半導体基板１）の裏面上に、例えばアルミニウム膜からなるドレイン電極１７を形成する。これにより、本実施形態の半導体装置が完成する。すなわち、本実施形態の半導体装置（具体的には素子部ＲA に設けられた縦型素子）においては、ソース電極１６に所定の電圧を印加して、トレンチ７に埋め込まれた埋め込みゲート電極９Ａにゲート電圧を印加すると、トレンチ７の壁面に沿って第１ウェル領域６Ａにチャネルが形成され、当該チャネルを経由してソース領域１２からドレイン領域となる半導体基板１に向けてドレイン電流が流れる。
以上に説明したように、第３の実施形態においては、濃度が例えば１×１０16／ｃｍ3 オーダーのＮ型のエピタキシャル層２のうち外周部ＲC に位置する部分に、濃度が例えば１×１０20／ｃｍ3 オーダーのＮ型のチャネルストッパ領域１１を形成すると共に、当該チャネルストッパ領域１１を囲み且つ当該チャネルストッパ領域１１よりもさらにチップ内部側に延びるように（つまりフィールド絶縁膜５の下側に延びるように）、エピタキシャル層２よりも高濃度の（例えば濃度が１×１０17／ｃｍ3 オーダーの）Ｎ型の空乏化阻止領域３１を形成している。ここで、空乏化阻止領域３１は互いに分離した複数の部分から構成されるが、空乏化阻止領域３１を構成する各部分のうち最もチップ端部側の部分については、チャネルストッパ領域１１と部分的にオーバーラップしていればよく、チップ外周端までは延びていなくてもよい。
このような第３の実施形態の構成によると、例えば、温度サイクル試験において装置外部より進入したイオンがフィールド絶縁膜５中に固定され、それによってフィールド部ＲB の半導体基板３表面部（つまりエピタキシャル層２）が局所的に空乏化したとしても、素子部ＲA から外周部ＲC までのエピタキシャル層２の表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部ＲA と外周部ＲC との間にリーク電流が流れることを抑制することができる。具体的には、従来、ブレイクダウン電圧よりも低いドレイン電圧で通常よりも２桁程度大きいドレイン電流として観測されていたリーク電流を完全に抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、エピタキシャル層２の不純物濃度を薄くした場合にも、空乏化阻止領域３１によって、フィールド部ＲB のエピタキシャル層２表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
尚、第３の実施形態において、縦型素子としてＮチャネル型トレンチＭＩＳＦＥＴを形成する場合を例として説明したが、これに代えて、縦型素子としてＰチャネル型トレンチＭＩＳＦＥＴを形成した場合にも、リーク電流の発生を同様に抑止することができる。この場合、フィールド絶縁膜、ゲート絶縁膜及びゲート電極等の形成方法や形成条件については、本実施形態と同様とし、各種不純物領域に注入する不純物種の導電型を逆に（Ｎ型をＰ型に、Ｐ型をＮ型に）すればよい。すなわち、ウェル領域の形成には例えばリンを用い、ソース領域やチャネルストッパ領域の形成には例えばボロンを用い、ボディコンタクト領域の形成には例えばリンを用いる。このようにして縦型素子としてＰチャネル型トレンチＭＩＳＦＥＴを形成した場合にも、フィールド部ＲB の半導体基板表面部（つまりエピタキシャル層）が局所的に空乏化したとしても、素子部ＲA から外周部ＲC までのエピタキシャル層表面全体に亘る空乏層の形成が抑制される。従って、温度サイクル試験後の絶縁ゲート型半導体装置において素子部ＲA と外周部ＲC との間にリーク電流が流れることを抑制することができる。また、縦型の絶縁ゲート型半導体装置に対する今後のさらなる高耐圧化の要望に対して、エピタキシャル層の不純物濃度を薄くした場合にも、空乏化阻止領域によって、フィールド部ＲB のエピタキシャル層表面の空乏化の懸念なく、高耐圧化を図ることが可能となる。
また、第３の実施形態において記載した各種の注入条件、熱処理条件及び不純物濃度等は一例であって、本発明がこれに限定されないことは言うまでもない。
また、第３の実施形態では、ボディコンタクト領域１０及びソース領域１２のいずれの領域上にもソース電極１６を形成したが、これに代えて、ソース領域１２上にはソース電極を形成する一方、ボディコンタクト領域１０上には、ソース電極と分離したボディ電極を形成してもよい。
また、第３の実施形態において、素子部ＲA に設ける縦型素子は、例えば縦型ＭＩＳＦＥＴ又は縦型ＩＧＢＴ等であってもよい。
以上に説明したように、本発明は、縦型のＭＩＳＦＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置及びその製造方法に関し、温度サイクル試験後に素子領域周辺に存在する可動イオン又は固定電荷等に起因してリーク電流が生じることを防止しつつ高耐圧化を図ることができ、非常に有用である。
図１（ａ）及び（ｂ）は本発明の第１〜第３の実施形態に係る半導体装置の表面側平面図及び裏面側平面図である。 図２は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図３は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図４は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図５は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図６は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図７は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図８は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図９は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１０（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１０（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１０（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１１（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１１（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１２（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１２（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１３（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１３（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１４は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１５（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１５（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１５（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１６（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１６（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１６（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１７は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１８（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１８（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１８（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図１９（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図１９（ａ）は図１（ａ）におけるＰ−Ｐ’線の断面構成に関する工程図であり、図１９（ｂ）は図１（ａ）におけるＱ−Ｑ’線の断面構成に関する工程図である。 図２０（ａ）は、従来のＮチャネル型トレンチＭＩＳＦＥＴの全体断面図であり、図２０（ｂ）は、従来のＮチャネル型トレンチＭＩＳＦＥＴの外周部ＲC の平面図であり、図２０（ｃ）は、従来のＮチャネル型トレンチＭＩＳＦＥＴの外周部ＲC の断面図である。
符号の説明
１ 半導体基板
２ エピタキシャル層
３ 半導体基板
４ 空乏化阻止領域
５ フィールド絶縁膜
６Ａ 第１ウェル領域
６Ｃ 第２ウェル領域
７ トレンチ
８ ゲート絶縁膜
９Ａ 埋め込みゲート電極
９Ｂ ゲートポリシリコン層
１０ ボディコンタクト領域
１１ チャネルストッパ領域
１２ ソース領域
１３ 層間絶縁膜
１４ ＥＱＲ電極
１５ ゲート電極
１６ ソース電極
１７ ドレイン電極
１８ 絶縁膜
２１ 空乏化阻止領域
３１ 空乏化阻止領域
１０１ 不純物注入層
１０２ フォトレジスト
１０３ 不純物注入層
１０４ ポリシリコン膜
１０５ フォトレジスト
１０６ 不純物注入層
１０７ 不純物注入層
１０８ 不純物注入層
２０１ 不純物注入層
２０２ フォトレジスト
３０１ 不純物注入層
３０２ フォトレジスト

Claims (14)

  1. 縦型素子が配置される素子部と、前記素子部を囲む外周部と、前記素子部と前記外周部との間に介在するフィールド部とに区分された半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の表面上に形成され且つ前記半導体基板よりも不純物濃度が低い第１導電型の半導体層と、
    前記素子部に位置する前記半導体層に形成された第２導電型の第１ウェル領域と、
    前記外周部に位置する前記半導体層に形成された第２導電型の第２ウェル領域と、
    前記フィールド部に位置する前記半導体層上に形成されたフィールド絶縁膜とを備え、
    少なくとも前記外周部近傍の前記フィールド絶縁膜の下側に位置する前記半導体層の表面部に、前記半導体層よりも不純物濃度が高い第１導電型の空乏化阻止領域が形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記空乏化阻止領域は、前記第２ウェル領域内に延びるように形成されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２ウェル領域内に位置する前記空乏化阻止領域の表面部に、前記空乏化阻止領域よりも不純物濃度が高い第１導電型のチャネルストッパ領域が形成されており、
    前記チャネルストッパ領域上に、前記チャネルストッパ領域と電気的に接続する第１の電極が形成されていることを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第２ウェル領域内に位置する前記空乏化阻止領域上に、前記空乏化阻止領域と電気的に接続する第１の電極が形成されていることを特徴とする半導体装置。
  5. 請求項３又は４に記載の半導体装置において、
    前記第１の電極はＥＱＲ電極であることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記空乏化阻止領域は、互いに分離した複数の部分から構成されていることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第１ウェル領域は、前記フィールド絶縁膜と隣接するように形成されており、
    前記フィールド絶縁膜近傍の前記第１ウェル領域上に絶縁膜を介して第２の電極が形成されていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２の電極は、前記第１ウェル領域近傍の前記フィールド絶縁膜上にも形成されていることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記第１ウェル領域を貫通するように形成されたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して形成された埋め込みゲート電極とをさらに備えていることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記埋め込みゲート電極と隣接するように前記第１ウェル領域の表面部に形成された第１導電型のソース領域をさらに備えていることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記埋め込みゲート電極及び前記ソース領域のそれぞれと隣接するように前記第１ウェル領域の表面部に形成された第２導電型のボディコンタクト領域をさらに備えていることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記ソース領域及び前記ボディコンタクト領域と電気的に接続するように前記ソース領域及び前記ボディコンタクト領域の上に形成されたソース電極と、
    前記半導体基板の裏面上に形成されたドレイン電極とをさらに備えていることを特徴とする半導体装置。
  13. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記縦型素子は、縦型ＭＩＳＦＥＴ又は縦型ＩＧＢＴであることを特徴とする半導体装置。
  14. 縦型素子が配置される素子部と、前記素子部を囲む外周部と、前記素子部と前記外周部との間に介在するフィールド部とに区分された半導体装置の製造方法であって、
    第１導電型の半導体基板の表面上に、前記半導体基板よりも不純物濃度が低い第１導電型の半導体層を形成する工程と、
    少なくとも前記外周部近傍の前記フィールド部に位置する前記半導体層の表面部に、前記半導体層よりも不純物濃度が高い第１導電型の空乏化阻止領域を形成する工程と、
    前記フィールド部に位置する前記半導体層上に、前記空乏化阻止領域の少なくとも一部とオーバーラップするようにフィールド絶縁膜を形成する工程と、
    前記素子部に位置する前記半導体層に第２導電型の第１ウェル領域を形成すると共に、前記外周部に位置する前記半導体層に第２導電型の第２ウェル領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
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