JP6528640B2 - 半導体装置及びその製造方法 - Google Patents
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Description
ここで、トレンチゲート型MOSFETでは、トレンチ内にゲート絶縁膜を介して、ポリシリコン等からなるゲート電極を埋め込む構造となっており、トレンチに接するベース領域にチャネルを形成する。このトレンチゲート型MOSFETをオンさせるために、ゲート電極にベース領域が反転する電圧を印加し、ゲート電極に印加された電圧がゲート絶縁膜を介してベース領域に印加する。この電圧によって発生する電界によって、ベース領域内にチャネルが形成される。
純物濃度を有する、第2導電型の第2のベース領域とを備え、前記第2のベース領域は前記トレンチ側壁から0.1μm〜0.5μmの幅を持って形成されることを特徴とするものである。
まず、本発明の実施の形態1にかかる半導体装置の構成を説明する。
図1は、実施の形態1にかかる半導体装置であるトレンチゲート型MOSFETの活性領域の一部を模式的に示す上面図である。図1に示すように、本実施の形態のトレンチゲート型MOSFETの活性領域には、上面から見て正方形のセルが9個並んで配置されている部分がある。また、図2は、実施の形態1に係るトレンチゲート型MOSFETの活性領域の一部を模式的に示す断面図であり、図1の一点鎖線で示されるA−A断面図が図2(a)に対応し、図1の二点鎖線で示されるB−B断面図が図2(b)に対応する。ここで、B−B断面図は格子状に並ぶトレンチの交差部の特に角部を含む断面図となっている。
なお、図1においては、トレンチゲート型MOSFETのセルの構成が分かりやすいように、ソース電極、層間絶縁膜及びコンタクトホールは省略して示している。
本発明の実施の形態1に係る半導体装置であるトレンチ型MOSFETにおいては、低抵抗でn型の炭化珪素半導体基板1の第1の主面上に炭化珪素からなるn型のエピタキシャル層2が形成されている。エピタキシャル層2の表層部の一部には、炭化珪素からなるp型の第1のベース領域3が形成されている。エピタキシャル層2のうち、第1のベース領域3が形成されていない第1のベース領域3の下方の領域がドリフト層2aとなる。
また、炭化珪素半導体基板1の第1の主面の反対側の面である第2の主面には、ドレイン電極10が形成されている。
また、図示はしないが、上面から見て活性領域の外側には終端領域が設けられており、トレンチゲート型MOSFETは、活性領域と終端領域とから構成されている。
第2のベース領域14の幅、すなわち、トレンチ側壁からの距離は、チャネルが形成される幅以上であることが望ましく、例えば、0.1μm以上、0.5μm以下などであれば良い。
トレンチゲート型MOSFETにおいて、ゲート電極7に電圧が印加されると、ゲート絶縁膜6と接するベース領域3に電流が流れるチャネルが形成される。チャネルが形成されると、ドレイン電流が流れだす。一般的に、ある一定のドレイン電流が流れた時のゲート電圧を閾値電圧と定義している。
第2のベース領域14のp型(第2導電型)不純物濃度は、第1のベース領域3のp型(第2導電型)不純物濃度より高くする。この場合、トレンチ型MOSFETがオン状態になる際にチャネルが一定の幅を持って形成される。第2のベース領域14の幅が小さすぎると十分に閾値電圧を高くすることができず、角部のチャネルが先にオン状態となってしまうため、第2のベース領域14はチャネルによって反転する幅以上にする必要がある。さらに、第2のベース領域14のp型(第2導電型)不純物濃度が低いと、角部以外の閾値電圧よりも低くなってしまうため、角部に印加される電界において、オンしない不純物濃度以上にする必要がある。
図11は、本実施の形態に係るトレンチ型MOSFETの製造方法を説明するための上面図である。本実施の形態では、図5に示されるように、角部近傍が開口した第1の注入マスク16を介してイオン注入が行われて第2のベース領域14が形成される。
また、本実施の形態では、第1導電型をn型、第2導電型をp型としたが、第1導電型をp型、第2導電型をn型としても良い。
本発明の実施の形態2における炭化珪素半導体装置であるトレンチゲート型MOSFETの構成を説明する。図12と図13は、それぞれ本発明の実施の形態2に係る半導体装置であるトレンチゲート型MOSFETの活性領域の一部の上面図、活性領域の一部の断面模式図である。図12の一点鎖線で示されるA−A断面図が図13(a)に対応し、図1の二点鎖線で示されるB−B断面図が図13(b)に対応する。ここで、B−B断面図は格子状に並ぶトレンチの交差部の特に角部を含む断面図となっている。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた第1導電型のドリフト層と、
前記ドリフト層の表面側に位置する第2導電型の第1のベース領域と、
前記第1のベース領域内に位置する第1導電型のソース領域と、
前記第1のベース領域と前記ソース領域を貫通し、複数の面からなるトレンチ側壁を有し、格子状に形成されたトレンチと、
前記トレンチ内の前記トレンチ側壁に接して形成されたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記トレンチの交差部における角部に接する箇所に、前記角部以外の前記トレンチ側壁に接する箇所に形成された前記第1のベース領域の不純物濃度よりも高い不純物濃度を有する、第2導電型の第2のベース領域とを備え、
前記第2のベース領域は前記トレンチ側壁から0.1μm〜0.5μmの幅を持って形成されることを特徴とする半導体装置。 - 前記第2のベース領域の第2導電型不純物濃度は、前記第1のベース領域の第2導電型不純物濃度より5×1016cm−3以上高いことを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板が炭化珪素半導体装置であり、前記ドリフト層が炭化珪素で構成されていることを特徴とする請求項1又は2に記載の半導体装置。
- 半導体基板上に、第1導電型のドリフト層となる第1導電型のエピタキシャル層を成長する工程と、
前記エピタキシャル層の表層部に第2導電型の第1のベース領域を形成する工程と、
前記第1のベース領域の表層部に第1導電型のソース領域を形成する工程と、
前記ドリフト層内に第1のベース領域より不純物濃度が高い、第2導電型の第2のベース領域を形成する工程と、
前記第1のベース領域と前記ソース領域を貫通するトレンチを、格子状に、前記トレンチの交差部における角部が前記第2のベース領域に接するように、前記第2のベース領域よりも深く、エッチングにより形成する工程と、
前記トレンチ内のトレンチ側壁に接するようにゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
を備え、
前記第2のベース領域は前記トレンチ側壁から0.1μm〜0.5μmの幅を持って形成される半導体装置の製造方法。 - 前記半導体基板と前記ドリフト層が炭化珪素で構成されていることを特徴とする請求項4に記載の半導体装置の製造方法。
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