JP3552208B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、特に信頼性の向上を図ったトレンチ型MOSFET等の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
一般に、トレンチ型MOSFETデバイスにおいては、例えば図4にその断面図を、図5にその上面図を示すように、トレンチ5により分離され、オフセットメッシュに配置されたユニットセル13(ユニットセルの配列を各列で所定のピッチずらして配置)には、その中央部のソースN+パターン14を除いた領域にソースN+9’が形成されている。そして、トレンチ5の側面には、トレンチゲート用酸化膜8が、また、その内部にはゲート電極8’が形成されている。ユニットセルのコーナー部(セルコーナー部15)の側面にもチャネルが形成されている。
【0003】
【発明が解決しようとする課題】
しかしながらこのような従来の半導体装置においては、素子内部の寄生トランジスタが動作し、アバランシェ破壊を起こしやすいという問題があった。本発明者等はかかるアバランシェ破壊を起こす原因について種々検討した結果、次のような原因によるものであることを見出した。
【0004】
ユニットセル13のコーナー部15には電解集中を緩和するために所定の曲率の(R)がついているが、ゲート酸化膜の形成のための酸化工程中、拡散によりこの部分に形成されたチャネルは、Siの面方位の差による酸化膜成長レートの差により表面濃度が低下してしまう。すなわち、通常MOSFETのチャネル面方位は、最も特性的に優れている(100)面が用いられているが、Rのついたセルコーナー部においては、当然、チャネル面方位は(100)面からずれた面にも存在することになる。この(100)面は、Siの面方位では、最も酸化レートが遅いので、この面からずれた領域においては、酸化レートが早くなり、より多くのSiが酸化される。この結果、その表面のチャネル濃度低下が発生することになる。そして、この表面濃度の低下は、チャンネル抵抗の増加を意味し、電流の流れ(電子の移動)を妨げることになる。
【0005】
このように、チャネル濃度が低下したセルコーナー部は、アバランシェ破壊耐量測定モード(トランス/モーター等のインダクタンスを高速スイッチングにて動作させる回路にて、スイッチとして配置し、ON/OFFする)において、素子にかかる逆起電圧によって発生する電子電流の流れを阻害する抵抗となり、図6に示すような素子内部の寄生トランジスタ(NPN)16が動作し易くなる。この寄生トランジスタ動作に伴い、ソースN+9’(エミッタ)から電子(エレクトロン)の注入が発生し、N−エピ層2(コレクタ)からソースN+9’(エミッタ)に向かって電流(アバランシェ電流)が流れ、素子内部の温度上昇を引き起こすことにより熱破壊(アバランシェ破壊)を起こしてしまう。
【0006】
従って本発明は、かかる原因の究明に基づき、従来の半導体装置の上記の欠点を取り除き、熱破壊の発生を防止することにより、信頼性を向上した半導体装置とその製造方法を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
本発明の半導体装置は、N型半導体基板の表面から所定の深さにオフセットメッシュ状に形成されたトレンチ溝と、このトレンチ溝内に形成されたゲート酸化膜及びゲート電極と、前記トレンチ溝に囲まれたユニットセルのN型半導体基板表面から基板内部に向かって順次形成されたN+型ソース領域およびP型べ一ス領域と、前記N+型ソース領域およびN型半導体基板にそれぞれ接続されたソース及びドレイン電極とを備え、前記N+型ソース領域は、前記ユニットセルのコーナー部を除く領域に形成され、かつ、このコーナー部は、前記ユニットセル幅に対して直線部の75〜85%を除いた領域であることを特徴とするものである。
【0008】
また、本発明の半導体装置は、前記トレンチ溝に囲まれたユニットセルの各側面は前記N型半導体基板の(100)面に平行に形成されていることを特徴とするものである。
【0010】
【発明の実施の形態】
本発明の一実施形態について、図1乃至図3を参照して説明する。
【0011】
図1に示すように、N型半導体基板上にMOSFETユニットセルを形成する。N+半導体基板1上にN−エピ層2を形成する。さらにP−エピ層を形成し、各々のユニット中にP−ベース3、P+コンタクト領域4を形成した後、トレンチ5を形成し、ユニットセルに分離するとともにトレンチ5の内部にゲート酸化膜8及びゲート電極8’を形成する。
【0012】
次いで、ソースN+を形成するために、図2にパターン配置を示すように、従来のパターン6に、新規に配置するパターン7を加えたマスクパターンを用い、N型不純物を注入する。尚、図1は図2中A−A’断面に相当している。さらに、トレンチ壁面に酸化膜8を形成するとともに、N型不純物を拡散させ、ユニットセル中央部及びコーナー部を除いた領域にソースN+9を形成する。次いで層間膜10、バリアメタル11、ソースメタル12等を形成することにより、トレンチ型MOSFETデバイスを構成する。
【0013】
このようにして形成されたトレンチ型MOSFETデバイスにおいて、アバランシェ状態を許容できる最大ピーク電流値を測定したところ、従来構造のデバイスにおいて平均12Aであったものが20Aに向上した。また、従来構造のデバイスにおいては、ピークアバランシェ電流が5A以下で発生する初期破壊モードも現れたが、本発明の構造のデバイスにおいては発現せず、良好な特性を得ることができた。
【0014】
尚、本発明におけるセルコーナー部とは、ユニットセルのコーナーのRのついた領域であり、基本的にはユニットセル幅に対して75〜85%の直線部を除いた領域である。例えば4.0μm□のセルであれば、直線部は3.0から3.4μmとなり、この直線部を除いた夫々0.3〜0.5μmの領域(即ちコーナーからの距離が0.3〜0.5μmとなる)がセルコーナー部となる。
【0015】
ソースN+は、このセルコーナー部を除いた領域に形成されるが、この場合セルコーナー部は必ずしもRの部分のみでなくてもよく、直線部を含んでいても良い。即ち、必ずしもソースN+は直線部の始点(Rとの境界)から形成される必要はない。但し、コーナーからの距離がユニットセル幅の12.5%以上離れると、チャネル面積が小さくなることによって、他の特性に影響する。
【0017】
【発明の効果】
本発明によれば、素子内部の寄生トランジスタによるアバランシェ破壊の発生を防止することができ、信頼性を向上することが可能になる半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明のトレンチ型MOSFETデバイスの断面を示す図。
【図2】本発明におけるソースN+パターンを示す図。
【図3】本発明のユニットセルの配置を示す図。
【図4】従来のトレンチ型MOSFETデバイスの断面を示す図。
【図5】従来のトレンチ型MOSFETデバイスの上面を示す図。
【図6】従来のトレンチ型MOSFETデバイスにおける寄生トランジスタの動作を示す図。
【符号の説明】
1 N+基板
2 N−エピ層
3 P−ベース
4 コンタクトP+
5 トレンチ
6 従来のパターン
7 新規に配置するパターン
8 酸化膜
8’ ゲート電極
9、9’ ソースN+
10 層間膜
11 バリアメタル
12 ソースメタル
13 ユニットセル
14 ソースN+パターン
15 セルコーナー部
16 寄生トランジスタ(NPN)
Claims (2)
- N型半導体基板の表面から所定の深さにオフセットメッシュ状に形成されたトレンチ溝と、このトレンチ溝内に形成されたゲート酸化膜及びゲート電極と、前記トレンチ溝に囲まれたユニットセルのN型半導体基板表面から基板内部に向かって順次形成されたN+型ソース領域およびP型べ一ス領域と、前記N+型ソース領域およびN型半導体基板にそれぞれ接続されたソース及びドレイン電極とを備え、前記N+型ソース領域は、前記ユニットセルのコーナー部を除いた領域に形成され、かつ、このユニットセルのコーナー部は、前記ユニットセル幅に対して直線部の75〜85%を除いた領域であることを特徴とする半導体装置。
- 前記トレンチ溝に囲まれたユニットセルの各側面は前記N型半導体基板の(100)面に平行に形成されていることを特徴とする請求項 1 記載の半導体装置。
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JP2000157059A JP3552208B2 (ja) | 2000-05-26 | 2000-05-26 | 半導体装置 |
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