JP3552208B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、特に信頼性の向上を図ったトレンチ型ＭＯＳＦＥＴ等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、トレンチ型ＭＯＳＦＥＴデバイスにおいては、例えば図４にその断面図を、図５にその上面図を示すように、トレンチ５により分離され、オフセットメッシュに配置されたユニットセル１３（ユニットセルの配列を各列で所定のピッチずらして配置）には、その中央部のソースＮ＋パターン１４を除いた領域にソースＮ＋９’が形成されている。そして、トレンチ５の側面には、トレンチゲート用酸化膜８が、また、その内部にはゲート電極８’が形成されている。ユニットセルのコーナー部（セルコーナー部１５）の側面にもチャネルが形成されている。
【０００３】
【発明が解決しようとする課題】
しかしながらこのような従来の半導体装置においては、素子内部の寄生トランジスタが動作し、アバランシェ破壊を起こしやすいという問題があった。本発明者等はかかるアバランシェ破壊を起こす原因について種々検討した結果、次のような原因によるものであることを見出した。
【０００４】
ユニットセル１３のコーナー部１５には電解集中を緩和するために所定の曲率の（Ｒ）がついているが、ゲート酸化膜の形成のための酸化工程中、拡散によりこの部分に形成されたチャネルは、Ｓｉの面方位の差による酸化膜成長レートの差により表面濃度が低下してしまう。すなわち、通常ＭＯＳＦＥＴのチャネル面方位は、最も特性的に優れている（１００）面が用いられているが、Ｒのついたセルコーナー部においては、当然、チャネル面方位は（１００）面からずれた面にも存在することになる。この（１００）面は、Ｓｉの面方位では、最も酸化レートが遅いので、この面からずれた領域においては、酸化レートが早くなり、より多くのＳｉが酸化される。この結果、その表面のチャネル濃度低下が発生することになる。そして、この表面濃度の低下は、チャンネル抵抗の増加を意味し、電流の流れ（電子の移動）を妨げることになる。
【０００５】
このように、チャネル濃度が低下したセルコーナー部は、アバランシェ破壊耐量測定モード（トランス／モーター等のインダクタンスを高速スイッチングにて動作させる回路にて、スイッチとして配置し、ＯＮ／ＯＦＦする）において、素子にかかる逆起電圧によって発生する電子電流の流れを阻害する抵抗となり、図６に示すような素子内部の寄生トランジスタ（ＮＰＮ）１６が動作し易くなる。この寄生トランジスタ動作に伴い、ソースＮ＋９’（エミッタ）から電子（エレクトロン）の注入が発生し、Ｎ−エピ層２（コレクタ）からソースＮ＋９’（エミッタ）に向かって電流（アバランシェ電流）が流れ、素子内部の温度上昇を引き起こすことにより熱破壊（アバランシェ破壊）を起こしてしまう。
【０００６】
従って本発明は、かかる原因の究明に基づき、従来の半導体装置の上記の欠点を取り除き、熱破壊の発生を防止することにより、信頼性を向上した半導体装置とその製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、Ｎ型半導体基板の表面から所定の深さにオフセットメッシュ状に形成されたトレンチ溝と、このトレンチ溝内に形成されたゲート酸化膜及びゲート電極と、前記トレンチ溝に囲まれたユニットセルのＮ型半導体基板表面から基板内部に向かって順次形成されたＮ＋型ソース領域およびＰ型べ一ス領域と、前記Ｎ＋型ソース領域およびＮ型半導体基板にそれぞれ接続されたソース及びドレイン電極とを備え、前記Ｎ＋型ソース領域は、前記ユニットセルのコーナー部を除く領域に形成され、かつ、このコーナー部は、前記ユニットセル幅に対して直線部の７５〜８５％を除いた領域であることを特徴とするものである。
【０００８】
また、本発明の半導体装置は、前記トレンチ溝に囲まれたユニットセルの各側面は前記Ｎ型半導体基板の（１００）面に平行に形成されていることを特徴とするものである。
【００１０】
【発明の実施の形態】
本発明の一実施形態について、図１乃至図３を参照して説明する。
【００１１】
図１に示すように、Ｎ型半導体基板上にＭＯＳＦＥＴユニットセルを形成する。Ｎ＋半導体基板１上にＮ−エピ層２を形成する。さらにＰ−エピ層を形成し、各々のユニット中にＰ−ベース３、Ｐ＋コンタクト領域４を形成した後、トレンチ５を形成し、ユニットセルに分離するとともにトレンチ５の内部にゲート酸化膜８及びゲート電極８’を形成する。
【００１２】
次いで、ソースＮ＋を形成するために、図２にパターン配置を示すように、従来のパターン６に、新規に配置するパターン７を加えたマスクパターンを用い、Ｎ型不純物を注入する。尚、図１は図２中Ａ−Ａ’断面に相当している。さらに、トレンチ壁面に酸化膜８を形成するとともに、Ｎ型不純物を拡散させ、ユニットセル中央部及びコーナー部を除いた領域にソースＮ＋９を形成する。次いで層間膜１０、バリアメタル１１、ソースメタル１２等を形成することにより、トレンチ型ＭＯＳＦＥＴデバイスを構成する。
【００１３】
このようにして形成されたトレンチ型ＭＯＳＦＥＴデバイスにおいて、アバランシェ状態を許容できる最大ピーク電流値を測定したところ、従来構造のデバイスにおいて平均１２Ａであったものが２０Ａに向上した。また、従来構造のデバイスにおいては、ピークアバランシェ電流が５Ａ以下で発生する初期破壊モードも現れたが、本発明の構造のデバイスにおいては発現せず、良好な特性を得ることができた。
【００１４】
尚、本発明におけるセルコーナー部とは、ユニットセルのコーナーのＲのついた領域であり、基本的にはユニットセル幅に対して７５〜８５％の直線部を除いた領域である。例えば４．０μｍ□のセルであれば、直線部は３．０から３．４μｍとなり、この直線部を除いた夫々０．３〜０．５μｍの領域（即ちコーナーからの距離が０．３〜０．５μｍとなる）がセルコーナー部となる。
【００１５】
ソースＮ＋は、このセルコーナー部を除いた領域に形成されるが、この場合セルコーナー部は必ずしもＲの部分のみでなくてもよく、直線部を含んでいても良い。即ち、必ずしもソースＮ＋は直線部の始点（Ｒとの境界）から形成される必要はない。但し、コーナーからの距離がユニットセル幅の１２．５％以上離れると、チャネル面積が小さくなることによって、他の特性に影響する。
【００１７】
【発明の効果】
本発明によれば、素子内部の寄生トランジスタによるアバランシェ破壊の発生を防止することができ、信頼性を向上することが可能になる半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明のトレンチ型ＭＯＳＦＥＴデバイスの断面を示す図。
【図２】本発明におけるソースＮ＋パターンを示す図。
【図３】本発明のユニットセルの配置を示す図。
【図４】従来のトレンチ型ＭＯＳＦＥＴデバイスの断面を示す図。
【図５】従来のトレンチ型ＭＯＳＦＥＴデバイスの上面を示す図。
【図６】従来のトレンチ型ＭＯＳＦＥＴデバイスにおける寄生トランジスタの動作を示す図。
【符号の説明】
１ Ｎ＋基板
２ Ｎ−エピ層
３ Ｐ−ベース
４ コンタクトＰ＋
５ トレンチ
６ 従来のパターン
７ 新規に配置するパターン
８ 酸化膜
８’ ゲート電極
９、９’ ソースＮ＋
１０ 層間膜
１１ バリアメタル
１２ ソースメタル
１３ ユニットセル
１４ ソースＮ＋パターン
１５ セルコーナー部
１６ 寄生トランジスタ（ＮＰＮ）
【発明の属する技術分野】
本発明は、特に信頼性の向上を図ったトレンチ型ＭＯＳＦＥＴ等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、トレンチ型ＭＯＳＦＥＴデバイスにおいては、例えば図４にその断面図を、図５にその上面図を示すように、トレンチ５により分離され、オフセットメッシュに配置されたユニットセル１３（ユニットセルの配列を各列で所定のピッチずらして配置）には、その中央部のソースＮ＋パターン１４を除いた領域にソースＮ＋９’が形成されている。そして、トレンチ５の側面には、トレンチゲート用酸化膜８が、また、その内部にはゲート電極８’が形成されている。ユニットセルのコーナー部（セルコーナー部１５）の側面にもチャネルが形成されている。
【０００３】
【発明が解決しようとする課題】
しかしながらこのような従来の半導体装置においては、素子内部の寄生トランジスタが動作し、アバランシェ破壊を起こしやすいという問題があった。本発明者等はかかるアバランシェ破壊を起こす原因について種々検討した結果、次のような原因によるものであることを見出した。
【０００４】
ユニットセル１３のコーナー部１５には電解集中を緩和するために所定の曲率の（Ｒ）がついているが、ゲート酸化膜の形成のための酸化工程中、拡散によりこの部分に形成されたチャネルは、Ｓｉの面方位の差による酸化膜成長レートの差により表面濃度が低下してしまう。すなわち、通常ＭＯＳＦＥＴのチャネル面方位は、最も特性的に優れている（１００）面が用いられているが、Ｒのついたセルコーナー部においては、当然、チャネル面方位は（１００）面からずれた面にも存在することになる。この（１００）面は、Ｓｉの面方位では、最も酸化レートが遅いので、この面からずれた領域においては、酸化レートが早くなり、より多くのＳｉが酸化される。この結果、その表面のチャネル濃度低下が発生することになる。そして、この表面濃度の低下は、チャンネル抵抗の増加を意味し、電流の流れ（電子の移動）を妨げることになる。
【０００５】
このように、チャネル濃度が低下したセルコーナー部は、アバランシェ破壊耐量測定モード（トランス／モーター等のインダクタンスを高速スイッチングにて動作させる回路にて、スイッチとして配置し、ＯＮ／ＯＦＦする）において、素子にかかる逆起電圧によって発生する電子電流の流れを阻害する抵抗となり、図６に示すような素子内部の寄生トランジスタ（ＮＰＮ）１６が動作し易くなる。この寄生トランジスタ動作に伴い、ソースＮ＋９’（エミッタ）から電子（エレクトロン）の注入が発生し、Ｎ−エピ層２（コレクタ）からソースＮ＋９’（エミッタ）に向かって電流（アバランシェ電流）が流れ、素子内部の温度上昇を引き起こすことにより熱破壊（アバランシェ破壊）を起こしてしまう。
【０００６】
従って本発明は、かかる原因の究明に基づき、従来の半導体装置の上記の欠点を取り除き、熱破壊の発生を防止することにより、信頼性を向上した半導体装置とその製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、Ｎ型半導体基板の表面から所定の深さにオフセットメッシュ状に形成されたトレンチ溝と、このトレンチ溝内に形成されたゲート酸化膜及びゲート電極と、前記トレンチ溝に囲まれたユニットセルのＮ型半導体基板表面から基板内部に向かって順次形成されたＮ＋型ソース領域およびＰ型べ一ス領域と、前記Ｎ＋型ソース領域およびＮ型半導体基板にそれぞれ接続されたソース及びドレイン電極とを備え、前記Ｎ＋型ソース領域は、前記ユニットセルのコーナー部を除く領域に形成され、かつ、このコーナー部は、前記ユニットセル幅に対して直線部の７５〜８５％を除いた領域であることを特徴とするものである。
【０００８】
また、本発明の半導体装置は、前記トレンチ溝に囲まれたユニットセルの各側面は前記Ｎ型半導体基板の（１００）面に平行に形成されていることを特徴とするものである。
【００１０】
【発明の実施の形態】
本発明の一実施形態について、図１乃至図３を参照して説明する。
【００１１】
図１に示すように、Ｎ型半導体基板上にＭＯＳＦＥＴユニットセルを形成する。Ｎ＋半導体基板１上にＮ−エピ層２を形成する。さらにＰ−エピ層を形成し、各々のユニット中にＰ−ベース３、Ｐ＋コンタクト領域４を形成した後、トレンチ５を形成し、ユニットセルに分離するとともにトレンチ５の内部にゲート酸化膜８及びゲート電極８’を形成する。
【００１２】
次いで、ソースＮ＋を形成するために、図２にパターン配置を示すように、従来のパターン６に、新規に配置するパターン７を加えたマスクパターンを用い、Ｎ型不純物を注入する。尚、図１は図２中Ａ−Ａ’断面に相当している。さらに、トレンチ壁面に酸化膜８を形成するとともに、Ｎ型不純物を拡散させ、ユニットセル中央部及びコーナー部を除いた領域にソースＮ＋９を形成する。次いで層間膜１０、バリアメタル１１、ソースメタル１２等を形成することにより、トレンチ型ＭＯＳＦＥＴデバイスを構成する。
【００１３】
このようにして形成されたトレンチ型ＭＯＳＦＥＴデバイスにおいて、アバランシェ状態を許容できる最大ピーク電流値を測定したところ、従来構造のデバイスにおいて平均１２Ａであったものが２０Ａに向上した。また、従来構造のデバイスにおいては、ピークアバランシェ電流が５Ａ以下で発生する初期破壊モードも現れたが、本発明の構造のデバイスにおいては発現せず、良好な特性を得ることができた。
【００１４】
尚、本発明におけるセルコーナー部とは、ユニットセルのコーナーのＲのついた領域であり、基本的にはユニットセル幅に対して７５〜８５％の直線部を除いた領域である。例えば４．０μｍ□のセルであれば、直線部は３．０から３．４μｍとなり、この直線部を除いた夫々０．３〜０．５μｍの領域（即ちコーナーからの距離が０．３〜０．５μｍとなる）がセルコーナー部となる。
【００１５】
ソースＮ＋は、このセルコーナー部を除いた領域に形成されるが、この場合セルコーナー部は必ずしもＲの部分のみでなくてもよく、直線部を含んでいても良い。即ち、必ずしもソースＮ＋は直線部の始点（Ｒとの境界）から形成される必要はない。但し、コーナーからの距離がユニットセル幅の１２．５％以上離れると、チャネル面積が小さくなることによって、他の特性に影響する。
【００１７】
【発明の効果】
本発明によれば、素子内部の寄生トランジスタによるアバランシェ破壊の発生を防止することができ、信頼性を向上することが可能になる半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明のトレンチ型ＭＯＳＦＥＴデバイスの断面を示す図。
【図２】本発明におけるソースＮ＋パターンを示す図。
【図３】本発明のユニットセルの配置を示す図。
【図４】従来のトレンチ型ＭＯＳＦＥＴデバイスの断面を示す図。
【図５】従来のトレンチ型ＭＯＳＦＥＴデバイスの上面を示す図。
【図６】従来のトレンチ型ＭＯＳＦＥＴデバイスにおける寄生トランジスタの動作を示す図。
【符号の説明】
１ Ｎ＋基板
２ Ｎ−エピ層
３ Ｐ−ベース
４ コンタクトＰ＋
５ トレンチ
６ 従来のパターン
７ 新規に配置するパターン
８ 酸化膜
８’ ゲート電極
９、９’ ソースＮ＋
１０ 層間膜
１１ バリアメタル
１２ ソースメタル
１３ ユニットセル
１４ ソースＮ＋パターン
１５ セルコーナー部
１６ 寄生トランジスタ（ＮＰＮ）
Claims (2)
- Ｎ型半導体基板の表面から所定の深さにオフセットメッシュ状に形成されたトレンチ溝と、このトレンチ溝内に形成されたゲート酸化膜及びゲート電極と、前記トレンチ溝に囲まれたユニットセルのＮ型半導体基板表面から基板内部に向かって順次形成されたＮ＋型ソース領域およびＰ型べ一ス領域と、前記Ｎ＋型ソース領域およびＮ型半導体基板にそれぞれ接続されたソース及びドレイン電極とを備え、前記Ｎ＋型ソース領域は、前記ユニットセルのコーナー部を除いた領域に形成され、かつ、このユニットセルのコーナー部は、前記ユニットセル幅に対して直線部の７５〜８５％を除いた領域であることを特徴とする半導体装置。
- 前記トレンチ溝に囲まれたユニットセルの各側面は前記Ｎ型半導体基板の（１００）面に平行に形成されていることを特徴とする請求項 1 記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157059A JP3552208B2 (ja) | 2000-05-26 | 2000-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157059A JP3552208B2 (ja) | 2000-05-26 | 2000-05-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339064A JP2001339064A (ja) | 2001-12-07 |
| JP3552208B2 true JP3552208B2 (ja) | 2004-08-11 |
Family
ID=18661756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000157059A Expired - Fee Related JP3552208B2 (ja) | 2000-05-26 | 2000-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3552208B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6528640B2 (ja) * | 2015-10-22 | 2019-06-12 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP6731571B2 (ja) | 2016-12-27 | 2020-07-29 | 株式会社デンソー | ＳｉＣ−ＭＯＳＦＥＴの製造方法 |
-
2000
- 2000-05-26 JP JP2000157059A patent/JP3552208B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001339064A (ja) | 2001-12-07 |
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