WO2022118976A1 - 超接合半導体装置 - Google Patents

超接合半導体装置 Download PDF

Info

Publication number
WO2022118976A1
WO2022118976A1 PCT/JP2021/044586 JP2021044586W WO2022118976A1 WO 2022118976 A1 WO2022118976 A1 WO 2022118976A1 JP 2021044586 W JP2021044586 W JP 2021044586W WO 2022118976 A1 WO2022118976 A1 WO 2022118976A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
type
column
parallel
semiconductor device
Prior art date
Application number
PCT/JP2021/044586
Other languages
English (en)
French (fr)
Inventor
将和 岡田
信介 原田
直樹 熊谷
Original Assignee
富士電機株式会社
国立研究開発法人産業技術総合研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社, 国立研究開発法人産業技術総合研究所 filed Critical 富士電機株式会社
Priority to JP2022567017A priority Critical patent/JPWO2022118976A1/ja
Publication of WO2022118976A1 publication Critical patent/WO2022118976A1/ja
Priority to US18/297,559 priority patent/US20230246102A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a superjunction semiconductor device.
  • the n-type conduction layer In a normal n-type channel vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor: isolated gate type field effect transistor), the n-type conduction layer (drift layer) is the highest among the plurality of semiconductor layers formed in the semiconductor substrate. It is a semiconductor layer of resistors. The electrical resistance of this n-type drift layer has a great influence on the on-resistance of the entire vertical MOSFET. The reduction of the on-resistance of the entire vertical MOSFET can be realized by reducing the thickness of the n-type drift layer and shortening the current path.
  • n-type conduction layer In a normal n-type channel vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor: isolated gate type field effect transistor), the n-type conduction layer (drift layer) is the highest among the plurality of semiconductor layers formed in the semiconductor substrate. It is a semiconductor layer of resistors. The electrical resistance of this n-type drift layer has a
  • the vertical MOSFET also has a function of maintaining the withstand voltage by expanding the depletion layer to the high resistance n-type drift layer in the off state. Therefore, when the n-type drift layer is thinned to reduce the on-resistance, the spread of the depletion layer in the off state becomes short, so that the breaking electric field strength is easily reached at a low applied voltage, and the withstand voltage is lowered.
  • the withstand voltage of the vertical MOSFET it is necessary to increase the thickness of the n-type drift layer, and the on-resistance increases. Such a relationship between on-resistance and withstand voltage is called a trade-off relationship, and it is generally difficult to improve both of them in a trade-off relationship.
  • a super junction (SJ) structure As a structure of a semiconductor device that solves the above-mentioned problems, a super junction (SJ) structure is known.
  • a MOSFET having a super-junction structure (SJ structure) (hereinafter referred to as SJ-PWM) is known.
  • FIG. 24 is a plan view showing the structure of a conventional superjunction semiconductor device.
  • the SJ-HPLC 140 includes an active region 130 and an edge termination region 131 surrounding the active region 130.
  • the active region 130 is a region through which a current flows when in the ON state.
  • the edge termination region 131 is a region in which the electric field on the front surface side of the substrate in the drift region is relaxed and the withstand voltage is maintained.
  • the SJ-HPLC 140 has a parallel structure (hereinafter referred to as a parallel pn structure 119) in which a p-type column region 103 and an n-type column region 104 are alternately and repeatedly arranged in an active region 130 and an edge termination region 131. ..
  • a parallel pn structure 119 in which a p-type column region 103 and an n-type column region 104 are alternately and repeatedly arranged in an active region 130 and an edge termination region 131. ..
  • the parallel pn structure 119 by making the amounts of impurities contained in the p-type column region 103 and the n-type column region 104 substantially equal, it is possible to create a pseudo non-doped layer in the off state and to increase the withstand voltage.
  • FIG. 25 is a cross-sectional view showing the structure of a conventional superjunction semiconductor device.
  • 25 (a) is a sectional view taken along the line YY'in FIG. 24.
  • 25 (b) is a cross-sectional view taken along the line XX'of FIG. 24.
  • 25 (c) is a cross-sectional view taken along the line X1-X1'of FIG. 24.
  • FIG. 25 (b) is a cross-sectional view of a portion A of FIG. 25 (a).
  • 25 (c) is a cross-sectional view of a portion B of FIG. 25 (a).
  • the SJ-HPLC 140 is made of a wafer in which an n-type drift layer 102 is grown on an n + -type semiconductor substrate 101 having a high impurity concentration.
  • a p-type column region 103 that penetrates the n-type drift layer 102 from the wafer surface, extends in a direction perpendicular to the main surface of the substrate, and has a narrow width in a plane parallel to the main surface of the substrate, and p.
  • It has a parallel pn structure 119 in which the n-type column region 104 sandwiched between the type column regions 103 and the n-type column region 104 are alternately and repeatedly arranged on a plane parallel to the main surface of the substrate.
  • the p-type column region 103 reaches the n + type semiconductor substrate 101, but does not have to reach the n + type semiconductor substrate 101.
  • a p-type base region 106 is provided on the parallel pn structure 119 of the SJ-HPLC 140.
  • An n + type source region 107 is provided inside the p-type base region 106.
  • a p + type contact region may be provided inside the p-type base region 106.
  • a trench 118 is provided which penetrates the p-type base region 106 and the n + -type source region 107 and reaches the p-type column region 103.
  • the n + type source region 107 is arranged so as to be in contact with the side surface of the trench 118.
  • a first p + type base region 114 is selectively provided so as to cover the entire bottom surface of the trench 118.
  • a second p + type base region 115 is selectively provided on the surface layer opposite to the n + type semiconductor substrate 101 side of the parallel pn structure 119.
  • the inner wall surface of the trench 118 is covered with a gate insulating film 109 formed of an oxide film or the like, and the inside of the trench 118 is filled with the gate electrode 110 formed on the surface of the gate insulating film 109.
  • the trench gate structure is configured.
  • the ohmic electrode (not shown) is in electrical contact with the p-type base region 106 and the n + type source region 107 through the contact hole formed in the interlayer insulating film (not shown).
  • a back electrode (not shown) electrically connected to the n + type semiconductor substrate 101 is formed on the back surface side of the n + type semiconductor substrate 101.
  • the p-type base region 106 and the second p + type base region 115 were removed over the entire area, and a step was formed in which the edge termination region 131 was lower than the active region 130 (recessed to the drain side).
  • the parallel pn structure 119 is exposed on the bottom surface of the step. It should be noted that this step is for removing the p-type base region 106 at the edge termination region 131 when the p-type base region 106 is formed by epitaxial growth, and is not necessary when the p-type base region 106 is formed by ion implantation. ..
  • the edge termination region 131 is provided with a JTE structure in which a plurality of p-type regions (here, two, a first JTE region 120 and a second JTE region 121) are arranged adjacent to each other. Further, an n + type region 122 that functions as a channel stopper is provided on the outside (chip end side) of the JTE structure.
  • the first JTE region 120 and the second JTE region 121 are selectively provided in the portions exposed on the bottom surface of the step in the parallel pn structure 119, respectively.
  • the lateral high voltage other than the active region 130 is secured by the pn junction between the first JTE region 120, the second JTE region 121 and the n-type column region 104.
  • the SJ structure has a low avalanche tolerance, especially in a design in which the amount of impurities contained in the p-type column region 103 and the n-type column region 104 is substantially equal and the charge balance is balanced and the static withstand voltage is the highest. It is known that the avalanche tolerance is high in a state slightly deviated from the charge balance, particularly in a structure in which the charge amount of the p-type column region 103 is larger than the charge amount of the n-type column region 104 (p-rich).
  • the surface side is p-rich
  • the substrate side (drain side) is a (n-rich) structure in which the charge amount of the n-type column region 104 is larger than the charge amount of the p-type column region 103. It is known that by doing so, the margin for variation in the charge amount is improved and the avalanche endurance is improved.
  • the average positive charge density ⁇ (x) at a predetermined depth position of the SJ structure when the MOSFET is turned off and the SJ structure is depleted is represented by an upwardly convex upward curve.
  • a MOSFET that can reduce the variation in switching characteristics when turned off is known (see, for example, Patent Document 1 below).
  • the p-type column region does not reach the channel stopper, and the p-type column region is provided under the channel stopper in the direction in which the n-type column region and the p-type column region are lined up. No semiconductor device is known (see, for example, Patent Document 2 below).
  • a semiconductor device having a charge balance change region in which the N-type charge amount in the superjunction structure is gradually larger than the P-type charge amount toward the outer peripheral direction of the cell region is known.
  • the first one formed in at least one of two directions orthogonal to each other is known.
  • a semiconductor device in which a second n-type drift layer and a second p-type drift layer are provided in a junction termination region is known (see, for example, Patent Document 4 below).
  • a final edge structure including a plurality of N-type superimposed semiconductor layers and two inserted columns in a plurality of superimposed semiconductor layers composed of a stack of a plurality of P-type doped regions is formed to form a high voltage.
  • a semiconductor device in which a column closer to the semiconductor device is deeper than a column farther from the device is known (see, for example, Patent Document 5 below). Further, it has a superjunction structure in which pairs of p-type epitaxial embedded layers and n-type epitaxial layers are alternately arranged.
  • a p-type horizontal resurf region is provided at the terminal portion, and each p-type epitaxial embedded layer at the terminal portion is formed.
  • a semiconductor device in which a p-type horizontal resurf region does not exist in at least a part of the surface portion and has no overlap is known (see, for example, Patent Document 6 below).
  • the surface portion is p-rich, when the JTE structure is formed in the p-type column region 103, the p-type column region 103 becomes further p-rich, and the p-type column region 103 is less likely to be depleted. Therefore, the electric field tends to concentrate and the withstand voltage may decrease.
  • the p-type column region 103 also exists on the outer peripheral side of the edge termination region 131, and the neutral region of the source potential exists in the p-type column region 103 at a relatively low voltage in which the p-type column region 103 is not completely depleted. Then, a high electric field is applied between the drain potential and the channel stopper, and there is a concern that the withstand voltage may decrease.
  • FIG. 26 is a diagram showing the spread of a low voltage (Vds1) depletion layer in an edge termination region in a conventional superjunction semiconductor device.
  • 26 (a) is a plan view
  • FIG. 26 (b) is a cross-sectional view taken along the line XX'of FIG. 26 (a).
  • the depletion layer on the n-type column region 104 side and the channel stopper side is hidden.
  • Vds1 low drain-source voltage
  • the depletion layer 132 extending from the junction between the channel stopper (n + type region 122) of the drain potential and the p-type column region 103.
  • the voltage between the source and drain is applied to.
  • the withstand voltage at this time is the junction withstand voltage between the channel stopper (n + type region 122) and the p-type column region 103.
  • FIG. 27 is a diagram showing the spread of the depletion layer of the medium voltage (Vds2) in the edge termination region in the conventional superjunction semiconductor device.
  • 27 (a) is a plan view
  • FIG. 27 (b) is a cross-sectional view taken along the line XX'of FIG. 27 (a).
  • the depletion layer 132 extending from the junction between the p-type column region 103 and the n-type column region 104 is a channel stopper (n + type region 122).
  • the depletion layer 132 extending from the junction between the p-type column region 103.
  • FIG. 28 is a diagram showing the spread of a high voltage (Vds3) depletion layer in an edge termination region in a conventional superjunction semiconductor device.
  • 28 (a) is a plan view
  • FIG. 28 (b) is a cross-sectional view taken along the line XX'of FIG. 28 (a).
  • the voltage Vds2 is equal to or less than the junction withstand voltage between the channel stopper (n + type region 122) and the p-type column region 103, the drain-source voltage is increased.
  • the depletion layer 132 extending from the junction between the p-type column region 103 and the n-type column region 104 further expands, and the neutral region 133 and the channel stopper (n + type region 122) are separated from each other, so that the voltage breaks down at a low voltage.
  • the voltage is lower than Vds2 and the junction breakdown voltage of the channel stopper (n + type region 122) and the p-type column region 103 is exceeded, the voltage breaks down at a low voltage. Problems are particularly likely to occur when p-rich is used to increase the avalanche tolerance, or when p-rich is used on the surface side.
  • FIG. 29 is a diagram showing a breakdown point of an SJ-SiC MOSFET having a withstand voltage of 1200 V class at a high temperature (175 ° C.).
  • FIGS. 29 (a) and 29 (b) are examples of different chips, and the breakdown point is identified by observing light emission from the surface when the temperature is + 50% p-rich and high temperature (175 ° C.). There is.
  • the withstand voltage is lowered at high temperature, and when the withstand voltage is lowered, the electric field is concentrated at the place where the p-type column region 103 and the high-concentration n + -type region 122 are in contact with each other, resulting in a break. Down occurs.
  • Al is used as a p-type impurity in SiC, and Al has the shallowest acceptor level as a p-type.
  • there are deep electron traps and hole traps in SiC and in particular, a large number of deep electron traps and deep hole traps are generated by Al ion implantation. Therefore, it is considered that the cause is that the depletion layer shrinks due to the detrapment of many carriers trapped in the deep trap at room temperature at high temperature.
  • An object of the present invention is to provide a superjunction semiconductor device capable of relaxing an electric field near a channel stopper and preventing a decrease in withstand voltage in an edge termination region in order to solve the above-mentioned problems caused by the prior art.
  • the superjunction semiconductor device has the following features.
  • the superjunction semiconductor device has an active region through which a current flows and a terminal structure portion arranged outside the active region and having a withstand voltage structure formed therein.
  • the active region and the terminal structure portion are provided on the front surface of the first conductive type semiconductor substrate, and the first conductive type first semiconductor layer having a lower impurity concentration than the semiconductor substrate and the first semiconductor.
  • a parallel arrangement in which a striped first conductive type first column and a striped second conductive type second column provided on the surface of the layer are repeatedly and alternately arranged in a direction parallel to the front surface. It has a pn structure.
  • the terminal structure portion includes a channel stopper arranged so as to surround the parallel pn structure in a plan view and provided on the surface layer of the parallel pn structure.
  • the product of the width of the second column and the impurity concentration of the second column in the region in contact with the channel stopper in the longitudinal direction of the first column and the second column is the first column. It is smaller than the product of the width of the above and the impurity concentration of the first column.
  • the superjunction semiconductor device has the following features.
  • the superjunction semiconductor device has an active region through which a current flows and a terminal structure portion arranged outside the active region and having a withstand voltage structure formed therein.
  • the active region and the terminal structure portion are provided on the front surface of the first conductive type semiconductor substrate, and the first conductive type first semiconductor layer having a lower impurity concentration than the semiconductor substrate and the first semiconductor.
  • a parallel arrangement in which a striped first conductive type first column and a striped second conductive type second column provided on the surface of the layer are repeatedly and alternately arranged in a direction parallel to the front surface. It has a pn structure.
  • the terminal structure portion includes a channel stopper arranged so as to surround the parallel pn structure in a plan view.
  • the second column having the parallel pn structure is provided in the longitudinal direction of the second column, away from the channel stopper.
  • the product of the width of the second column and the impurity concentration of the second column is the width of the first column and the impurity concentration of the first column. Same or greater than the product.
  • the distance between the second column having the parallel pn structure and the channel stopper in the longitudinal direction of the second column directly connected to the surface electrode potential is uniform in the straight portion of the channel stopper. At the corners of the channel stopper, the distance is equal to or longer than the distance of the straight portion.
  • the superjunction semiconductor device is characterized in that, in the above-described invention, the second column and the channel stopper are separated by 0.1 ⁇ m or more in the longitudinal direction of the second column.
  • the second column is injected with the second conductive type impurities, and the activation rate of the injected impurities is more than 70% and 90% or less. It is characterized by being.
  • the second column is a region deposited on the surface of the first semiconductor layer, and the second column is in the longitudinal direction of the second column.
  • the column and the channel stopper are separated from each other by 0.4 ⁇ m or more.
  • the longitudinal end portion of the second column of the parallel pn structure is adjusted to the curvature of the channel stopper at the corner portion of the channel stopper. It is characterized by being inclined.
  • the active region is provided on the surface side of the parallel pn structure, and the second conductive type second semiconductor layer and the second semiconductor layer are provided.
  • a first conductive type first semiconductor region selectively provided on the surface layer of the above, a gate insulating film provided on the surface side of the second semiconductor layer and in contact with the second semiconductor layer, and the gate. It is characterized by including a gate electrode provided on the surface side of the insulating film opposite to the surface in contact with the second semiconductor layer.
  • the superjunction semiconductor device is characterized in that, in the above-mentioned invention, the first column and the second column of the parallel pn structure do not reach the semiconductor substrate.
  • the superjunction semiconductor device is characterized in that, in the above-described invention, the semiconductor substrate is composed of a wide bandgap semiconductor. Further, the superjunction semiconductor device according to the present invention is characterized in that, in the above-described invention, the channel stopper is a first conductive type. Further, in the superjunction semiconductor device according to the present invention, in the above-described invention, the semiconductor substrate is a silicon carbide semiconductor, and the first conductive type is formed by adding nitrogen to the silicon carbide semiconductor. It is a type, and the second conductive type is a p-type formed by adding aluminum to the silicon carbide semiconductor.
  • the terminal region since the p-type column region (second conductive type second column) in the terminal region second parallel pn structure is separated from the n + type region (channel stopper), the terminal region first.
  • the amount of p-type impurities in the two parallel pn structures is smaller than the amount of p-type impurities in the active region parallel pn structure and the terminal region first parallel pn structure.
  • the superjunction semiconductor device According to the superjunction semiconductor device according to the present invention, there is an effect that the electric field in the vicinity of the channel stopper can be relaxed and the decrease in withstand voltage in the edge termination region can be prevented.
  • FIG. 1 is a plan view showing the structure of the superjunction semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of FIG. 1 showing the structure of the superjunction semiconductor device according to the first embodiment.
  • FIG. 3 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the first embodiment.
  • FIG. 4 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the first embodiment.
  • FIG. 5 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the superjunction semiconductor device according to the first embodiment.
  • FIG. 7 is a plan view showing the structure of the superjunction semiconductor device according to the second embodiment.
  • FIG. 8 is a cross-sectional view of FIG. 7 showing the structure of the superjunction semiconductor device according to the second embodiment.
  • FIG. 9 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the second embodiment.
  • FIG. 10 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the second embodiment.
  • FIG. 11 is a diagram simulating the structure of the edge termination region of the superjunction semiconductor device according to the second embodiment.
  • FIG. 12 is a plan view showing the structure of the superjunction semiconductor device according to the third embodiment.
  • FIG. 13 is a cross-sectional view showing the structure of the superjunction semiconductor device according to the third embodiment.
  • FIG. 14 is a cross-sectional view showing the structure of the superjunction semiconductor device according to the fourth embodiment.
  • FIG. 15 is a superjunction semiconductor device according to the fifth embodiment, and is an upper surface showing a longitudinal end portion of a p-type column region set for simulation in the same manner as in FIGS. 3 to 5 and 9 to 11. It is a figure.
  • FIG. 16 is a graph showing a decrease in withstand voltage at a high temperature when the structure of FIG. 15 (c) is used for an SJ-SiC MOSFET having a withstand voltage of 1200 V class.
  • FIG. 17 is a graph showing the relationship between Vds and C OSS of a full SJ-SiC MOSFET with a withstand voltage of 3300 V class.
  • FIG. 18 is a graph showing the relationship between the width of the p-type column region and the depletion voltage of the p-type column region of the SJ-SiC MOSFET having a withstand voltage of 3300 V class.
  • FIG. 19 is a graph showing the doping density dependence of the dielectric breakdown electric field.
  • FIG. 20 is a graph showing the relationship between the distance between the p-type column region and the n + type region and the breakdown voltage when the Al activation rate is 70% (lower limit value when formed by ion implantation).
  • FIG. 21 is a graph showing the relationship between the distance between the p-type column region and the n + type region and the breakdown voltage when the Al activation rate is 90% (upper limit value when formed by ion implantation).
  • FIG. 19 is a graph showing the relationship between the width of the p-type column region and the depletion voltage of the p-type column region of the SJ-SiC MOSFET having a withstand voltage of 3300 V class.
  • FIG. 22 is a graph showing the relationship between the distance between the p-type column region and the n + type region and the breakdown voltage when the Al activation rate is 100%.
  • FIG. 23 shows a configuration in the vicinity of the p-type column region and the n + -type region, in which one of the four corners is enlarged in plan view from the plan view structure of the superjunction semiconductor device according to the fifth embodiment. It is a top view.
  • FIG. 24 is a plan view showing the structure of a conventional superjunction semiconductor device.
  • FIG. 25 is a cross-sectional view showing the structure of a conventional superjunction semiconductor device.
  • FIG. 26 is a diagram showing the spread of a low voltage (Vds1) depletion layer in an edge termination region in a conventional superjunction semiconductor device.
  • Vds1 low voltage
  • FIG. 27 is a diagram showing the spread of the depletion layer of the medium voltage (Vds2) in the edge termination region in the conventional superjunction semiconductor device.
  • FIG. 28 is a diagram showing the spread of a high voltage (Vds3) depletion layer in an edge termination region in a conventional superjunction semiconductor device.
  • FIG. 29 is a diagram showing a breakdown point of an SJ-SiC MOSFET having a withstand voltage of 1200 V class at a high temperature.
  • n and p the electron or hole is a large number of carriers in the layer or region marked with n or p, respectively.
  • + and-attached to n and p mean that the concentration of impurities is higher and the concentration of impurities is lower than that of the layer or region to which it is not attached, respectively.
  • the notations of n and p including + and-are the same it indicates that the concentrations are close to each other, and the concentrations are not necessarily the same.
  • the same reference numerals are given to the same configurations, and duplicate description will be omitted.
  • the superjunction semiconductor device 40 according to the present invention is configured by using a wide bandgap semiconductor.
  • a silicon carbide semiconductor device manufactured (manufactured) using, for example, silicon carbide (SiC) as a wide bandgap semiconductor will be described by taking a superjunction MOSFET as an example.
  • FIG. 1 is a plan view showing the structure of the superjunction semiconductor device according to the first embodiment.
  • the SJ-HPLC 40 includes an active region 30 and an edge termination region 31 surrounding the active region 30.
  • the region inside the dotted line C is the active region 30, and the region between the dotted line C and the dotted line D is the edge termination region 31.
  • the SJ-HPLC 40 has a parallel structure (hereinafter referred to as a parallel pn structure 19) in which a p-type column region 3 and an n-type column region 4 are alternately and repeatedly arranged in an active region 30 and an edge termination region 31. There is.
  • the parallel pn structure 19 the amount of impurities contained in the p-type column region 3 and the n-type column region 4 is substantially equalized, and the charge balance is achieved to create a pseudo non-doped layer in the off state to increase the withstand voltage. be able to.
  • the parallel pn structure 19 is composed of an active region parallel pn structure 19a, a terminal region first parallel pn structure 19b, and a terminal region second parallel pn structure 19c.
  • the terminal region first parallel pn structure 19b is a portion of the parallel pn structure 19 on the active region 30 side in the longitudinal direction (x direction) of the p-type column region 3 and the n-type column region 4, and is the terminal region second parallel.
  • the pn structure 19c is a portion of the parallel pn structure 19 on the outer peripheral side in the longitudinal direction (x direction).
  • FIG. 2 is a cross-sectional view of FIG. 1 showing the structure of the superjunction semiconductor device according to the first embodiment.
  • FIG. 2A is a cross-sectional view taken along the line YY'in FIG.
  • FIG. 2B is a cross-sectional view taken along the line XX'of FIG.
  • FIG. 2 (c) is a cross-sectional view taken along the line X1-X1'of FIG. 2 (b) is a cross section of a portion A of FIG. 2 (a)
  • FIG. 2 (c) is a cross section of a portion B of FIG. 2 (a).
  • C and D in FIGS. 2 (a) and 2 (c) correspond to the positions of the dotted lines C and D in FIG.
  • FIGS. 2 (a) to 2 (c) show a superjunction semiconductor device having two unit cells (functional units of elements) built-in, but an actual superjunction semiconductor device has more than two units. It has a built-in cell.
  • the superjunction semiconductor device 40 shown in FIGS. 2 (a) to 2 (c) is on the front surface (plane on the p-type base region 6 side) side of a semiconductor substrate (silicon carbide substrate: semiconductor chip) made of silicon carbide. It is a superjunction MOSFET equipped with a MOS gate.
  • the silicon carbide substrate is formed by epitaxially growing a silicon carbide layer to be an n-type drift layer 2 on a first main surface (front surface) of an n + type semiconductor substrate (first conductive type semiconductor substrate) 1.
  • the MOS gate is composed of a p-type base region (second conductive type second semiconductor layer) 6, an n + type source region (first conductive type first semiconductor region) 7, a gate insulating film 9, and a gate electrode 10. Will be done.
  • the n-type drift layer 2 is provided with a parallel pn structure 19.
  • the p-type column region (second conductive type second semiconductor region) 3 and the n-type region (n-type column region 4) sandwiched between the p-type column regions 3 are alternately and repeatedly joined. It is made.
  • the p-type column region 3 penetrates the n-type drift layer 2 from the bottom surface (the surface on the n + type semiconductor substrate 1 side) of the p-type base region 6 and reaches the surface of the n + type semiconductor substrate 1.
  • the planar shapes of the p-type column region 3 and the n-type column region 4 are striped (rectangular).
  • a p-type base region 6 is provided on the surface layer of the n-type drift layer 2 on the source side (ohmic electrode side).
  • a trench structure is formed on the first main surface side (p-type base region 6 side) of the silicon carbide substrate. Specifically, the trench 18 penetrates the p-type base region 6 from the surface opposite to the n + type semiconductor substrate 1 side of the p-type base region 6 (the first main surface side of the silicon carbide substrate). It reaches the p-type column region 3.
  • a gate insulating film 9 is formed on the bottom and side walls of the trench 18 along the inner wall of the trench 18, and a gate electrode 10 is formed inside the gate insulating film 9 in the trench 18.
  • the gate electrode 10 is insulated from the n-type column region 4 and the p-type base region 6 by the gate insulating film 9. A part of the gate electrode 10 may protrude from above the trench 18 (first main surface side) toward the ohmic electrode side.
  • the first p + type base region 14 may be provided under the trench 18, and the width of the first p + type base region 14 may be wider than the width of the trench 18.
  • the second p + type base region 15 is connected to the p-type base region 6 on the surface layer on the side opposite to the n + type semiconductor substrate 1 side of the parallel pn structure 19 (the first main surface side of the silicon carbide semiconductor substrate). It may be selectively provided so as to be used.
  • the first p + type base region 14 and the second p + type base region 15 are doped with, for example, aluminum.
  • the depth positions of the drain side ends of the first p + type base region 14 and the second p + type base region 15 are the first p + type base region 14, the second p + type base region 15, and the n-type column region 4.
  • the pn junction may be located deeper on the drain side than the bottom surface of the trench 18, and can be variously changed according to the design conditions.
  • the first p + type base region 14 and the second p + type base region 15 can prevent a high electric field from being applied to the gate insulating film 9 at a portion along the bottom surface of the trench 18.
  • an n + -type source region 7 is selectively provided on the first main surface side of the substrate. Further, a p + type contact region (not shown) may be selectively provided. In this case, the n + type source region 7 and the p + type contact region may be in contact with each other. The depth of the p + type contact region may be shallower or deeper than, for example, the n + type source region 7. Further, a p + type contact region and an n + type source region 7 are provided side by side in the depth direction (x-axis direction) of the trench 18.
  • the interlayer insulating film (not shown) is provided on the entire surface of the silicon carbide substrate on the first main surface side so as to cover the gate electrode 10 embedded in the trench 18.
  • the ohmic electrode (not shown) is in contact with the n + type source region 7 and the p-type base region 6 via a contact hole opened in the interlayer insulating film. When the p + type contact region is provided, it touches the n + type source region 7 and the p + type contact region.
  • the ohmic electrode is electrically insulated from the gate electrode 10 by an interlayer insulating film.
  • a source electrode pad (not shown) is provided on the ohmic electrode.
  • a barrier metal (not shown) may be provided between the ohmic electrode and the interlayer insulating film to prevent the diffusion of metal atoms from the ohmic electrode to the gate electrode 10 side, for example.
  • a back surface electrode (not shown) is provided on the second main surface (back surface, that is, the back surface of the semiconductor substrate) of the n + type semiconductor substrate 1.
  • the back electrode constitutes a drain electrode.
  • the edge termination region 31 is provided with a junction termination (JTE: Junction Termination Extension) structure.
  • JTE Junction Termination Extension
  • the p-type base region 6 is removed over the entire area, and a step is formed on the front surface of the silicon carbide substrate so that the edge termination region 31 is lower than the active region 30 (recessed to the drain side).
  • the parallel pn structure 19 is exposed on the bottom surface of the step.
  • a plurality of p - type low concentration regions here, two, p - type and p - type from the inside
  • impurity concentration is lowered so as to be arranged on the outside (chip end side).
  • the first JTE region 20 and the second JTE region 21 are provided as JTE structures in which the reference numerals 20 and 21 are arranged adjacent to each other. Further, an n + type region 22 that functions as a channel stopper is provided on the outside (chip end side) of the second JTE region 21. A guard ring may be provided instead of the JTE structure.
  • the p-type column region 3 is terminated by the region relating to the second JTE region 21, but in FIG. 2 (b), the second JTE region 21 and n + are shown by the dotted line at the end of ⁇ . It may be terminated between the mold regions 22.
  • the amount of p-type impurities in the terminal region second parallel pn structure 19c is smaller than the amount of p-type impurities in the active region parallel pn structure 19a and the terminal region first parallel pn structure 19b. ..
  • the amount of p-type impurities in the terminal region second parallel pn structure 19c is the width w, length l, depth d, and p-type of the p-type column region 3 existing in the terminal region second parallel pn structure 19c. Is the product of the impurity concentration of (see FIG. 1 and FIG. 2 (a)). The same applies to the amount of p-type impurities in the active region parallel pn structure 19a and the terminal region first parallel pn structure 19b.
  • the p-type column in the terminal region second parallel pn structure 19c in the longitudinal direction (x direction) of the p-type column region 3 orthogonal to the direction in which the p-type column region 3 and the n-type column region 4 are lined up, the p-type column in the terminal region second parallel pn structure 19c.
  • the region 3 is separated from the n + type region 22 (see FIGS. 2A to 2C) that functions as a channel stopper.
  • the amount of p-type impurities in the terminal region second parallel pn structure 19c is smaller than the amount of p-type impurities in the active region parallel pn structure 19a and the terminal region first parallel pn structure 19b.
  • the n + type region 22 is arranged so as to surround the outside of the dotted line D on the outer circumference of the edge termination region 31.
  • the end of the p-type column region 3 in the terminal region second parallel pn structure 19c may be closer to the active region 30 than the outer peripheral end of the second JTE region 21 (see FIG. 2A). Further, the end of the p-type column region 3 in the terminal region second parallel pn structure 19c may be closer to the n + type region 22 than the second JTE region 21 as long as it does not reach the n + type region 22 side. ..
  • FIG. 3 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the first embodiment.
  • FIG. 3A is a plan view showing the spread of the depletion layer in the simulation of the low voltage (Vds1) in the edge termination region.
  • FIG. 3B is a cross-sectional view taken along the line XX'of FIG. 3A.
  • an n-type region n-type column region 4
  • a p-type column region 3 in contact with the channel stopper (n + type region 22) of the drain potential at a low voltage Vds1.
  • a voltage between source and drain is applied to the depletion layer 32 extending from the junction between them. Since there is an n-type column region 4 between the p-type column region 3 and the channel stopper, the withstand voltage between the channel stopper and the p-type column region 3 increases.
  • FIG. 4 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the first embodiment.
  • FIG. 4A is a plan view showing the spread of the depletion layer in the simulation of the medium voltage (Vds2) in the edge termination region.
  • 4 (b) is a cross-sectional view taken along the line XX'of FIG. 4 (a).
  • Vds medium voltage
  • FIGS. 4A and 4B when Vds is increased, the depletion layer 32 on the p-type column region 3 side expands, and the distance between the neutral region 33 of the p-type column region 3 and the channel stopper The electric field is relaxed because it spreads.
  • FIG. 5 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the first embodiment.
  • FIG. 5A is a plan view showing the spread of the depletion layer in the simulation of the high voltage (Vds3) in the edge termination region.
  • 5 (b) is a cross-sectional view taken along the line XX'of FIG. 5 (a). As shown in FIGS. 5A and 5B, when the voltage is increased from Vds2 to Vds3, the neutral region 33 rapidly recedes due to the effect of the SJ structure.
  • the amount of impurities (charge amount) in the p-type column region 3 of the edge termination region 31 is reduced on the drain potential side (channel stopper side), and the edge termination region 31 is in an n-rich state. Therefore, in a low voltage state (Vds1) in which a neutral region (region that is the source potential) remains in the edge termination region 31, it is possible to prevent the electric field from concentrating on the portion where the channel stopper and the p-type column region 3 overlap. This can alleviate the electric field in the vicinity of the channel stopper and prevent a decrease in withstand voltage in the edge termination region 31.
  • FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the superjunction semiconductor device according to the first embodiment.
  • an n + type semiconductor substrate 1 made of an n-type single crystal 4H-SiC is prepared.
  • the lower n-type drift layer 2a made of silicon carbide is epitaxially grown while doping n-type impurities on the surface of the n + type semiconductor substrate 1.
  • FIG. 6 (a) A substrate in which an epitaxially grown layer such as a lower n-type drift layer 2a is formed on an n + type semiconductor substrate 1 made of a single crystal 4H-SiC is referred to as a single crystal 4H-SiC epitaxial substrate.
  • an ion implantation mask 34 having a predetermined opening is formed on the surface of the lower n-type drift layer 2a by a photolithography technique, for example, with an oxide film. Then, the p-type impurity is injected into the opening of the oxide film to form the lower p-type column region 3a. The lower p-type column region 3a is formed so as to be separated from the n + -type region 22 (not shown) that functions as a channel stopper. The state up to this point is shown in FIG. 6 (b). Next, the ion implantation mask 34 is removed.
  • the upper n-type drift layer 2b made of silicon carbide is epitaxially grown on the surfaces of the lower n-type drift layer 2a and the lower p-type column region 3a while doping with n-type impurities.
  • the state up to this point is shown in FIG. 6 (c).
  • an ion implantation mask 34 having a predetermined opening is formed by, for example, an oxide film by a photolithography technique. Then, the p-type impurity is injected into the opening of the oxide film to form the upper p-type column region 3b.
  • the upper p-type column region 3b is formed so as to be separated from the n + type region 22 (not shown) that functions as a channel stopper, similarly to the lower p-type column region 3a.
  • the state up to this point is shown in FIG. 6 (d).
  • the ion implantation mask 34 is removed.
  • the steps of epitaxial growth in FIG. 6 (c) and ion implantation in FIG. 6 (d) are repeated a predetermined number of times to form the p-type column region 3 and the n-type column region 4.
  • the lower p-type column region 3a and the upper p-type column region 3b become a part of the p-type column region 3, and the lower n-type drift layer 2a and the upper n-type drift layer 2b become a part of the n-type column region 4. ..
  • a part of the n-type column region 4 is turned back to form a first p + type base region 14 (not shown) and a second p + type base region 15 (not shown). May be good.
  • the above is the so-called multi-epi method, it may be formed by a so-called trench backfilling method in which a trench is formed in one conductive type drift region and an epitaxial layer containing other conductive type impurities is grown in the trench.
  • p-type impurities such as aluminum are placed on the surfaces of the p-type column region 3 and the n-type column region 4. It forms a doped p-type base region 6.
  • a step is formed on the surface of the p-type base region 6 in the edge termination region 31 at a depth of, for example, 0.3 ⁇ m, and the p-type base region 6 is removed in the edge termination region 31. , The n-type drift layer 2 is exposed.
  • an ion implantation mask having a predetermined opening is formed by photolithography, for example, with a laminated structure of a resist, an oxide film, a semiconductor film, or an oxide film / semiconductor film.
  • An n-type impurity such as phosphorus (P) is ion-implanted into this opening to form an n + -type source region 7 on a part of the surface of the p-type base region 6.
  • the ion implantation mask used to form the n + type source region 7 is removed.
  • an ion implantation mask having a predetermined opening is formed, and an n-type impurity is ion-implanted into a part of the surface of the n-type drift layer 2 to form an n + type region 22. ..
  • the ion implantation mask used to form the n + type region 22 is removed.
  • the n + type region 22 may be formed at the same time as the n + type source region 7 with the same mask.
  • an ion implantation mask having a predetermined opening is formed, and a p-type impurity such as aluminum is ion-implanted into a part of the surface of the p-type base region 6, and the p + type contact region is formed. May be formed.
  • the impurity concentration in the p + type contact region is set to be higher than the impurity concentration in the p type base region 6.
  • an ion implantation mask having a predetermined opening is formed by photolithography on the step of the edge termination region 31 and the surface of the n-type drift layer 2, for example, with an oxide film.
  • a p-type impurity is ion-implanted into this opening to form a first JTE region 20 and a second JTE region 21 on a step and a part of the surface of the n-type drift layer 2.
  • the ion implantation mask used for forming the first JTE region 20 and the second JTE region 21 is removed.
  • each ion implantation region may be activated collectively by one heat treatment, or may be activated by heat treatment each time ion implantation is performed.
  • a trench forming mask having a predetermined opening is formed on the surface of the p-type base region 6 by photolithography, for example, with an oxide film.
  • a trench 18 is formed by dry etching to penetrate the p-type base region 6 and reach the n-type column region 4. The bottom of the trench 18 may reach the first p + type base region 14 formed in the n type column region 4.
  • the trench forming mask is removed.
  • isotropic etching to remove the damage of the trench 18 with the trench forming mask attached, and to round the corners of the bottom of the trench 18 and the opening of the trench 18.
  • Heat treatment or sacrificial oxidation may be performed. Only one of isotropic etching and sacrificial oxidation may be performed. Further, sacrificial oxidation may be performed after performing isotropic etching. The trench forming mask is removed at the same time as the oxide film formed by sacrificial oxidation.
  • the gate insulating film 9 is formed along the surface of the n + type source region 7 and the bottom and side walls of the trench 18.
  • the gate insulating film 9 may be formed by thermal oxidation at a temperature of about 1000 ° C. in an oxygen atmosphere. Further, the gate insulating film 9 may be formed by a method of depositing by a chemical reaction such as high temperature oxidation (HTO).
  • HTO high temperature oxidation
  • the interface state density at the interface between the gate insulating film 9 and the semiconductor portion may be reduced by heat treatment (POA (Post Oxidation Anneal) treatment).
  • POA Post Oxidation Anneal
  • the gate insulating film 9 is formed by a deposition method such as HTO, post-deposition annealing (PDA: Post Deposition Anneal) may be performed in order to reduce the leakage current and improve the relative permittivity.
  • a polycrystalline silicon layer doped with, for example, a phosphorus atom is provided on the gate insulating film 9.
  • This polycrystalline silicon layer may be formed so as to fill the inside of the trench 18.
  • the polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to form the gate electrode 10.
  • phosphorus glass is formed with a thickness of about 1 ⁇ m so as to cover the gate insulating film 9 and the gate electrode 10, and an interlayer insulating film (not shown) is formed.
  • a barrier metal (not shown) made of titanium (Ti) or titanium nitride (TiN) may be formed so as to cover the interlayer insulating film.
  • the interlayer insulating film and the gate insulating film 9 are patterned by photolithography to form a contact hole in which the n + type source region 7 is exposed.
  • the n + type source region 7 and the n + type source region 7 are exposed to form a contact hole.
  • heat treatment is performed to flatten the interlayer insulating film.
  • a conductive film to be an ohmic electrode (not shown) is provided in the contact hole and on the interlayer insulating film. This conductive film is selectively removed to leave the ohmic electrode only in the contact hole, and the n + type source region 7 and the ohmic electrode are brought into contact with each other.
  • the p + type contact region is formed, the n + type source region 7 and the p + type contact region are brought into contact with the ohmic electrode.
  • the ohmic electrodes other than the contact holes are selectively removed.
  • an electrode pad to be a source electrode pad (not shown) is deposited on the ohmic electrode on the front surface of the silicon carbide semiconductor substrate and on the upper part of the interlayer insulating film.
  • a back electrode such as nickel is provided on the second main surface of the n + type semiconductor substrate 1.
  • heat treatment is performed in an inert gas atmosphere of about 1000 ° C. to form a back electrode for ohmic contact with the n + type semiconductor substrate 1.
  • an n-type well region is formed in a part of the surface region of the p-type base region 6, the front surface side of the silicon carbide semiconductor substrate is thermally oxidized, and the gate insulating film 9 is formed.
  • Each region formed on the surface of the p-type base region 6 and the p-type base region 6 is covered with a gate insulating film 9, and a polycrystalline silicon layer is formed on the gate insulating film 9 as a gate electrode 10.
  • the polycrystalline silicon layer is patterned and selectively removed, leaving the polycrystalline silicon layer on the portion of the p-type base region 6 sandwiched between the n + type source region 7 and the n-type well region, and the gate electrode 10 is formed.
  • An interlayer insulating film is formed so as to cover it.
  • examples of the n-type impurity (n-type dopant) include nitrogen (N), phosphorus (P), arsenic (As), and antimony (Sb), which are n-type with respect to silicon carbide. Should be used.
  • the p-type impurity (p-type dopant) for example, boron (B), aluminum (Al), gallium (Ga), indium (In), thallium (Tl), etc., which are p-type with respect to silicon carbide, may be used. .. As described above, the silicon carbide semiconductor device shown in FIGS. 1 to 2 (c) is completed.
  • the terminal region second parallel pn structure since the p-type column region in the terminal region second parallel pn structure is separated from the n + type region (channel stopper), the terminal region second parallel The amount of p-type impurities in the pn structure is smaller than the amount of p-type impurities in the active region parallel pn structure and the terminal region first parallel pn structure.
  • FIG. 7 is a plan view showing the structure of the superjunction semiconductor device according to the second embodiment.
  • FIG. 8 is a cross-sectional view of FIG. 7 showing the structure of the superjunction semiconductor device according to the second embodiment.
  • FIG. 8A is a cross-sectional view taken along the line YY'in FIG.
  • FIG. 8B is a cross-sectional view taken along the line XX'in FIG. 7.
  • FIG. 8 (c) is a cross-sectional view taken along the line X1-X1'of FIG. 7.
  • the p-type column region is orthogonal to the direction in which the p-type column region 3 and the n-type column region 4 are arranged in the longitudinal direction (x direction) of the p-type column region 3.
  • the width w of 3 becomes narrower as it approaches the outer circumference.
  • the amount of impurities in the p-type column region 3 of the edge termination region 31 is reduced on the drain potential side (n + type region 22 side that functions as a channel stopper). Therefore, as in the first embodiment, the channel stopper (n + type region 22) and the p-type column region 3 are in a low voltage state in which the neutral region (region that is the source potential) remains in the edge termination region 31. It is possible to prevent the electric field from concentrating on the overlapping portion, relax the electric field near the channel stopper (n + type region 22), and prevent the withstand voltage from decreasing in the edge termination region 31.
  • FIG. 9 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the second embodiment.
  • FIG. 9A is a plan view showing the spread of the depletion layer in the simulation of the low voltage (Vds1) in the edge termination region.
  • 9 (b) is a cross-sectional view taken along the line XX'of FIG. 9 (a).
  • Vds1 already extends from the junction between the p-type column region 3 and the n-type column region 4.
  • the depletion layer 32 is connected to the depletion layer 32 extending from the junction between the channel stopper and the p-type column region 3.
  • FIG. 10 is a plan view simulating an edge termination region in the superjunction semiconductor device according to the second embodiment.
  • FIG. 10A is a plan view showing the spread of the depletion layer in the simulation of the medium voltage (Vds2) in the edge termination region.
  • 10 (b) is a cross-sectional view taken along the line XX'of FIG. 10 (a). As shown in FIGS. 10 (a) and 10 (b), when Vds is further increased, the end of the depletion layer 32 is separated from the channel stopper, so that the electric field strength between the neutral region 33 of the source potential and the channel stopper of the drain potential Will not be high and will not break down at low voltage.
  • FIG. 11 is a diagram simulating the structure of the edge termination region of the superjunction semiconductor device according to the second embodiment.
  • FIG. 11A is a plan view showing the spread of the depletion layer in the simulation of the high voltage (Vds3) in the edge termination region.
  • 11 (b) is a cross-sectional view taken along the line XX'of FIG. 11 (a).
  • FIGS. 11A and 11B when the voltage is increased from Vds2 to Vds3, the neutral region 33 rapidly recedes due to the effect of SJ.
  • the method for manufacturing the superjunction semiconductor device 40 according to the second embodiment is the method for manufacturing the superjunction semiconductor device 40 according to the first embodiment, wherein the p-type column region 3 functions as a channel stopper in the n + type region 22. It can be manufactured by forming it up to the lower region and narrowing the width of the p-type column region 3 in the longitudinal direction of the p-type column region 3 as it approaches the outer periphery.
  • the width of the p-type column region becomes narrower as it approaches the outer periphery in the longitudinal direction of the p-type column region.
  • the amount of p-type impurities in the terminal region second parallel pn structure is smaller than the amount of p-type impurities in the active region parallel pn structure and the terminal region first parallel pn structure. Therefore, the same effect as that of the first embodiment can be obtained.
  • FIG. 12 is a plan view showing the structure of the superjunction semiconductor device according to the third embodiment.
  • FIG. 13 is a cross-sectional view showing the structure of the superjunction semiconductor device according to the third embodiment.
  • 13 (a) is a cross-sectional view taken along the line YY'in
  • FIG. 13 (b) is a cross-sectional view taken along the line XX'of
  • 13 (c) is a cross-sectional view taken along the line X1-X1'of FIG.
  • the p-type column region 3 in the terminal region second parallel pn structure 19c functions as an n + type region 22 as a channel stopper.
  • the width w of the p-type column region 3 becomes narrower as it approaches the outer periphery. That is, it has both the characteristics of the first embodiment and the characteristics of the second embodiment.
  • the channel stopper (n + type region 22) is in a low voltage state in which the neutral region (region that is the source potential) remains in the edge termination region 31. It is possible to prevent the electric field from concentrating on the portion where the p-type column region 3 and the p-type column region 3 overlap, alleviate the electric field near the channel stopper (n + type region 22), and prevent a decrease in the withstand voltage in the edge termination region 31. be able to.
  • the method for manufacturing the superjunction semiconductor device 40 according to the third embodiment is the method for manufacturing the superjunction semiconductor device 40 according to the first embodiment, in which the p-type column region 3 is channel stoppered in the longitudinal direction of the p-type column region 3. It can be manufactured by forming the p-type column region 3 so as to be separated from the n + type region 22 and narrowing the width of the p-type column region 3 toward the outer periphery in the longitudinal direction of the p-type column region 3.
  • the p-type column region in the terminal region second parallel pn structure is separated from the n + type region that functions as a channel stopper. Moreover, in the longitudinal direction of the p-type column region, the width of the p-type column region becomes narrower as it approaches the outer periphery. As a result, the amount of p-type impurities in the terminal region second parallel pn structure is smaller than the amount of p-type impurities in the active region parallel pn structure and the terminal region first parallel pn structure. Therefore, the same effect as that of the first embodiment and the second embodiment can be obtained.
  • FIG. 14 is a cross-sectional view showing the structure of the superjunction semiconductor device according to the fourth embodiment.
  • 14 (a) is a cross-sectional view taken along the line YY'in
  • FIG. 14 (b) is a cross-sectional view taken along the line XX'of
  • 14 (c) is a cross-sectional view taken along the line X1-X1'of FIG.
  • the p-type column region 3 and the n-type column region 4 have a so-called semi-SJ structure in which the p-type column region 3 and the n-type column region 4 do not reach the n + type semiconductor substrate 1. be. Therefore, the n-type drift layer 2 exists between the parallel pn structure 19 and the n + type semiconductor substrate 1.
  • the p-type column region 3 in the terminal region second parallel pn structure 19c functions as an n + type region as a channel stopper. It is separated from 22 and the width of the p-type column region 3 is narrowed as it approaches the outer periphery in the longitudinal direction of the p-type column region 3.
  • the electric field is concentrated in the portion where the channel stopper and the p-type column region 3 overlap in a low voltage state in which the neutral region (region that is the source potential) remains in the edge termination region 31. This can be prevented, the electric field in the vicinity of the channel stopper can be relaxed, and a decrease in withstand voltage in the edge termination region 31 can be prevented.
  • the p-type column region 3 and the n-type column region 4 are formed on an n + type semiconductor substrate. It can be manufactured by forming it so as not to reach 1.
  • the p-type column region and the n-type column region do not reach the n + type semiconductor substrate 1. Even with the SJ structure having this shape, the same effect as that of the third embodiment can be obtained.
  • the structure is the same as that of the conventional superjunction semiconductor device, and the impurity concentration of the p-type column region 3 of the terminal region second parallel pn structure 19c is applied to the outer periphery in the longitudinal direction (x direction) of the p-type column region 3. It may be reduced as it approaches. As a result, the amount of impurities in the p-type column region 3 of the edge termination region 31 is reduced on the drain potential side (channel stopper side).
  • the impurity concentration of the p-type column region 3 may be reduced as it approaches the outer periphery.
  • FIG. 15 is a superjunction semiconductor device according to the fifth embodiment, and is an upper surface showing a longitudinal end portion of a p-type column region set for simulation in the same manner as in FIGS. 3 to 5 and 9 to 11. It is a figure.
  • the parallel pn structure 19 is n-rich in the region S in contact with the n + type region 22 in the longitudinal direction (x direction) of the n-type column region 4 and the p-type column region 3.
  • the product of the width of the n-type column region 4 and the impurity concentration of the n-type column region 4 becomes larger than the product of the width of the p-type column region 3 and the impurity concentration of the p-type column region 3.
  • the impurity concentration of the n-type column region 4 and the impurity concentration of the p-type column region 3 are made the same, and the parallel pn structure 19 is in contact with the n + type region 22 in the region S.
  • the width W2 of the p-type column region 3 may be narrower than the width W1 of the n-type column region 4.
  • the impurity concentration of the n-type column region 4 and the impurity concentration of the p-type column region 3 are made the same, and the parallel pn structure 19 is in the region S in contact with the n + type region 22.
  • the width W2 of the p-type column region 3 may be monotonically decreased. Further, the width W2 of the p-type column region 3 and the width W1 of the n-type column region 4 may be the same, and the impurity concentration of the n-type column region 4 may be higher than the impurity concentration of the p-type column region 3. Further, since the electric field is particularly concentrated at the position where the p-type column region 3 near the surface and the high-concentration n + type region 22 are in contact with each other, only the vicinity of the surface of the region S in contact with the n + type region 22 may be n-rich. ..
  • the p-type column region 3 of the parallel pn structure 19 is separated from the n + -type region 22 by a distance L in the longitudinal direction of the p-type column region 3. May be provided.
  • the distance L increases, the richer the n becomes.
  • the width W2 of the p-type column region 3 is the same as the width W1 of the n-type column region 4 in the entire longitudinal direction of the p-type column region 3. It may be wider.
  • the width W2 of the p-type column region 3 and the width W1 of the n-type column region 4 may be the same, and the impurity concentration of the n-type column region 4 may be the same as or lower than the impurity concentration of the p-type column region 3. .. Further, since the electric field is particularly concentrated at the place where the p-type column region 3 near the surface and the high-concentration n + type region 22 are in contact with each other, the p-type column region 3 is limited to the n + type region 22 and the distance L only near the surface. It may be provided separately.
  • FIG. 16 is a graph showing a decrease in withstand voltage at a high temperature when the structure of FIG. 15 (c) is used for the SJ-SiC MOSFET having a withstand voltage of 1200 V class.
  • the vertical axis represents the drain-source current IDS , and the unit is A.
  • the horizontal axis shows the drain-source voltage V DS , and the unit is V.
  • FIG. 16 shows a decrease in withstand voltage at room temperature (RT) and high temperature (175 ° C.) when VGS is set to 0 V and the parallel pn structure 19 is n-rich or p-rich in a SiC MOSFET having a semi-SJ structure with a cell pitch of 5 ⁇ m. ing.
  • FIG. 16 (a) shows a case where the product is 50% p-rich
  • FIG. 16 (b) shows a case where the product is 30% p-rich
  • FIG. 16 (c) shows a case where the product is 10% n-rich
  • (D) shows the case where the richness is 50% n.
  • 50% p-rich means that the product of the width of the p-type column region 3 and the impurity concentration of the p-type column region 3 is the product of the width of the n-type column region 4 and the impurity concentration of the n-type column region 4. It is shown to be 50% increase, that is, 1.5 times. The same applies to 30% p-rich, 10% n-rich, and 50% n-rich.
  • FIGS. 15 (a) and 15 (b). in order to prevent the electric field from concentrating at a high temperature at the position where the p-type column region 3 and the high-concentration n + -type region 22 are in contact with each other, FIGS. 15 (a) and 15 (b). ),
  • the region S in contact with the n + type region 22 in the longitudinal direction of the n-type column region 4 and the p-type column region 3 is n-rich. This reduces the deep electron traps and deep hole traps generated by Al ion implantation, reduces the detrap of many carriers at high temperatures, and suppresses the shrinkage of the depletion layer.
  • the intersecting portion of the n + type region 22 and the p-type column region 3 functioning as a channel stopper n-rich, it is possible to suppress a decrease in withstand voltage at a high temperature (175 ° C.).
  • the formation of the p-type column region 3 and the high-concentration n + -type region 22 is a separate step, and the formation position of the end portion of the p-type column region 3 and the high-concentration n + -type region 22 varies due to mask matching.
  • the width of the n-type column region 4 and the p-type column region 3 is wide even if the contact positions are displaced due to manufacturing variations. Since it is a portion that is n-rich by changing the above, there is no effect on suppressing the decrease in pressure resistance, and since the widths of the n-type column region 4 and the p-type column region 3 are only changed, the degree of freedom in design and the degree of freedom in manufacturing are high.
  • the p-type column region 3 of the parallel pn structure 19 is separated from the n + -type region 22 by the distance L in the longitudinal direction of the p-type column region 3 to form a p-type column. It is possible to eliminate the place where the region 3 and the high-concentration n + type region 22 are in contact with each other, and prevent breakdown in the vicinity of the n + type region 22 which is a channel stopper at high temperature.
  • the active region has a p-rich structure in order to increase the avalanche tolerance, the widths of the p-type column region 3 and the n-type column region 4 of the active region do not need to be changed to the ends, so that the parallel pn structure can be accurately constructed. Can be formed.
  • FIG. 17 is a graph showing the relationship between Vds and C OSS of a full SJ-SiC MOSFET with a withstand voltage of 3300 V class.
  • the vertical axis represents the output capacity C OSS , and the unit is F.
  • the horizontal axis shows the drain-source voltage Vds, and the unit is V.
  • FIG. 17 shows the relationship between Vds and C OSS when the temperature of the SJ-SiC MOSFET is changed
  • FIG. 17 (a) shows the case of ⁇ 55 ° C.
  • FIG. 17 (b) shows the case of 25 ° C.
  • FIG. 17 (c) is the case of 140 ° C.
  • FIG. 17 shows a case where the operating frequencies of the SJ-SiC MOSFET are 1 MHz, 100 kHz, 10 kHz, and 1 kHz.
  • the impurity concentration of the p-type column region 3 is 6 ⁇ 10 16 / cm 3
  • the impurity concentration of the n-type column region 4 is 3 ⁇ 10 16 / cm 3
  • the width of the p-type column region 3 is 1.
  • the calculation is performed assuming that the width of the n-type column region 4 is 5 ⁇ m and the width of the n-type column region 4 is 3.5 ⁇ m
  • the activation rate of impurities injected into the p-type column region 3 is 70%.
  • the activation rate is a value obtained by dividing the integral concentration obtained by integrating the true doping concentration over the region of the p-type column region 3 by the injection dose amount for the electrically activated true doping concentration distribution.
  • the true doping concentration can be obtained by a well-known CV (capacitance-applied voltage) measurement.
  • C OSS decreases at high frequency (1 MHz), but at high temperature (140 ° C), low frequency (1 kHz) even at high frequency.
  • the C OSS is the same. This is because if there is a deep level, it cannot follow high frequencies and the capacitance looks small. At low frequencies, even deep traps (levels) can be followed, so the capacitance looks large. Further, when the temperature is raised, the response of the carrier is improved, so that the capacitance looks large at both high and low frequencies. As described above, when the temperature becomes high or the frequency becomes low, the capacitance increases. Increasing the capacity means that the depletion layer shrinks. From this result as well, as shown in FIG. 15, it is preferable to make the intersecting portion of the n + type region 22 and the p-type column region 3 functioning as a channel stopper n-rich.
  • FIG. 18 is a graph showing the relationship between the width of the p-type column region and the depletion voltage of the p-type column region in the SJ-SiC MOSFET with a withstand voltage of 3300 V class.
  • the vertical axis indicates the depletion voltage, and the unit is V.
  • the horizontal axis indicates the width of the p-type column region 3, and the unit is ⁇ m.
  • FIG. 18 shows the cases where the activation rates of aluminum injected into the p-type column region 3 are 70%, 90%, and 100%. When the activation rate is 100%, it is the case where it is formed by epitaxial growth, and when the activation rate is 70% and 90%, it indicates the lower limit value and the upper limit value when it is formed by ion implantation.
  • the configuration of the SJ-SiC MOSFET in FIG. 18 is the same as the configuration of the SJ-SiC MOSFET in FIG.
  • the distance L between the p-type column region 3 and the n + type region 22 for preventing breakdown in the vicinity of the n + type region 22 which is a channel stopper at high temperature needs to be determined in consideration of the activation rate. There is.
  • FIG. 19 is a graph showing the doping density dependence of the dielectric breakdown electric field.
  • the vertical axis represents the dielectric breakdown electric field, and the unit is V / cm.
  • the horizontal axis shows the doping density, and the unit is / cm 3 .
  • FIG. 19 shows how long it takes to break down in the case of 3C-SiC, 4H-SiC, and 6H-SiC in addition to Si. From FIG. 19, when the impurity concentration (doping density) of the p-type column region 3 is 6 ⁇ 10 16 / cm 3 in 4H-SiC, the dielectric breakdown electric field is 3 ⁇ 10 6 V / cm.
  • FIG. 20 is a graph showing the relationship between the distance between the p-type column region and the n + type region and the breakdown voltage when the Al activation rate is 70% (lower limit value when formed by ion implantation).
  • the vertical axis indicates the breakdown voltage, and the unit is V.
  • the horizontal axis indicates the distance L between the p-type column region 3 and the n + type region 22, and the unit is ⁇ m.
  • FIG. 20 is a result of calculation in which the configuration of the SJ-SiC MOSFET is the same as the configuration of FIG. In FIG.
  • the dielectric breakdown electric field Emax when the dielectric breakdown electric field Emax is 3 ⁇ 10 6 V / cm and the dielectric breakdown electric field Emax may be 0.8 times the longitudinal Emax in the horizontal direction Emax, the dielectric breakdown electric field Emax ⁇ The case of 0.9 and Emax ⁇ 0.8 is also calculated.
  • the horizontal direction and the vertical direction are directions with respect to the C axis of the silicon carbide semiconductor substrate.
  • the depth direction is approximately the C-axis direction
  • the longitudinal direction of the p-type column region 3 is perpendicular to the C-axis.
  • the dielectric breakdown electric field Emax determines the magnitude of the distance L using the lateral Emax.
  • the depletion voltage of the p-type column region 3 when the width of the p-type column region 3 is changed from 1.5 ⁇ m to + 30% and + 50% to be p-rich is also shown by a straight line.
  • the impurity concentration of the p-type column region 3 is 6 ⁇ 10 16 / cm 3 and the Al activation rate is 70%, even when Emax ⁇ 0.8, the p-type column region 3 and n + Even if the distance L from the type region 22 is 0 ⁇ m, the p-type column region 3 is depleted, so that the n + type region 22 does not break down. Therefore, when the Al activation rate exceeds 70%, the distance L between the p-type column region 3 and the n + type region 22 is set to be larger than 0 ⁇ m.
  • FIG. 21 is a graph showing the relationship between the distance between the p-type column region and the n + type region and the breakdown voltage when the Al activation rate is 90% (upper limit value when formed by ion implantation).
  • the vertical axis indicates the breakdown voltage, and the unit is V.
  • the horizontal axis indicates the distance L between the p-type column region 3 and the n + type region 22, and the unit is ⁇ m.
  • FIG. 21 is a result of calculation with the same configuration as that of FIG. 20.
  • the width of the p-type column region 3 is + 30% in the case of the dielectric breakdown electric field Emax. If the distance L between the p-type column region 3 and the n + type region 22 is 0.1 ⁇ m or less, breakdown occurs in the vicinity of the n + type region 22. Therefore, it is preferable that the distance L between the p-type column region 3 and the n + type region 22 is larger than 0.1 ⁇ m.
  • the dielectric breakdown electric field Emax if the width L of the p-type column region 3 is + 50% and the distance L between the p-type column region 3 and the n + type region 22 is 0.4 ⁇ m or less, the breakdown occurs in the vicinity of the n + type region 22. Occurs. Further, when the horizontal direction Emax is smaller than the vertical direction Emax, that is, when Emax ⁇ 0.8, the required distance is further increased.
  • FIG. 22 is a graph showing the relationship between the distance between the p-type column region and the n + type region and the breakdown voltage when the Al activation rate is 100%.
  • the Al activation rate of 100% is, for example, when the p-type column region 3 is formed by epitaxial growth.
  • the vertical axis indicates the breakdown voltage, and the unit is V.
  • the horizontal axis indicates the distance L between the p-type column region 3 and the n + type region 22, and the unit is ⁇ m.
  • FIG. 22 is a result of calculation with the same configuration as that of FIG. 20.
  • the width of the p-type column region 3 is + 30% in the case of the dielectric breakdown electric field Emax. If the distance L between the p-type column region 3 and the n + type region 22 is 0.4 ⁇ m or less, breakdown occurs in the vicinity of the n + type region 22. Therefore, it is preferable that the distance L between the p-type column region 3 and the n + type region 22 is larger than 0.4 ⁇ m.
  • the dielectric breakdown electric field Emax if the width L of the p-type column region 3 is + 50% and the distance L between the p-type column region 3 and the n + type region 22 is 1.0 ⁇ m or less, the breakdown occurs in the vicinity of the n + type region 22. Occurs. Therefore, it is preferable that the distance L between the p-type column region 3 and the n + type region 22 is larger than 1.0 ⁇ m. Further, when the horizontal direction Emax is smaller than the vertical direction Emax, that is, when Emax ⁇ 0.8, the required distance is further increased.
  • FIG. 23 shows a configuration in the vicinity of the p-type column region and the n + -type region, in which one of the four corners is enlarged in plan view from the plan view structure of the superjunction semiconductor device according to the fifth embodiment. It is a top view.
  • the n + type region 22 is provided so as to surround the active region 30, and is composed of a straight line portion and a curved portion at a corner portion.
  • the distance L1 at which the p-type column region 3 and the n + type region 22 are separated in the longitudinal direction of the p-type column region 3 is a straight line of the n + type region 22. It is preferable that the parts are uniform. Further, it is preferable that the distance L2 at which the p-type column region 3 and the n + type region 22 at the corner portion of the n + type region 22 are separated from each other is the same as or longer than the distance L1 at the straight portion.
  • the longitudinal end portion of the p-type column region 3 is inclined according to the curvature of the n + type region 22 at the corner portion of the n + type region 22. is doing. As a result, even in the corner portion, the distance between the p-type column region 3 and the n + type region 22 becomes uniform.
  • the method for manufacturing the superjunction semiconductor device 40 according to the fifth embodiment is the method for manufacturing the superjunction semiconductor device 40 according to the first embodiment, wherein the width of the p-type column region 3 is set in the longitudinal direction of the p-type column region 3. It can be manufactured by narrowing or forming the p-type column region 3 so as not to reach the n + type region 22.
  • the region in contact with the n + type region is n-rich.
  • the present invention is not limited to this, and the surface orientation of the main surface of the substrate is variously changed. It is possible.
  • the first conductive type is n-type and the second conductive type is p-type in each embodiment, but in the present invention, the first conductive type is p-type and the second conductive type is n-type.
  • the present invention is applicable not only to a semiconductor device having a trench structure in which channels are formed perpendicular to the substrate surface, but also to a planar structure in which channels are formed parallel to the substrate surface.
  • the case where silicon carbide is used as the wide bandgap semiconductor has been described as an example, but the widebandgap semiconductor other than silicon carbide such as gallium nitride (GaN) and the widebandgap semiconductor other than the widebandgap semiconductor have been described.
  • the trench 18 has been described in the embodiment of the structure in which the trench 18 is parallel to the longitudinal direction of the p-type column region 3 and the n-type column region 4, but the trench 18 is the longitudinal length of the p-type column region 3 and the n-type column region 4. A similar effect can be obtained with a structure perpendicular to the direction.
  • the superjunction semiconductor device according to the present invention is useful for high withstand voltage semiconductor devices used in power supply devices such as power conversion devices and various industrial machines.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

超接合半導体装置（４０）は、活性領域（３０）と、終端構造部（３１）と、を有する。活性領域（３０）および終端構造部（３１）は、第１導電型の半導体基板と、第１導電型の第１半導体層と、ストライプ状の第１導電型の第１カラム（４）とストライプ状の第２導電型の第２カラム（３）とがおもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造（１９）とを備える。終端構造部（３１）は、並列ｐｎ構造（１９）の表面層にチャネルストッパを備え、並列ｐｎ構造（１９）は、第１カラム（４）および第２カラム（３）の長手方向で、チャネルストッパと接する領域において、第２カラム（３）の幅と第２カラム（３）の不純物濃度の積が、第１カラム（４）の幅と第１カラム（４）の不純物濃度の積より小さい。

Description

超接合半導体装置
　この発明は、超接合半導体装置に関する。
　通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗の低減には、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。
　しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。
　上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ　Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造（ＳＪ構造）を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。
　図２４は、従来の超接合半導体装置の構造を示す平面図である。図２４に示すように、ＳＪ－ＭＯＳＦＥＴ１４０は、活性領域１３０と、活性領域１３０の周囲を囲むエッジ終端領域１３１とを備える。活性領域１３０は、オン状態のときに電流が流れる領域である。エッジ終端領域１３１は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
　ＳＪ－ＭＯＳＦＥＴ１４０は、活性領域１３０およびエッジ終端領域１３１に、ｐ型カラム領域１０３とｎ型カラム領域１０４とを交互に繰り返し並べた並列構造（以降、並列ｐｎ構造１１９と称する）を有している。並列ｐｎ構造１１９では、ｐ型カラム領域１０３およびｎ型カラム領域１０４に含まれる不純物量を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
　図２５は、従来の超接合半導体装置の構造を示す断面図である。図２５（ａ）は、図２４のＹ－Ｙ’断面図である。図２５（ｂ）は、図２４のＸ－Ｘ’断面図である。図２５（ｃ）は、図２４のＸ１－Ｘ１’断面図である。また、図２５（ｂ）は、図２５（ａ）のＡの部分の断面図である。図２５（ｃ）は、図２５（ａ）のＢの部分の断面図である。
　図２５（ａ）～図２５（ｃ）に示すように、ＳＪ－ＭＯＳＦＥＴ１４０は、高不純物濃度のｎ+型半導体基板１０１にｎ型ドリフト層１０２を成長させたウエハを材料とする。ｎ型ドリフト層１０２中に、ウエハ表面からｎ型ドリフト層１０２を貫き、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型カラム領域１０３と、ｐ型カラム領域１０３に挟まれたｎ型カラム領域１０４とを基板主面に平行な面において交互に繰り返し並べた並列ｐｎ構造１１９を有している。図２５（ａ）および図２５（ｂ）では、ｐ型カラム領域１０３はｎ+型半導体基板１０１に到達しているが、ｎ+型半導体基板１０１に到達しなくてもよい。
　活性領域１３０では、ＳＪ－ＭＯＳＦＥＴ１４０の並列ｐｎ構造１１９上には、ｐ型ベース領域１０６が設けられる。ｐ型ベース領域１０６の内部に、ｎ+型ソース領域１０７が設けられている。ｐ型ベース領域１０６の内部にｐ+型コンタクト領域を設けてもよい。また、ｐ型ベース領域１０６およびｎ+型ソース領域１０７を貫通してｐ型カラム領域１０３に達するトレンチ１１８が設けられている。このトレンチ１１８の側面と接するようにｎ+型ソース領域１０７が配置されている。
　また、並列ｐｎ構造１１９内には、トレンチ１１８の底面全体を覆うように第１ｐ+型ベース領域１１４が選択的に設けられている。並列ｐｎ構造１１９のｎ+型半導体基板１０１側に対して反対側の表面層には、第２ｐ+型ベース領域１１５が選択的に設けられている。
　トレンチ１１８の内壁面は酸化膜などによって構成されたゲート絶縁膜１０９にて覆われており、ゲート絶縁膜１０９の表面に形成されたゲート電極１１０により、トレンチ１１８内が埋め尽くされている。このようにして、トレンチゲート構造が構成されている。また、層間絶縁膜（不図示）に形成されたコンタクトホールを通じて、オーミック電極（不図示）がｐ型ベース領域１０６およびｎ+型ソース領域１０７と電気的に接触している。
　そして、ｎ+型半導体基板１０１の裏面側には、ｎ+型半導体基板１０１と電気的に接続された裏面電極（不図示）が形成されている。
　エッジ終端領域１３１では、全域にわたってｐ型ベース領域１０６、第２ｐ+型ベース領域１１５が除去され、エッジ終端領域１３１を活性領域１３０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面に並列ｐｎ構造１１９が露出されている。なお、この段差はｐ型ベース領域１０６をエピタキシャル成長により形成した場合にエッジ終端領域１３１でｐ型ベース領域１０６を除去するためのもので、ｐ型ベース領域１０６をイオン注入で形成する場合は必要でない。
　また、エッジ終端領域１３１には、複数のｐ型領域（ここでは２つ、第１ＪＴＥ領域１２０、第２ＪＴＥ領域１２１）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパとして機能するｎ+型領域１２２が設けられている。
　第１ＪＴＥ領域１２０、第２ＪＴＥ領域１２１は、それぞれ、並列ｐｎ構造１１９の、段差の底面に露出する部分に選択的に設けられている。高電圧が印加された際、活性領域１３０以外での横方向の高電圧はこの第１ＪＴＥ領域１２０、第２ＪＴＥ領域１２１とｎ型カラム領域１０４との間のｐｎ接合で確保される。
　ＳＪ構造は、特にｐ型カラム領域１０３およびｎ型カラム領域１０４に含まれる不純物量が略等しくチャージバランスが取れて静耐圧が最も高い状態の設計ではアバランシェ耐量が低いことが知られている。そして、チャージバランスから若干ずれた状態、特にｐ型カラム領域１０３のチャージ量をｎ型カラム領域１０４のチャージ量より多くした（ｐリッチの）構造で、アバランシェ耐量が高いことが知られている。また、ＳＪ構造の深さ方向で表面側ではｐリッチ、基板側（ドレイン側）では、ｎ型カラム領域１０４のチャージ量をｐ型カラム領域１０３のチャージ量より多くした（ｎリッチの）構造にすることでチャージ量ばらつきに対する余裕度が向上したり、アバランシェ耐量が向上することが知られている。
　また、ＭＯＳＦＥＴをターンオフしてＳＪ構造が空乏化したときの、ＳＪ構造の所定深さ位置における平均正電荷密度ρ（ｘ）を、上に凸の右上がりの曲線で表されるようにして、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができるＭＯＳＦＥＴが公知である（例えば、下記特許文献１参照）。また、ｐ型カラム領域の長手方向で、ｐ型カラム領域がチャネルストッパに到達せず、ｎ型カラム領域とｐ型カラム領域とが並ぶ方向でチャネルストッパの下にｐ型カラム領域が設けられていない半導体装置が公知である（例えば、下記特許文献２参照）。
　また、周辺領域では、セル領域の外周方向に向かうに連れて、スーパージャンクション構造でのＮ型電荷量が徐々にＰ型電荷量よりも多くされるチャージバランス変化領域を備える半導体装置が公知である（例えば、下記特許文献３参照）。また、オン状態でドリフト電流を流すとともにオフ状態で空乏化するｎ型ドリフト層と、オフ状態で空乏化するｐ型ドリフト層に加え、互いに直交する２方向のうち少なくとも１方向に形成された第２のｎ型ドリフト層及び第２のｐ型ドリフト層を接合終端領域部に設ける半導体装置が公知である（例えば、下記特許文献４参照）。また、Ｎ型の複数の重畳半導体層を具えると共に、複数のＰ型ドープ領域の積重ねからなる複数の重畳半導体層内の挿入された２つのカラムを具える最終エッジ構造を形成し、高電圧半導体装置に近いカラムが該装置から遠いカラムより深い半導体装置が公知である（例えば、下記特許文献５参照）。また、ｐ型エピタキシャル埋込層とｎ型エピタキシャル層の対が交互に配列されたスーパージャンクション構造で、終端部にはｐ型横型リサーフ領域を設け、終端部の各ｐ型エピタキシャル埋込層は、表面部の少なくとも一部にｐ型横型リサーフ領域が存在せずオーバーラップがない半導体装置が公知である（例えば、下記特許文献６参照）。
特開２０１８‐１６４０９８号公報 特開２０１５－１６４２１８号公報 国際公開第２０１３／０４６５４４号 特開２００３－２７３３５５号公報 特開２０００－１８３３５０号公報 特開２０１０－０４０９７３号公報
　しかしながら、表面部でｐリッチになっているとｐ型カラム領域１０３にＪＴＥ構造を形成している場合さらにｐリッチとなり、ｐ型カラム領域１０３が空乏化し難く、ｐ型カラム領域１０３、チャネルストッパ間で電界が集中しやすく耐圧が低下する虞がある。
　また、エッジ終端領域１３１の外周側にもｐ型カラム領域１０３が存在し、ｐ型カラム領域１０３が完全に空乏化しない比較的低い電圧ではｐ型カラム領域１０３にソース電位の中性領域が存在するとドレイン電位のチャネルストッパとの間に高電界が印加され耐圧が低下する懸念がある。
　このような場合でも、さらに高い電圧を印加するとｐ型カラム領域１０３が完全に空乏化するので電界は緩和されるが、電圧上昇の過程でアバランシェ電流が流れる懸念がある。特にアバランシェ耐量向上のためｐリッチにした場合や表面側をｐリッチにした場合にはこの不具合が発生する懸念が増大する。
　図２６は、従来の超接合半導体装置におけるエッジ終端領域での低電圧（Ｖｄｓ１）の空乏層の広がりを示す図である。図２６（ａ）は、平面図であり、図２６（ｂ）は、図２６（ａ）のＸ－Ｘ’断面図である。ここでは、ｎ型カラム領域１０４側およびチャネルストッパ側の空乏層は非表示としている。図２７（ａ）～図２８（ｂ）でも同様である。図２６（ａ）および図２６（ｂ）に示すように、低いドレイン・ソース間電圧Ｖｄｓ１ではドレイン電位のチャネルストッパ（ｎ+型領域１２２）とｐ型カラム領域１０３間の接合から伸びる空乏層１３２にソースドレイン間電圧が印加される。この時の耐圧はチャネルストッパ（ｎ+型領域１２２）とｐ型カラム領域１０３の接合耐圧となる。
　図２７は、従来の超接合半導体装置におけるエッジ終端領域での中電圧（Ｖｄｓ２）の空乏層の広がりを示す図である。図２７（ａ）は、平面図であり、図２７（ｂ）は、図２７（ａ）のＸ－Ｘ’断面図である。図２７（ａ）および図２７（ｂ）に示すように、より高い電圧Ｖｄｓ２ではｐ型カラム領域１０３とｎ型カラム領域１０４間の接合から伸びる空乏層１３２がチャネルストッパ（ｎ+型領域１２２）とｐ型カラム領域１０３間の接合から伸びる空乏層１３２とつながる。
　図２８は、従来の超接合半導体装置におけるエッジ終端領域での高電圧（Ｖｄｓ３）の空乏層の広がりを示す図である。図２８（ａ）は、平面図であり、図２８（ｂ）は、図２８（ａ）のＸ－Ｘ’断面図である。図２８（ａ）および図２８（ｂ）に示すように、電圧Ｖｄｓ２がチャネルストッパ（ｎ+型領域１２２）とｐ型カラム領域１０３の接合耐圧以下であれば、ドレイン・ソース間電圧を増加させＶｄｓ３にするとｐ型カラム領域１０３とｎ型カラム領域１０４間の接合から伸びる空乏層１３２がさらに広がり、中性領域１３３とチャネルストッパ（ｎ+型領域１２２）の距離が離れるため低い電圧でブレークダウンしないが、Ｖｄｓ２より低い電圧でチャネルストッパ（ｎ+型領域１２２）とｐ型カラム領域１０３の接合耐圧以上になると低い電圧でブレークダウンする。アバランシェ耐量を増加させるためｐリッチにした場合や、表面側でｐリッチにした場合には特に問題が発生しやすい。
　また、図２９は、耐圧１２００Ｖ級のＳＪ－ＳｉＣＭＯＳＦＥＴの高温（１７５℃）でのブレークダウン箇所を示す図である。図２９（ａ）と図２９（ｂ）は、異なるチップの例であり、＋５０％ｐリッチ、高温（１７５℃）にした場合に表面から発光が観察されることによりブレークダウン箇所を識別している。
　図２９（ａ）の矢印Ａに示すように、活性領域１３０を取り囲む環状の第１ＪＴＥ領域１２０、第２ＪＴＥ領域１２１より外側を更に取り囲むｎ+型領域１２２と接する部分のｐ型カラム領域１０３で発光していることが分かる、また、図２９（ｂ）の矢印Ｂに示すように、第１ＪＴＥ領域１２０、第２ＪＴＥ領域１２１より外側のｎ+型領域１２２に沿って発光し、ｐ型カラム領域１０３以外でも発光していることが分かる。また、図２９（ａ）、図２９（ｂ）に示すように、チップ上下の辺に沿っては発光せず、チップの左右方向、即ち、ｐ型カラム領域１０３の長手方向端部で発光していることが分かる。これは、チップ上下のｎ+型領域１２２と重なるｐ型カラム領域１０３は、ソース電位と直接接続されていないため、低い電圧でＪＴＥ領域１２０，１２１の空乏化が進む等によりｐ型カラム領域１０３がフローティングとなり、ｐ型カラム領域１０３に中性領域が存在してもその電位がドレイン電位とソース電位の間になるため、ブレークダウンが発生しないからである。
　このように、ＳＪ－ＭＯＳＦＥＴ１４０の構造において、高温で耐圧が低下し、耐圧が低下した状態では、ｐ型カラム領域１０３と高濃度のｎ+型領域１２２が接する箇所に電界が集中して、ブレークダウンが発生する。これは、ＳｉＣではｐ型不純物としてＡｌが使用され、Ａｌはｐ型としてはアクセプタレベルがもっとも浅い。また、ＳｉＣでは深い電子トラップや正孔トラップが存在し、特にＡｌイオン注入により深い電子トラップや深い正孔トラップが多数生成されることが知られている。このため、室温では深いトラップに捕獲されている多数キャリアが高温でデトラップされることにより空乏層が縮むことによることが原因と考えられる。
　この発明は、上述した従来技術による問題点を解消するため、チャネルストッパ付近の電界を緩和し、エッジ終端領域での耐圧の低下を防止できる超接合半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。超接合半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する。前記活性領域および前記終端構造部は、第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた、ストライプ状の第１導電型の第１カラムとストライプ状の第２導電型の第２カラムとが前記おもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造と、を備える。前記終端構造部は、平面視において前記並列ｐｎ構造を取り囲むように配置され前記並列ｐｎ構造の表面層に設けられたチャネルストッパを備える。前記並列ｐｎ構造は、前記第１カラムおよび前記第２カラムの長手方向で、前記チャネルストッパと接する領域において、前記第２カラムの幅と前記第２カラムの不純物濃度の積が、前記第１カラムの幅と前記第１カラムの不純物濃度の積より小さい。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。超接合半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する。前記活性領域および前記終端構造部は、第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた、ストライプ状の第１導電型の第１カラムとストライプ状の第２導電型の第２カラムとが前記おもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造と、を備える。前記終端構造部は、平面視において前記並列ｐｎ構造を取り囲むように配置されたチャネルストッパを備える。前記並列ｐｎ構造の前記第２カラムは、前記第２カラムの長手方向で、前記チャネルストッパと離して設けられる。前記並列ｐｎ構造の前記第２カラムの長手方向の端部において、前記第２カラムの幅と前記第２カラムの不純物濃度の積が、前記第１カラムの幅と前記第１カラムの不純物濃度の積と同じまたはより大きい。前記並列ｐｎ構造の前記第２カラムが、表面電極電位と直接接続された前記第２カラムの長手方向で、前記チャネルストッパと離間する距離は、前記チャネルストッパの直線部では一様であり、前記チャネルストッパのコーナー部では、前記直線部の距離と同じまたはより長い。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２カラムの長手方向で、前記第２カラムと前記チャネルストッパとは０．１μｍ以上離れていることを特徴とする。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２カラムは、第２導電型の不純物が注入され、注入された不純物の活性化率は７０％より大きく９０％以下であることを特徴とする。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２カラムは、前記第１半導体層の表面に堆積された領域であり、前記第２カラムの長手方向で、前記第２カラムと前記チャネルストッパとは０．４μｍ以上離れていることを特徴とする。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記並列ｐｎ構造の前記第２カラムの長手方向の端部は、前記チャネルストッパのコーナー部では、前記チャネルストッパの曲率に合わせて傾斜していることを特徴とする。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記活性領域が、前記並列ｐｎ構造の表面側に設けられた、第２導電型の第２半導体層と、前記第２半導体層の表面層に選択的に設けられた、第１導電型の第１半導体領域と、前記第２半導体層の表面側に設けられた、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面側に設けられた、ゲート電極と、を備えることを特徴とする。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記並列ｐｎ構造の前記第１カラムおよび前記第２カラムは、前記半導体基板に達していないことを特徴とする。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記半導体基板は、ワイドバンドギャップ半導体で構成されていることを特徴とする。また、この発明にかかる超接合半導体装置は、上述した発明において、前記チャネルストッパは、第１導電型であることを特徴とする。また、この発明にかかる超接合半導体装置は、上述した発明において、前記半導体基板は、炭化珪素半導体であり、前記第１導電型は、窒素を前記炭化珪素半導体に添加することにより形成されたｎ型であり、前記第２導電型は、アルミニウムを前記炭化珪素半導体に添加することにより形成されたｐ型であることを特徴とする。
　上述した発明によれば、終端領域第２並列ｐｎ構造でのｐ型カラム領域（第２導電型の第２カラム）が、ｎ+型領域（チャネルストッパ）と離れていることより、終端領域第２並列ｐｎ構造でのｐ型の不純物量を、活性領域並列ｐｎ構造および終端領域第１並列ｐｎ構造でのｐ型の不純物量より少なくしている。これにより、エッジ終端領域に中性領域が残っている電圧の低い状態で、チャネルストッパとｐ型カラム領域が重なる部分に電界が集中するのを防止することができ、チャネルストッパ付近の電界を緩和し、エッジ終端領域での耐圧の低下を防止することができる。
　本発明にかかる超接合半導体装置によれば、チャネルストッパ付近の電界を緩和し、エッジ終端領域での耐圧の低下を防止できるという効果を奏する。
図１は、実施の形態１にかかる超接合半導体装置の構造を示す平面図である。 図２は、実施の形態１にかかる超接合半導体装置の構造を示す図１の断面図である。 図３は、実施の形態１にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。 図４は、実施の形態１にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。 図５は、実施の形態１にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。 図６は、実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態２にかかる超接合半導体装置の構造を示す平面図である。 図８は、実施の形態２にかかる超接合半導体装置の構造を示す図７の断面図である。 図９は、実施の形態２にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。 図１０は、実施の形態２にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。 図１１は、実施の形態２にかかる超接合半導体装置のエッジ終端領域の構造をシミュレーションした図である。 図１２は、実施の形態３にかかる超接合半導体装置の構造を示す平面図である。 図１３は、実施の形態３にかかる超接合半導体装置の構造を示す断面図である。 図１４は、実施の形態４にかかる超接合半導体装置の構造を示す断面図である。 図１５は、実施の形態５にかかる超接合半導体装置であり、図３～図５および図９～図１１と同様にシミュレーションするために設定したｐ型カラム領域の長手方向の端部を示す上面図である。 図１６は、耐圧１２００Ｖ級のＳＪ－ＳｉＣＭＯＳＦＥＴについて図１５（ｃ）の構造とした場合の高温での耐圧低下を示すグラフである。 図１７は、耐圧３３００Ｖ級のフルＳＪ－ＳｉＣＭＯＳＦＥＴのＶｄｓとＣOSSとの関係を示すグラフである。 図１８は、耐圧３３００Ｖ級のＳＪ－ＳｉＣＭＯＳＦＥＴのｐ型カラム領域の幅とｐ型カラム領域の空乏化電圧との関係を示すグラフである。 図１９は、絶縁破壊電界のドーピング密度依存性を示すグラフである。 図２０は、Ａｌ活性化率７０％（イオン注入で形成した場合の下限値）の場合のｐ型カラム領域とｎ+型領域との距離と、ブレークダウン電圧との関係を示すグラフである。 図２１は、Ａｌ活性化率９０％（イオン注入で形成した場合の上限値）の場合のｐ型カラム領域とｎ+型領域との距離と、ブレークダウン電圧との関係を示すグラフである。 図２２は、Ａｌ活性化率１００％の場合のｐ型カラム領域とｎ+型領域との距離と、ブレークダウン電圧との関係を示すグラフである。 図２３は、実施の形態５にかかる超接合半導体装置の平面視構造から平面視で４隅の１つを拡大して示した、ｐ型カラム領域とｎ+型領域との近傍の構成を示す上面図である。 図２４は、従来の超接合半導体装置の構造を示す平面図である。 図２５は、従来の超接合半導体装置の構造を示す断面図である。 図２６は、従来の超接合半導体装置におけるエッジ終端領域での低電圧（Ｖｄｓ１）の空乏層の広がりを示す図である。 図２７は、従来の超接合半導体装置におけるエッジ終端領域での中電圧（Ｖｄｓ２）の空乏層の広がりを示す図である。 図２８は、従来の超接合半導体装置におけるエッジ終端領域での高電圧（Ｖｄｓ３）の空乏層の広がりを示す図である。 図２９は、耐圧１２００Ｖ級のＳＪ－ＳｉＣＭＯＳＦＥＴの高温でのブレークダウン箇所を示す図である。
　以下に添付図面を参照して、この発明にかかる超接合半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　本発明にかかる超接合半導体装置４０は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。
　図１は、実施の形態１にかかる超接合半導体装置の構造を示す平面図である。図１に示すように、ＳＪ－ＭＯＳＦＥＴ４０は、活性領域３０と、活性領域３０の周囲を囲むエッジ終端領域３１とを備える。図１において、点線Ｃの内側の領域が活性領域３０であり、点線Ｃと点線Ｄとの間の領域がエッジ終端領域３１である。
　ＳＪ－ＭＯＳＦＥＴ４０は、活性領域３０とエッジ終端領域３１とに、ｐ型カラム領域３とｎ型カラム領域４とを交互に繰り返し並べた並列構造（以降、並列ｐｎ構造１９と称する）を有している。並列ｐｎ構造１９では、ｐ型カラム領域３およびｎ型カラム領域４に含まれる不純物量を略等しくし、チャージバランスをとることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
　また、並列ｐｎ構造１９は、活性領域並列ｐｎ構造１９ａ、終端領域第１並列ｐｎ構造１９ｂおよび終端領域第２並列ｐｎ構造１９ｃから構成される。終端領域第１並列ｐｎ構造１９ｂは、ｐ型カラム領域３とｎ型カラム領域４との長手方向（ｘ方向）で、活性領域３０側の並列ｐｎ構造１９の部分であり、終端領域第２並列ｐｎ構造１９ｃは、長手方向（ｘ方向）で、外周側の並列ｐｎ構造１９の部分である。
　図２は、実施の形態１にかかる超接合半導体装置の構造を示す図１の断面図である。図２（ａ）は、図１のＹ－Ｙ’断面図である。図２（ｂ）は、図１のＸ－Ｘ’断面図である。図２（ｃ）は、図１のＸ１－Ｘ１’断面図である。また、図２（ｂ）は、図２（ａ）のＡの部分の断面であり、図２（ｃ）は、図２（ａ）のＢの部分の断面である。図２（ａ）～図２（ｃ）のＣ、Ｄは、図１の点線Ｃ、Ｄの位置に対応している。
　図２（ａ）～図２（ｃ）には、２つの単位セル（素子の機能単位）を内蔵する超接合半導体装置を示しているが、実際の超接合半導体装置で２つより多くの単位セルを内蔵している。図２（ａ）～図２（ｃ）に示す超接合半導体装置４０は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳゲートを備えた超接合ＭＯＳＦＥＴである。
　炭化珪素基体は、ｎ+型半導体基板（第１導電型の半導体基板）１の第１主面（おもて面）上にｎ型ドリフト層２となる炭化珪素層をエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域（第２導電型の第２半導体層）６と、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ゲート絶縁膜９およびゲート電極１０で構成される。
　ｎ型ドリフト層２には、並列ｐｎ構造１９が設けられている。並列ｐｎ構造１９は、ｐ型カラム領域（第２導電型の第２半導体領域）３と、ｐ型カラム領域３に挟まれたｎ型領域（ｎ型カラム領域４）とが交互に繰り返し接合されてできている。ｐ型カラム領域３は、ｐ型ベース領域６の底面（ｎ+型半導体基板１側の面）から、ｎ型ドリフト層２を貫通して、ｎ+型半導体基板１の表面に達している。ｐ型カラム領域３およびｎ型カラム領域４の平面形状は、図１に示すように、ストライプ状（矩形状）である。
　ｎ型ドリフト層２のソース側（オーミック電極側）の表面層には、ｐ型ベース領域６が設けられる。炭化珪素基体の第１主面側（ｐ型ベース領域６側）には、トレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース領域６のｎ+型半導体基板１側に対して反対側（炭化珪素基体の第１主面側）の表面からｐ型ベース領域６を貫通してｐ型カラム領域３に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型カラム領域４およびｐ型ベース領域６と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（第１主面側）からオーミック電極側に突出していてもよい。
　トレンチ１８の下に第１ｐ+型ベース領域１４が設けられていてもよく、第１ｐ+型ベース領域１４の幅はトレンチ１８の幅よりも広くてもよい。並列ｐｎ構造１９のｎ+型半導体基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第２ｐ+型ベース領域１５がｐ型ベース領域６に接続されるように選択的に設けられていてもよい。第１ｐ+型ベース領域１４と第２ｐ+型ベース領域１５は、例えばアルミニウムがドーピングされている。
　第１ｐ+型ベース領域１４と第２ｐ+型ベース領域１５のドレイン側端部の深さ位置は、第１ｐ+型ベース領域１４および第２ｐ+型ベース領域１５と、ｎ型カラム領域４とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１ｐ+型ベース領域１４と第２ｐ+型ベース領域１５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。
　ｐ型ベース領域６の内部には、基体第１主面側にｎ+型ソース領域７が選択的に設けられている。また、ｐ+型コンタクト領域（不図示）が選択的に設けられていてもよい。この場合、ｎ+型ソース領域７およびｐ+型コンタクト領域は互いに接してもよい。ｐ+型コンタクト領域の深さは、例えばｎ+型ソース領域７より浅くてもよいし、より深くてもよい。また、トレンチ１８の奥行き方向（ｘ軸方向）にｐ+型コンタクト領域とｎ+型ソース領域７とが並んで設けられている。
　層間絶縁膜（不図示）は、炭化珪素基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。オーミック電極（不図示）は、層間絶縁膜に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース領域６に接する。ｐ+型コンタクト領域が設けられた場合は、ｎ+型ソース領域７およびｐ+型コンタクト領域に接する。オーミック電極は、層間絶縁膜によって、ゲート電極１０と電気的に絶縁されている。オーミック電極上には、ソース電極パッド（不図示）が設けられている。オーミック電極と層間絶縁膜との間に、例えばオーミック電極からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
　ｎ+型半導体基板１の第２主面（裏面、すなわち半導体基体の裏面）には、裏面電極（不図示）が設けられている。裏面電極は、ドレイン電極を構成する。
　また、図２（ａ）～図２（ｃ）に示すように、エッジ終端領域３１は、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造が設けられている。エッジ終端領域３１では、全域にわたってｐ型ベース領域６が除去され、炭化珪素基体のおもて面にエッジ終端領域３１を活性領域３０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面に並列ｐｎ構造１９が露出されている。また、エッジ終端領域３１には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（ここでは２つ、内側からｐ-型、ｐ--型とし符号２０、２１を付す）を隣接して配置したＪＴＥ構造として第１ＪＴＥ領域２０、第２ＪＴＥ領域２１が設けられている。また、第２ＪＴＥ領域２１の外側（チップ端部側）に、チャネルストッパとして機能するｎ+型領域２２が設けられている。ＪＴＥ構造の代わりにガードリングを設けてもよい。なお、図２（ｂ）においてｐ型カラム領域３は第２ＪＴＥ領域２１にかかる領域で終端しているが、図２（ｂ）で⇒の先に点線で示す様に第２ＪＴＥ領域２１とｎ+型領域２２の間で終端してもよい。
　実施の形態１では、終端領域第２並列ｐｎ構造１９ｃでのｐ型の不純物量が、活性領域並列ｐｎ構造１９ａおよび終端領域第１並列ｐｎ構造１９ｂでのｐ型の不純物量より少なくなっている。終端領域第２並列ｐｎ構造１９ｃでのｐ型の不純物量は、終端領域第２並列ｐｎ構造１９ｃに存在するｐ型カラム領域３の幅ｗと、長さｌと、深さｄと、ｐ型の不純物濃度との積である（図１および図２（ａ）参照）。活性領域並列ｐｎ構造１９ａおよび終端領域第１並列ｐｎ構造１９ｂでのｐ型の不純物量も同様である。
　図１では、ｐ型カラム領域３とｎ型カラム領域４とが並ぶ方向と直交する、ｐ型カラム領域３の長手方向（ｘ方向）において、終端領域第２並列ｐｎ構造１９ｃでのｐ型カラム領域３が、チャネルストッパとして機能するｎ+型領域２２（図２（ａ）～図２（ｃ）参照）と離れている。終端領域第２並列ｐｎ構造１９ｃでのｐ型の不純物量は、活性領域並列ｐｎ構造１９ａおよび終端領域第１並列ｐｎ構造１９ｂでのｐ型の不純物量より少なくなっている。なお、図１において、エッジ終端領域３１の外周の点線Ｄの外側を取り囲むようにｎ+型領域２２が配置されている。
　例えば、終端領域第２並列ｐｎ構造１９ｃでのｐ型カラム領域３の端は、第２ＪＴＥ領域２１の外周側の端より活性領域３０側にあってもよい（図２（ａ）参照）。また、終端領域第２並列ｐｎ構造１９ｃでのｐ型カラム領域３の端は、ｎ+型領域２２側に達していなければ、第２ＪＴＥ領域２１より、ｎ+型領域２２側にあってもよい。
　図３は、実施の形態１にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。図３（ａ）は、エッジ終端領域での低電圧（Ｖｄｓ１）のシミュレーションで空乏層の広がりを示す平面図である。図３（ｂ）は、図３（ａ）のＸ－Ｘ’断面図である。図３（ａ）および図３（ｂ）に示すように、低い電圧Ｖｄｓ１ではドレイン電位のチャネルストッパ（ｎ+型領域２２）に接するｎ型領域（ｎ型カラム領域４）とｐ型カラム領域３間の接合から伸びる空乏層３２にソースドレイン間電圧が印加される。ｐ型カラム領域３とチャネルストッパとの間にｎ型カラム領域４があるため、チャネルストッパとｐ型カラム領域３間の耐圧が増加する。
　図４は、実施の形態１にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。図４（ａ）は、エッジ終端領域での中電圧（Ｖｄｓ２）のシミュレーションで空乏層の広がりを示す平面図である。図４（ｂ）は、図４（ａ）のＸ－Ｘ’断面図である。図４（ａ）および図４（ｂ）に示すように、Ｖｄｓを増加させるとｐ型カラム領域３側の空乏層３２が広がり、ｐ型カラム領域３の中性領域３３とチャネルストッパとの距離が広がるため電界が緩和される。
　図５は、実施の形態１にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。図５（ａ）は、エッジ終端領域での高電圧（Ｖｄｓ３）のシミュレーションで空乏層の広がりを示す平面図である。図５（ｂ）は、図５（ａ）のＸ－Ｘ’断面図である。図５（ａ）および図５（ｂ）に示すように、Ｖｄｓ２からＶｄｓ３と電圧を増加させるとＳＪ構造の効果により急激に中性領域３３が後退する。
　このように、エッジ終端領域３１のｐ型カラム領域３の不純物量（チャージ量）をドレイン電位側（チャネルストッパ側）で少なくし、エッジ終端領域３１でｎリッチの状態にしている。このため、エッジ終端領域３１に中性領域（ソース電位である領域）が残っている電圧の低い状態（Ｖｄｓ１）では、チャネルストッパとｐ型カラム領域３が重なる部分に電界が集中するのを防止することができ、チャネルストッパ付近の電界を緩和し、エッジ終端領域３１での耐圧の低下を防止することができる。
（実施の形態１にかかる超接合半導体装置の製造方法）
　次に、実施の形態１にかかる超接合半導体装置４０の製造方法について説明する。図６は、実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である。
　まず、ｎ型の単結晶４Ｈ－ＳｉＣでできたｎ+型半導体基板１を用意する。そして、ｎ+型半導体基板１の表面上にｎ型の不純物をドーピングしながら炭化珪素でできた下部ｎ型ドリフト層２ａを、エピタキシャル成長させる。ここまでの状態が図６（ａ）に示されている。単結晶４Ｈ－ＳｉＣでできたｎ+型半導体基板１に、下部ｎ型ドリフト層２ａ等のエピタキシャル成長させた層を形成した基板を単結晶４Ｈ－ＳｉＣエピタキシャル基板と称する。
　次に、下部ｎ型ドリフト層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク３４を例えば酸化膜で形成する。そして、ｐ型の不純物を、酸化膜の開口部に注入し、下部ｐ型カラム領域３ａを形成する。下部ｐ型カラム領域３ａは、チャネルストッパとして機能するｎ+型領域２２（不図示）と離れるように形成する。ここまでの状態が図６（ｂ）に示されている。次に、イオン注入用マスク３４を除去する。
　次に、下部ｎ型ドリフト層２ａと下部ｐ型カラム領域３ａの表面上に、ｎ型の不純物をドーピングしながら炭化珪素でできた上部ｎ型ドリフト層２ｂを、エピタキシャル成長させる。ここまでの状態が図６（ｃ）に示されている。次に、ここで形成した上部ｎ型ドリフト層２ｂの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク３４を例えば酸化膜で形成する。そして、ｐ型の不純物を、酸化膜の開口部に注入し、上部ｐ型カラム領域３ｂを形成する。上部ｐ型カラム領域３ｂは、下部ｐ型カラム領域３ａと同様に、チャネルストッパとして機能するｎ+型領域２２（不図示）と離れるように形成する。ここまでの状態が図６（ｄ）に示されている。次に、イオン注入用マスク３４を除去する。
　次に、図６（ｃ）のエピタキシャル成長と図６（ｄ）のイオン注入の工程を所定回数繰り返し、ｐ型カラム領域３およびｎ型カラム領域４を形成する。下部ｐ型カラム領域３ａと上部ｐ型カラム領域３ｂは、ｐ型カラム領域３の一部になり、下部ｎ型ドリフト層２ａと上部ｎ型ドリフト層２ｂはｎ型カラム領域４の一部となる。また、ｎ型カラム領域４を形成した後、ｎ型カラム領域４の一部を打ち返して第１ｐ+型ベース領域１４（不図示）および第２ｐ+型ベース領域１５（不図示）を形成してもよい。なお、上記は所謂マルチエピ法であるが、一導電型のドリフト領域にトレンチを形成し、他導電型の不純物を含むエピタキシャル層をトレンチ内に成長させる所謂トレンチ埋め戻し法で形成してもよい。
　次に、工程を順に示した図を省略するが、図２（ａ）の断面図に示すように、ｐ型カラム領域３とｎ型カラム領域４の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース領域６を形成する。次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域３１におけるｐ型ベース領域６の表面に例えば０．３μｍの深さで段差を形成し、エッジ終端領域３１において、ｐ型ベース領域６を除去して、ｎ型ドリフト層２を露出させる。次に、ｐ型ベース領域６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えばレジスト、酸化膜、半導体膜、ないし酸化膜／半導体膜の積層構造で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース領域６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去する。次に、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｎ型ドリフト層２の表面の一部にｎ型の不純物をイオン注入し、ｎ+型領域２２を形成する。次に、ｎ+型領域２２の形成に用いたイオン注入用マスクを除去する。なお、ｎ+型領域２２は同一マスクでｎ+型ソース領域７と同時に形成してもよい。
　次に、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース領域６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域を形成してもよい。ｐ+型コンタクト領域の不純物濃度は、ｐ型ベース領域６の不純物濃度より高くなるように設定する。次に、エッジ終端領域３１の段差およびｎ型ドリフト層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にｐ型の不純物をイオン注入し、段差およびｎ型ドリフト層２の表面の一部に第１ＪＴＥ領域２０および第２ＪＴＥ領域２１を形成する。次に、第１ＪＴＥ領域２０および第２ＪＴＥ領域２１の形成に用いたイオン注入用マスクを除去する。
　次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、ｐ型カラム領域３、ｎ+型ソース領域７、ｐ+型コンタクト領域等の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
　次に、ｐ型ベース領域６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース領域６を貫通し、ｎ型カラム領域４に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型カラム領域４に形成された第１ｐ+型ベース領域１４に達してもよい。次に、トレンチ形成用マスクを除去する。
　トレンチ形成用マスクを除去する前に、トレンチ形成用マスクのついた状態で、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための熱処理や犠牲酸化を行ってもよい。等方性エッチングと犠牲酸化はどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に犠牲酸化を行ってもよい。トレンチ形成用マスクは犠牲酸化により形成される酸化膜と同時に除去される。
　次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
　熱酸化によって形成した場合、熱処理（ＰＯＡ（Ｐｏｓｔ　Ｏｘｉｄａｔｉｏｎ　Ａｎｎｅａｌ）処理）により、ゲート絶縁膜９と半導体部との界面の界面準位密度を低減させてもよい。ＨＴＯのような堆積法によってゲート絶縁膜９を形成した場合は、リーク電流の低減および比誘電率の向上のために堆積後アニール（ＰＤＡ：Ｐｏｓｔ　Ｄｅｐｏｓｉｔｉｏｎ　Ａｎｎｅａｌ）を行ってもよい。
　次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
　次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜（不図示）を形成する。次に、層間絶縁膜を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜およびゲート絶縁膜９をフォトリソグラフィによりパターニングし、ｎ+型ソース領域７を露出させたコンタクトホールを形成する。ｐ+型コンタクト領域を形成した場合、ｎ+型ソース領域７およびｎ+型ソース領域７を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜を平坦化する。
　次に、コンタクトホール内および層間絶縁膜上にオーミック電極（不図示）となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみオーミック電極を残し、ｎ+型ソース領域７とオーミック電極とを接触させる。ｐ+型コンタクト領域を形成した場合、ｎ+型ソース領域７およびｐ+型コンタクト領域とオーミック電極とを接触させる。次に、コンタクトホール以外のオーミック電極を選択的に除去する。
　次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のオーミック電極上および層間絶縁膜の上部に、ソース電極パッド（不図示）となる電極パッドを堆積する。
　次に、ｎ+型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型半導体基板１とオーミック接合する裏面電極を形成する。なお、トレンチ１８を形成しない場合は、ｐ型ベース領域６の表面領域の一部に、ｎ型ウェル領域を形成し、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を形成し、ｐ型ベース領域６およびｐ型ベース領域６の表面に形成された各領域をゲート絶縁膜９で覆い、ゲート絶縁膜９上に、ゲート電極１０として、多結晶シリコン層を形成し、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域６のｎ+型ソース領域７とｎ型ウェル領域に挟まれた部分上に多結晶シリコン層を残し、ゲート電極１０を覆うように、層間絶縁膜を形成する。
　上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。以上のようにして、図１～図２（ｃ）に示す炭化珪素半導体装置が完成する。
　以上、説明したように、実施の形態１によれば、終端領域第２並列ｐｎ構造でのｐ型カラム領域が、ｎ+型領域（チャネルストッパ）と離れていることより、終端領域第２並列ｐｎ構造でのｐ型の不純物量を、活性領域並列ｐｎ構造および終端領域第１並列ｐｎ構造でのｐ型の不純物量より少なくしている。これにより、エッジ終端領域のｐカラムに中性領域が残っている電圧の低い状態で、チャネルストッパとｐ型カラム領域が重なる部分に電界が集中することを防止することができ、チャネルストッパ付近の電界を緩和し、エッジ終端領域での耐圧の低下を防止することができる。
（実施の形態２）
　図７は、実施の形態２にかかる超接合半導体装置の構造を示す平面図である。また、図８は、実施の形態２にかかる超接合半導体装置の構造を示す図７の断面図である。図８（ａ）は、図７のＹ－Ｙ’断面図である。また、図８（ｂ）は、図７のＸ－Ｘ’断面図である。また、図８（ｃ）は、図７のＸ１－Ｘ１’断面図である。
　図７に示すように、実施の形態２では、ｐ型カラム領域３とｎ型カラム領域４とが並ぶ方向と直交する、ｐ型カラム領域３の長手方向（ｘ方向）において、ｐ型カラム領域３の幅ｗが外周に近づくにつれて狭くなっている。これにより、エッジ終端領域３１のｐ型カラム領域３の不純物量をドレイン電位側（チャネルストッパとして機能するｎ+型領域２２側）で少なくしている。このため、実施の形態１と同様に、エッジ終端領域３１に中性領域（ソース電位である領域）が残っている電圧の低い状態ではチャネルストッパ（ｎ+型領域２２）とｐ型カラム領域３が重なる部分に電界が集中することを防止することができ、チャネルストッパ（ｎ+型領域２２）付近の電界を緩和し、エッジ終端領域３１での耐圧の低下を防止することができる。
　図９は、実施の形態２にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。図９（ａ）は、エッジ終端領域での低電圧（Ｖｄｓ１）のシミュレーションで空乏層の広がりを示す平面図である。図９（ｂ）は、図９（ａ）のＸ－Ｘ’断面図である。図９（ａ）および図９（ｂ）に示すように、ｐ型カラム領域３端部の不純物量が少ないため、Ｖｄｓ１で、すでにｐ型カラム領域３とｎ型カラム領域４間の接合から伸びる空乏層３２がチャネルストッパとｐ型カラム領域３間の接合から伸びる空乏層３２とつながっている。
　図１０は、実施の形態２にかかる超接合半導体装置におけるエッジ終端領域をシミュレーションした平面図である。図１０（ａ）は、エッジ終端領域での中電圧（Ｖｄｓ２）のシミュレーションで空乏層の広がりを示す平面図である。図１０（ｂ）は、図１０（ａ）のＸ－Ｘ’断面図である。図１０（ａ）および図１０（ｂ）に示すように、さらにＶｄｓを増加させると空乏層３２端はチャネルストッパから離れるため、ソース電位の中性領域３３とドレイン電位のチャネルストッパ間の電界強度が高くならず、低い電圧でブレークダウンしないようになる。
　図１１は、実施の形態２にかかる超接合半導体装置のエッジ終端領域の構造をシミュレーションした図である。図１１（ａ）は、エッジ終端領域での高電圧（Ｖｄｓ３）のシミュレーションで空乏層の広がりを示す平面図である。図１１（ｂ）は、図１１（ａ）のＸ－Ｘ’断面図である。図１１（ａ）および図１１（ｂ）に示すように、Ｖｄｓ２からＶｄｓ３と電圧を増加させるとＳＪの効果により急激に中性領域３３が後退する。
（実施の形態２にかかる超接合半導体装置の製造方法）
　実施の形態２にかかる超接合半導体装置４０の製造方法は、実施の形態１にかかる超接合半導体装置４０の製造方法において、ｐ型カラム領域３を、チャネルストッパとして機能するｎ+型領域２２の下部領域にまで形成して、ｐ型カラム領域３の長手方向で、ｐ型カラム領域３の幅を外周に近づくにつれて狭くすることで製造することができる。
　以上、説明したように、実施の形態２によれば、ｐ型カラム領域の長手方向において、ｐ型カラム領域の幅が外周に近づくにつれて狭くなっている。これにより、終端領域第２並列ｐｎ構造でのｐ型の不純物量を、活性領域並列ｐｎ構造および終端領域第１並列ｐｎ構造でのｐ型の不純物量より少なくしている。このため、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　図１２は、実施の形態３にかかる超接合半導体装置の構造を示す平面図である。図１３は、実施の形態３にかかる超接合半導体装置の構造を示す断面図である。図１３（ａ）は、図１２のＹ－Ｙ’断面図である。図１３（ｂ）は、図１２のＸ－Ｘ’断面図である。図１３（ｃ）は、図１２のＸ１－Ｘ１’断面図である。
　図１２に示すように、実施の形態３では、ｐ型カラム領域３の長手方向において、終端領域第２並列ｐｎ構造１９ｃでのｐ型カラム領域３を、チャネルストッパとして機能するｎ+型領域２２と離し、かつ、ｐ型カラム領域３の長手方向において、ｐ型カラム領域３の幅ｗが外周に近づくにつれて狭くなっている。つまり、実施の形態１の特徴と実施の形態２の特徴の両方を備えている。
　これにより、実施の形態１および実施の形態２と同様に、エッジ終端領域３１に中性領域（ソース電位である領域）が残っている電圧の低い状態で、チャネルストッパ（ｎ+型領域２２）とｐ型カラム領域３が重なる部分に電界が集中するのを防止することができ、チャネルストッパ（ｎ+型領域２２）付近の電界を緩和し、エッジ終端領域３１での耐圧の低下を防止することができる。
（実施の形態３にかかる超接合半導体装置の製造方法）
　実施の形態３にかかる超接合半導体装置４０の製造方法は、実施の形態１にかかる超接合半導体装置４０の製造方法において、ｐ型カラム領域３の長手方向で、ｐ型カラム領域３をチャネルストッパとして機能するｎ+型領域２２と離れるように形成し、かつ、ｐ型カラム領域３の長手方向で、ｐ型カラム領域３の幅を外周に近づくにつれて狭くすることで製造することができる。
　以上、説明したように、実施の形態３によれば、ｐ型カラム領域の長手方向において、終端領域第２並列ｐｎ構造でのｐ型カラム領域がチャネルストッパとして機能するｎ+型領域と離れ、かつ、ｐ型カラム領域の長手方向において、ｐ型カラム領域の幅が外周に近づくにつれて狭くなっている。これにより、終端領域第２並列ｐｎ構造でのｐ型の不純物量を、活性領域並列ｐｎ構造および終端領域第１並列ｐｎ構造でのｐ型の不純物量より少なくしている。このため、実施の形態１および実施の形態２と同様の効果を得ることができる。
（実施の形態４）
　実施の形態４にかかる超接合半導体装置の構造を示す平面図は、図１２と同じであるため、記載を省略する。図１４は、実施の形態４にかかる超接合半導体装置の構造を示す断面図である。図１４（ａ）は、図１２のＹ－Ｙ’断面図である。図１４（ｂ）は、図１２のＸ－Ｘ’断面図である。図１４（ｃ）は、図１２のＸ１－Ｘ１’断面図である。
　図１４（ａ）～図１４（ｃ）に示すように、実施の形態４では、ｐ型カラム領域３およびｎ型カラム領域４が、ｎ+型半導体基板１に達していない所謂セミＳＪ構造である。このため、並列ｐｎ構造１９とｎ+型半導体基板１の間にｎ型ドリフト層２が存在している。実施の形態４でも、実施の形態３と同様に、ｐ型カラム領域３の長手方向において、終端領域第２並列ｐｎ構造１９ｃでのｐ型カラム領域３を、チャネルストッパとして機能するｎ+型領域２２と離し、かつ、ｐ型カラム領域３の長手方向において、ｐ型カラム領域３の幅を外周に近づくにつれて狭くしている。
　これにより、実施の形態３と同様に、エッジ終端領域３１に中性領域（ソース電位である領域）が残っている電圧の低い状態ではチャネルストッパとｐ型カラム領域３が重なる部分に電界が集中することを防止することができ、チャネルストッパ付近の電界を緩和し、エッジ終端領域３１での耐圧の低下を防止することができる。
（実施の形態４にかかる超接合半導体装置の製造方法）
　実施の形態４にかかる超接合半導体装置４０の製造方法は、実施の形態３にかかる超接合半導体装置４０の製造方法において、ｐ型カラム領域３およびｎ型カラム領域４を、ｎ+型半導体基板１に達しないように形成することで製造することができる。
　以上、説明したように、実施の形態４によれば、ｐ型カラム領域およびｎ型カラム領域が、ｎ+型半導体基板１に達していない。この形状のＳＪ構造でも、実施の形態３と同様の効果を得ることができる。
　また、従来の超接合半導体装置と同様の構造にして、終端領域第２並列ｐｎ構造１９ｃのｐ型カラム領域３の不純物濃度を、ｐ型カラム領域３の長手方向（ｘ方向）において、外周に近づくにつれて減少するようにしてもよい。これにより、エッジ終端領域３１のｐ型カラム領域３の不純物量をドレイン電位側（チャネルストッパ側）で少なくしている。
　この場合も、上記の実施の形態１～４と同様の効果が得られる。また、上記の実施の形態１～４において、ｐ型カラム領域３の不純物濃度を、外周に近づくにつれて減少するようにしてもよい。
（実施の形態５）
　図１５は、実施の形態５にかかる超接合半導体装置であり、図３～図５および図９～図１１と同様にシミュレーションするために設定したｐ型カラム領域の長手方向の端部を示す上面図である。実施の形態５では、並列ｐｎ構造１９は、ｎ型カラム領域４およびｐ型カラム領域３の長手方向（ｘ方向）で、ｎ+型領域２２と接する領域Ｓでは、ｎリッチとなっている。つまり、領域Ｓでは、ｎ型カラム領域４の幅とｎ型カラム領域４の不純物濃度との積が、ｐ型カラム領域３の幅とｐ型カラム領域３の不純物濃度との積より大きくなっている。
　例えば、図１５（ａ）に示すように、ｎ型カラム領域４の不純物濃度とｐ型カラム領域３の不純物濃度とを同じにして、並列ｐｎ構造１９がｎ+型領域２２と接する領域Ｓの近傍で、ｐ型カラム領域３の幅Ｗ２をｎ型カラム領域４の幅Ｗ１より狭くしてもよい。また、図１５（ｂ）に示すように、ｎ型カラム領域４の不純物濃度とｐ型カラム領域３の不純物濃度とを同じにして、並列ｐｎ構造１９がｎ+型領域２２と接する領域Ｓに近づくにつれて、ｐ型カラム領域３の幅Ｗ２を単調減少させてもよい。また、ｐ型カラム領域３の幅Ｗ２とｎ型カラム領域４の幅Ｗ１を同じにして、ｎ型カラム領域４の不純物濃度をｐ型カラム領域３の不純物濃度より高くしてもよい。また、表面付近のｐ型カラム領域３と高濃度のｎ+型領域２２が接する箇所に、特に電界が集中するため、ｎ+型領域２２と接する領域Ｓの表面付近のみ、ｎリッチとしてもよい。
　また、実施の形態５では、図１５（ｃ）に示すように、並列ｐｎ構造１９のｐ型カラム領域３を、ｐ型カラム領域３の長手方向で、ｎ+型領域２２と距離Ｌだけ離して設けてもよい。この場合、エッジ終端領域３１のｎ+型領域２２の近傍では、距離Ｌを離すほどｎリッチとなる。この距離Ｌを離すことで、並列ｐｎ構造１９のｐ型カラム領域３の長手方向の端部において、活性領域と同じくｐリッチとすることができる。この場合、ｐ型カラム領域３の長手方向とｎ型カラム領域４の長手方向でそれぞれの幅と不純物濃度を変えずに活性領域と同じとすることができる。
　よって、図１５（ｃ）に示すように、並列ｐｎ構造１９のｐ型カラム領域３を、ｐ型カラム領域３の長手方向で、ｎ+型領域２２と距離Ｌだけ離すと、ｎ型カラム領域４の不純物濃度とｐ型カラム領域３の不純物濃度とを同じにして、ｐ型カラム領域３の長手方向全体で、ｐ型カラム領域３の幅Ｗ２をｎ型カラム領域４の幅Ｗ１と同じまたはより広くしてもよい。また、ｐ型カラム領域３の幅Ｗ２とｎ型カラム領域４の幅Ｗ１を同じにして、ｎ型カラム領域４の不純物濃度をｐ型カラム領域３の不純物濃度と同じまたはより低くしてもよい。また、表面付近のｐ型カラム領域３と高濃度のｎ+型領域２２が接する箇所に、特に電界が集中するため、表面付近のみ、ｐ型カラム領域３をｎ+型領域２２と距離Ｌだけ離して設けてもよい。
　ここで、図１６は、耐圧１２００Ｖ級のＳＪ－ＳｉＣＭＯＳＦＥＴについて図１５（ｃ）の構造とした場合の高温での耐圧低下を示すグラフである。図１６において、縦軸はドレイン－ソース間電流ＩDSを示し、単位はＡである。横軸はドレイン－ソース間電圧ＶDSを示し、単位はＶである。図１６では、セルピッチ５μｍのセミＳＪ構造のＳｉＣＭＯＳＦＥＴにＶGSを０Ｖにして、並列ｐｎ構造１９をｎリッチまたはｐリッチにした場合の室温（ＲＴ）と高温（１７５℃）での耐圧低下を示している。
　図１６（ａ）では５０％ｐリッチにした場合を示し、図１６（ｂ）では３０％ｐリッチにした場合を示し、図１６（ｃ）では１０％ｎリッチにした場合を示し、図１６（ｄ）では５０％ｎリッチにした場合を示す。ここで、５０％ｐリッチとは、ｐ型カラム領域３の幅とｐ型カラム領域３の不純物濃度との積が、ｎ型カラム領域４の幅とｎ型カラム領域４の不純物濃度との積の５０％増、つまり１．５倍であることを示す。３０％ｐリッチ、１０％ｎリッチ、５０％ｎリッチも同様である。
　図１６（ａ）に示すように、５０％ｐリッチにした場合では、高温（１７５℃）になると、室温（ＲＴ）より、５８％耐圧が低下し、図１６（ｂ）に示すように、３０％ｐリッチにした場合では、高温（１７５℃）になると、室温（ＲＴ）より、２６％耐圧が低下する。一方、図１６（ｃ）に示すように、１０％ｎリッチにした場合、図１６（ｄ）に示すように、５０％ｎリッチにした場合では、高温（１７５℃）でも耐圧の低下がないことが分かる。
　このため、実施の形態５では、ｐ型カラム領域３と高濃度のｎ+型領域２２が接する箇所に、高温で電界が集中することを防止するため、図１５（ａ）、図１５（ｂ）に示すように、ｎ型カラム領域４およびｐ型カラム領域３の長手方向で、ｎ+型領域２２と接する領域Ｓでは、ｎリッチとしている。これにより、Ａｌイオン注入により生成される深い電子トラップや深い正孔トラップを減らし、多数キャリアが高温でデトラップされることを減らし、空乏層が縮むことを抑止している。このため、チャネルストッパとして機能するｎ+型領域２２とｐ型カラム領域３の交差する部分をｎリッチとすることで、高温（１７５℃）での耐圧低下を抑制することができる。ｐ型カラム領域３と高濃度のｎ+型領域２２の形成は別の工程となり、ｐ型カラム領域３の端部と高濃度のｎ+型領域２２のマスク合わせによる形成位置にばらつきが生ずる。ｎ型カラム領域４およびｐ型カラム領域３の長手方向で、ｎ+型領域２２と接する構造では、接する位置が製造ばらつきによってずれたとしても、ｎ型カラム領域４およびｐ型カラム領域３の幅を変えてｎリッチとしてある部分であるので耐圧低下の抑制に影響がなく、かつｎ型カラム領域４およびｐ型カラム領域３の幅を変えるだけなので設計の自由度及び製造の自由度が高い。
　また、図１５（ｃ）に示すように、並列ｐｎ構造１９のｐ型カラム領域３を、ｐ型カラム領域３の長手方向で、ｎ+型領域２２と距離Ｌだけ離すことより、ｐ型カラム領域３と高濃度のｎ+型領域２２が接する箇所を無くし、高温時にチャネルストッパであるｎ+型領域２２近傍でブレークダウンすることを防ぐことができる。アバランシェ耐量を高くするため活性領域をｐリッチの構造とした場合に、活性領域のｐ型カラム領域３およびｎ型カラム領域４の幅を端部まで変えずに済むため、並列ｐｎ構造を精度よく形成できる。
　図１７は、耐圧３３００Ｖ級のフルＳＪ－ＳｉＣＭＯＳＦＥＴのＶｄｓとＣOSSとの関係を示すグラフである。図１７において、縦軸は出力容量ＣOSSを示し、単位はＦである。横軸はドレイン－ソース間電圧Ｖｄｓを示し、単位はＶである。図１７では、ＳＪ－ＳｉＣＭＯＳＦＥＴの温度を変えた場合のＶｄｓとＣOSSとの関係を示し、図１７（ａ）は－５５℃の場合であり、図１７（ｂ）は２５℃の場合であり、図１７（ｃ）は、１４０℃の場合である。図１７では、ＳＪ－ＳｉＣＭＯＳＦＥＴの動作周波数が１ＭＨｚ、１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚの場合を示している。
　また、図１７は、ｐ型カラム領域３の不純物濃度を６×１０16／ｃｍ3、ｎ型カラム領域４の不純物濃度を３×１０16／ｃｍ3、ｐ型カラム領域３の幅を１．５μｍ、ｎ型カラム領域４の幅を３．５μｍで、ｐ型カラム領域３に注入した不純物の活性化率を７０％として計算している。ここで、活性化率とは、電気的に活性化した真のドーピング濃度分布について、ｐ型カラム領域３の領域にわたって真のドーピング濃度を積分した積分濃度を、注入ドーズ量にて割った値と定義する。なお、真のドーピング濃度は、周知のＣ－Ｖ（静電容量－印加電圧）測定によって得ることができる。
　図１７に示すように、低温（－５５℃）や室温（２５℃）では、高周波数（１ＭＨｚ）になるとＣOSSが低下しているが、高温（１４０℃）では高周波数でも低周波数（１ｋＨｚ）でもＣOSSが同じになっている。これは、深い準位があると高い周波数に追従できなく、容量が小さく見えるためである。低周波数にすると、深いトラップ（準位）でも追従できるため、容量が大きく見える。また、温度を高くすると、キャリアの応答がよくなるため、高周波数でも低周波数でも容量が大きく見える。このように、高温になったり、周波数が低くなると、容量が大きくなる。容量が大きくなることは、空乏層が縮むことを意味している。この結果からも図１５に示すように、チャネルストッパとして機能するｎ+型領域２２とｐ型カラム領域３の交差する部分をｎリッチとすることがよい。
　図１８は、耐圧３３００Ｖ級のＳＪ－ＳｉＣＭＯＳＦＥＴでのｐ型カラム領域の幅とｐ型カラム領域の空乏化電圧との関係を示すグラフである。図１８において、縦軸は空乏化電圧を示し、単位はＶである。横軸はｐ型カラム領域３の幅を示し、単位はμｍである。図１８では、ｐ型カラム領域３に注入したアルミニウムの活性化率が７０％、９０％、１００％の場合を示している。活性化率が１００％の場合は、エピタキシャル成長で形成した場合であり、活性化率が７０％及び９０％はイオン注入で形成した場合の下限値と上限値を示す。図１８のＳＪ－ＳｉＣＭＯＳＦＥＴの構成は、図１７のＳＪ－ＳｉＣＭＯＳＦＥＴの構成と同じである。
　図１８に示すように、ｐ型カラム領域３の幅が大きくなる、つまり、ｐリッチになるに従い、空乏化電圧は大きくなり、活性化率が大きくなるに従い、空乏化電圧は大きくなる。このため、高温時にチャネルストッパであるｎ+型領域２２近傍でブレークダウンすることを防ぐためのｐ型カラム領域３とｎ+型領域２２との距離Ｌは、活性化率を考慮して決める必要がある。
　図１９は、絶縁破壊電界のドーピング密度依存性を示すグラフである。図１９において、縦軸は絶縁破壊電界を示し、単位はＶ／ｃｍである。横軸はドーピング密度を示し、単位は／ｃｍ3である。図１９では、Ｓｉの他、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣの場合、どれくらいで、ブレークダウンするかを示している。図１９より、４Ｈ－ＳｉＣで、ｐ型カラム領域３の不純物濃度（ドーピング密度）が６×１０16／ｃｍ3の場合、絶縁破壊電界は、３×１０6Ｖ／ｃｍとなる。
　図２０は、Ａｌ活性化率７０％（イオン注入で形成した場合の下限値）の場合のｐ型カラム領域とｎ+型領域との距離と、ブレークダウン電圧との関係を示すグラフである。図２０において、縦軸はブレークダウン電圧を示し、単位はＶである。横軸はｐ型カラム領域３とｎ+型領域２２との距離Ｌを示し、単位はμｍである。図２０は、ＳＪ－ＳｉＣＭＯＳＦＥＴの構成を、図１８の構成と同じにして計算した結果である。図２０では、絶縁破壊電界Ｅｍａｘが３×１０6Ｖ／ｃｍの場合と、絶縁破壊電界Ｅｍａｘは、横方向Ｅｍａｘが縦方向Ｅｍａｘの０．８倍になる場合があるため、絶縁破壊電界Ｅｍａｘ×０．９、Ｅｍａｘ×０．８の場合も計算している。ここの横方向、縦方向とは、炭化珪素半導体基板のＣ軸に対する方向である。一般的なＳｉ面、Ｃ面のプレーナ型やｍ面、ａ面のトレンチ型であるＭＯＳＦＥＴ又はＩＧＢＴでは深さ方向が略Ｃ軸方向で、ｐ型カラム領域３の長手方向がＣ軸に垂直であるため、絶縁破壊電界Ｅｍａｘは、横方向のＥｍａｘを用いて、距離Ｌの大きさを決定している。図２０には、ｐ型カラム領域３の幅を１．５μｍから、＋３０％、＋５０％にして、ｐリッチにした場合のｐ型カラム領域３の空乏化電圧も直線によって示している。
　図２０に示すように、ｐ型カラム領域３の不純物濃度が６×１０16／ｃｍ3、Ａｌ活性化率７０％の場合、Ｅｍａｘ×０．８の場合でも、ｐ型カラム領域３とｎ+型領域２２との距離Ｌが０μｍでも、ｐ型カラム領域３が空乏化するので、ｎ+型領域２２ではブレークダウンしない。このため、Ａｌ活性化率７０％を超える場合に、ｐ型カラム領域３とｎ+型領域２２との距離Ｌを０μｍより大きく設定する。
　図２１は、Ａｌ活性化率９０％（イオン注入で形成した場合の上限値）の場合のｐ型カラム領域とｎ+型領域との距離と、ブレークダウン電圧との関係を示すグラフである。図２１において、縦軸はブレークダウン電圧を示し、単位はＶである。横軸はｐ型カラム領域３とｎ+型領域２２との距離Ｌを示し、単位はμｍである。図２１は、図２０と同じ構成で計算した結果である。
　図２１に示すように、ｐ型カラム領域３の不純物濃度が６×１０16／ｃｍ3、Ａｌ活性化率９０％の場合、絶縁破壊電界Ｅｍａｘの場合で、ｐ型カラム領域３の幅＋３０％でｐ型カラム領域３とｎ+型領域２２との距離Ｌが０．１μｍ以下だとｎ+型領域２２近傍でブレークダウンが発生する。このため、ｐ型カラム領域３とｎ+型領域２２との距離Ｌが０．１μｍより大きいことが好ましい。
　また、絶縁破壊電界Ｅｍａｘの場合、ｐ型カラム領域３の幅＋５０％でｐ型カラム領域３とｎ+型領域２２との距離Ｌが０．４μｍ以下だとｎ+型領域２２近傍でブレークダウンが発生する。また、横方向Ｅｍａｘが縦方向Ｅｍａｘより小さい場合、つまりＥｍａｘ×０．８の場合は、必要な距離がさらに増加する。
　図２２は、Ａｌ活性化率１００％の場合のｐ型カラム領域とｎ+型領域との距離と、ブレークダウン電圧との関係を示すグラフである。Ａｌ活性化率１００％は、例えば、ｐ型カラム領域３をエピタキシャル成長で形成した場合である。図２２において、縦軸はブレークダウン電圧を示し、単位はＶである。横軸はｐ型カラム領域３とｎ+型領域２２との距離Ｌを示し、単位はμｍである。図２２は、図２０と同じ構成で計算した結果である。
　図２２に示すように、ｐ型カラム領域３の不純物濃度が６×１０16／ｃｍ3、Ａｌ活性化率１００％の場合、絶縁破壊電界Ｅｍａｘの場合で、ｐ型カラム領域３の幅＋３０％でｐ型カラム領域３とｎ+型領域２２との距離Ｌが０．４μｍ以下だとｎ+型領域２２近傍でブレークダウンが発生する。このため、ｐ型カラム領域３とｎ+型領域２２との距離Ｌが０．４μｍより大きいことが好ましい。
　また、絶縁破壊電界Ｅｍａｘの場合、ｐ型カラム領域３の幅＋５０％でｐ型カラム領域３とｎ+型領域２２との距離Ｌが１．０μｍ以下だとｎ+型領域２２近傍でブレークダウンが発生する。このため、ｐ型カラム領域３とｎ+型領域２２との距離Ｌが１．０μｍより大きいことが好ましい。また、横方向Ｅｍａｘが縦方向Ｅｍａｘより小さい場合、つまりＥｍａｘ×０．８の場合は、必要な距離がさらに増加する。
　図２３は、実施の形態５にかかる超接合半導体装置の平面視構造から平面視で４隅の１つを拡大して示した、ｐ型カラム領域とｎ+型領域との近傍の構成を示す上面図である。ｎ+型領域２２は、活性領域３０を取り囲むように設けられ、直線部分とコーナー部の曲線部分とから構成されている。図２３のＳ１が指す点線の領域内のように、ｐ型カラム領域３の長手方向で、ｐ型カラム領域３とｎ+型領域２２とが離間する距離Ｌ１は、ｎ+型領域２２の直線部では一様であることが好ましい。また、ｎ+型領域２２のコーナー部でのｐ型カラム領域３とｎ+型領域２２とが離間する距離Ｌ２は、直線部での距離Ｌ１と同じかまたは長いことが好ましい。
　また、図２３のＳ２が指す点線の領域内のように、ｐ型カラム領域３の長手方向の端部は、ｎ+型領域２２のコーナー部では、ｎ+型領域２２の曲率に合わせて傾斜している。これにより、コーナー部でも、ｐ型カラム領域３とｎ+型領域２２とが離間する距離は、一様になる。
（実施の形態５にかかる超接合半導体装置の製造方法）
　実施の形態５にかかる超接合半導体装置４０の製造方法は、実施の形態１にかかる超接合半導体装置４０の製造方法において、ｐ型カラム領域３の長手方向において、ｐ型カラム領域３の幅を狭くする、またはｐ型カラム領域３がｎ+型領域２２に達しないように形成することで製造することができる。
　以上、説明したように、実施の形態５によれば、ｎ型カラム領域およびｐ型カラム領域の長手方向で、ｎ+型領域と接する領域では、ｎリッチとなっている。これにより、Ａｌイオン注入により生成される深い電子トラップや深い正孔トラップを減らし、多数キャリアが高温でデトラップされることを減らし、空乏層が縮むことを抑止している。このため、チャネルストッパとして機能するｎ+型領域とｐ型カラム領域の交差する部分をｎリッチとすることで、高温（１７５℃）での耐圧低下を抑制することができる。また、並列ｐｎ構造のｐ型カラム領域を、ｐ型カラム領域の長手方向で、ｎ+型領域と距離Ｌだけ離すことより、ｐ型カラム領域と高濃度のｎ+型領域が接する箇所を無くし、高温時にチャネルストッパであるｎ+型領域近傍でブレークダウンすることを防ぐことができる。
　以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、チャネルが基板表面に対して垂直に形成されるトレンチ構造の半導体装置だけでなく、チャネルが基板表面に対して平行に形成されるプレーナ構造にも適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体、および、ワイドバンドギャップ半導体以外のシリコン等を用いた場合においても同様の効果が得られる。また、本発明ではトレンチ１８がｐ型カラム領域３、ｎ型カラム領域４の長手方向に平行な構造の実施例で説明したが、トレンチ１８がｐ型カラム領域３、ｎ型カラム領域４の長手方向に垂直な構造でも同様の効果が得られる。
　以上のように、本発明にかかる超接合半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
　１、１０１　ｎ+型半導体基板
　２、１０２　ｎ型ドリフト層
　２ａ　下部ｎ型ドリフト層
　２ｂ　上部ｎ型ドリフト層
　３、１０３　ｐ型カラム領域
　３ａ　下部ｐ型カラム領域
　３ｂ　上部ｐ型カラム領域
　４、１０４　ｎ型カラム領域
　６、１０６　ｐ型ベース領域
　７、１０７　ｎ+型ソース領域
　９、１０９　ゲート絶縁膜
１０、１１０　ゲート電極
１４、１１４　第１ｐ+型ベース領域
１５、１１５　第２ｐ+型ベース領域
１８、１１８　トレンチ
１９、１１９　並列ｐｎ構造
１９ａ　活性領域並列ｐｎ構造
１９ｂ　終端領域第１並列ｐｎ構造
１９ｃ　終端領域第２並列ｐｎ構造
２０、１２０　第１ＪＴＥ領域
２１、１２１　第２ＪＴＥ領域
２２、１２２　ｎ+型領域
３０、１３０　活性領域
３１、１３１　エッジ終端領域
３２、１３２　空乏層
３３、１３３　中性領域
３４　イオン注入用マスク
４０、１４０　ＳＪ－ＭＯＳＦＥＴ

Claims (11)

  1. 　電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
    　前記活性領域および前記終端構造部は、
    　第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    　前記第１半導体層の表面に設けられた、ストライプ状の第１導電型の第１カラムとストライプ状の第２導電型の第２カラムとが前記おもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造と、
    　を備え、
    　前記終端構造部は、平面視において前記並列ｐｎ構造を取り囲むように配置され前記並列ｐｎ構造の表面層に設けられたチャネルストッパを備え、
    　前記並列ｐｎ構造は、前記第１カラムおよび前記第２カラムの長手方向で、前記チャネルストッパと接する領域において、前記第２カラムの幅と前記第２カラムの不純物濃度の積が、前記第１カラムの幅と前記第１カラムの不純物濃度の積より小さいことを特徴とする超接合半導体装置。
  2. 　電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
    　前記活性領域および前記終端構造部は、
    　第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    　前記第１半導体層の表面に設けられた、ストライプ状の第１導電型の第１カラムとストライプ状の第２導電型の第２カラムとが前記おもて面に平行な方向に繰り返し交互に配置された並列ｐｎ構造と、
    　を備え、
    　前記終端構造部は、平面視において前記並列ｐｎ構造を取り囲むように配置されたチャネルストッパを備え、
    　前記並列ｐｎ構造の前記第２カラムは、前記第２カラムの長手方向で、前記チャネルストッパと離して設けられ、
    　前記並列ｐｎ構造の前記第２カラムの長手方向の端部において、前記第２カラムの幅と前記第２カラムの不純物濃度の積が、前記第１カラムの幅と前記第１カラムの不純物濃度の積と同じまたはより大きく、
    　前記並列ｐｎ構造の前記第２カラムが、表面電極電位と直接接続された前記第２カラムの長手方向で、前記チャネルストッパと離間する距離は、前記チャネルストッパの直線部では一様であり、前記チャネルストッパのコーナー部では、前記直線部の距離と同じまたはより長いことを特徴とする超接合半導体装置。
  3. 　前記第２カラムの長手方向で、前記第２カラムと前記チャネルストッパとは０．１μｍ以上離れていることを特徴とする請求項２に記載の超接合半導体装置。
  4. 　前記第２カラムは、第２導電型の不純物が注入され、注入された不純物の活性化率は７０％より大きく９０％以下であることを特徴とする請求項２または３に記載の超接合半導体装置。
  5. 　前記第２カラムは、前記第１半導体層の表面に堆積された領域であり、
    　前記第２カラムの長手方向で、前記第２カラムと前記チャネルストッパとは０．４μｍ以上離れていることを特徴とする請求項２に記載の超接合半導体装置。
  6. 　前記並列ｐｎ構造の前記第２カラムの長手方向の端部は、前記チャネルストッパのコーナー部では、前記チャネルストッパの曲率に合わせて傾斜していることを特徴とする請求項２に記載の超接合半導体装置。
  7. 　前記活性領域が、
    　前記並列ｐｎ構造の表面側に設けられた、第２導電型の第２半導体層と、
    　前記第２半導体層の表面層に選択的に設けられた、第１導電型の第１半導体領域と、
    　前記第２半導体層の表面側に設けられた、前記第２半導体層に接触するゲート絶縁膜と、
    　前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面側に設けられた、ゲート電極と、
    　を備えることを特徴とする請求項１～６のいずれか一つに記載の超接合半導体装置。
  8. 　前記並列ｐｎ構造の前記第１カラムおよび前記第２カラムは、前記半導体基板に達していないことを特徴とする請求項１～７のいずれか一つに記載の超接合半導体装置。
  9. 　前記半導体基板は、ワイドバンドギャップ半導体で構成されていることを特徴とする請求項１～８のいずれか一つに記載の超接合半導体装置。
  10. 　前記チャネルストッパは、第１導電型であることを特徴とする請求項１～９のいずれか一つに記載の超接合半導体装置。
  11. 　前記半導体基板は、炭化珪素半導体であり、
    　前記第１導電型は、窒素を前記炭化珪素半導体に添加することにより形成されたｎ型であり、
    　前記第２導電型は、アルミニウムを前記炭化珪素半導体に添加することにより形成されたｐ型であることを特徴とする請求項１～１０のいずれか一つに記載の超接合半導体装置。
PCT/JP2021/044586 2020-12-04 2021-12-03 超接合半導体装置 WO2022118976A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022567017A JPWO2022118976A1 (ja) 2020-12-04 2021-12-03
US18/297,559 US20230246102A1 (en) 2020-12-04 2023-04-07 Superjunction semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020201631 2020-12-04
JP2020-201631 2020-12-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/297,559 Continuation US20230246102A1 (en) 2020-12-04 2023-04-07 Superjunction semiconductor device

Publications (1)

Publication Number Publication Date
WO2022118976A1 true WO2022118976A1 (ja) 2022-06-09

Family

ID=81853391

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/044586 WO2022118976A1 (ja) 2020-12-04 2021-12-03 超接合半導体装置

Country Status (3)

Country Link
US (1) US20230246102A1 (ja)
JP (1) JPWO2022118976A1 (ja)
WO (1) WO2022118976A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015752A (ja) * 1998-11-11 2001-01-19 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2001298190A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2013041920A (ja) * 2011-08-12 2013-02-28 Renesas Electronics Corp パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP2015060841A (ja) * 2013-09-17 2015-03-30 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2016197633A (ja) * 2015-04-02 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015752A (ja) * 1998-11-11 2001-01-19 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2001298190A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2013041920A (ja) * 2011-08-12 2013-02-28 Renesas Electronics Corp パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP2015060841A (ja) * 2013-09-17 2015-03-30 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2016197633A (ja) * 2015-04-02 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2022118976A1 (ja) 2022-06-09
US20230246102A1 (en) 2023-08-03

Similar Documents

Publication Publication Date Title
US7723783B2 (en) Semiconductor device
US9059284B2 (en) Semiconductor device
JP4744958B2 (ja) 半導体素子及びその製造方法
JP4564510B2 (ja) 電力用半導体素子
JP6855793B2 (ja) 半導体装置
US20150179764A1 (en) Semiconductor device and method for manufacturing same
CN106796955B (zh) 半导体装置
US20070138546A1 (en) Semiconductor device
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
JP2015128180A (ja) 炭化珪素半導体装置およびその製造方法
KR20190072631A (ko) 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들
JP2006269720A (ja) 半導体素子及びその製造方法
JP2008182054A (ja) 半導体装置
JPWO2020110514A1 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
US10529799B2 (en) Semiconductor device
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
JP7293750B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP3998454B2 (ja) 電力用半導体装置
JP2019216223A (ja) 半導体装置
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
JP4997715B2 (ja) 半導体装置およびその製造方法
US11227945B2 (en) Transistor having at least one transistor cell with a field electrode
US20070012998A1 (en) Semiconductor device
JP5996611B2 (ja) 横チャネル領域を有する接合型電界効果トランジスタセル
WO2022118976A1 (ja) 超接合半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21900725

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022567017

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21900725

Country of ref document: EP

Kind code of ref document: A1