JP2001250947A - 電力用半導体素子およびその製造方法 - Google Patents

電力用半導体素子およびその製造方法

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Abstract

(57)【要約】 【課題】低オン電圧を維持し、高い負荷短絡耐量を有す
るＩＧＢＴを提供する。 【解決手段】ｎベース層1 と、ｎベース層の一方の表面
に選択的に形成されたｐベース層7,11と、ｐベース層の
表面に選択的に形成されたｎエミッタ層8 と、ｎエミッ
タ層とｎベース層の間のｐベース層上にゲート絶縁膜5
を介して設けられたゲート電極6 と、ｎベース層の他方
の表面上に形成されたコレクタ層3 と、コレクタ層上に
設けられたコレクタ電極9 と、ｎエミッタ層上に設けら
れるとともにｐベース層上に設けられたエミッタ電極10
とを具備し、ｐベース層7,11のチャネル領域におけるｐ
型不純物濃度分布は、ｎエミッタ層とｐベース層との接
合部よりもｎベース層寄りの位置に最高濃度を持つ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力変換装置（イ
ンバータ）などに使用されるＭＯＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）を有する電力用半導体素子お
よびその製造方法に係り、特に負荷短絡耐量を向上させ
る素子構造とその製造方法に関するもので、例えばＩＧ
ＢＴ（Insulated Gate Bipolar Transistor ；絶縁ゲー
ト型バイポーラトランジスタ）、パワーＭＯＳＦＥＴ、
ＭＣＴ（ＭＯＳ制御型サイリスタ）、ＩＥＧＴ（Inject
ion Enhanced Gate Transistor；電子注入促進効果を有
するＭＯＳトランジスタ）などに使用される。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、電
力用半導体素子（スイッチング素子）では、高耐圧化、
大電流化と共に、低損失化、高破壊耐量化、高速化に対
する性能改善が注力されている。特に高耐圧化、高電流
化という点で、３００Ｖ程度以上の耐圧を有する電力用
半導体素子として、パワーＭＯＳＦＥＴよりも低オン電
圧を得ることができるパワーＩＧＢＴが用いられてい
る。
【０００３】パワーＩＧＢＴは、ＭＯＳゲートにより駆
動されるものであり、ＭＯＳゲートを平板状に設けたプ
レーナ構造およびＭＯＳゲートを構内に埋め込み形成し
たトレンチ構造の２種類が広く知られている。トレンチ
ＩＧＢＴは、トレンチ側壁をチャネル領域とするトレン
チＩＧＢＴセルを半導体基板上に多数並設したトレンチ
・ゲート構造を有するものであり、一般的には、トレン
チＩＧＢＴはチャネル抵抗の低減により性能を向上（低
損失化）させやすい点でプレーナＩＧＢＴよりも有利と
されている。
【０００４】図６３（ａ）は、従来のトレンチＩＧＢＴ
の一部を取り出して概略的に示す断面図である。
【０００５】図６３（ａ）に示す構造のトレンチＩＧＢ
Ｔにおいて、101 は高抵抗のｎ型ベース層であり、この
ｎ型ベース層101 の表面側にはｐ型ベース層107 が形成
され、この表面からｎ型ベース層101 に達する深さのト
レンチ104 が形成され、このトレンチ104 の内部には、
ゲート絶縁膜105 を介してトレンチ・ゲート電極106が
埋め込み形成されている。各トレンチ104 で挟まれた領
域のｐ型ベース層107の表面には、トレンチ104 の側面
に接するように選択的に高不純物濃度のｎ型エミッタ層
108 が形成されている。なお、各トレンチ・ゲート電極
106 は、例えばゲート電極コンタクト用の広いパッド
（図示せず）まで引き出されている。
【０００６】上記ｎ型エミッタ層108 およびｐ型ベース
層107 上にはエミッタ電極110 が設けられており、この
エミッタ電極110 によってｎ型エミッタ層108 とｐ型ベ
ース層107 は短絡している。また、前記トレンチ・ゲー
ト電極106 上には層間絶縁膜112 が設けられており、ト
レンチ・ゲート電極106 とエミッタ電極110 とは接しな
いようになっている。
【０００７】前記ｎ型ベース層101 、ｐ型ベース層107
、ｎ型エミッタ層108 、ゲート絶縁膜105 およびトレ
ンチ・ゲート電極106 は、ｐ型ベース層107 のトレンチ
104 に接する表面部分に形成されるチャネル領域ＣＨを
通じてｎ型エミッタ層108 からｎ型ベース層101 に電子
を注入するＭＯＳＦＥＴを構成している。
【０００８】一方、ｎ型ベース層101 の裏面側には、ｎ
型バッファ層102 を介して高不純物濃度のｐ型コレクタ
層103 が形成され、ｐ型コレクタ層103 上にはコレクタ
電極109 が設けられている。なお、上記ｎ型バッファ層
102 は、必要とする耐圧が別の方法で満たされる場合に
は省略される。
【０００９】図６３（ｂ）は、図６３（ａ）中のＸ−Ｘ
´ に沿うチャネル領域ＣＨを含む活性領域における不
純物濃度分布を示す。ここで、121 はｎ型ベース層101
のｎ型不純物濃度分布、122 はｐ型ベース層107 のｐ型
不純物濃度分布、123 はｎ型エミッタ層108 のｎ型不純
物濃度分布を示している。上記ｐ型不純物濃度分布122
の最高濃度Cp0 の位置は、ｎ型エミッタ層108 とｐ型ベ
ース層107 との接合付近にあり、ｐ型ベース層107 とｎ
型ベース層101 の接合に近づくほどｐ型不純物濃度は徐
々に下がっていく。
【００１０】次に、図６３（ａ）に示した構造のトレン
チＩＧＢＴの製造工程の概要を説明する。まず、ｐ型ベ
ース層107 上にｎ型バッファ層102 を介して形成された
ｎ型ベース層101 の表層部に拡散によりｐ型ベース層10
7 を形成する。そして、このｐ型ベース層107 の表層部
に多数のストライプ状の平面パターンを有するようにｎ
型エミッタ層（ソース領域）108 を拡散により形成す
る。これにより、ｐ型ベース層107 の露出部も多数のス
トライプ状の平面パターンを有するようになる。
【００１１】次に、各エミッタ層108 中に、ストライプ
状の平面パターンを有するトレンチ104 をｎ型ベース層
101 に達する深さ（つまり、ｎ型エミッタ層108 とｐ型
ベース層107 を貫通する深さ）まで形成した後、トレン
チ104 の内壁面および基板上にゲート絶縁膜（ＳｉＯ膜
等）105 を形成する。
【００１２】次に、ＣＶＤ（化学気相成長）法により、
トレンチ・ゲート電極用のＰ（リン）を含有させたポリ
シリコン106 をトレンチ104 の内部および基板上のゲー
ト絶縁膜105 上に堆積させる。
【００１３】この後、トレンチ・ゲート引き出しパター
ンに基づいてトレンチ・ゲート電極106 を引き出すため
のパターニングを行ってゲート電極コンタクト用の広い
パッド（図示せず）を形成するとともに、トレンチ内部
のポリシリコン106 の上面をエッチバックして基板表面
と同一面内となるようにする。
【００１４】次に、基板上の全面に層間絶縁膜112 を堆
積させた後、ゲート電極コンタクト用のパッド上で層間
絶縁膜112 にゲート電極引き出し用の大きなコンタクト
ホールを開口するとともに、トレンチ開口周辺部の層間
絶縁膜112 およびその下の基板表面のゲート絶縁膜105
にエミッタ・ベース引き出し用のコンタクトホールを開
口する。
【００１５】次に、基板上の全面に金属配線層（例えば
アルミ配線層）をスパッタ法により形成し、所要のパタ
ーニングを行ってエミッタ電極（ソース・ベース電極）
110およびゲート電極（図示せず）を形成する。さら
に、基板裏面にはコレクタ電極109 を形成する。
【００１６】次に、図６３（ａ）のトレンチＩＧＢＴの
動作について説明する。
【００１７】素子がターンオンする時には、コレクタ電
極109 とエミッタ電極110 との間にコレクタ電圧ＶＣＥ
が印加された状態で、トレンチ・ゲート電極106 とエミ
ッタ電極110 との間に所定の正のゲート電圧ＶＧＥを印
加する。これにより、ｐ型ベース層107 のゲート電極10
6 に接したチャネル領域ＣＨがｎ型に反転して反転層
（ｎ型チャネル）が形成されるので、エミッタ電極110
から電子が反転層を通じてｎ型ベース層101 に注入さ
れ、ｎ型バッファ層102 を介してｐ型コレクタ層103 に
達する。この際、ｐ型コレクタ層103 とｎ型ベース層10
1 との間がｎ型バッファ層102 を介して順バイアスさ
れ、ｐ型コレクタ層103 より正孔がｎ型バッファ層102
を経由してｎ型ベース層101 に注入される。このよう
に、ｎ型ベース層101 に電子と正孔の両方が注入される
結果、ｎ型ベース層101 領域で伝導率変調が起こり、ｎ
型ベース層101 の抵抗が大幅に低減し、素子が通電（タ
ーンオン）する。
【００１８】一方、素子がターンオフする時には、トレ
ンチ・ゲート電極106 にエミッタ電極110 に対して負の
電圧が印加されることによって、前記反転層が消失し
て、電子注入が停止する。一方、ｎ型ベース層１01 内
に蓄積されていた正孔は、その一部がｐ型ベース層107
を介してエミッタ電極110 に排出され、残りの正孔が電
子と再結合して消滅し、素子がターンオフする。
【００１９】ここで、素子が負荷短絡状態になった場
合、素子は導通状態でコレクタ電極109 に電源電圧が印
加され、これによって素子には短絡ピーク電流Icp が流
れ、ある一定時間tsc で素子が破壊する。負荷が短絡し
てから素子破壊に至るまでの時間が負荷短絡耐量tsc で
ある。ここで、ＩＧＢＴの短絡ピーク電流Icp が大きく
なると負荷短絡耐量tsc は小さくなることが確認されて
いる。この理由は、短絡ピーク電流による熱破壊であ
る。
【００２０】上記した従来のトレンチＩＧＢＴは、チャ
ネル密度を大きくすることができ、オン電圧を低減する
ことができたが、一方では、チャネル密度の増加は電流
を流し易くなる結果、短絡ピーク電流Icp が大きくな
り、負荷短絡耐量tsc が小さくなるという問題があっ
た。
【００２１】なお、図６３（ａ）に示した構造のトレン
チＩＧＢＴにおいて、トレンチ・ゲート電極106 の間隔
（セルピッチ）Ｐが比較的広く、コンタクト開口幅が加
工精度に比べてある程度広い場合には、エミッタ層108
とベース層107 とをトレンチ104 に平行な方向の全面で
エミッタ電極110 により短絡する。
【００２２】一方、セルピッチを縮小していくと、コン
タクト開口幅が小さくなり、エミッタ層108 とベース層
107 とをトレンチ平行方向の全面でエミッタ電極110 に
より短絡することが困難になる。この問題を解決するた
めには、トレンチＩＧＢＴのエミッタ層108 が梯子状の
平面パターンを有するように、つまり、ベース層107の
方形状の露出部が点在するように形成することが提案さ
れている。
【００２３】さらに、エミッタ層108 が全体としてメッ
シュ（格子）あるいはオフセットを有するメッシュ（千
鳥模様の格子）状の平面パターンを有するように、つま
り、トレンチ104 に沿って帯状のエミッタ層108 とベー
ス層107 の帯状の露出部が交互に存在するように形成す
ることが提案されている。
【００２４】さらに、隣り合うエミッタ層108 間のベー
ス層107 にエミッタコンタクト用のトレンチを形成し、
このトレンチ内部でエミッタ層108 の側面およびベース
層107 にコンタクトするようにエミッタ電極110 を形成
するトレンチコンタクト構造も提案されている。
【００２５】上記したような各種の構造のトレンチＩＧ
ＢＴにおいても、図６３（ａ）に示した構造のトレンチ
ＩＧＢＴと同様の問題がある。
【００２６】図６４（ａ）は、従来のプレーナゲート構
造のＩＧＢＴの一例を概略的に示す断面図である。
【００２７】図中、201 はｎ型ベース層、202 はｐ型基
板、203 はゲート絶縁膜、205 はプレーナゲート電極、
206 はｐ型ベース層、207 はｎ型エミッタ層、208 はコ
レクタ電極、209 はエミッタ電極である。
【００２８】図６４（ｂ）は、図６４（ａ）中のＹ−Ｙ
´ に沿うチャネル領域ＣＨを含む活性領域のチャネル
長方向における不純物濃度分布を示す。ここで、212 は
ｎ型エミッタ層207 のｎ型不純物濃度分布、211 はｐ型
ベース層206 のｐ型不純物濃度分布、210 はｎ型ベース
層201 のｎ型不純物濃度分布である。
【００２９】図６４（ａ）に示す構造のプレーナＩＧＢ
Ｔは、図６３（ａ）に示したトレンチＩＧＢＴと比べ
て、ゲート構造が異なるが、動作は基本的に同じである
ので、その詳細な説明を省略する。このようなプレーナ
ＩＧＢＴにおいても、図６３（ａ）に示した構造のトレ
ンチＩＧＢＴと同様の問題がある。
【００３０】
【発明が解決しようとする課題】以上述べたように、従
来のトレンチＩＧＢＴは、オン電圧を低減することはで
きるが、短絡ピーク電流Icp が大きくなり、負荷短絡耐
量tsc が小さくなるという問題がある。
【００３１】本発明は上記の問題点を解決すべくなされ
たもので、低いオン電圧を維持しつつ、負荷短絡時に生
じる短絡ピーク電流を抑えることによって高い負荷短絡
耐量を実現し得る電力用半導体素子およびその製造方法
を提供することを目的とする。
【００３２】
【課題を解決するための手段】本発明の第１の電力用半
導体素子は、第１導電型ベース層と、前記第１導電型ベ
ース層の一方の表面に選択的に形成された第２導電型ベ
ース層と、前記第２導電型ベース層の表面に選択的に形
成された第１導電型エミッタ層またはソース層と、前記
第１導電型エミッタ層またはソース層と前記第１導電型
ベース層の間の前記第２導電型ベース層上にゲート絶縁
膜を介して設けられたゲート電極と、前記第１導電型ベ
ース層の他方の表面上に形成された、あるいは一方の表
面上に選択的に形成されたコレクタ層またはドレイン層
と、前記コレクタ層またはドレイン層上に設けられた第
１の主電極と、前記第１導電型エミッタ層またはソース
層上に設けられるとともに前記第２導電型ベース層上に
設けられた第２の主電極とを具備し、前記第２導電型ベ
ース層のうちで前記ゲート電極と第２の主電極との間に
所定のゲート電圧を印加することによって前記第２導電
型ベース層と前記ゲート絶縁膜との界面に形成されるチ
ャネル領域における第２導電型の不純物濃度分布は、前
記第１導電型エミッタ層またはソース層と前記第２導電
型ベース層との接合部よりも第１導電型ベース層寄りの
位置に最高濃度を持つことを特徴とする。
【００３３】本発明の第２の電力用半導体素子は、第１
導電型ベース層と、前記第１導電型ベース層の一方の表
面に選択的に形成された第２導電型ベース層と、前記第
２導電型ベース層の表面に選択的に形成された第１導電
型エミッタ層またはソース層と、前記第１導電型エミッ
タ層またはソース層と前記第１導電型ベース層の間の前
記第２導電型ベース層上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第１導電型ベース層の他方の表
面上に形成された、あるいは一方の表面上に選択的に形
成されたコレクタ層またはドレイン層と、前記コレクタ
層またはドレイン層上に設けられた第１の主電極と、前
記第１導電型エミッタ層またはソース層上に設けられる
とともに前記第２導電型ベース層上に設けられた第２の
主電極とを具備し、前記ゲート電極と第２の主電極との
間に所定のゲート電圧を印加することによって前記第２
導電型ベース層と前記ゲート絶縁膜との界面に形成され
るチャネル領域における第２導電型の不純物濃度は、チ
ャネル長方向において一定であることを特徴とする。
【００３４】本発明の第１の電力用半導体素子の製造方
法は、第１導電型ベース層を形成する工程と、前記第１
導電型ベース層の一方の表面に選択的に第２導電型ベー
ス層を形成する工程と、前記第２導電型ベース層の表面
に選択的に第１導電型エミッタ層またはソース層を形成
する工程と、前記第１導電型エミッタ層またはソース層
と前記第１導電型ベース層との間の第２導電型ベース層
の表面上にゲート絶縁膜を介してゲート電極を設ける工
程と、前記第１導電型ベース層の他方の表面上に、ある
いは前記第１導電型ベース層の一方の表面上に選択的に
コレクタ層またはドレイン層を形成する工程と、前記コ
レクタ層またはドレイン層上に第１の主電極を形成する
工程と、前記第１導電型エミッタ層またはソース層およ
び前記第２導電型ベース層の両方にコンタクトする第２
の主電極を形成する工程とを具備し、前記第２導電型ベ
ース層を形成する際、少なくともチャネル領域となる部
分における第２導電型の不純物濃度分布は、前記第１導
電型エミッタ層またはソース層と前記第２導電型ベース
層との接合部よりも第１導電型ベース層寄りの位置に最
高濃度を持つように形成することを特徴とする。
【００３５】本発明の第２の電力用半導体素子の製造方
法は、第１導電型ベース層を形成する工程と、前記第１
導電型ベース層の一方の表面に選択的に第２導電型ベー
ス層を形成する工程と、前記第２導電型ベース層の表面
に選択的に第１導電型エミッタ層またはソース層を形成
する工程と、前記第１導電型エミッタ層またはソース層
と前記第１導電型ベース層との間の第２導電型ベース層
の表面上にゲート絶縁膜を介してゲート電極を設ける工
程と、前記第１導電型ベース層の他方の表面上に、ある
いは前記第１導電型ベース層の一方の表面上に選択的に
コレクタ層またはドレイン層を形成する工程と、前記コ
レクタ層またはドレイン層上に第１の主電極を形成する
工程と、前記第１導電型エミッタ層またはソース層およ
び前記第２導電型ベース層の両方にコンタクトする第２
の主電極を形成する工程とを具備し、前記第２導電型ベ
ース層を形成する際、前記第１導電型ベース層の表面に
深さ方向に一定の第１の濃度でエピタキシャル成長を行
わせ、引き続き、表面に深さ方向に一定の第１の濃度以
下の第２の濃度でエピタキシャル成長を行わせることを
特徴とする。
【００３６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態（以下、実施形態という）を詳細に説明する。
【００３７】＜第１の実施形態＞（ベース底にＰ＋層が
ある構造） 図１（ａ）は、本発明の電力用半導体素子の第１の実施
形態に係るトレンチＩＧＢＴを示す断面図である。
【００３８】図１（ａ）中、１は高抵抗の第１導電型
（本例ではｎ型）のベース層（本例ではｎ- ベース層）
であり、このｎ型ベース層１の表面側には高不純物濃度
の第２導電型（本例ではｐ型）のベース層（本例ではｐ
+ ベース層）１１が形成されており、このｐ型ベース層
１１の表面にはｐ型ベース層１１の濃度より低い不純物
濃度のｐ型ベース層７が形成されている。上記ｐ型ベー
ス層７の表面からｐ型ベース層１１を貫通してｎ型ベー
ス層１に達する深さのトレンチ４が形成されており、各
トレンチ４で挟まれた領域のｐ型ベース層７の表面に
は、トレンチ４の側面に接するように選択的に高不純物
濃度のｎ型エミッタ層（本例ではｎ+ エミッタ層）８が
形成されている。そして、各トレンチ４の内部には、ゲ
ート絶縁膜５を介してトレンチ・ゲート電極６がそれぞ
れ埋め込み形成されている。
【００３９】この場合、ｐ型ベース層７中におけるｎ型
エミッタ層８（ＭＯＳトランジスタのソース領域）は、
例えば複数列のストライプ状の平面パターンを有するよ
うに形成されており、各ｎ型エミッタ層８の幅方向中央
部にトレンチ４が形成されている。換言すれば、トレン
チ４およびトレンチ・ゲート電極６は複数列のストライ
プ状のパターンを有するように形成されている。
【００４０】上記ｎ型エミッタ層８およびｐ型ベース層
７上には、ゲート電極６とは接しないように、かつ、ｎ
型エミッタ層８とｐ型ベース層７を短絡するための例え
ばアルミ配線からなるエミッタ（Ｅ）電極１０が設けら
れている。この場合、ｐ型ベース層７上およびトレンチ
・ゲート電極６上には層間絶縁膜１２が堆積されてお
り、この層間絶縁膜１２に開口されたソース・ベース引
き出し用のコンタクトホールを通じてｎ型エミッタ層８
の一部およびｐ型ベース層７の一部に共通にコンタクト
するように前記エミッタ電極１０が設けられている。
【００４１】なお、前記各トレンチ・ゲート電極６は例
えばゲートコンタクトパッド（図示せず）まで引き出さ
れており、このゲートコンタクトパッドにコンタクトす
るようにゲート（Ｇ）電極が設けられている。
【００４２】前記ｎ型ベース層１、ｐ型ベース層７、ｐ
型ベース層１１、ｎ型エミッタ層８、ゲート絶縁膜５お
よびゲート電極６は、ｐ型ベース層７およびｐ型ベース
層１１のトレンチ４に接する表面部分に形成されるチャ
ネル領域ＣＨを通じてｎ型エミッタ層８からｎ型ベース
層１に電子を注入するＭＯＳＦＥＴを構成している。
【００４３】一方、前記ｎ型ベース層１の裏面側には、
ｎ型バッファ層２を介して高不純物濃度のｐ型コレクタ
層３が形成され、ｐ型コレクタ層３上にはコレクタ
（Ｃ）電極９が設けられている。なお、上記ｎ型バッフ
ァ層２は、必要とする耐圧が別の方法で満たされる場合
には省略される。このことは、以下の実施形態において
も同様である。
【００４４】なお、前記ｎ型ベース層１、ｎ型バッファ
層２、ｐ型コレクタ層３は、ｐ型コレクタ層３（半導体
基板）上にｎ型バッファ層２、ｎ型ベース層１を順次エ
ピタキシャル成長させたものである。
【００４５】図１（ｂ）は、図１（ａ）中のＡ−Ａ´線
に沿って、チャネル領域ＣＨを含む活性領域の深さ方向
における不純物濃度分布を示す。ここで、２１はｎ型エ
ミッタ層８のｎ型不純物濃度分布、２２はｐ型ベース層
７のｐ型不純物濃度分布、２３はｐ型ベース層１１のｐ
型不純物濃度分布、２４はｎ型ベース層１のｎ型不純物
濃度分布、Cp1 はｐ型不純物濃度分布の最高濃度位置を
示している。
【００４６】次に、図１（ａ）の構成のＩＧＢＴ素子の
動作について説明する。
【００４７】素子がターンオンする時には、コレクタ電
極９とエミッタ電極１０との間にコレクタ電圧ＶＣＥが
印加された状態で、ゲート電極６とエミッタ電極１０と
の間に所定の正のゲート電圧ＶＧＥを印加する。これに
より、チャネル領域ＣＨがｎ型に反転して反転層（ｎ型
チャネル）が形成されるので、エミッタ電極１０から電
子が反転層を通じてｎ型ベース層１に注入され、ｎ型バ
ッファ層２を介してｐ型コレクタ層３に達する。この
際、ｐ型コレクタ層３とｎ型ベース層１との間がｎ型バ
ッファ層２を介して順バイアスされ、ｐ型コレクタ層３
より正孔がｎ型バッファ層２を経由してｎ型ベース層１
に注入される。このように、ｎ型ベース層１に電子と正
孔の両方が注入される結果、ｎ型ベース層１領域で伝導
率変調が起こり、ｎ型ベース層１の抵抗が大幅に低減
し、素子が通電（ターンオン）する。
【００４８】一方、素子がターンオフする時には、ゲー
ト電極６にエミッタ電極１０に対して負の電圧が印加さ
れることによって、チャネル領域ＣＨに形成されていた
反転層が消失して、電子注入が停止する。そして、ｎ型
ベース層１内に蓄積されていた正孔は、その一部がｐ型
ベース層１１およびｐ型ベース層７を介してエミッタ電
極１０に排出され、残りの正孔が電子と再結合して消滅
し、素子がターンオフする。
【００４９】ここで、素子が負荷短絡状態になった場
合、素子は導通状態でコレクタ電極９に電源電圧が印加
され、これによって素子には短絡ピーク電流Icp が流
れ、ある一定時間tsc で素子が破壊する。負荷が短絡し
てから素子破壊に至るまでの時間が負荷短絡耐量tsc で
ある。ＩＧＢＴの短絡ピーク電流Icp が大きくなると負
荷短絡耐量tsc は小さくなることが確認されている。こ
の理由は、短絡ピーク電流による熱破壊である。
【００５０】図１（ａ）の構造のI ＧＢＴによれば、短
絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さ
くすることによって負荷短絡耐量を大きくすることがで
きるようになる。この負荷短絡耐量が向上する理由を以
下に述べる。
【００５１】一般に、オン状態にあるI ＧＢＴのコレク
タ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベ
ース層１１のチャネル領域ＣＨの点Ｑでの電位も上昇
し、ゲート電位と点Ｑでのベース電位との電位差が閾値
電圧よりも小さくなる。これにより、反転層を維持する
ことができなくなって空乏化（ピンチオフ）し、チャネ
ル領域の抵抗が無限大となり、ＩＧＢＴの電流が飽和す
る。
【００５２】本実施形態では、チャネル領域ＣＨにおい
て閾値電圧はｐ型ベース層７よりも高濃度のｐ型ベース
層１１の部分で決まることから、ピンチオフも高濃度の
ｐ型ベース層１１で起こる。
【００５３】次に、図１（ａ）のトレンチＩＧＢＴの電
流の飽和値が従来のトレンチＩＧＢＴの電流の飽和値よ
りも小さくなることを説明する。
【００５４】図２（ａ）は、図１中のチャネル領域ＣＨ
の深さ方向における電圧分布と、図６３（ａ）に示した
トレンチＩＧＢＴの電圧分布を対比して示している。
【００５５】なお、図２（ａ）において、縦軸は、ｎ型
エミッタ層８とエミッタ電極１０の境界を原点にとって
エミッタ電極１０からコレクタ電極９への距離を示し、
横軸は、エミッタ電極１０を基準（接地）とした電圧を
示す。
【００５６】図２（ｂ）は、図１（ａ）のトレンチＩＧ
ＢＴのコレクタ電圧対コレクタ電流静特性をシミュレー
ションした結果と、図６３（ａ）に示したトレンチＩＧ
ＢＴのシミュレーション結果を対比して示している。
【００５７】図２（ａ）から分かるように、従来のトレ
ンチＩＧＢＴのコレクタ電圧ＶＣＥは、ピンチオフする
電圧Ｖpin と、ピンチオフ点からｎ型ベース層１までの
チャネル領域ＣＨの抵抗による電圧Ｖpin-chと、ｎ型ベ
ース層１とｐ型コレクタ層３との電圧Ｖch-coll を足し
合わせたＶCE(1)（＝Ｖpin ＋Ｖpin-ch＋Ｖch-coll）で
ある。
【００５８】これに対して、本実施形態では、ピンチオ
フ点を高濃度のｐ型ベース層１１に持ってくることによ
り、ピンチオフ点からｎ型ベース層１までのチャネル領
域ＣＨの抵抗による電圧Ｖpin-chを取り除いているの
で、コレクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin
と、ｎ型ベース層１とｐ型コレクタ層３との電圧Ｖch-c
oll を足し合わせたＶCE(2)（＝Ｖpin ＋Ｖch-coll ）
であり、従来のコレクタ電圧ＶCE(1) よりも小さくな
る。
【００５９】また、ＩＧＢＴの飽和電流の飽和値は、コ
レクタ電圧ＶＣＥの二乗で変化するので、本実施形態に
おけるコレクタ電圧ＶCE(2) は従来のコレクタ電圧ＶCE
(1)よりも小さいことから、図２（ｂ）から分かるよう
に、本実施形態の方が従来のＩＧＢＴよりも小さくな
る。したがって、負荷短絡耐量とＩＧＢＴの電流の飽和
値との関係から、本実施形態は、電流の飽和値が小さく
なることによって、負荷短絡耐量が大きくなる。
【００６０】具体的には、従来のトレンチＩＧＢＴでの
ｐ型ベース層７の濃度ピークがエミッタ側から０．５μ
ｍの深さにあり、これに対するＩＧＢＴの電流の飽和値
は２３００Ａ／ｃｍ2 であり、負荷短絡耐量が１μｓ以
下であった。
【００６１】これに対して、本実施形態では、高濃度ｐ
型ベース層１１をエミッタ側から３μｍの深さに設ける
ことによって、ＩＧＢＴの電流の飽和値が８００Ａ／ｃ
ｍ2になることを確認でき、負荷短絡耐量は２０μｓを
持つことが可能となった。
【００６２】なお、上記例では、トレンチＩＧＢＴのエ
ミッタ領域、ベース領域の露出部（エミッタ電極とのコ
ンタクト領域）の平面パターンは、前述した図６３
（ａ）に示した従来例としてものと同様であるもの場合
を示したが、これに限らず、各種の変形が可能である。
【００６３】（第２の実施形態）（ｐベース層の途中に
ｐ＋ピークがある場合） 図３（ａ）は、本発明の電力用半導体素子の第２の実施
形態に係るトレンチＩＧＢＴを示す断面図である。
【００６４】図３（ａ）のトレンチＩＧＢＴは、前述し
た図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース
層７の不純物濃度分布２２のピークCp2 よりも深い位置
に不純物濃度分布のピークCp1 を持つｐ型ベース層１１
が形成されており、例えばｐ型ベース層７の深さ方向の
途中に高濃度ｐ型ベース層１１が形成されている点が異
なり、その他は同じであるので図１（ａ）中と同一符号
を付している。
【００６５】図３（ｂ）は、図３（ａ）中のＢ−Ｂ´線
に沿って、チャネル領域ＣＨを含む活性領域の深さ方向
における不純物濃度分布を示す。ここで、２１はｎ型エ
ミッタ層８の不純物濃度分布、２２はｐ型ベース層７の
不純物濃度分布、２３はｐ型ベース層１１の不純物濃度
分布、２４はｎ型ベース層１の不純物濃度分布を示して
いる。
【００６６】図３（ａ）のトレンチＩＧＢＴの動作は、
前述した図１（ａ）のトレンチＩＧＢＴの動作と比べ
て、基本的には同じであり、チャネル領域ＣＨにおいて
閾値電圧は高濃度のｐ型ベース層１１で決まることか
ら、ピンチオフは高濃度のｐ型ベース層１１の点Ｑで起
こる。
【００６７】上記したようにピンチオフ点を高濃度のｐ
型ベース層１１の点Ｑに持ってくることにより、本実施
形態のＩＧＢＴのコレクタ電圧ＶＣＥは従来のコレクタ
電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の
電流値より小さくなる。
【００６８】なお、本実施形態では、ｐ型ベース層７の
不純物濃度分布２２のピークCp2 よりも深い位置に不純
物濃度分布のピークCp1 を持つｐ型ベース層１１を形成
することを特徴とするものであり、ｐ型ベース層１１の
不純物濃度分布のピークCp1を図４、図５、図６、図７
に示すように変更することも可能である。
【００６９】筆者らの研究の結果、表１に示すように、
ｐ型ベース層７の表面からｐ型ベース層７とｎ型ベース
層１の接合までの間で高濃度ｐ型ベース層１１の位置あ
るいは高濃度ｐ型ベース層１１のｐ型不純物濃度分布の
濃度ピークCp1 を０．５μｍ間隔で順に深くした結果、
表面から１μｍ以下では所望の負荷短絡耐量（短絡ピー
ク電流Icp が流れてから素子の短絡保護回路の動作が開
始するまでの所要時間、例えば１４μｓ以上）が得られ
ることを確認した。
【００７０】
【表１】
【００７１】なお、高濃度ｐ型ベース層１１をイオン注
入およびアニールにより形成することによって形成する
場合には、加速電圧（エネルギー、ｅＶ）を大きくする
と、ｐ型不純物濃度分布の濃度ピークが変化することに
着目し、所望の負荷短絡耐量が得られるように加速電圧
を設定するようにしてもよい。この加速電圧と負荷短絡
耐量との関係をシミュレーションした結果を表２に示
す。
【００７２】
【表２】
【００７３】本実施形態においては、前記第１の実施形
態と同様に、チャネル領域ＣＨにおける不純物濃度分布
は、エミッタ層８とベース層７との接合部よりもｎ型ベ
ース層１寄りの位置に最高濃度位置を持っている。しか
も、図８に示すように、ｎ型ベース層１表面のｐ型ベー
ス層およびｎ型エミッタ層の不純物濃度分布は、ｐ型ベ
ース層のｐ型不純物濃度分布２３とｎ型エミッタ層のｎ
型不純物濃度分布２１の重ね合わせによって形成される
ｎ型エミッタ層とｐ型ベース層との接合部の不純物濃度
勾配ａよりも小さい不純物濃度勾配ｂを、前記接合部と
ｐ型不純物濃度分布の最高濃度位置Cp1 との間に持つこ
とを特徴とするものである。
【００７４】また、本実施形態におけるチャネル領域Ｃ
Ｈの特徴をチャネルコンダクタンスに着目すると、以下
のように表現できる。ここで、ｐ型ベース層１１の点Ｑ
を境目として、点Ｑとｎ型エミッタ層８の間のチャネル
コンダクタンスをｇ１、点Ｑとｎ型ベース層１の間のチ
ャネルコンダクタンスをｇ２と定義する。チャネルコン
ダクタンスが大きいほど電圧降下が小さくなるというこ
とを考慮すると、従来の構造においてはｇ２よりもｇ１
が大きかった（ｇ２＜ｇ１）が、本実施形態において
は、前述したようにピンチオフ点を高濃度のｐ型ベース
層１１の点Ｑに持ってくることによってピンチオフ点か
らｎ型ベース層１との間のチャネル領域の抵抗による電
圧Vpin-ch を取り除くというのことは、ｇ２をｇ１以上
（ｇ２≧ｇ１）の大きさにすることである。
【００７５】（第３の実施形態）（チャネル側壁付近の
みにＰ＋がある場合） 上記第２の実施形態においては、隣接するトレントの相
互間にｐ型ベース層１１が存在する例を図示したが、ｐ
型ベース層１１がチャネル側壁付近のみに存在する構造
である場合にも、ｐ型ベース層１１が例えば前述した図
１（ｂ）、図３（ｂ）、図４、図５、図６、図７に示し
たような不純物濃度分布を有することによって、第２の
実施形態の効果と同様の効果が得られるものであり、以
下、その一例に係る第３の実施形態を説明する。
【００７６】図９は、本発明の電力用半導体素子の第３
の実施形態に係るトレンチＩＧＢＴを示す断面図であ
る。
【００７７】図９のトレンチＩＧＢＴは、前述した図１
（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７内
でチャネル側壁付近のみに高濃度のｐ型ベース層１１が
形成されている点が異なり、その他は同じであるので図
１（ａ）中と同一符号を付している。ここでは、ｐ型ベ
ース層１１は、ｎ型ベース層１に接し、且つ、トレンチ
４に接し、なお且つ、トレンチ４の近傍にのみ形成され
ている。この場合におけるｐ型ベース層１１の不純物濃
度分布は、図１（ｂ）あるいは図４、図７に示したよう
なものとなる。
【００７８】なお、本実施形態では、ｐ型ベース層７内
にそれよりも高濃度のｐ型ベース層１１を形成する点に
特徴があり、ｐ型ベース層１１を、ｎ型ベース層１に接
しないようにその近傍で、且つ、トレンチ４に接し、な
お且つ、トレンチ４近傍にのみ形成してもよい。この場
合におけるｐ型ベース層１１の不純物濃度分布は、図３
（ｂ）あるいは図５、図６に示したようなものとなる。
【００７９】図９のトレンチＩＧＢＴの動作は、前述し
た図１（ａ）のトレンチＩＧＢＴの動作と比べて、基本
的には同じであり、チャネル領域ＣＨにおいて閾値電圧
は高濃度のｐ型ベース層１１で決まることから、ピンチ
オフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００８０】上記したように本実施形態のＩＧＢＴは、
ピンチオフ点を高濃度のｐ型ベース層１１の点Ｑに持っ
てくることにより、前述した第２の実施形態と同様にチ
ャネルコンダクタンスをｇ２≧ｇ１に設定している。こ
れにより、コレクタ電圧ＶＣＥは従来のコレクタ電圧Ｖ
ＣＥよりも小さく、飽和の電流値も従来の飽和の電流値
より小さくなり、負荷短絡耐量が従来よりも大きくな
る。
【００８１】（第４の実施形態）（トレンチコンタク
ト） 図１０は、本発明の電力用半導体素子の第４の実施形態
に係るトレンチＩＧＢＴを示す断面図である。
【００８２】図１０のトレンチＩＧＢＴは、前述した図
１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベース層７
を貫通してｐ型ベース層１１に接するかあるいはｐ型ベ
ース層１１の途中の深さまで達するトレンチ１３が形成
されており、エミッタ電極１０は、ｎ型エミッタ層８と
ｐ型ベース層７の表面に設けられるとともにトレンチ１
３内部に埋め込まれることによってｐ型ベース層７だけ
でなくｐ型ベース層１１にも接している（トレンチコン
タクト）点が異なり、その他は同じであるので図１
（ａ）中と同一符号を付している。
【００８３】図１０中のｐ型ベース層７およびｐ型ベー
ス層１１のトレンチ４に接した部分（チャネル領域Ｃ
Ｈ）を含む活性領域の深さ方向における不純物濃度分布
の一例は、図１（ａ）あるいは図４、図７に示したよう
なものとなる。
【００８４】図１０のトレンチＩＧＢＴの動作は、前述
した図１（ａ）のトレンチＩＧＢＴの動作と比べて、基
本的には同じであり、チャネル領域ＣＨにおいて閾値電
圧は、トレンチ１３の底面より下の高濃度のｐ型ベース
層１１の不純物濃度分布の濃度ピークCp1 で決まる（従
来のトレンチコンタクトでは、ｐ型ベース層７の不純物
濃度分布２３の濃度ピークCp2 で決まる）ことから、ピ
ンチオフは高濃度のｐ型ベース層１１の点Ｑで起こる。
【００８５】上記したように本実施形態のＩＧＢＴは、
トレンチコンタクトによる耐ラッチアップ特性の向上が
可能であり、ピンチオフ点を高濃度のｐ型ベース層１１
の点Ｑに持ってくることにより、前述した実施形態と同
様にチャネルコンダクタンスをｇ２≧ｇ１に設定してい
る。これにより、コレクタ電圧ＶＣＥは従来のコレクタ
電圧ＶＣＥよりも小さく、飽和の電流値も従来の飽和の
電流値より小さくなり、負荷短絡耐量が従来よりも大き
くなる。
【００８６】（第５の実施形態）（トレンチコンタクト
の変形例） 図１１は、本発明の電力用半導体素子の第５の実施形態
に係るトレンチＩＧＢＴを示す断面図である。
【００８７】図１１のトレンチＩＧＢＴは、前述した図
１０のトレンチＩＧＢＴと比べて、ｎ型エミッタ層８は
ｐ型ベース層７の表面全面に設けられており、エミッタ
電極１０はトレンチ１３内部でｎ型エミッタ層８の側面
にも接している点が異なり、その他は同じであるので図
１０中と同一符号を付している。
【００８８】図１１のトレンチＩＧＢＴの動作は、前述
した図１０のトレンチＩＧＢＴの動作と比べて基本的に
同様である。
【００８９】図１１のトレンチＩＧＢＴの効果は、前述
した図１０のトレンチＩＧＢＴの動作と比べて、基本的
に同様であるが、エミッタ電極１０とｎ型エミッタ層８
の接触面積を稼ぐこができるので、トレンチ間隔ひいて
はセルピッチをさらに縮小することができるという利点
がある。
【００９０】＜第６の実施形態＞（エピタキシャル） 図１２（ａ）は、本発明の電力用半導体素子の第６の実
施形態に係るトレンチＩＧＢＴを示す断面図である。
【００９１】図１２（ａ）のトレンチＩＧＢＴは、前述
した図１（ａ）のトレンチＩＧＢＴと比べて、ｐ型ベー
ス層７の全てがｐ型ベース層１１に置き換えられている
点が異なり、その他は同じであるので図１（ａ）中と同
一符号を付している。つまり、ｎ型ベース層１の表面の
ベース層として不純物濃度が一様のｐ型ベース層１１の
みが形成されている。
【００９２】図１２（ｂ）は、図１２（ａ）中のＣ−Ｃ
´に沿うチャネル領域ＣＨを含む活性領域の深さ方向に
おける不純物濃度分布を示す。ここで、２１はｎ型エミ
ッタ層８の不純物濃度分布、２３はｐ型ベース層１１の
不純物濃度分布、２４はｎ型ベース層１の不純物濃度分
布を示している。
【００９３】図１２（ａ）のトレンチＩＧＢＴの動作
は、前述した図１（ａ）のトレンチＩＧＢＴの動作と比
べて、基本的には同じであるが、ｎ型ベース層１の表面
のベース層として不純物濃度が一様のｐ型ベース層１１
のみが形成されているので、次の点が異なる。
【００９４】オン状態にあるI ＧＢＴのコレクタ電圧Ｖ
ＣＥをさらに増大すると、それに伴ってｐ型ベース層１
１のチャネル領域ＣＨの点Ｑでの電位も上昇し、ゲート
電位と点Ｑでのベース電位との電位差が閾値電圧よりも
小さくなる。これにより、反転層を維持することができ
なくなって空乏化（ピンチオフ）し、チャネル領域ＣＨ
の抵抗が無限大となり、ＩＧＢＴの電流が飽和する。こ
の際、本実施形態では、チャネル領域ＣＨにおいて閾値
電圧は一定の濃度のｐ型ベース層１１で決まることか
ら、ピンチオフはｐ型ベース層１１の点Ｑで起こる。
【００９５】これにより、図２（ａ）中に示したよう
に、ピンチオフ点からｎ型ベース層１までのチャネル領
域の抵抗による電圧Ｖpin-chを取り除いているので、コ
レクタ電圧ＶＣＥは、ピンチオフする電圧Ｖpin と、ｎ
型ベース層１とｐ型コレクタ層３との電圧Ｖch-coll を
足し合わせたＶCE(2) （＝Ｖpin ＋Ｖch-coll ）にな
る。
【００９６】したがって、図１２（ａ）のトレンチＩＧ
ＢＴによれば、前述した図１（ａ）のトレンチＩＧＢＴ
と基本的に同じ効果が得られる。即ち、図１２（ａ）の
トレンチＩＧＢＴは、コレクタ電圧ＶＣＥおよび飽和の
電流値がそれぞれ従来のコレクタ電圧ＶＣＥおよび飽和
の電流値よりも小さくなり、負荷短絡耐量が従来よりも
大きくなる。
【００９７】＜第７の実施形態＞（プレーナＩＧＢＴ） 図１３（ａ）は、本発明の電力用半導体素子の第７の実
施形態に係るプレーナＩＧＢＴを示す断面図である。
【００９８】図１３（ａ）中、３０１は高抵抗のｎ型ベ
ース層であり、このｎ型ベース層３０１の一方の面には
高不純物濃度のｐ型コレクタ層３０２が形成されてお
り、このｐ型コレクタ層３０２上にはコレクタ電極３０
８が設けられている。
【００９９】前記ｎ型ベース層３０１の他方の面には、
選択的にｐ型ベース層３０６が形成されており、このｐ
型ベース層３０６の表面には選択的に高不純物濃度のｎ
型エミッタ層３０７が形成される。
【０１００】前記ｎ型ベース層３０１上とｐ型ベース層
３０６上の一部およびｎ型エミッタ層３０７上の一部に
ゲート酸化膜３０４が設けられており、このゲート酸化
膜３０４上にプレーナ型のゲート電極３０５が設けられ
ている。
【０１０１】このゲート電極３０５上には層間絶縁膜３
０３が設けられており、それに開口されたコンタクトホ
ールを介して前記ｐ型ベース層３０６の一部とｎ型エミ
ッタ層３０７の一部にコンタクトするようにエミッタ電
極３０９が設けられている。
【０１０２】なお、前記ゲート電極３０５は、ゲート酸
化膜３０４と層間絶縁膜３０３によって、エミッタ電極
３０９およびｎ型ベース層３０１およびｐ型ベース層３
０６とは絶縁されている。
【０１０３】さらに、ｐ型ベース層３０６内には、ｐ型
ベース層３０６の濃度より高い不純物濃度のｐ型ベース
層３１０が設けられている。本例では、ｐ型ベース層３
１０は、ｐ型ベース層３０６内において、ｎ型ベース層
３０１に接する部分（あるいは、ｎ型ベース層３０１の
近傍でもよい）に部分的に形成されている。
【０１０４】前記ｎ型ベース層３０１、ｐ型ベース層３
０６、ｐ型ベース層３１０、ｎ型エミッタ層３０７、ゲ
ート酸化膜３０４およびゲート電極３０５は、ｐ型ベー
ス層３０６、ｐ型ベース層３１０のゲート酸化膜３０４
に接する表面部分に形成されるチャネル領域ＣＨを通じ
てｎ型エミッタ層３０７からｎ型ベース層３０１に電子
を注入するＭＯＳＦＥＴを構成している。
【０１０５】図１３（ｂ）は、図１３（ａ）中のｌ−ｌ
´線に沿ってチャネル領域ＣＨを含む活性領域の深さ方
向における不純物濃度分布を示す。ここで、３１４はｎ
型エミッタ層３０７の不純物濃度分布、３１３はｐ型ベ
ース層３０６の不純物濃度分布、３１２はｐ型ベース層
３１０の不純物濃度分布、３１１はｎ型ベース層３０１
の不純物濃度分布を示しており、Cp3 は不純物濃度分布
３１２の濃度ピークを表し、Cp4 は不純物濃度分布３１
３の濃度ピークを表わしている。
【０１０６】図１３（ａ）中のチャネル領域ＣＨのチャ
ネル長方向における電圧分布および従来のプレーナＩＧ
ＢＴのチャネル領域の深さ方向における電圧分布は、図
２（ａ）中に示したものと同様である。
【０１０７】次に、図１３（ａ）の構成のＩＧＢＴの動
作について説明する。
【０１０８】素子がターンオンする時には、コレクタ電
極３０８とエミッタ電極３０９との間にコレクタ電圧Ｖ
ＣＥが印加された状態で、ゲート電極３０５とエミッタ
電極３０９との間に所定の正のゲート電圧ＶＧＥを印加
する。これにより、チャネル領域ＣＨがｎ型に反転して
反転層（ｎ型チャネル）が形成されるので、エミッタ電
極３０９から電子が反転層を通じてｎ型ベース層３０１
に注入され、ｐ型コレクタ層３０２に達する。この際、
ｐ型コレクタ層３０２とｎ型ベース層３０１との間が順
バイアスされ、ｐ型コレクタ層３０２より正孔がｎ型ベ
ース層３０１に注入される。このように、ｎ型ベース層
３０１に電子と正孔の両方が注入される結果、ｎ型ベー
ス層３０１領域で伝導率変調が起こり、ｎ型ベース層３
０１の抵抗が大幅に低減し、素子が通電（ターンオン）
する。
【０１０９】一方、素子がターンオフする時には、ゲー
ト電極３０５にエミッタ電極３０９に対して負の電圧が
印加されることによって、チャネル領域ＣＨに形成され
ていた反転層が消失して、電子注入が停止する。そし
て、ｎ型ベース層３０１内に蓄積されていた正孔は、そ
の一部がｐ型ベース層３０６およびｐ型ベース層３１０
を介してエミッタ電極３０９に排出され、残りの正孔が
電子と再結合して消滅し、素子がターンオフする。
【０１１０】ここで、素子が負荷短絡状態になった場
合、第１の実施形態で説明したのと同様に、素子は導通
状態でコレクタ電極３０８に電源電圧が印加され、これ
によって素子には短絡ピーク電流Icp が流れ、ある一定
時間tsc で素子が破壊する。負荷が短絡してから素子破
壊に至るまでの時間が負荷短絡耐量tsc である。ＩＧＢ
Ｔの短絡ピーク電流Icp が大きくなると負荷短絡耐量ts
c は小さくなることが確認されている。この理由は、短
絡ピーク電流による熱破壊である。
【０１１１】図１３（ａ）の構造のプレーナＩＧＢＴに
よれば、短絡ピーク電流とほぼ同じ静特性での電流の飽
和値を小さくすることによって負荷短絡耐量を大きくす
ることができるようになる。この負荷短絡耐量が向上す
る理由を以下に述べる。
【０１１２】一般に、オン状態にあるＩＧＢＴのコレク
タ電圧ＶＣＥをさらに増大すると、それに伴ってｐ型ベ
ース層３１０の点Ｑでの電位も上昇し、ゲート電位と点
Ｑでのベース電位との電位差が閾値電圧よりも小さくな
る。これにより、反転層を維持することができなくなっ
て空乏化（ピンチオフ）し、チャネル領域の抵抗が無限
大となり、ＩＧＢＴの電流が飽和する。
【０１１３】本実施形態では、チャネル領域ＣＨにおい
て閾値電圧はｐ型ベース層３０６よりも高濃度のｐ型ベ
ース層３１０の部分で決まることから、ピンチオフも高
濃度のｐ型ベース層３１０で起こる。
【０１１４】上記したように本実施形態のプレーナＩＧ
ＢＴは、ピンチオフ点を高濃度のｐ型ベース層３１０の
点Ｑに持ってくることにより、図２（ａ）中に示した電
圧分布のようにピンチオフ点からｎ型ベース層１までの
チャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除い
ている。換言すると、ｐ型ベース層３１０の点Ｑとｎ型
エミッタ層３０７の間のチャネルコンダクタンスをｇ
１、点Ｑとｎ型ベース層３０１の間のチャネルコンダク
タンスをｇ２と定義した場合、チャネルコンダクタンス
をｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。こ
れにより、前述した各実施形態と同様に、コレクタ電圧
ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽和
の電流値も従来の飽和の電流値より小さくなり、負荷短
絡耐量が従来よりも大きくなる。
【０１１５】＜第８の実施形態＞（プレーナＩＧＢＴの
変形例） 図１４（ａ）は、本発明の電力用半導体素子の第８の実
施形態に係るプレーナＩＧＢＴを示す断面図である。
【０１１６】図１４（ａ）のプレーナＩＧＢＴは、前述
した図１３（ａ）のプレーナＩＧＢＴと比べて、ｐ型ベ
ース層３１０は、ｐ型ベース層３０６内において、ゲー
ト酸化膜３０４に接し、かつ、ｎ型エミッタ層３０７と
ｎ型ベース層３０１に挟まれる全域に形成されている点
が異なり、その他は同じであるので図１３（ａ）中と同
一符号を付している。なお、ｐ型ベース層３０６、ｐ型
ベース層３１０のゲート酸化膜３０３の表面に接した表
面部分にチャネル領域ＣＨが形成される。
【０１１７】図１４（ｂ）は、図１４（ａ）中のｍ1 −
ｍ1´線に沿う基板深さ方向における不純物濃度分布を
示している。図１４（ｃ）は、図１４（ａ）中のｍ2 −
ｍ2´線に沿うチャネル領域ＣＨを含む活性領域の深さ
方向における不純物濃度分布を示している。
【０１１８】ここで、３１４はｎ型エミッタ層３０７の
不純物濃度分布、３１３はｐ型ベース層３０６の不純物
濃度分布、３１２はｐ型ベース層３１０の不純物濃度分
布、３１１はｎ型ベース層３０１の不純物濃度分布を示
している。また、Cp3 は不純物濃度分布３１２の濃度ピ
ークを表し、Cp4 は不純物濃度分布３１３の濃度ピーク
を表わしている。
【０１１９】図１４（ａ）のプレーナＩＧＢＴによれ
ば、前述した図１３（ａ）のプレーナＩＧＢＴと基本的
に同様の動作により同様の効果が得られる。即ち、上記
したように本実施形態のプレーナＩＧＢＴは、ピンチオ
フ点を高濃度のｐ型ベース層３１０の点Ｑに持ってくる
ことにより、図２（ａ）中に示した電圧分布のようにピ
ンチオフ点からｎ型ベース層１までのチャネル領域ＣＨ
の抵抗による電圧Ｖpin-chを取り除いている。
【０１２０】換言すると、ｐ型ベース層３１０の点Ｑと
ｎ型エミッタ層３０７の間のチャネルコンダクタンスを
ｇ１、点Ｑとｎ型ベース層３０１の間のチャネルコンダ
クタンスをｇ２と定義した場合、チャネルコンダクタン
スをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ１）。
これにより、前述した各実施形態と同様に、コレクタ電
圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さく、飽
和の電流値も従来の飽和の電流値より小さくなり、負荷
短絡耐量が従来よりも大きくなる。
【０１２１】＜第９の実施形態＞（横型ＩＧＢＴ） 図１５（ａ）は、本発明の電力用半導体素子の第９の実
施形態に係る横型ＩＧＢＴを示す断面図である。
【０１２２】図１５（ａ）中、４０１は高抵抗のｎ型ベ
ース層であり、このｎ型ベース層４０１の一方の面に
は、ｐ型基板層４０４が形成されており、このｐ型基板
層４０４上にはエミッタ電極４１０が設けられている。
また、ｎ型ベース層４０１の他方の面には、選択的にｐ
型ベース層４０７が形成されており、このｐ型ベース層
４０７の表面には選択的に高不純物濃度のｎ型エミッタ
層４０９が形成される。また、前記ｎ型ベース層４０１
の他方の面には、選択的にｎ型バッファ層４０３が形成
されており、このｎ型バッファ層４０３の表面には選択
的に高不純物濃度のｐ型コレクタ層４０２が形成され、
このｐ型コレクタ層４０２に接してコレクタ電極４１１
が形成されている。
【０１２３】前記ｐ型ベース層４０７内には、ｐ型ベー
ス層４０７の濃度より高い不純物濃度のｐ型ベース層４
０８が設けられている。本例では、ｐ型ベース層４０８
は、ｐ型ベース層４０７内において、ｎ型ベース層４０
１に接する部分（あるいは、ｎ型ベース層４０１に接し
ない近傍でもよい）に部分的に形成されている。
【０１２４】さらに、前記ｐ型ベース層４０７上の一
部、ｐ型ベース層４０８上、ｎ型ベース層４０１上の一
部およびｎ型バッファ層４０３上にゲート酸化膜４１２
が設けられており、このゲート酸化膜４１２上にゲート
電極４０６が設けられている。このゲート電極４０６上
には層間絶縁膜４０５が設けられており、それに開口さ
れたコンタクトホールを介して前記ｎ型エミッタ層４０
９上の一部およびｐ型ベース層４０７上の一部にコンタ
クトするようにエミッタ電極４１０が設けられている。
【０１２５】なお、前記ゲート電極４０６は、ゲート酸
化膜４１２と層間絶縁膜４０５によって、エミッタ電極
４１０、コレクタ電極４１１、ｎ型ベース層４０１およ
びｐ型ベース層４０７とは絶縁されている。
【０１２６】前記ｎ型ベース層４０１、ｐ型ベース層４
０７、ｐ型ベース層４０８、ｎ型エミッタ層４０９、ゲ
ート酸化膜４１２およびゲート電極４０６は、ｐ型ベー
ス層４０７、ｐ型ベース層４０８のゲート酸化膜４１２
に接する表面部分に形成されるチャネル領域ＣＨを通じ
てｎ型エミッタ層４０９からｎ型ベース層４０１に電子
を注入するＭＯＳＦＥＴを構成している。
【０１２７】図１５（ｂ）は、図１５（ａ）中のＯ−Ｏ
´線に沿うチャネル領域ＣＨを含む活性領域における不
純物濃度分布を示している。図１５（ｃ）は、ｐ型ベー
ス層４０７内において、ｎ型ベース層４０１に接しない
近傍に部分的にｐ型ベース層４０８を形成した場合にお
けるＯ−Ｏ´線に沿う不純物濃度分布の一例を示してい
る。
【０１２８】図１５（ｂ）、（ｃ）において、４５０は
ｎ型エミッタ層４０９の不純物濃度分布、４５１はｐ型
ベース層４０７の不純物濃度分布、４５２はｐ型ベース
層４０８の不純物濃度分布、４５３はｎ型ベース層４０
１の不純物濃度分布を示している。また、Cp5 は、ｐ型
ベース層４０７の不純物濃度分布４５１の濃度ピークを
表し、Cp6 は、ｐ型ベース層４０８の不純物濃度分布４
５２の濃度ピークを示している。
【０１２９】次に、図１５（ａ）の横型ＩＧＢＴの動作
について説明する。
【０１３０】この横型ＩＧＢＴの動作は、第１の実施形
態のトレンチＩＧＢＴの動作と基本的に同様であるが、
トレンチＩＧＢＴでは電子電流と正孔電流が縦方向に流
れていたのに対して、本実施形態においては、電子電流
と正孔電流は横方向に流れ、ｎ型エミッタ層４０９、ｐ
型ベース層４０７、ｐ型ベース層４０８と同一面に形成
されているｐ型コレクタ層４０２に流れる。
【０１３１】素子が負荷短絡状態になった場合、第１の
実施形態で説明したのと同様に、素子は導通状態でコレ
クタ電極４１１に電源電圧が印加される。このように、
オン状態にあるI ＧＢＴのコレクタ電圧ＶＣＥが増大す
ると、それに伴ってチャネル領域ＣＨのｐ型ベース層４
０８の点Ｑでの電圧も上昇し、ゲート電圧と点Ｑでのベ
ース電位との電位差が閾値電圧よりも小さくなり、反転
層を維持することができなくなりピンチオフが起こる。
【０１３２】本実施形態では、チャネル領域ＣＨにおい
て閾値電圧はｐ型ベース層４０７よりも高濃度のｐ型ベ
ース層４０８の部分で決まることから、ピンチオフも高
濃度のｐ型ベース層４０８で起こる（従来のＩＧＢＴで
は、ｎ型エミッタ層４０９の近傍でピンチオフが起こっ
ていた）。
【０１３３】これにより、例えば図２（ａ）中に示した
電圧分布のように、ピンチオフ点からｎ型ベース層４０
１までのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを
取り除いている。換言すると、ｐ型ベース層４０８の点
Ｑとｎ型エミッタ層４０９の間のチャネルコンダクタン
スをｇ１、点Ｑとｎ型ベース層４０１の間のチャネルコ
ンダクタンスをｇ２と定義した場合、チャネルコンダク
タンスをｇ２≧ｇ１に設定している（従来はｇ２＜ｇ
１）。これにより、前述した各実施形態と同様に、コレ
クタ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さ
く、飽和の電流値も従来の飽和の電流値より小さくな
り、負荷短絡耐量が従来よりも大きくなる。
【０１３４】なお、カソード側のゲート部分を第１の実
施形態と同様にトレンチ４とゲート絶縁膜５とゲート電
極６と層間絶縁膜１２によって構成しても本発明を適用
することができる。
【０１３５】＜第１０の実施形態＞（パワーＭＯＳＦＥ
Ｔ） 図１６は、本発明の電力用半導体素子の第１０の実施形
態に係るパワーＭＯＳＦＥＴを示す断面図である。
【０１３６】図１６のパワーＭＯＳＦＥＴは、前述した
図３（ａ）のトレンチＩＧＢＴと比べて、ｐ型コレクタ
層３が省略され、コレクタ電極９がドレイン電極５０９
となり、ｎ型エミッタ層８がｎ型ソース層５０８とな
り、エミッタ電極１０がソース電極５０７となっている
点が異なり、その他は同じである。
【０１３７】即ち、図１６中、５０１は高抵抗のｎ型ベ
ース層であり、このｎ型ベース層５０１の一方の面に
は、高不純物濃度のｎ型ドレイン層５０２が形成されて
おり、このｎ型ドレイン層５０２にはドレイン電極５０
９が設けられている。また、ｎ型ベース層５０１の他方
の面には、ｐ型ベース層５０３が形成されており、この
ｐ型ベース層５０３の表面には選択的に高不純物濃度の
ｎ型ソース層５０８が形成される。上記ｐ型ベース層５
０３の不純物濃度分布の濃度ピークCp7 よりも深い位置
に不純物濃度分布のピークCp8 を持つｐ型ベース層５１
１が形成される。
【０１３８】また、前記ｎ型ソース層５０８の表面から
ｎ型ベース層５０１に達する深さに形成されたトレンチ
５０４の内部には、ゲート絶縁膜５０５を介してゲート
電極５０６が埋め込み形成されている。
【０１３９】また、ｎ型ソース層５０８およびｐ型ベー
ス層５０３上にはソース電極５０７が設けられており、
このソース電極５０７によってｎ型ソース層５０８とｐ
型ベース層５０３が短絡している。また、ゲート電極５
０６上には、層間絶縁膜５１０が設けられていて、ソー
ス電極５０７と接しないようになっている。
【０１４０】前記ｎ型ベース層５０１、ｐ型ベース層５
０３、ｐ型ベース層５１１、ｎ型ソース層５０８、ゲー
ト絶縁膜５０５およびゲート電極５０６は、ｐ型ベース
層５０３およびｐ型ベース層５１１のトレンチ５０４に
接した表面部分をチャネル領域ＣＨとし、ｎ型ソース層
５０８からｎ型ベース層５０１に電子を注入してｎ型ド
レイン層５０２に電子が流れるパワーＭＯＳＦＥＴを構
成している。
【０１４１】上記ｐ型ベース層５０３の不純物濃度分布
の濃度ピークCp7 よりも深い位置に不純物濃度分布のピ
ークCp8 を持つｐ型ベース層５１１が形成される。
【０１４２】図１７（ａ）は、図１６中のｐ型ベース層
５１１がｐ型ベース層５０３の深さ方向の中間部に形成
された場合のチャネル領域ＣＨを含む活性領域の深さ方
向における不純物濃度分布を示す。
【０１４３】図１７（ｂ）は、図１６中のｐ型ベース層
５１１がｐ型ベース層５０３の深さ方向の底辺部に形成
された場合のチャネル領域ＣＨを含む活性領域の深さ方
向におけるｎ型不純物濃度分布およびｐ型不純物濃度分
布を示す。
【０１４４】なお、図１７（ａ）、（ｂ）において、５
１２はｎ型ソース層５０８の不純物濃度分布、５１３は
ｐ型ベース層５０３の不純物濃度分布、５１４はｐ型ベ
ース層５１１の不純物濃度分布、５１５はｎ型ベース層
５０１の不純物濃度分布を表わしており、Cp7 はｐ型ベ
ース層の不純物濃度分布５１３の濃度ピーク、Cp8 はｐ
型ベース層の不純物濃度分布５１４の濃度ピークを表わ
している。
【０１４５】図１７（ｃ）は、図１６中のチャネル領域
ＣＨの深さ方向における電圧分布と、従来のパワーＭＯ
ＳＦＥＴの電圧分布を対比して示している。ここで、縦
軸は、ｎ型ソース層５０８とソース電極５０７の境界を
原点Ｏにとってソース電極５０７からドレイン電極５０
９への距離Ｙを示し、横軸は、ソース電極５０７を基準
（接地）とした電圧Ｖを示す。
【０１４６】次に、図１６のパワーＭＯＳＦＥＴの動作
について説明する。
【０１４７】このパワーＭＯＳＦＥＴの動作は、第１の
実施形態のトレンチＩＧＢＴの動作と基本的に同様であ
る。
【０１４８】即ち、素子がターンオンする時には、ドレ
イン電極５０９とソース電極５０７との間にドレイン電
圧ＶＤＳが印加された状態で、ソース電極５０７とゲー
ト電極５０６との間に所定の正のゲート電圧ＶＧＳを印
加すると、チャネル領域ＣＨがｎ型に反転し、反転層が
形成される。この反転層を通じてソース電極５０７から
電子がｎ型ベース層５０１に注入される。この注入され
た電子はドレイン層５０２を通りドレイン電極５０９に
流れる。
【０１４９】一方、素子がターンオフする時には、ゲー
ト電極５０６にソース電極５０７に対して負の電圧が印
加される。これによって、チャネル領域ＣＨに形成され
ていた反転層が消失して、電子注入が停止する。
【０１５０】素子が負荷短絡状態になった場合、素子は
導通状態でドレイン電極５０９に電源電圧が印加され
る。このように、オン状態にあるパワーＭＯＳＦＥＴの
ドレイン電圧ＶＤＳが増大すると、それに伴ってチャネ
ル領域ＣＨのｐ型ベース層５１１の点Ｑでの電圧も上昇
し、ゲート電圧と点Ｑでのベース電位との電位差が閾値
電圧よりも小さくなり、反転層を維持することができな
くなりピンチオフが起こる。
【０１５１】本実施形態では、チャネル領域ＣＨにおい
て閾値電圧はｐ型ベース層５０３よりも高濃度のｐ型ベ
ース層５１１の部分で決まることから、ピンチオフも高
濃度のｐ型ベース層５１１で起こる（従来のパワーＭＯ
ＳＦＥＴでは、ｎ型ソース層５０８の近傍でピンチオフ
が起こっていた）。
【０１５２】これにより、図１７（ｃ）中に示した電圧
分布のように、ピンチオフ点からｎ型ベース層５０１ま
でのチャネル領域ＣＨの抵抗による電圧Ｖpin-chを取り
除いている。換言すると、ｐ型ベース層５１１の点Ｑと
ｎ型ソース層５０８の間のチャネルコンダクタンスをｇ
３、点Ｑとｎ型ベース層５０１の間のチャネルコンダク
タンスをｇ４と定義した場合、チャネルコンダクタンス
をｇ４≧ｇ３に設定している（従来はｇ４＜ｇ３）。
【０１５３】即ち、図１７（ｃ）から分かるように、従
来のパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳは、ピン
チオフする電圧Ｖpin と、ピンチオフ点からｎ型ベース
層５０１までのチャネル領域の抵抗による電圧Ｖpin-ch
と、ｎ型ベース層５０１とｎ型ドレイン層５０２との電
圧Ｖch-Dを足し合わせたＶDS(1) （＝Ｖpin ＋Ｖpin-ch
＋Ｖch-D）である。
【０１５４】これに対して、本実施形態では、ピンチオ
フ点を高濃度のｐ型ベース層５０１に持ってくることに
より、ピンチオフ点からｎ型ベース層５０１までのチャ
ネル領域ＣＨの抵抗による電圧Ｖpin-chを取り除いてい
るので、ドレイン電圧ＶＤＳは、ピンチオフする電圧Ｖ
pin と、ｎ型ベース層５０１とｎ型ドレイン層５０２と
の電圧Ｖch-Dを足し合わせたＶDS(2)（＝Ｖpin ＋Ｖch-
D）であり、従来のドレイン電圧ＶDS(1) よりも小さく
なる。
【０１５５】また、パワーＭＯＳＦＥＴの飽和電流の飽
和値は、ドレイン電圧ＶＤＳの二乗で変化するので、本
実施形態におけるドレイン電圧ＶDS(2) は従来のドレイ
ン電圧ＶDS(1) よりも小さいことから、図１７（ｃ）か
ら分かるように、本実施形態の方が従来のパワーＭＯＳ
ＦＥＴよりも小さくなる。
【０１５６】したがって、負荷短絡耐量とパワーＭＯＳ
ＦＥＴの電流の飽和値との関係から、本実施形態は、電
流の飽和値が小さくなることによって、負荷短絡耐量が
大きくなる。
【０１５７】なお、ｎ型ドレイン層５０２およびドレイ
ン電極５０９がｎ型ソース層５０８およびソース電極５
０７と同一面内に設けられる場合も、本発明を適用する
ことができる。
【０１５８】＜トレンチＩＧＢＴの製造方法の第１の実
施形態）（カウンタードープ） 図１８乃至図２７は、本発明のトレンチＩＧＢＴの製造
方法の第１の実施形態における各工程での素子部分を示
す断面図である。
【０１５９】まず、図１８に示すように、ｐ+ シリコン
基板３１の上にｎ+ バッファ層３２およびｎ- ベース層
３３をエピタキシャル成長によって形成する。次に、ｎ
- ベース層３３の表面に、例えばボロンなどのｐ型不純
物をイオン注入し、熱拡散する。これによって、図１９
（ａ）に示すようにｐベース層３０が形成される。この
ｐベース層３０の不純物プロファイルは、図１９（ｂ）
に示すようになる。続いて、例えばリンなどのｎ型不純
物をｐベース層３０の表面にイオン注入して熱拡散す
る。
【０１６０】これによって、図２０（ａ）に示すよう
に、ｐべ−ス層３０の表面近傍ではｐ型不純物とｎ型不
純物が互いに相殺し合って低濃度のｐベース層３５にな
り、ｎ- 層側３３ではｐベース層３５に比べて高濃度の
ｐ+ ベース層３４が形成される。このｐベース層３５お
よびｐベース層３４の不純物プロファイルは、図２０
（ｂ）に示すようになる。
【０１６１】次に、図２１に示すように、ｐベース層３
５の表面にレジストを積層し、写真製版工程により、帯
状開口を複数並列して設けたレジストパターン３７を形
成し、このレジストパターン３７をマスクとしてｐベー
ス層３５の表面にｎ型不純物を高濃度に注入して熱拡散
することによってｎ+ エミッタ層３６を形成する。
【０１６２】この後、レジストパターン３７を剥離し、
図２２に示すように、ｐベース層３５およびｎ+ エミッ
タ層３６の表面上に遮蔽膜として酸化膜３８を形成し、
この酸化膜３８でｎ+ エミッタ層３６の表面にｎ+ エミ
ッタ領域３６より狭い幅で帯状の開口を設けたシリコン
エッチング用マスクを形成する。そして、このシリコン
エッチング用マスクをマスクとしてＲＩＥ（Reactive I
on Etching；反応性イオンエッチング）によりシリコン
エッチングを行い、ｎ+ エミッタ領域３６表面からｎ-
層３３まで貫通するトレンチ３９を形成する。その後、
酸化膜３８をエッチングにより除去する。
【０１６３】次に、図２３に示すように、ｐベース層３
５、ｎ+ エミッタ領域３６およびトレンチ３９の表面上
に熱酸化膜４０を形成し、この酸化膜４０の上に、ｎ型
不純物がドープされたポリシリコン４１を積層するとと
もにトレンチ３９内に埋設する。
【０１６４】次に、前記積層されたポリシリコン４１に
対して、トレンチ・ゲート引き出しパターンに基づいて
トレンチ・ゲート電極６を引き出すためのパターンニン
グを行ってゲート電極コンタクト用パッド（図示せず）
を形成するとともに、図２４に示すように、トレンチ３
９の開口部までエッチバックする。
【０１６５】この後、図２５に示すように、ｐベース層
３５とｎ+ エミッタ領域３６との表面上の酸化膜４０表
面およびトレンチ３９内に埋設されたポリシリコン４１
の表面上に層間絶縁膜４２を積層する。
【０１６６】次に、図２６に示すように、酸化膜４２の
表面上にレジストを積層し、写真製版工程により、隣接
するトレンチ３９相互間のｐベース層３５表面とｎ+ エ
ミッタ領域３６の一部を覆い、トレンチ３９に並列する
帯状の開口を設けたレジストパターン４３を形成する。
この後、レジストパターン４３をマスクとして、層間絶
縁膜４２および酸化膜４０のエッチングを行い、ｐベー
ス層３５とｎ+ エミッタ領域３７の一部を露出させると
ともに、前記ゲート電極コンタクト用パッド（図示せ
ず）を露出させる。
【０１６７】次に、全面にＡｌ- Ｓｉ（アルミニウム-
シリコン）を積層し、パターンニングを行って、図２７
に示すように、前記エッチングで露出したｐベース層３
５とｎ+ エミッタ領域３７とにコンタクトするエミッタ
電極４４を形成すると同時に、前記ゲート電極コンタク
ト用パッドにコンタクトするゲート電極（図示せず）を
形成する。さらに、ｐ+ 基板３１の表面上にコレクタ電
極４５を形成する。
【０１６８】このように製造工程を採ることにより、前
述した図１（ａ）に示したようなトレンチＩＧＢＴを製
造することができる。
【０１６９】＜トレンチＩＧＢＴの製造方法の第２の実
施形態）（吸い出し） 図２８乃至図３０は、本発明のトレンチＩＧＢＴの製造
方法の第２の実施形態におけるｎ- ベース層上のｐ型ベ
ース層の形成工程を示す断面図である。
【０１７０】まず、図２８に示すように、ｐ+ シリコン
基板３１の上にｎ+ バッファ層３２およびｎ- ベース層
３３をエピタキシャル成長によって形成する。次に、ｎ
- 層３３の表面にｐ型不純物（例えばボロン）を注入し
て熱拡散することによって、図２９（ａ）に示すように
ｐベース層３０を形成する。このｐベース層３０の不純
物プロファイルは図２９（ｂ）に示すようになる。
【０１７１】その後、例えばＮ2 やＯ2 雰囲気で熱源Ｈ
を用いて熱拡散を行うと、前記ｐベース層３０のｐ型不
純物の外方拡散（吸い出し、アウトディフュージョン）
が起こり、表面近傍のｐ型不純物濃度は下がり、ｎ- 層
３３側で不純物濃度がピークになり、図３０（ａ）に示
すようにｐベース層３４とｐベース層３５が形成され
る。このｐベース層３４とｐベース層３５の不純物プロ
ファイルは図３０（ｂ）に示すようになる。
【０１７２】＜トレンチＩＧＢＴの製造方法の第３の実
施形態）（トレンチコンタクト） 図３１乃至図３６は、本発明のトレンチＩＧＢＴの製造
方法の第３の実施形態におけるｐ型ベース層およびトレ
ンチコンタクトの形成工程を示す断面図である。
【０１７３】まず、図３１に示すように、ｐ+ シリコン
基板３１の上にｎ+ バッファ層３２およびｎ- ベース層
３３をエピタキシャル成長によって形成する。次に、ｎ
- ベース層３３の表面に、例えばボロンなどのｐ型不純
物をイオン注入して熱拡散することによって、ｐベース
層３５を形成する。
【０１７４】次に、図２１乃至図２６を参照して前述し
たのと同様の工程を行う。即ち、図３２乃至図３４に示
すように、ｎ+ エミッタ層３６、遮蔽膜としての酸化膜
３８を形成し、トレンチ３９を形成した後、酸化膜３８
を除去する。さらに、熱酸化膜４０を形成し、ｎ型不純
物がドープされたポリシリコン４１をトレンチ３９内に
埋設する。さらに、積層されたポリシリコン４１をトレ
ンチ３９開口部までエッチバックするとともにゲート電
極コンタクト用パッド（図示せず）を形成した後、層間
絶縁膜４２を積層する。さらに、エッチングにより層間
絶縁膜４２および酸化膜４０のパターンニングを行う。
この後、表面上に酸化膜パターン４３を形成する。
【０１７５】この後、上記酸化膜パターン４３をマスク
としてｐベース層３５の途中までトレンチ５１を形成
し、このトレンチ５１を通してボロンなどのｐ型不純物
をイオン注入する。続いて、熱拡散することによって、
図３５に示すようにｐ+ ベース層３４が形成される。こ
の場合、時間とか温度を制御してｐ+ ベース層３４がチ
ャネル領域ＣＨに届くように形成する。
【０１７６】その後、図３６に示すように、酸化膜パタ
ーン４３を除去し、全面にＡｌ- Ｓｉを積層してパター
ンニングを行うことにより、エミッタ電極４４およびゲ
ート電極（図示せず）を形成する。上記エミッタ電極４
４は、ｎ+ エミッタ領域３６の上面にコンタクトすると
ともに、エミッタ電極４４、ｐベース層３５およびｐ+
ベース層３４にトレンチ５１内でコンタクト（トレンチ
コンタクト）する。さらに、ｐ+ 基板３１の表面上にコ
レクタ電極（図示せず）を形成する。
【０１７７】なお、トレンチコンクタト用のトレンチを
形成する際、従来はｎ+ エミッタ層３６より若干深い程
度のトレンチを形成していたが、本実施形態では従来よ
りもかなり深いトレンチ５１を形成する。このトレンチ
コンタクトは、トレンチ５１が深い程、負荷短絡耐量が
向上する。
【０１７８】このように製造工程を採ることにより、図
１１に示したようなトレンチＩＧＢＴを製造することが
できる。
【０１７９】＜トレンチＩＧＢＴの製造方法の第４の実
施形態）（トレンチコンタクト）図３７乃至図４２は、
本発明のトレンチＩＧＢＴの製造方法の第４の実施形態
におけるｐ型ベース層およびトレンチコンタクトの形成
工程を示す断面図である。
【０１８０】まず、図３７に示すように、ｐ+ シリコン
基板３１の上にｎ+ バッファ層３２およびｎ- ベース層
３３をエピタキシャル成長によって形成する。
【０１８１】次に、図３２乃至図３３を参照して前述し
たのと同様の工程を行う。即ち、図３８乃至図３９に示
すように、ｎ+ エミッタ層３６、遮蔽膜としての酸化膜
を形成し、トレンチ３９を形成した後、上記酸化膜を除
去する。さらに、熱酸化膜４０を形成し、ｎ型不純物が
ドープされたポリシリコン４１をトレンチ３９内に埋設
する。さらに、積層されたポリシリコン４１をトレンチ
３９開口部までエッチバックするとともにゲート電極コ
ンタクト用パッド（図示せず）を形成した後、層間絶縁
膜４２を積層する。さらに、エッチングにより層間絶縁
膜４２および酸化膜４０のパターンニングを行う。この
後、表面上に酸化膜パターン４３を形成する。
【０１８２】この後、図４０に示すように、酸化膜パタ
ーン４３をマスクとして、ｎ- ベース層３３の途中まで
トレンチ５１を形成し、このトレンチ５１を通してボロ
ンなどのｐ型不純物をイオン注入する。
【０１８３】続いて、熱拡散することによって、図４１
に示すようにｐベース層５２が形成される。続いて、ボ
ロン等のｐ型不純物をトレンチ５１を通してイオン注入
して熱拡散することによって、図４２に示すようにｐ+
ベース層５３を形成する。
【０１８４】その後、酸化膜パターン４３を除去し、全
面にＡｌ- Ｓｉを積層してパターンニングを行うことに
より、ｐベース層５２とｐ+ ベース層５３とｎ+ エミッ
タ領域３６にコンタクトしたエミッタ電極およびゲート
電極（図示せず）を形成する。さらに、ｐ+ 基板３１の
表面上にコレクタ電極（図示せず）を形成する。
【０１８５】このように製造工程を採ることにより、図
１１に示したようなトレンチＩＧＢＴを製造することが
できる。
【０１８６】＜トレンチＩＧＢＴの製造方法の第５の実
施形態）（トレンチ内インプラ） 図４３乃至図４６は、本発明のトレンチＩＧＢＴの製造
方法の第５の実施形態におけるｐ型ベース層およびトレ
ンチコンタクトの形成工程を示す断面図である。
【０１８７】図４３に示す工程までは、図３１乃至図３
２を参照して前述したのと同様の工程を行う。
【０１８８】続いて、図４４に示すように、酸化膜３８
のパターンを形成し、これをマスクとしてトレンチ３９
をｎ- ベース層３３に達するまで形成し、ボロン等のｐ
型不純物をイオン注入する。
【０１８９】その後、熱拡散することによって、図４５
に示すようにｎ- ベース層３３の表面に選択的にｐ+ ベ
ース層５４が形成される。次に、図４６に示すように、
前記ｐ+ ベース層５４を貫通してｎ- ベース層に達する
ようにトレンチ３９を形成する。その後、図２３乃至図
２７を参照して前述したのと同様の工程を行う。
【０１９０】このように製造工程を採ることにより、図
９の変形例として前述したようなトレンチＩＧＢＴを製
造することができる。
【０１９１】＜トレンチＩＧＢＴの製造方法の第６の実
施形態）（トレンチ固相拡散） 図４７乃至図５０は、本発明のトレンチＩＧＢＴの製造
方法の第６の実施形態におけるｐ型ベース層およびトレ
ンチコンタクトの形成工程での素子部分を示す断面図で
ある。
【０１９２】図４７に示す工程までは、図３１乃至図３
２を参照して前述したのと同様の工程を行う。
【０１９３】続いて、図４８に示すように、酸化膜３８
のパターンを形成し、これをマスクとしてトレンチ３９
をｐベース層３０の途中まで形成し、その後、酸化する
ことによって酸化膜５６を形成する。続いて、トレンチ
底面の酸化膜のみをＲＩＥによって除去する。
【０１９４】次に、図４９に示すように、ｐ型不純物を
高濃度にドープしたポリシリコン５５を堆積して前記ト
レンチ３９内に埋設し、熱拡散することによって高濃度
のｐ型ベース層５４を形成する。
【０１９５】その後、図５０に示すように、前記ポリシ
リコン５５をＲＩＥによって除去し、さらに、前記した
ようにｐ型ベース層３０の途中の深さまで形成していた
トレンチ３９をｎ型ベース層３３の途中の深さまでトレ
ンチＲＩＥによって掘り下げる。
【０１９６】その後、図２３乃至図２７を参照して前述
したのと同様の工程を行い、トレンチ酸化膜、トレンチ
・ゲートおよびゲートコンタクト用パッド、層間絶縁
膜、エミッタ電極、ゲート電極、コレクタ電極などを形
成する。
【０１９７】このように製造工程を採ることにより、図
９の変形例として前述したようなトレンチＩＧＢＴを製
造することができる。
【０１９８】＜トレンチＩＧＢＴの製造方法の第７の実
施形態）（トレンチコンタクト固相拡散） 図５１乃至図５４は、本発明のトレンチＩＧＢＴの製造
方法の第７の実施形態におけるｐ型ベース層およびトレ
ンチコンタクトの形成工程での素子部分を示す断面図で
ある。
【０１９９】図５１に示す工程までは、図３７乃至図３
９を参照して前述したのと同様の工程を行う。続いて、
図５２に示すように、ｐ型ベース層３０にトレンチ５１
を形成して酸化することによって、酸化膜５２を形成す
る。その後、ＲＩＥによって、トレンチ５１の底面の酸
化膜５２を除去する。
【０２００】続いて、図５３に示すように、酸化膜パタ
ーン４３を除去し、高濃度にｐ型不純物をドープしたポ
リシリコン５５をトレンチ５１および層間絶縁膜４２、
ｎ型エミッタ層３６上に堆積する。そして、熱拡散する
ことによって、図５４に示すように、ｐ型ベース層３０
内にｐ型ベース層５４を形成する。
【０２０１】その後、前記ポリシリコン５５をＲＩＥに
よって除去し、さらに、ｐベース層３０とｐ+ ベース層
５４とｎ+ エミッタ領域３６にコンタクトするエミッタ
電極およびゲート電極を同時に形成し、さらに、ｐ+ 基
板３１の表面上にコレクタ電極を形成する。
【０２０２】このように製造工程を採ることにより、図
１１に示したようなトレンチＩＧＢＴを製造することが
できる。
【０２０３】＜トレンチＩＧＢＴの製造方法の第８の実
施形態）（エピタキシャル） 図５５乃至図５８は、本発明のトレンチＩＧＢＴの製造
方法の第８の実施形態におけるｐ型ベース層およびトレ
ンチコンタクトの形成工程での素子部分を示す断面図で
ある。
【０２０４】まず、図５５に示すように、ｐ+ シリコン
基板３１の上にｎ+ バッファ層３２およびｎ- ベース層
３３をエピタキシャル成長によって形成する。次に、ｎ
- ベース層３３の表面に、ｐ型不純物をエピタキシャル
成長させて不純物濃度が一様で高濃度のｐ+ ベース層５
６を形成する。続いて、ｐ+ ベース層５６の表面に例え
ばリンなどのｎ型不純物をイオン注入して熱拡散する。
【０２０５】次に、図５６に示すように、ｐ+ ベース層
５６の表面にｎ+ エミッタ層３６を形成する。この後、
図５７に示すように、ｎ+ エミッタ層３６の表面上に遮
蔽膜として酸化膜３８を形成し、ｎ+ エミッタ領域３６
表面からｎ- 層３３まで貫通するトレンチ３９を形成す
る。その後、酸化膜３８をエッチングにより除去する。
その後、図２３乃至図２７を参照して前述したのと同
様の工程を行い、図５８に示すように、トレンチ酸化膜
４０、トレンチ・ゲート電極４１、層間絶縁膜４２、エ
ミッタ電極４２、ゲート電極を形成し、さらに、ｐ+ 基
板３１の表面上にコレクタ電極を形成する。
【０２０６】このように製造工程を採ることにより、図
１２（ａ）に示したようなトレンチＩＧＢＴを製造する
ことができる。
【０２０７】＜トレンチＩＧＢＴの製造方法の第９の実
施形態）（２段インプラ） 図５９乃至図６２は、本発明のトレンチＩＧＢＴの製造
方法の第９の実施形態におけるｎ- ベース層上のｐ型ベ
ース層の形成工程を示す断面図である。
【０２０８】まず、図５９に示すように、ｐ+ シリコン
基板３１の上にｎ+ バッファ層３２およびｎ- ベース層
３３をエピタキシャル成長によって形成する。次に、ｎ
- ベース層３３の表面にｐ型不純物（例えばボロン）を
低いドーズ量でイオン注入する。その後、熱拡散を行う
ことによって、図６０（ａ）に示すようにｐ型ベース層
３０を形成する。
【０２０９】図６０（ａ）中のＺ−Ｚ´に沿うｐ型ベー
ス層３０の不純物濃度分布は図６０（ｂ）に示すように
なる。ここで、３０−１はｐ型ベース層３０の不純物濃
度分布を表わし、３３−１はｎ- ベース層３３の不純物
濃度分布を表わしている。
【０２１０】その後、図６１に示すように、ｐ型ベース
層３０の表面に例えばボロンなどのｐ型不純物をＭＯＳ
ゲートの閾値が所望の値になるようなドーズ量でイオン
注入を行い、熱拡散をする。これにより、前記ｐ型ベー
ス層３０に、図６２（ａ）に示すように、ｐ+ ベース層
３４とｐ型ベース層３５が形成される。
【０２１１】図６２（ａ）中のＺ−Ｚ´に沿うｐ+ ベー
ス層３４とｐ型ベース層３５の不純物濃度分布は図６２
（ｂ）に示すようになる。ここで、３５−１はｐ型ベー
ス層３５の不純物濃度分布を表わし、３４−１はｐ+ ベ
ース層３４の不純物濃度分布を表わし、３３−１はｎ-
ベース層３３の不純物濃度分布を表わしている。また、
Cp10は前記不純物濃度分布３５−１のピークを表わし、
Cp11は前記不純物濃度分布３４−１のピークを表わして
いる。
【０２１２】なお、Cp11を境目としてCp11とｐ型ベース
３５の表面との間のコンダクタンスｇ５と、ｐ型ベース
層３５およびｎ- ベース層３３の接合部分とCp11との間
のコンダクタンスｇ６とを比べた場合、ｇ６がｇ５以上
になるように２回目のイオン注入における加速エネルギ
ーを決める。
【０２１３】前記表１から分かるように、筆者らの研究
では、ｐ+ ベース層３４の不純物濃度分布のピークCp11
をｐ型ベース３５の表面から１μｍ以上の深さにするこ
とによって所望の負荷短絡耐量を持たせることができ
た。この１μｍ以上の深さに本実施形態におけるｐ+ ベ
ース層３４を形成するためには、５００ｋｅＶ以上の加
速エネルギーでボロンなどのｐ型不純物を注入すればよ
い。
【０２１４】その後、図２１乃至図２７を参照して前述
したのと同様の工程を行い、ｎ+ エミッタ層、トレン
チ、トレンチ酸化膜、トレンチ・ゲート、層間絶縁膜、
エミッタ電極、ゲート電極を形成し、さらに、ｐ+ 基板
３１の表面上にコレクタ電極を形成する。
【０２１５】
【発明の効果】上述したように本発明によれば、低いオ
ン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電
流を抑えることによって高い負荷短絡耐量を実現し得る
電力用半導体素子およびその製造方法を提供することが
できる。
【図面の簡単な説明】
【図１】本発明の電力用半導体素子の第１の実施形態に
係るトレンチＩＧＢＴを示す断面図およびチャネル領域
ＣＨの深さ方向における不純物濃度分布を示す図。
【図２】図１中のチャネル領域ＣＨの深さ方向における
電圧分布を従来のトレンチＩＧＢＴの電圧分布と対比し
て示す図および図１のトレンチＩＧＢＴのコレクタ電圧
対コレクタ電流静特性をシミュレーションした結果を従
来のトレンチＩＧＢＴのコレクタ電圧対コレクタ電流静
特性をシミュレーションした結果と対比して示す図。
【図３】本発明の電力用半導体素子の第２の実施形態に
係るトレンチＩＧＢＴを示す断面図およびチャネル領域
ＣＨの深さ方向における不純物濃度分布の一例を示す
図。
【図４】図３中のチャネル領域ＣＨの深さ方向における
不純物濃度分布の他の例を示す図。
【図５】図３中のチャネル領域ＣＨの深さ方向における
不純物濃度分布の他の例を示す図。
【図６】図３中のチャネル領域ＣＨの深さ方向における
不純物濃度分布の他の例を示す図。
【図７】図３中のチャネル領域ＣＨの深さ方向における
不純物濃度分布の他の例を示す図。
【図８】図３中のチャネル領域ＣＨの深さ方向における
不純物濃度分布の他の例を示す図。
【図９】本発明の電力用半導体素子の第３の実施形態に
係るトレンチＩＧＢＴを示す断面図。
【図１０】本発明の電力用半導体素子の第４の実施形態
に係るトレンチＩＧＢＴを示す断面図。
【図１１】本発明の電力用半導体素子の第５の実施形態
に係るトレンチＩＧＢＴを示す断面図。
【図１２】本発明の電力用半導体素子の第６の実施形態
に係るトレンチＩＧＢＴを示す断面図およびチャネル領
域ＣＨの深さ方向における不純物濃度分布の一例を示す
図。
【図１３】本発明の電力用半導体素子の第７の実施形態
に係るプレーナＩＧＢＴを示す断面図およびチャネル領
域ＣＨのチャネル長方向における不純物濃度分布を示す
図。
【図１４】本発明の電力用半導体素子の第８の実施形態
に係るプレーナＩＧＢＴを示す断面図およびチャネル領
域ＣＨのチャネル長方向における不純物濃度分布を示す
図。
【図１５】本発明の電力用半導体素子の第９の実施形態
に係る横型ＩＧＢＴを示す断面図およびチャネル領域Ｃ
Ｈのチャネル長方向における不純物濃度分布の相異なる
例を示す図。
【図１６】本発明の電力用半導体素子の第１０の実施形
態に係るパワーＭＯＳＦＥＴを示す断面図。
【図１７】図１６のパワーＭＯＳＦＥＴのチャネル領域
ＣＨの深さ方向における不純物濃度分布、電圧分布を示
す図。
【図１８】本発明のトレンチＩＧＢＴの製造方法の第１
の実施形態に係るカウンタードープを用いる工程の一部
を示す断面図。
【図１９】図１８の工程に続く工程を示す断面図。
【図２０】図１９の工程に続く工程を示す断面図。
【図２１】図２０の工程に続く工程を示す断面図。
【図２２】図２１の工程に続く工程を示す断面図。
【図２３】図２２の工程に続く工程を示す断面図。
【図２４】図２３の工程に続く工程を示す断面図。
【図２５】図２４の工程に続く工程を示す断面図。
【図２６】図２５の工程に続く工程を示す断面図。
【図２７】図２６の工程に続く工程を示す断面図。
【図２８】本発明のトレンチＩＧＢＴの製造方法の第２
の実施形態に係るアウトディフュージョンを用いる工程
の一部を示す断面図。
【図２９】図２８の工程に続く工程を示す断面図。
【図３０】図２９の工程に続く工程を示す断面図。
【図３１】本発明のトレンチＩＧＢＴの製造方法の第３
の実施形態に係るトレンチコンタクトを用いる工程の一
部を示す断面図。
【図３２】図３１の工程に続く工程を示す断面図。
【図３３】図３２の工程に続く工程を示す断面図。
【図３４】図３３の工程に続く工程を示す断面図。
【図３５】図３４の工程に続く工程を示す断面図。
【図３６】図３５の工程に続く工程を示す断面図。
【図３７】本発明のトレンチＩＧＢＴの製造方法の第４
の実施形態に係るトレンチコンタクトを用いる工程の一
部を示す断面図。
【図３８】図３７の工程に続く工程を示す断面図。
【図３９】図３８の工程に続く工程を示す断面図。
【図４０】図３９の工程に続く工程を示す断面図。
【図４１】図４０の工程に続く工程を示す断面図。
【図４２】図４１の工程に続く工程を示す断面図。
【図４３】本発明のトレンチＩＧＢＴの製造方法の第５
の実施形態に係るトレンチ内インプラを用いる工程の一
部を示す断面図。
【図４４】図４３の工程に続く工程を示す断面図。
【図４５】図４４の工程に続く工程を示す断面図。
【図４６】図４５の工程に続く工程を示す断面図。
【図４７】本発明のトレンチＩＧＢＴの製造方法の第６
の実施形態に係るトレンチ固相拡散を用いる工程の一部
を示す断面図。
【図４８】図４７の工程に続く工程を示す断面図。
【図４９】図４８の工程に続く工程を示す断面図。
【図５０】図４９の工程に続く工程を示す断面図。
【図５１】本発明のトレンチＩＧＢＴの製造方法の第７
の実施形態に係るトレンチコンタクト固相拡散を用いる
工程の一部を示す断面図。
【図５２】図５１の工程に続く工程を示す断面図。
【図５３】図５２の工程に続く工程を示す断面図。
【図５４】図５３の工程に続く工程を示す断面図。
【図５５】本発明のトレンチＩＧＢＴの製造方法の第８
の実施形態に係るエピタキシャル成長によるベース層形
成を用いる工程の一部を示す断面図。
【図５６】図５５の工程に続く工程を示す断面図。
【図５７】図５６の工程に続く工程を示す断面図。
【図５８】図５７の工程に続く工程を示す断面図。
【図５９】本発明のトレンチＩＧＢＴの製造方法の第９
の実施形態に係る２段インプラによるベース層形成を用
いる工程の一部を示す断面図。
【図６０】図５９の工程に続く工程を示す断面図。
【図６１】図６０の工程に続く工程を示す断面図。
【図６２】図６１の工程に続く工程を示す断面図。
【図６３】従来のトレンチＩＧＢＴの一例を示す断面図
および不純物濃度分布を示す図。
【図６４】従来のプレーナＩＧＢＴの一例を示す断面図
および不純物濃度分布を示す図。
【符号の説明】
１…ｎ型ベース層、 ２…ｎ型バッファ層、 ３…ｐ型コレクタ層、 ４…トレンチ、 ５…ゲート絶縁膜、 ６…ゲート電極、 ７…ｐ型ベース層、 ８…ｎ型エミッタ層、 ９…コレクタ電極、 １０…エミッタ電極、 １１…ｐ型ベース層、 １２…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/74 ６０１Ａ 29/749 29/78 ３０１Ｗ ３０１Ｊ Ｆターム(参考） 5F005 AA02 AA03 AB03 AC02 AE09 AF01 BA02 5F040 DA21 DA22 DC01 EB13 EB14 EC20 ED09

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に選択的に形成さ
    れた第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層またはソース層と、 前記第１導電型エミッタ層またはソース層と前記第１導
    電型ベース層の間の前記第２導電型ベース層上にゲート
    絶縁膜を介して設けられたゲート電極と、 前記第１導電型ベース層の他方の表面上に形成された、
    あるいは一方の表面上に選択的に形成されたコレクタ層
    またはドレイン層と、 前記コレクタ層またはドレイン層上に設けられた第１の
    主電極と、 前記第１導電型エミッタ層またはソース層上に設けられ
    るとともに前記第２導電型ベース層上に設けられた第２
    の主電極とを具備し、 前記第２導電型ベース層のうちで前記ゲート電極と第２
    の主電極との間に所定のゲート電圧を印加することによ
    って前記第２導電型ベース層と前記ゲート絶縁膜との界
    面に形成されるチャネル領域における第２導電型の不純
    物濃度分布は、前記第１導電型エミッタ層またはソース
    層と前記第２導電型ベース層との接合部よりも第１導電
    型ベース層寄りの位置に最高濃度を持つことを特徴とす
    る電力用半導体素子。
  2. 【請求項２】 前記チャネル領域における第２導電型の
    不純物濃度分布は、前記第２導電型の不純物濃度分布と
    前記第１導電型エミッタ層またはソース層の不純物濃度
    分布の重ね合わせによって形成される前記第１導電型エ
    ミッタ層またはソース層と前記第２導電型ベース層との
    接合部の不純物濃度勾配よりも小さい不純物濃度勾配
    を、前記接合部と前記第２導電型の不純物濃度分布の最
    高濃度位置との間に持つことを特徴とする請求項１記載
    の電力用半導体素子。
  3. 【請求項３】 前記チャネル領域のチャネルコンダクタ
    ンスは、前記第１導電型エミッタ層またはソース層と前
    記第２導電型ベース層における第２導電型の不純物濃度
    分布の最高濃度位置との間に形成されるチャネルコンダ
    クタンスよりも、前記第１導電型ベース層と前記第２導
    電型ベース層における第２導電型の不純物濃度分布の最
    高濃度位置との間に形成されるチャネルコンダクタンス
    が大きいことを特徴とする請求項１または２記載の電力
    用半導体素子。
  4. 【請求項４】 前記第２導電型ベース層は、第１の第２
    導電型ベース層と、前記第１の第２導電型ベース層内に
    選択的に形成され、第１の第２導電型ベース層の不純物
    濃度よりも濃い不純物濃度を有する第２の第２導電型ベ
    ース層とによって構成されることを特徴とする請求項１
    乃至３のいずれか１項に記載の電力用半導体素子。
  5. 【請求項５】 前記第２の第２導電型ベース層は、前記
    第１導電型ベース層に接して形成されることを特徴とす
    る請求項４記載の電力用半導体素子。
  6. 【請求項６】 前記第２の第２導電型ベース層の不純物
    の最高濃度の位置が、前記第２導電型ベース層内の前記
    ゲート絶縁膜に接する側の界面およびその近傍にのみ選
    択的に形成されていることを特徴とする請求項４記載の
    電力用半導体素子。
  7. 【請求項７】 第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に選択的に形成さ
    れた第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層またはソース層と、 前記第１導電
    型エミッタ層またはソース層と前記第１導電型ベース層
    の間の前記第２導電型ベース層上にゲート絶縁膜を介し
    て設けられたゲート電極と、 前記第１導電型ベース層の他方の表面上に形成された、
    あるいは一方の表面上に選択的に形成されたコレクタ層
    またはドレイン層と、 前記コレクタ層またはドレイン層上に設けられた第１の
    主電極と、 前記第１導電型エミッタ層またはソース層上に設けられ
    るとともに前記第２導電型ベース層上に設けられた第２
    の主電極とを具備し、 前記ゲート電極と第２の主電極との間に所定のゲート電
    圧を印加することによって前記第２導電型ベース層と前
    記ゲート絶縁膜との界面に形成されるチャネル領域にお
    ける第２導電型の不純物濃度は、チャネル長方向におい
    て一定であることを特徴とする電力用半導体素子。
  8. 【請求項８】 前記ゲート電極は、前記第１導電型エミ
    ッタ層またはソース層の表面から前記第２導電型ベース
    層を貫通して前記第１導電型ベース層の途中の深さまで
    達するように形成されたトレンチの内部に前記ゲート絶
    縁膜を介して埋め込まれているトレンチ構造を有するこ
    とを特徴とする請求項１乃至７のいずれか１項に記載の
    電力用半導体素子。
  9. 【請求項９】 前記第２の主電極は、前記第１の第２導
    電型ベース層を貫通し、前記第２の第２導電型ベース層
    の途中の深さまで達するように形成された溝の底面ある
    いは側面あるいはその両方において、前記第２の第２導
    電型ベース層にコンタクトしていることを特徴とする請
    求項４乃至８のいずれか１項に記載の電力用半導体素
    子。
  10. 【請求項１０】 前記ゲート電極は、前記第２導電型ベ
    ース層の表面上に形成された前記ゲート絶縁膜上に形成
    されたプレーナ構造を有することを特徴とする請求項１
    乃至７のいずれか１項に記載の電力用半導体素子。
  11. 【請求項１１】 第１導電型ベース層を形成する工程
    と、 前記第１導電型ベース層の一方の表面に選択的に第２導
    電型ベース層を形成する工程と、 前記第２導電型ベース層の表面に選択的に第１導電型エ
    ミッタ層またはソース層を形成する工程と、 前記第１導電型エミッタ層またはソース層と前記第１導
    電型ベース層との間の第２導電型ベース層の表面上にゲ
    ート絶縁膜を介してゲート電極を設ける工程と、 前記第１導電型ベース層の他方の表面上に、あるいは前
    記第１導電型ベース層の一方の表面上に選択的にコレク
    タ層またはドレイン層を形成する工程と、 前記コレクタ層またはドレイン層上に第１の主電極を形
    成する工程と、 前記第１導電型エミッタ層またはソース層および前記第
    ２導電型ベース層の両方にコンタクトする第２の主電極
    を形成する工程とを具備し、 前記第２導電型ベース層を形成する際、少なくともチャ
    ネル領域となる部分における第２導電型の不純物濃度分
    布は、前記第１導電型エミッタ層またはソース層と前記
    第２導電型ベース層との接合部よりも第１導電型ベース
    層寄りの位置に最高濃度を持つように形成することを特
    徴とする電力用半導体素子の製造方法。
  12. 【請求項１２】 前記第２導電型ベース層を形成する工
    程は、 第１の第２導電型ベース層を形成する工程と、 前記第１の第１導電型ベース層内に選択的に、前記第１
    の第２導電型ベース層の不純物濃度よりも濃い不純物濃
    度を有する第２の第２導電型ベース層を形成する工程と
    を具備することを特徴とする請求項１１記載の電力用半
    導体素子の製造方法。
  13. 【請求項１３】 前記第２導電型ベース層を形成する工
    程は、 前記第１導電型ベース層の表面に第２導電型の不純物を
    注入して熱拡散する工程と、 引き続き、前記第１導電型ベース層の表面に第１導電型
    の不純物を注入して熱拡散する工程とを具備することを
    特徴とする請求項１２記載の電力用半導体素子の製造方
    法。
  14. 【請求項１４】 前記第２導電型ベース層を形成する工
    程は、 前記第１導電型ベース層の表面に第２導電型の不純物を
    注入して熱拡散する工程と、 引き続き、熱処理することによって表面近傍の前記第２
    導電型の不純物を熱処理雰囲気中に排出する工程とを具
    備することを特徴とする請求項１２記載の電力用半導体
    素子の製造方法。
  15. 【請求項１５】 前記第２導電型ベース層を形成する工
    程は、 前記第１導電型ベース層の表面に第１のドーズ量の第２
    導電型不純物を第１の加速エネルギーを用いて注入する
    工程と、 前記第２の第２導電型ベース層を形成する工程は、前記
    第１導電型ベース層の表面に前記第１のドーズ量より高
    い第２のドーズ量の第２導電型不純物を前記第１の加速
    エネルギーよりも高い第２の加速エネルギーを用いて注
    入する工程と、 前記注入された第２導電型不純物を熱拡散する工程とを
    具備することを特徴とする請求項１２記載の電力用半導
    体素子の製造方法。
  16. 【請求項１６】 前記ゲート電極を形成する工程は、 前記第１導電型エミッタ層またはソース層の表面から前
    記第２導電型ベース層を貫通して前記第１導電型ベース
    層の途中の深さまで達したトレンチを形成する工程と、 前記トレンチの内部に前記ゲート絶縁膜を介してゲート
    電極を埋め込み形成する工程とを具備することを特徴と
    する請求項１１乃至１５のいずれか１項に記載の電力用
    半導体素子の製造方法。
  17. 【請求項１７】 前記第２導電型ベース層を形成する工
    程は、 前記第１導電型ベース層の表面に第１の第２導電型ベー
    ス層を形成する工程と、 前記第１の第２導電型ベース
    層の途中の深さ、あるいは、前記第１の第２導電型ベー
    ス層を貫通して前記第１導電型ベース層に達する深さま
    でトレンチコンタクト用の溝を形成する工程と、 前記トレンチコンタクト用の溝の底面に第２導電型の不
    純物を注入して熱拡散することにより、前記第１の第２
    導電型ベース層内のゲート酸化膜上にある前記第１の第
    ２導電型ベース層の不純物濃度分布の最高点とは別の第
    ２導電型の不純物濃度分布の最高点を持つ第２の第２導
    電型ベース層を形成する工程とを具備し、 前記第２の主電極は、前記溝の底面、あるいは側面、あ
    るいはその両方において、前記第２の第２導電型ベース
    層にコンタクトさせるように形成することを特徴とする
    請求項１２記載の電力用半導体素子の製造方法。
  18. 【請求項１８】 前記第２導電型ベース層を形成する工
    程および前記ゲート電極を形成する工程は、 前記第１導電型ベース層の表面に第１の第２導電型ベー
    ス層を形成する工程と、 前記第１の第２導電型ベース層の途中の深さまで達した
    溝を形成する工程と、 前記溝内に酸化膜を形成する工程と、 前記溝内の底面の酸化膜を除去する工程と、 前記溝内に高い濃度の第２導電型の不純物をドープした
    多結晶シリコンを堆積して熱拡散する工程と、 前記多結晶シリコンを前記溝内より除去する工程と、 さらに、前記溝を前記第１導電型ベース層の途中の深さ
    まで達するように掘り下げてトレンチ・ゲート用の溝を
    形成する工程と、 この後、前記トレンチ・ゲート用の溝内に前記ゲート絶
    縁膜を形成し、さらに、前記ゲート電極を埋め込み形成
    する工程とを具備することを特徴とする請求項１１乃至
    １６のいずれか１項に記載の電力用半導体素子の製造方
    法。
  19. 【請求項１９】 前記第２導電型ベース層を形成する工
    程は、 前記第１導電型ベース層の表面に第１の第２導電型ベー
    ス層を形成する工程と、 前記第１の第２導電型ベース層を貫通して前記第１導電
    型ベース層に達する深さまで溝を形成する工程と、 前記溝内に酸化膜を形成する工程と、 前記溝内の底面の酸化膜を除去する工程と、 前記溝内に高い濃度の第２導電型の不純物をドープした
    多結晶シリコンを堆積して熱拡散し、第２の第２導電型
    ベース層を形成する工程と、 前記多結晶シリコンを除去する工程とを具備し、 前記第２の主電極は、前記溝の底面、あるいは側面、あ
    るいはその両方において、前記第２の第２導電型ベース
    層にコンタクトさせるように形成することを特徴とする
    請求項１２記載の電力用半導体素子の製造方法。
  20. 【請求項２０】 第１導電型ベース層を形成する工程
    と、 前記第１導電型ベース層の一方の表面に選択的に第２導
    電型ベース層を形成する工程と、 前記第２導電型ベース層の表面に選択的に第１導電型エ
    ミッタ層またはソース層を形成する工程と、 前記第１導電型エミッタ層またはソース層と前記第１導
    電型ベース層との間の第２導電型ベース層の表面上にゲ
    ート絶縁膜を介してゲート電極を設ける工程と、 前記第１導電型ベース層の他方の表面上に、あるいは前
    記第１導電型ベース層の一方の表面上に選択的にコレク
    タ層またはドレイン層を形成する工程と、 前記コレクタ層またはドレイン層上に第１の主電極を形
    成する工程と、 前記第１導電型エミッタ層またはソース層および前記第
    ２導電型ベース層の両方にコンタクトする第２の主電極
    を形成する工程とを具備し、 前記第２導電型ベース層を形成する際、前記第１導電型
    ベース層の表面に深さ方向に一定の第１の濃度でエピタ
    キシャル成長を行わせ、引き続き、表面に深さ方向に一
    定の第１の濃度以下の第２の濃度でエピタキシャル成長
    を行わせることを特徴とする電力用半導体素子の製造方
    法。
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