JP6038391B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6038391B2
JP6038391B2 JP2016511454A JP2016511454A JP6038391B2 JP 6038391 B2 JP6038391 B2 JP 6038391B2 JP 2016511454 A JP2016511454 A JP 2016511454A JP 2016511454 A JP2016511454 A JP 2016511454A JP 6038391 B2 JP6038391 B2 JP 6038391B2
Authority
JP
Japan
Prior art keywords
region
protective
trench
cell
protective contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016511454A
Other languages
English (en)
Other versions
JPWO2016052203A1 (ja
Inventor
勝俊 菅原
勝俊 菅原
泰宏 香川
泰宏 香川
梨菜 田中
梨菜 田中
裕 福井
裕 福井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6038391B2 publication Critical patent/JP6038391B2/ja
Publication of JPWO2016052203A1 publication Critical patent/JPWO2016052203A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置に関するものである。
エレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が広く使用されている。絶縁ゲート型半導体装置の一例として、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型ＭＯＳＦＥＴがある。
例えば縦型ＭＯＳＦＥＴでは、一般的に複数のＭＯＳＦＥＴセル（セル領域）を並列に接続して一つの半導体装置として取り扱う。つまり、縦型ＭＯＳＦＥＴからなる半導体装置は、個々のＭＯＳＦＥＴセルが複数配置されることによって形成される。ＭＯＳＦＥＴの配置パターンとして代表的なものは、ソース領域を正方形に形成し、その周囲をゲートトレンチで取り囲んだＭＯＳＦＥＴセルを格子状に配置するセル型のパターンや、ソース領域を細長いストライプ状に形成し、その間にゲートトレンチを配設してＭＯＳＦＥＴセルを櫛型に並べたストライプ型のパターンなどがある。
半導体装置がオフ状態の時、トレンチ型ＭＯＳＦＥＴではトレンチ底部の絶縁膜に電界が集中しやすいため、当該箇所の絶縁膜の信頼性が低いという問題がある。そこで、トレンチ底部の第１導電型のドリフト層中に空乏層を拡がらせることによって、トレンチ底部の絶縁膜に印加される電界を低減することができる第２導電型の保護拡散層を、トレンチ底部に設ける技術が提案されている（例えば、特許文献１参照）。
ここで、保護拡散層の電位が浮遊している場合、スイッチング特性など電気的特性が不安定になることがあるため、保護拡散層の電位は接地されていることが望ましい。そこで、セル型のパターンにおいてＭＯＳＦＥＴセルの一つを保護コンタクト領域とし、当該保護コンタクト領域によって保護拡散層を接地する方法が提案されている（例えば、特許文献２参照）。
特開２００５−１４２２４３号公報 国際公開第２０１２−０７７６１７号
格子状のセル型のパターンにおいて、一定間隔のセル領域ごとに、ＭＯＳＦＥＴセルを保護コンタクト領域として格子状に置換した場合、保護コンタクト領域はＭＯＳチャネルの機能を有しないため、チャネル密度が低下してオン抵抗の増加につながる。そのため、オン抵抗低減のためには保護コンタクト領域が少ない方が望ましい。一方、負荷短絡時など短絡電流が流れたときに半導体装置が破壊するまでの時間で指標される短絡耐量は、保護コンタクト領域の配置に依存することが発明者らによって見出された。負荷短絡時には、ＭＯＳＦＥＴのドレイン側に高電圧が瞬時に印加される状態になるため、第２導電型の保護拡散層から第１導電型の半導体層に逆方向の電圧が印加され、空乏層が伸びる。ここで、保護コンタクト領域から遠い箇所に配置された保護拡散層の近傍では、空乏層の伸びが遅くなる。短絡時にドレイン側から流れる短絡電流は、空乏層の伸びが小さい領域に集中するため、保護コンタクト領域から遠い箇所に配置された保護拡散層の周辺においては、空乏層が伸び切るまでに短絡電流が局所的に集中して短絡破壊を起こすことが見出された。従って、短絡耐量を向上するためには、保護コンタクト領域と保護拡散層との距離が小さくなることが望ましい。つまり、オン抵抗の増加抑制と短絡耐量の向上とはトレードオフの関係にある。
この発明は、上述のような問題を解決するためになされたもので、オン抵抗の増加を抑制しながら短絡耐量を向上することができる半導体装置を提供することを目的とする。
この発明に係る半導体装置は、基板と、基板上に設けられた第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース領域と、ベース領域内に位置する第１導電型のソース領域と、ベース領域とソース領域とを貫通し、平面視においてセル領域を区分けするトレンチと、ドリフト層内において、トレンチの底部に配設された第２導電型の保護拡散層と、トレンチの内壁に形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、ソース領域と電気的に接続されるソース電極と、３個以上のセル領域の位置に配設され、保護拡散層とソース電極とを接続する保護コンタクト領域と、を備え、保護コンタクト領域は、最も近い距離にある３つの保護コンタクト領域の中心を頂点とする三角形が、鋭角三角形となるように配設され、保護拡散層は、セル領域および保護コンタクト領域よりなる半導体領域の全領域にわたって前記トレンチの底部に配設され、セル領域と保護コンタクト領域とは、平面視において同じ幅を有し、トレンチは、平面視において半導体領域を複数の多角形または円形のセル領域に区分けし、半導体領域は、複数のセル領域からなる区画の一部のセル領域を保護コンタクト領域に置き換えたものを順に並べて形成されていること、を特徴とする。
この発明に係る半導体装置によれば、保護拡散層とソース電極とを接続する保護コンタクト領域が、最も近い距離にある３つの保護コンタクト領域の中心を頂点とする三角形が、鋭角三角形となるように配設されたため、保護コンタクト領域の数が同じであっても、保護コンタクト領域が格子状に配置された場合に比べて保護コンタクト領域から最も遠い点までの距離を短くすることができる。従って、オン抵抗の増加を抑制しながら短絡耐量を向上することが可能となる。
この発明の実施の形態１に係る半導体装置の一例を示す平面図である。 この発明の実施の形態１に係る半導体装置を示す断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、ソース領域形成までを説明するための断面図である この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、トレンチを形成するためのエッチングマスク形成までを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、トレンチを形成するまでを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、保護拡散層を形成するまでを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、ゲート電極を形成するまでを説明するための断面図である。 この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法において、オーミック電極を形成するまでを説明するための断面図である。 この発明の実施の形態１を用いない場合であり、保護コンタクト領域を格子状に設けた平面図の比較例である。 この発明の実施の形態を用いない場合の短絡耐量であるＳＣＳＯＡと、保護コンタクト領域１５のセル領域１４に対する割合であるＡと、の関係を示す実験結果である。 短絡時のＭＯＳＦＥＴ破壊メカニズムを説明するための、ＭＯＳＦＥＴの断面図である。 この発明の実施の形態１に係る半導体装置の上面図を示す。 チャネル抵抗Ｒｃｈと短絡耐量ＳＣＳＯＡの関係を示す図である。 この発明の実施の形態１に係る半導体装置の櫛型の場合を示す上面図である。 この発明の実施の形態１に係る半導体装置の千鳥配置の場合を示す上面図である。 この発明の実施の形態２に係る半導体装置の上面図である。 この発明の実施の形態２に係る半導体装置の上面図の別の例である。 この発明の実施の形態２に係る半導体装置の断面図である。 この発明の実施の形態２に係る半導体装置の上面図のさらに別の例である。
実施の形態１．
まず、この発明の実施の形態１に係る半導体装置について説明する。図１は、この発明の実施の形態１に係る半導体装置を説明するための平面図である。ここでは半導体装置の一例として、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）を用いた炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴを示す。
なお、本実施の形態は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
図１では、トレンチゲート型ＭＯＳＦＥＴの活性領域の一部であるＭＯＳＦＥＴ領域を示す。ＭＯＳＦＥＴ領域は、点線で囲まれるセル領域１４と一点鎖線で囲まれる保護コンタクト領域１５とからなる。セル領域１４は単一のＭＯＳＦＥＴセルである。ＭＯＳＦＥＴ領域は、層間絶縁膜９とソース電極１０とで覆われており、セル領域１４ではソース領域４が、層間絶縁膜９に空けられたコンタクトホール１４ａを介してソース電極１０に接続されているが、図１では層間絶縁膜９とソース電極１０は省略している。
図１では、第１導電型のソース領域４を四角形に形成し、その周囲を、ゲート電極８が埋め込まれるトレンチ５で取り囲んだセル型のセル領域１４が格子状に配置されている。すなわち、トレンチ５は、平面視においてＭＯＳＦＥＴ領域を複数のセル領域１４に区分けしている。ソース領域４の内部の四角形は第２導電型のベース領域３である。尚、トレンチ５の底部には、トレンチ５に沿って第２導電型の保護拡散層７が形成される（図２で示す）。
図１で示すように、本実施の形態では、９個分のセル領域１４である区画３１の中心を保護コンタクト領域１５で置き換えている。つまり、保護コンタクト領域１５は、トレンチ５によって区分けされた複数のセル領域１４のうち、いくつかのセル領域１４の位置に配置される。図１において、区画３１の例を２点鎖線で取り囲む。すなわち、本実施の形態においては、区画３１は８個のセル領域１４と１個の保護コンタクト領域１５からなる。この区画３１を順に並べることによってＭＯＳＦＥＴ領域、すなわち活性領域が形成される。
本実施の形態では、図１の紙面上、上下方向に隣接する区画３１内の保護コンタクト領域１５が左右方向にずらされて配置されている。図１では、上下方向に隣り合う区画３１の保護コンタクト領域１５は、保護コンタクト領域１５が格子状となる配置から、１個のセル領域１４分を左右方向にずらして配置されている。尚、保護コンタクト領域１５には溝部３０が形成され、溝部３０の底部にも保護拡散層７が形成される（図２で示す）。
図２は、本実施の形態に係る半導体装置を説明するための断面図である。図２は、図１のＡＡ断面図に相当し、ＭＯＳＦＥＴ領域内のセル領域１４及び保護コンタクト領域１５からなる。
図２に示されるように、本実施の形態のＭＯＳＦＥＴは、第１導電型であるｎ型のＳｉＣ基板１と、その上に成長させたｎ型ＳｉＣのエピタキシャル層２（半導体層）と、からなるエピタキシャル基板を用いて形成されている。エピタキシャル層２の表層部には第２導電型であるｐ型のベース領域３が形成され、ベース領域３が形成されていないエピタキシャル層２内のｎ型の領域がドリフト層２ａとなる。ベース領域３はエピタキシャル層２とは逆の伝導型を有し、ドリフト層２ａの表面上に形成されており、また、エピタキシャル層２の表層部に形成されている。
本実施の形態では第１導電型をｎ型、第２導電型をｐ型としたが、逆にしても良いことは言うまでもない。
エピタキシャル層２には、ベース領域３を貫通するように、ゲート電極８が埋め込まれるトレンチ５が形成される。つまり、トレンチ５の底部は、ベース領域３より下部のドリフト層２ａに達している。ゲート電極８の底面および側面（トレンチ５の内壁面）には、ゲート絶縁膜６が設けられている。ベース領域３の内部には、ゲート絶縁膜６を介してゲート電極８に隣接するように、ｎ型のソース領域４が配設される。
また、ドリフト層２ａ内で、かつゲート電極８（トレンチ５）の下部には、ＭＯＳＦＥＴのオフ時にドリフト層２ａの空乏化を促進すると共に、トレンチ５の底部への電界集中を緩和してゲート絶縁膜６の破壊を防止するための、ｐ型の保護拡散層７が形成される。この保護拡散層７は、ＭＯＳＦＥＴ領域の全領域にわたって、トレンチ５底部に設けられていることが望ましいが、設けられていなくても良い。
保護コンタクト領域１５には、トレンチ５と同じ深さの溝部３０が形成され、当該溝部３０の底部にも保護拡散層７が形成されている。すなわち、溝部３０の底部の保護拡散層７とトレンチ５の底部の保護拡散層７とは電気的に接続されている。
エピタキシャル層２の表面上と、溝部３０の内部には層間絶縁膜９が形成される。層間絶縁膜９には、層間絶縁膜９を貫通するコンタクトホールが形成される。エピタキシャル層２の表面上と、溝部３０の底面上において、コンタクトホールが設けられた領域に低抵抗なオーミック電極１１が形成される。さらに、オーミック電極１１はコンタクトホールを介してソース電極１０へ接続される。つまり、層間絶縁膜９上に配設されたソース電極１０は、当該オーミック電極１１によってソース領域４およびベース領域３に電気的に接続される。
さらに、ソース電極１０は、溝部３０の底面に形成されたオーミック電極１１を介して、溝部３０の底部の保護拡散層７に電気的に接続される。従って、溝部３０の底部の保護拡散層７とトレンチ５の底部の保護拡散層７とはソース電極１０に電気的に接続される。すなわち、保護コンタクト領域１５は、ソース電極１０と保護拡散層７とを接続するために設けられた領域である。つまり、トレンチ５の底部の保護拡散層７をソース電極１０に電気的に接続するために、保護コンタクト領域１５内において、ソース電極１０と保護拡散層７とが接続される。図２においては、保護コンタクト領域１５においてソース電極１０と保護拡散層７とは、オーミック電極１１を介して接続されているが、直接接続されていても良い。
尚、ＳｉＣ基板１の裏面には、ドレイン電極１２が形成されている。
次に、図１及び図２に示した本実施の形態に係るＭＯＳＦＥＴの製造方法を説明する。図３〜図８は、その工程図である。
図３は、本実施の形態に係るＭＯＳＦＥＴの製造方法において、ソース領域４形成までを説明するための断面図である。まず、ＳｉＣ基板１上にエピタキシャル層２（半導体層）を形成する。ここでは、４Ｈのポリタイプを有する、ｎ型で低抵抗のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型のエピタキシャル層２をエピタキシャル成長させてエピタキシャル基板を形成した。エピタキシャル層２は、例えば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度、５〜２００μｍの厚さであれば良い。
次に、エピタキシャル層２の表層部に所定のドーパントをイオン注入することにより、ベース領域３、及び、ソース領域４を形成する。ベース領域３は、ｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５〜３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高くする。このとき、Ａｌの注入深さよりも深いエピタキシャル層２の領域がｎ型のドリフト層２ａとして残る。
尚、ベース領域３は、エピタキシャル層２上に、ｐ型層をエピタキシャル成長することによって形成してもよい。その場合も、ベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合と同等の範囲とする。
ソース領域４は、ｎ型不純物である窒素（Ｎ）をベース領域３の表層部にイオン注入することにより形成する。ソース領域４は、この後形成されるゲート電極８（トレンチ５）のレイアウトに対応する格子状のパターンで形成される（図１参照）。これにより、トレンチ５が形成されたとき、ゲート電極８の両側にソース領域４が配設される。Ｎのイオン注入深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型不純物濃度よりも高くし、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とする。尚、上記の不純物領域を形成するイオン注入の順番は、最終的に図１に記載の構造になれば、上記の通りでなくても良い。
また、ベース領域３の下部にｎ型の空乏化抑制層を設けてもよい。図２の構造においては、ベース領域３と保護拡散層７の両方から伸びる空乏層によってオン時に電流経路が狭窄する、いわゆるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）抵抗が、ベース領域３と保護拡散層７の間に発生する。空乏化抑制層により、オン時にベース領域３から空乏層が延びることが抑制されるため、ＪＦＥＴ抵抗を低減することができる。空乏化抑制層はｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成する。
空乏化抑制層の深さは、ベース領域３より深く、エピタキシャル層２の厚さを超えない範囲で、厚みは０．０５〜３μｍ程度とすることが望ましい。注入するＮの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高く、かつ１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下であることが望ましい。尚、空乏化抑制層はｎ型のエピタキシャル成長によって形成してもよい。その場合の空乏化抑制層の不純物濃度及び厚さは、イオン注入によって形成する場合と同等の範囲とする。
図４に、本実施の形態に係る半導体装置の製造方法において、トレンチ５を形成するためのエッチングマスク２２形成までを説明するための断面図を示す。図３で示すエピタキシャル層２の表面上にシリコン酸化膜マスク２１を１〜２μｍ程度堆積し、さらにその上に、レジスト材からなるエッチングマスク２２を形成する。エッチングマスク２２は、フォトリソグラフィ技術により、トレンチ５の形成領域を開口したパターンに形成される。ここでは、トレンチ５が格子状なので、エッチングマスク２２はそれを反転したマトリクス状のパターンとなる。
次に、エッチングマスク２２をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理により、シリコン酸化膜マスク２１をパターニングする。つまり、エッチングマスク２２のパターンがシリコン酸化膜マスク２１に転写される。パターニングされたシリコン酸化膜マスク２１は、図５で説明する工程のエッチング用のマスクとなる。
図５に、本実施の形態に係る半導体装置の製造方法において、トレンチ５を形成するまでを説明するための断面図を示す。図４でパターニングされたシリコン酸化膜マスク２１をマスクとするＲＩＥにより、エピタキシャル層２に、ソース領域４及びベース領域３を貫通するトレンチ５を形成する。トレンチ５の深さは、ベース領域３の深さ以上であり、０．６〜６．０μｍ程度とする。このとき、保護コンタクト領域１５も同様にエッチング処理することによって溝部３０を形成する。
図６に、本実施の形態に係る半導体装置の製造方法において、保護拡散層７を形成するまでを説明するための断面図を示す。シリコン酸化膜マスク２１上に、トレンチ５の部分を開口したパターンであるエッチングマスク２２と同様のパターンを有する注入マスク２３を形成し、それをマスクとするイオン注入を実施して、トレンチ５の底部にｐ型の保護拡散層７を形成する。このとき、同時に保護コンタクト領域１５の溝部３０の底部にもイオン注入することによって、保護拡散層７を形成する。
保護拡散層７を形成するために、ｐ型不純物としてＡｌを用いる。注入するＡｌの不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲であることが望ましい。さらにより好ましくは、３×１０１７ｃｍ−３〜１×１０１８ｃｍ−３の範囲であることが望ましい。保護拡散層７の不純物濃度が低いと、トレンチ５内部のゲート絶縁膜６の電界を緩和する効果が十分に得られない。また、保護拡散層７の不純物濃度が高いと、オン時に保護拡散層７から伸びる空乏層が大きくなり、オン電流の経路が狭くなってオン抵抗が増大してしまうからである。
また、保護コンタクト領域１５内の保護拡散層７に、濃度分布を設けても良い。保護コンタクト領域１５内でオーミック電極１１と接触する領域に、例えば５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の高濃度領域を設ければ、オーミック抵抗を小さくできるので、スイッチング特性の向上につながる。
尚、注入マスク２３の代わりに、トレンチ５形成の際のエッチングマスクとしてパターニングされた、シリコン酸化膜マスク２１を使用してもよい。これにより、製造工程の簡略化および製造コスト削減を図ることができる。注入マスク２３の代わりにシリコン酸化膜マスク２１を使用する場合は、トレンチ５を形成した後、ある程度の厚さのシリコン酸化膜マスク２１が残存するように、シリコン酸化膜マスク２１の厚さやエッチング条件を調整する必要がある。
保護拡散層７を形成するためのイオン注入後、注入マスク２３を除去し、熱処理装置を用いて、イオン注入した不純物を活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、１３００〜１９００℃、３０秒〜１時間の条件で行う。
図７に、本実施の形態に係る半導体装置の製造方法において、ゲート電極８を形成するまでを説明するための断面図を示す。トレンチ５の内壁を含むエピタキシャル層２の全面に、ゲート絶縁膜６となるシリコン酸化膜を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化して形成してもよいし、エピタキシャル層２上に堆積させて形成してもよい。ゲート絶縁膜６の材料としては、シリコン酸化膜以外にも、Ａｌ２Ｏ３（Ａｌｕｍｉｎｕｍ Ｏｘｉｄｅ）やＳｉＮ（Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）などを用いても良い・
その後、ゲート電極８となるポリシリコンを減圧ＣＶＤ法により堆積する。さらに、シリコン酸化膜とポリシリコンをパターニングまたはエッチバックすることにより、トレンチ５内にゲート絶縁膜６及びゲート電極８を形成する。このとき、溝部３０の側面にもゲート電極８を形成する。ただし、保護コンタクト領域１５においては、溝部３０の内部のポリシリコンはエッチバックする。
図８は、本実施の形態に係る半導体装置の製造方法において、オーミック電極１１を形成するまでを説明するための断面図を示す。減圧ＣＶＤ法により、エピタキシャル層２の全面に層間絶縁膜９となる絶縁膜を形成し、ゲート電極８を覆う。層間絶縁膜９の材料としては、ＳｉＯ２（Ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ）やＳｉＮ（Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などを用いても良い。
次に、層間絶縁膜９をパターニングすることで、セル領域１４ではソース領域４およびベース領域３の表面上に、保護コンタクト領域１５では保護拡散層７の表面上に達するように、コンタクトホールをそれぞれ形成する。
続いて、コンタクトホールの底に露出した領域にオーミック電極１１を形成する。オーミック電極１１の形成方法としては、例えば、コンタクトホール内を含むエピタキシャル層２の全面に、Ｎｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理によりエピタキシャル層２である炭化珪素と反応させて、オーミック電極１１となるシリサイド膜を形成する。その後、層間絶縁膜９上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。層間絶縁膜９上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗値を有するオーミック接触が形成される。
そして、エピタキシャル層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜９上並びにコンタクトホール内に、ソース電極１０を形成する。最後に、ＳｉＣ基板１の裏面にＡｌ合金等の電極材を堆積してドレイン電極１２を形成することにより、図１及び図２に示した構成を有する、本実施の形態に係るＭＯＳＦＥＴが得られる。
本実施の形態に係るＭＯＳＦＥＴでは、セル領域１４、すなわちゲート電極８で区切られたセルのそれぞれがＭＯＳチャネルの機能を有し、ＭＯＳＦＥＴとして機能する。より具体的には、セル領域１４のベース領域３のうち、ゲート絶縁膜６と接する領域がＭＯＳチャネルを形成するので、ＭＯＳＦＥＴセルとして機能する。
これに対し、溝部３０が形成された保護コンタクト領域１５は、ＭＯＳ界面を有しないためＭＯＳチャネルが形成されないので、ＭＯＳＦＥＴセルとしての機能は失われる。しかしながら、保護コンタクト領域１５は、保護拡散層７をソース接地し、保護拡散層７の電位が浮遊することによって、スイッチング速度が遅くなる、スイッチング動作が不安定になるなど、電気的特性が低下することを防ぐ。後で詳述するが、保護拡散層７が保護コンタクト領域１５に近いほど、短絡発生時に空乏層が保護拡散層７からドリフト層２ａへ伸びやすい。
本実施の形態に係る半導体装置の効果を説明するために、図９に、本実施の形態を用いない場合の、保護コンタクト領域１５を格子状に設けた平面図の比較例を示す。図９でも図１と同様に、格子状に配置されたセル領域１４のうち、２点鎖線で囲まれる９個分のセル領域１４の区画３１の中心が保護コンタクト領域１５に置換されている。しかしながら、図９では、この９個の区画３１が格子状に配置されることによって、ＭＯＳＦＥＴ領域全体において、保護コンタクト領域１５が格子状に配設されることになる。すなわち、上下方向に隣接する区画３１の保護コンタクト領域１５は、左右方向にずれることなく格子状に配置される。つまり、上下に隣接する区画３１の保護コンタクト領域１５は、同列内のセル領域１４の位置に形成される。
ちなみに、図９において、トレンチ５のパターンに沿って、トレンチ５の底部に保護拡散層７が配設されているとする。
ここで、図９では、最も近い距離内に存在する３つの保護コンタクト領域１５の中心を頂点とした三角形１８は、点線で示すように直角三角形となる。尚、三角形１８は、保護コンタクト領域１５の中心を頂点とし、面積が最小となる三角形である。
この、三角形１８の外心が点Ｘに相当する。すなわち、保護コンタクト領域１５から最も遠い距離にある点Ｘは、三角形１８の外心の位置に一致する。図９において、点Ｘを外心とする円の半径は距離ｄである。セル領域１４の幅をＷｃｈ、保護コンタクト領域１５のセル領域１４に対する割合をＡ、図９のように三角形１８の外接円の半径と、三角形１８の一辺と、のなす角度をθとすると、距離ｄは（式１）で表される。
Figure 0006038391
図９では、三角形１８は直角二等辺三角形であるので、θはπ／４であり、（式１）は（式２）のようになる。
Figure 0006038391
また、図９では、Ａは１／９であるから、距離ｄは約２．１２＊Ｗｃｈと求められる。
図１０に、実験で得られた本実施の形態を用いない場合の短絡耐量（ＳＣＳＯＡ）と、保護コンタクト領域１５のセル領域１４に対する割合であるＡと、の関係を示す。半導体装置の断面は図２に示す通りであるが、保護コンタクト領域１５の配置が、本実施の形態を用いない図９の配置としている。
図１０より、短絡耐量であるＳＣＳＯＡは、保護コンタクト領域１５のセル領域１４に対する割合Ａに比例することが分かる。このように、発明者らは、ＳＣＳＯＡが保護コンタクト領域１５のセル領域１４に対する割合Ａに依存することを見出した。
さらに、短絡電流によって破壊した箇所を観察した結果、図９の点Ｘに相当する位置にて破壊していることを見出した。すなわち、負荷短絡などの際に短絡電流のような高電流が流れたとき、図９では、保護コンタクト領域１５から最も遠い距離にある点Ｘにおいて、ＭＯＳＦＥＴが破壊することが分かった。
図１１に、短絡時のＭＯＳＦＥＴ破壊メカニズムを説明するための図を示す。ドレイン電極１２からソース電極１０へ向かって高電流が流れるとき、ソース電極１０と電気的に接続されたｐ型のベース領域３と保護拡散層７とから、ｎ型のドリフト層２ａへ向けて空乏層が伸びる。空乏層が伸び切った状態では、ドリフト層２ａ全体が空乏層で占められ、ドレイン電極１２からソース電極１０へ向かって短絡電流は空乏層内を通って流れる。ドリフト層２ａ全体が空乏層で占められているので、短絡電流は比較的全体に分散して流れる。
ここで、短絡発生時から空乏層が伸び切る途中である過渡的な状態における空乏層を、図１１中、一点鎖線で示す。短絡発生時、すなわちドレイン電極に高電圧が印加された瞬間から、ｐ型のベース領域３と保護拡散層７とからドリフト層２ａへ向かって空乏層が伸び始める。ここで、空乏層は、ドリフト層２ａ中、ベース領域３あるいは保護拡散層７とソース電極１０とが接続する領域に近いほど速く伸びる。空乏層の伸びに伴って、ｐｎ界面の空乏容量を介して、ベース領域３及び保護拡散層７から変位電流がソース電極１０へ向けて流れるが、ベース領域３あるいは保護拡散層７内における変位電流の流れる経路は、ソース電極１０との接続箇所に近いほど短くなるからである。
ｐ型のベース領域３は、各セル領域１４においてオーミック電極１１を介してソース電極１０と接続されているため、ベース領域３からの空乏層の伸びは、全体にほぼ均一である。一方、保護拡散層７は、セル領域１４内ではソース電極１０と接続されておらず、保護コンタクト領域１５においてオーミック電極１１を介してソース電極１０と接続されている。
そのため、保護拡散層７からの空乏層の伸びる速さは、保護コンタクト領域１５からの距離に応じて分布が生じる。つまり、保護コンタクト領域１５に近いセル領域１４では、保護拡散層７から比較的速く空乏層が伸びるが、保護コンタクト領域１５から遠いセル領域１４では、保護拡散層５からの空乏層伸びは遅い。尚、保護コンタクト領域１５に隣接するセル領域１４は空乏層の伸びが最も速く、保護コンタクト領域１５から遠くなる程空乏層の伸びが遅くなる。
従って、図１１のように、保護コンタクト領域１５近傍の空乏層の伸びは大きく、保護コンタクト領域１５から遠い空乏層の伸びは小さい状態が生じる。尚、最も空乏層の伸びが小さい領域は、保護コンタクト領域１５から最も遠いセル領域１４となる。
ドリフト層２ａに空乏層が伸びたとき、空乏層内は高抵抗となるので、空乏層が伸びた領域では抵抗が高くなる。つまり、空乏層が大きく伸びている領域では電流が流れにくい。
図１１中、短絡電流を矢印で示す。図１１のように空乏層の伸びに分布が生じている場合、空乏層の伸びが小さい領域に短絡電流が集中する。すなわち、保護コンタクト領域１５から最も遠い領域に短絡電流が局所的に集中し、高電流によって当該箇所の温度が局所的に上昇し、絶縁膜や半導体が熱的な損傷を受けて破壊に至る。局所的に集中した高電流による電気的な損傷も破壊の要因として挙げられる。
このように、短絡電流が流れたとき、保護コンタクト領域１５から最も遠い距離にある点ＸにおいてＭＯＳＦＥＴが破壊しやすい。従って、（式１）で表される距離ｄが小さいほどＭＯＳＦＥＴが破壊しにくく、半導体装置の信頼性を向上できる。つまり、距離ｄが小さいほど活性領域内の空乏層の伸びる早さの分布を低減することができるので、短絡電流の局所的な集中を緩和することができ、短絡耐量の向上につながる。
図９では、セル領域１４の９個分の区画の１つが保護コンタクト領域１５に置換されているが、図１０から分かるように、セル領域１４の２５個分の区画の１つが保護コンタクト領域１５に置換されているよりも、９個分の区画の１つが保護コンタクト領域１５に置換されている方が距離ｄを小さく、さらに４個分の区画の１つが保護コンタクト領域１４に置換されている方が距離ｄを小さくできる。これは、（式１）におけるＡ、すなわち保護コンタクト領域１５のセル領域１４に対する割合を大きくしたためである。
このように、セル領域１４の個数に対する保護コンタクト領域１５の個数の割合を大きくするほど距離ｄを小さくできるので、点Ｘにおける破壊を抑制でき、短絡耐量が向上されるので、半導体装置の信頼性を向上できる。
しかしながら、保護コンタクト領域１５はＭＯＳチャネルの機能を有しないため、セル領域１４に対する保護コンタクト領域１５の割合を増加すると、ＭＯＳＦＥＴセルが減少、すなわちチャネル密度が減少することとなり、チャネル抵抗が増加するので、オン抵抗が増大してしまう。すなわち、オン抵抗の増大と短絡耐量の向上とは、トレードオフの関係にある。
図１２に、本実施の形態に係る半導体装置の効果を説明するための平面図を示す。図１２は、本実施の形態に係る半導体装置を示す図１の配置において、距離ｄを求めるための平面図である。
図１２で示すように、本実施の形態では９個分のセル領域１４の中心位置を保護コンタクト領域１５に置き換えた区画３１を順に配設しているが、上下に隣接する区画３１内の保護コンタクト領域１５が左右方向にずれているため、最も近い距離に配設される３つの保護コンタクト領域１８の中心を頂点とする三角形１８は鋭角三角形となる。従って、点Ｘと保護コンタクト領域１５の中心とを結ぶ、三角形１８の外接円の半径と、当該保護コンタクト領域１５の中心からのびる三角形１８の一辺と、がなす角度θは、π／４より小さくなる。
そのため、本実施の形態では、（式１）におけるｃｏｓθが図９の場合よりも大きくなるので、距離ｄが図９の場合より小さくなる。図１１の場合の距離ｄを（式１）から求めたところ、約１．９０＊Ｗｃｈと、図９に比べて１１％縮小することが可能となる。
従って、区画３１が、同じ８個のセル領域１４と１個の保護コンタクト領域１５からなる場合であっても、比較例の図９に比べると、本実施の形態を用いた図１１では、保護コンタクト領域１５から最も遠い距離にある点Ｘから保護コンタクト領域１５までの距離を小さくすることが可能となる。そのため、保護コンタクト領域１５の個数を増加させずに、短絡電流の局所的な集中を緩和することができる。
図１３に、チャネル抵抗（Ｒｃｈ）と短絡耐量（ＳＣＳＯＡ）との関係を示す。図９で示した、本実施の形態を用いない場合の短絡耐量とＲｃｈとの関係を、図１３中、黒三角で示す。尚、Ｒｃｈは、保護コンタクト領域１５を形成しない場合のＲｃｈを１．０とし、保護コンタクト領域１５を設けた場合のチャネル密度の減少分からＲｃｈの増加分を計算することによって算出した。短絡耐量（ＳＣＳＯＡ）は実験で得られた値である。
図１３のように、Ｒｃｈを増加させるとＳＣＳＯＡが増加することが分かる。ＲｃｈとＳＣＳＯＡは図１３の点線の関係で示され、トレードオフの関係にある。そのため、図１３の点線より上の領域の特性が得られた場合、Ｒｃｈの増加を抑制しながらＳＣＳＯＡを向上したことを示すので、トレードオフ関係が改善できたことを示す。
図１３中、本実施の形態を用いた場合を白丸の特性で示す。本実施の形態を用いた場合、図１３の点線に比べて、Ｒｃｈの増加を抑制しながら、高いＳＣＳＯＡが得られていることが分かる。すなわち、本実施の形態によれば、オン抵抗の増大を抑制しながら、短絡耐量を向上できる。
このように、本実施の形態にかかわる半導体装置によれば、最も近い距離内に配設される３つの保護コンタクト領域１８の中心を頂点とする三角形１８が鋭角三角形となるので、チャネル密度を増加することなく、最も遠く離れた保護拡散層７と保護コンタクト領域１５との距離を縮めることができるので、オン抵抗の増加と、短絡電流による破壊と、を同時に抑制する効果が得られる。すなわち、本実施の形態を用いれば、複雑な製造工程を要することなく、オン抵抗と短絡耐量のトレードオフ関係を改善することが可能となる。
本実施の形態では、保護コンタクト領域１５の溝部３０はトレンチ５と同じ深さとしたが、同じ深さでなくても良い。また、溝部３０は設けなくても良い。保護コンタクト領域１５内におけるオーミック電極は、セル領域１４と同様にエピタキシャル層の表面に形成し、保護コンタクト領域内でベース領域３と保護拡散層７とを接続するように、保護コンタクト領域１５内のみ保護拡散層７の深さ方向の厚みを厚くすれば良い。
本実施の形態では、半導体基板としてＳｉＣ基板１を用いたが、Ｓｉやワイドバンドギャップ半導体など、その他の半導体材料を用いても良い。
ワイドバンドギャップ半導体は、ＳｉＣの他、窒化ガリウム系材料、ダイヤモンドなどがあり、１ｋＶ程度或いはそれ以上の高電圧を扱う技術分野への適用が有望視されている次世代の半導体材料である。
ＳｉＣを用いたＭＯＳＦＥＴでは、ＭＯＳ界面の電子トラップがＳｉに比べて１桁以上多いことが知られている。このため、オン抵抗におけるチャネル抵抗の割合が大きい。チャネル密度の低下によってチャネル抵抗が増加するので、保護コンタクト領域１５の個数を増やした場合、ＳｉＣではオン抵抗の増加率が大きい。
また、ＳｉＣを用いたＭＯＳＦＥＴは、同程度の耐圧を有するＳｉデバイスに比べてオン抵抗が低く、生じる短絡電流も大きいことから発生する熱が大きくなり、ゲート酸化膜破壊に至りやすいことが知られている。つまり、ＳｉＣはＳｉに比べて短絡耐量が小さいという問題が知られている。
このため、ＳｉＣはオン抵抗と短絡耐量のトレードオフ関係が顕著である。そのため、本実施の形態を、ＳｉＣを用いた半導体装置に適用した場合に、オン抵抗と短絡耐量のトレードオフを改善する効果が特に顕著に得られる。
本実施の形態では、区画３１を８個のセル領域１４と１個の保護コンタクト領域１５としたが、セル領域１４の数は任意であっても良いことは言うまでもない。すなわち、区画３１を４８個のセル領域１４と１個の保護コンタクト領域１５としてもよいし、２４個のセル領域１４と１個の保護コンタクト領域１５としてもよいし、３個のセル領域と１個の保護コンタクト領域１５としてもよいし、如何様であっても良い。
本実施の形態では、セル領域１４は四角形であったが、六角形など、その他の多角形であってもよい。また、円形などその他の形状であっても、本実施の形態の効果を得ることができる。
また、セル型でなくても櫛型であっても良い。図１４に、櫛型のＭＯＳＦＥＴ領域に、本実施の形態を用いて保護コンタクト領域１５を形成した場合の上面図を示す。櫛型のＭＯＳＦＥＴセルを分断するように保護コンタクト領域１５を形成すれば良い。すなわち、セル領域１４の一部を保護コンタクト領域１５とすれば良い。櫛型の場合でも、最も近い距離にある３つの保護コンタクト領域の中心を結ぶ三角形１８は、鋭角三角形となるように保護コンタクト領域１５を配置する。
図１４の配置の場合、櫛型のストライプの幅をＷｃｈとした場合、距離ｄは１．９３＊Ｗｃｈとなる。
図１４のように、櫛型の場合には、各ストライプに少なくとも一つの保護コンタクト領域１５を設けることが望ましい。浮遊電位と成る保護拡散層７ができてスイッチング動作が不安定になるのを防ぐためである。
また、セル領域１４の配置を千鳥配置としてもよい。図１５に、千鳥配置のＭＯＳＦＥＴ領域に、本実施の形態を用いて保護コンタクト領域１５を形成した場合の上面図を示す。この場合、最も近い距離にある３つの保護コンタクト領域の中心を結ぶ三角形１８は、正三角形となり、距離ｄを１．８８＊Ｗｃｈと最も小さくすることができる。
このように、本実施の形態に記載のない配置であったとしても、最も近い距離にある３つの保護コンタクト領域の中心を結ぶ三角形１８が鋭角三角形であれば、本実施の形態の効果が得られる。
また、本実施の形態はＩＧＢＴにも適用可能である。図２に示した構造において、ＳｉＣ基板１をｐ型にすれば、ＩＧＢＴとなる。その場合、ＭＯＳＦＥＴのソース領域４及びソース電極１０は、それぞれＩＧＢＴのエミッタ領域及びエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１２はコレクタ電極に対応することになる。
実施の形態２．
図１６及び１７は、本実施の形態２に係る半導体装置を示す上面図である。本実施の形態における半導体装置においては、保護コンタクト領域１５から離れた領域にあるチャネル領域を不活性化したことを特徴としている。それ以外については、実施の形態１と同様である。本実施の形態によれば、短絡耐量を向上する効果が得られる。
図１６及び１７において、ＭＯＳチャネルとして機能できないようにした不活性チャネル２５は、保護拡散層接地領域１５を中心とした円２４を描いた場合に、円２４の外側にあるチャネルとすればよい。
このとき、円２４の半径は、セル領域１４の幅Ｗｃｈの１倍以上３倍以下、望ましくは２倍以下とする。これは、Ｗｃｈの１倍より小さい場合には、不活性化されたチャネルの割合が増えるためにオン抵抗が増大し、３倍より大きい場合には、十分な短絡耐量向上効果が得られないためである。
例えば、図１６に示す円２４の半径は、Ｗｃｈの２倍、図１７の円２６の半径は、Ｗｃｈの２．５倍である。また、円２４の半径を小さくする場合には、不活性化されるチャネルの割合を減らすため、保護コンタクト領域２５の設置割合１／Ａを大きくすることが望ましい。
尚、ＭＯＳＦＥＴ領域をストライプ型に配置する場合には円２４の半径を、ストライプの幅Ｗｃｈである短辺間距離を基準として決めればよい。
図１８に、本実施の形態に係る半導体装置の断面図を示す。尚、図１８は、図１７におけるＢＢ断面図である。
図１８では、不活性化チャネル２５の領域において、ソース領域４を形成していない。すなわち、不活性化チャネル２５においては、トレンチ５の側面は、ゲート絶縁膜６を介して全面がベース領域３と対向する。不活性化チャネル２５にソース領域４を形成しないことによって、オン時に不活性化チャネル２５にはＭＯＳチャネルが形成されず、ＭＯＳチャネルとして機能しない。
短絡時には、保護コンタクト領域１５から離れた領域に短絡電流が集中する。これは、実施の形態１の図１１にて説明したとおりである。集中した短絡電流は、当該領域のセル領域１４内を通ってソース電極１０へと流れる。
短絡時にＭＯＳチャネルが形成されていると、チャネル領域の抵抗が小さいため高電流が流れ、ゲート絶縁膜６の破壊につながる。ここで、チャネル領域にＭＯＳチャネルが形成されていないと、チャネル領域の抵抗が高いため、電流集中を緩和する効果が得られる。すなわち、不活性化チャネル２５の領域では、ドレイン・ソース間のチャネル抵抗が他の領域よりも高くなるため、電流が流れにくくなる。
つまり、本実施の形態を用いれば、保護コンタクト領域１５から遠く空乏層の伸びが小さいために抵抗が低い分、チャネルの抵抗を高くできるので、短絡電流の集中を緩和する効果が得られる。
このように、本実施の形態を用いれば、空乏層の伸びが遅いために短絡電流が集中しやすい領域のチャネル抵抗を増加させ、短絡電流の集中を緩和させて、短絡耐量を向上できるという効果が得られる。不活性化チャネル２５はＭＯＳチャネルとしては機能しないため、チャネル抵抗の増加につながるが、短絡電流が集中する領域のチャネルのみを不活性化するので、不用な領域のチャネルを不活性化することがない。そのため、チャネル抵抗の増加を極力抑制しながら、短絡耐量を向上することができる。
図１６に示すように、１５個のセル領域１４に対して１個の保護コンタクト領域を設ける配置の場合、保護コンタクト領域１５からセル間距離Ｗｃｈの２倍に含まれない領域のチャネルを不活性化とすると、図１６の場合、不活性化チャネル２５の割合は約２１％、図１７の場合、約３％となる。このように、オン抵抗の増加を抑制しながら短絡耐量を大きく向上することができる。
図１６のように、本実施の形態を実施の形態１と組み合わせた場合には、短絡耐量向上の効果がより大きく得られるが、図１７のような配置であっても本実施の形態の効果が得られる。
図１９は、本実施の形態の半導体装置の別の配置例を示す上面図である。図１９に示す円２４の半径は、Ｗｃｈの２倍である。図１６ではセル配置が千鳥配置であったのに対し、図１９は、セル配置が格子状である。また、図１９では保護コンタクト領域１５の配置も格子状になっている。図１９では、不活性化チャネル２５の割合は２３％である。
不活性化チャネル２５を形成するためには、ソース領域４を形成しない以外の方法を用いても良いことは言うまでもない。例えば、不活性化チャネル２５の領域に高濃度のｐ型不純物を導入する。すなわち、不活性化チャネル２５におけるベース領域３の不純物濃度が、不活性化されていないセル領域１４におけるベース領域３の不純物濃度より高い。この場合、不活性化チャネル２５はオン時にｎ型に反転しにくく、ＭＯＳチャネルとして機能しにくい。つまり、当該箇所のチャネル抵抗が高抵抗化する。
このように、不活性化チャネル２５は完全にＭＯＳチャネルとして機能しない場合でなくても、不活性化チャネル２５のチャネル抵抗が、他のチャネル領域よりも高抵抗であれば、本実施の形態の効果が得られる。
その他の形態として、例えば、不活性化チャネル２５のチャネル長が他の領域よりも大きくなっていても良い。チャネル長が長い分、不活性化チャネル２５におけるチャネル抵抗が増加するので、本実施の形態の効果が得られる。
本実施の形態では、セル領域１４のうち、短絡電流が集中する領域を不活性化チャネル２５とする。実施の形態１では、保護コンタクト領域１５に隣接するセル領域１４では、保護コンタクト領域１５との接続面においてゲート電極８が狭窄化する。そのため、保護コンタクト領域１５の設置割合の増加とともに、ゲート断線やゲート抵抗の増加による遅延が生じる懸念がある。
本実施の形態によれば、ゲート電極８を狭窄化しないので、ゲート不具合による製造歩留まりを保ちつつ短絡耐量を向上させることが可能となる。
尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
１ ＳｉＣ基板、２ エピタキシャル層、２ａ ドリフト層、３ ベース領域、４ ソース領域、５ トレンチ、６ ゲート絶縁膜、７ 保護拡散層、８ ゲート電極、９ 層間絶縁膜、１０ ソース電極、１１ オーミック電極、１２ ドレイン電極、１４ セル領域、１５ 保護コンタクト領域、１８ 三角形、２１ シリコン酸化膜マスク、２２ エッチングマスク、２３ 注入マスク、２４ 円、２５ 不活性化チャネル、３０ 溝部、３１ 区画。

Claims (11)

  1. 基板と、
    前記基板上に設けられた第１導電型のドリフト層と、
    前記ドリフト層上に形成された第２導電型のベース領域と、
    前記ベース領域内に位置する第１導電型のソース領域と、
    前記ベース領域と前記ソース領域とを貫通し、平面視においてセル領域を区分けするトレンチと、
    前記ドリフト層内において、前記トレンチの底部に配設された第２導電型の保護拡散層と、
    前記トレンチの内壁に形成されたゲート絶縁膜と、
    前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記ソース領域と電気的に接続されるソース電極と、
    ３個以上の前記セル領域の位置に配設され、前記保護拡散層と前記ソース電極とを接続する保護コンタクト領域と、
    を備え、
    前記保護コンタクト領域は、最も近い距離にある３つの前記保護コンタクト領域の中心を頂点とする三角形が、鋭角三角形となるように配設され、
    前記保護拡散層は、前記セル領域および前記保護コンタクト領域よりなる半導体領域の全領域にわたって前記トレンチの底部に配設され、
    前記セル領域と前記保護コンタクト領域とは、平面視において同じ幅を有し、
    前記トレンチは、平面視において前記半導体領域を複数の多角形または円形の前記セル領域に区分けし、
    前記半導体領域は、前記複数のセル領域からなる区画の一部のセル領域を前記保護コンタクト領域に置き換えたものを順に並べて形成されていること
    を特徴とする半導体装置。
  2. 前記トレンチは、前記セル領域が格子状に配置されるように形成されたこと
    を特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチは、前記セル領域が千鳥配置に配置されるように形成されたこと
    を特徴とする請求項１に記載の半導体装置。
  4. 前記保護拡散層は、３×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度範囲の第２導電型の不純物を含むこと
    を特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記保護コンタクト領域は、前記保護拡散層に達する深さの溝部を有すること
    を特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記保護コンタクト領域は、前記保護拡散層と前記ソース電極とをオーミック電極を介して接続し、
    前記保護コンタクト領域において、前記保護拡散層は、前記オーミック電極と接する領域に、第２導電型の不純物濃度が５×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である高濃度領域を備えること
    を特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記セル領域は、前記保護コンタクト領域を中心とし、前記セル領域の幅の１倍以上３倍以下の半径を有する円より外側に、前記円内のチャネル抵抗に比べてチャネル抵抗が大きい不活性化チャネルを備えること
    を特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記不活性化チャネルは、前記トレンチの側面全面が前記ゲート絶縁膜を介して前記ベース領域と対向すること
    を特徴とする請求項７に記載の半導体装置。
  9. 基板と、
    前記基板上に設けられた第１導電型のドリフト層と、
    前記ドリフト層上に形成された第２導電型のベース領域と、
    前記ベース領域内に位置する第１導電型のソース領域と、
    前記ベース領域と前記ソース領域とを貫通し、平面視においてセル領域が複数になるように区分けするトレンチと、
    前記ドリフト層内において、前記トレンチの底部に配設された第２導電型の保護拡散層と、
    前記トレンチの内壁に形成されたゲート絶縁膜と、
    前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記ソース領域と電気的に接続されるソース電極と、
    複数の前記セル領域のうち３個以上の位置に配設され、前記保護拡散層と前記ソース電極とを接続する保護コンタクト領域と、
    を備え、
    前記セル領域は、前記保護コンタクト領域を中心とし、前記セル領域の幅の１倍以上３倍以下の半径を有する円より外側に、前記円内のチャネル抵抗に比べてチャネル抵抗が大きい不活性化チャネルを有し、
    前記トレンチは、平面視において前記セル領域および前記保護コンタクト領域よりなる半導体領域を複数の多角形または円形の前記セル領域に区分けし、
    前記半導体領域は、前記複数のセル領域からなる区画の一部のセル領域を前記保護コンタクト領域に置き換えたものを順に並べて形成される半導体装置。
  10. 前記基板は、ワイドバンドギャップ半導体であること
    を特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記基板は、炭化珪素であること
    を特徴とする請求項１から９のいずれか１項に記載の半導体装置。
JP2016511454A 2014-09-30 2015-09-16 半導体装置 Active JP6038391B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014199781 2014-09-30
JP2014199781 2014-09-30
PCT/JP2015/076318 WO2016052203A1 (ja) 2014-09-30 2015-09-16 半導体装置

Publications (2)

Publication Number Publication Date
JP6038391B2 true JP6038391B2 (ja) 2016-12-07
JPWO2016052203A1 JPWO2016052203A1 (ja) 2017-04-27

Family

ID=55630245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016511454A Active JP6038391B2 (ja) 2014-09-30 2015-09-16 半導体装置

Country Status (5)

Country Link
US (1) US10312233B2 (ja)
JP (1) JP6038391B2 (ja)
CN (1) CN106796955B (ja)
DE (1) DE112015004492T5 (ja)
WO (1) WO2016052203A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181617A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
JP2019096631A (ja) * 2016-04-07 2019-06-20 三菱電機株式会社 半導体装置および電力変換装置
JP6237845B1 (ja) 2016-08-24 2017-11-29 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
JP6830627B2 (ja) * 2016-12-22 2021-02-17 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法
CN108417621A (zh) * 2017-02-10 2018-08-17 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法
DE102018104581B4 (de) * 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
JP7259215B2 (ja) * 2018-06-01 2023-04-18 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
US10580878B1 (en) 2018-08-20 2020-03-03 Infineon Technologies Ag SiC device with buried doped region
JP6991370B2 (ja) * 2019-01-08 2022-01-12 三菱電機株式会社 半導体装置及び電力変換装置
DE102019128394A1 (de) * 2019-10-21 2021-04-22 Infineon Technologies Ag Halbleiter-die, halbleitervorrichtung und igbt-modul
DE102021214431A1 (de) * 2021-12-15 2023-06-15 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Power-FinFETs mittels selbsjustierter Maske und Power-FinFET
DE102021214430A1 (de) * 2021-12-15 2023-06-15 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Power-FinFETs mittels Lithographiemasken und Power-FinFET
CN114613849B (zh) * 2022-05-10 2022-08-12 深圳市威兆半导体股份有限公司 一种改善短路特性的碳化硅mos器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114152A (ja) * 2008-11-04 2010-05-20 Toyota Motor Corp 半導体装置および半導体装置の製造方法
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法
WO2012144271A1 (ja) * 2011-04-19 2012-10-26 日産自動車株式会社 半導体装置およびその製造方法
JP2013219293A (ja) * 2012-04-12 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP4500530B2 (ja) 2003-11-05 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US20090250750A1 (en) 2005-09-21 2009-10-08 Shindengen Electric Manufacturing Co., Ltd. Trench gate power mosfet
JP2009076540A (ja) 2007-09-19 2009-04-09 Nec Electronics Corp 半導体装置
CN104617145B (zh) 2009-04-13 2019-11-19 罗姆股份有限公司 半导体装置
JP2013055177A (ja) 2011-09-02 2013-03-21 Mitsubishi Electric Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114152A (ja) * 2008-11-04 2010-05-20 Toyota Motor Corp 半導体装置および半導体装置の製造方法
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法
WO2012144271A1 (ja) * 2011-04-19 2012-10-26 日産自動車株式会社 半導体装置およびその製造方法
JP2013219293A (ja) * 2012-04-12 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置

Also Published As

Publication number Publication date
US10312233B2 (en) 2019-06-04
US20170271323A1 (en) 2017-09-21
JPWO2016052203A1 (ja) 2017-04-27
DE112015004492T5 (de) 2017-06-29
CN106796955A (zh) 2017-05-31
CN106796955B (zh) 2020-05-26
WO2016052203A1 (ja) 2016-04-07

Similar Documents

Publication Publication Date Title
JP6038391B2 (ja) 半導体装置
JP6049784B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6177812B2 (ja) 絶縁ゲート型炭化珪素半導体装置及びその製造方法
JP6099749B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7243094B2 (ja) 半導体装置
JP6109444B1 (ja) 半導体装置
US10229969B2 (en) Power semiconductor device
JP5646044B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7006280B2 (ja) 半導体装置
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
JP6725055B2 (ja) 半導体装置および半導体装置の製造方法
JP5985105B2 (ja) 半導体装置
JP6870516B2 (ja) 半導体装置および半導体装置の製造方法
US10388725B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6207627B2 (ja) 半導体装置
US10665668B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP2019102556A (ja) 半導体装置および半導体装置の製造方法
WO2020152489A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161101

R150 Certificate of patent or registration of utility model

Ref document number: 6038391

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250