JP6528376B2 - 撮像装置及びその製造方法 - Google Patents
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Description
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
図1は、第1実施形態に係る赤外線撮像装置を示す断面図、図2は、図1に示した赤外線撮像素子を示す分解斜視図である。
図1、図2において、赤外線撮像装置1は、重ならないように配置される画素データ読み出し用の第1〜第4の回路基板11〜14と赤外線受光素子2を重ねて接続したハイブリッド構造を有している。なお、図2に示す分解斜視図は、構造の理解を容易にするために赤外線受光素子2を下側に配置している。
図7、図8は、第2実施形態に係る赤外線撮像装置を示す分解斜視図と断面図である。図7、図8において、図1、図2と同じ符号は同じ要素を示している。
図7、図8に示す赤外線撮像装置21は、第1実施形態と同様に赤外線受光素子2に第1〜第4の回路基板11〜14を重ねただけでなく、赤外線受光素子2と第1〜第4の回路基板11〜14の間に中継回路基板22を介在させた構造を有している。図7は、構造の理解を容易にするために、下から順に赤外線受光素子2、中継回路基板22、第1〜第4の回路基板11〜14を重ねる構造の分解斜視図を示し、図8はその上下を反対にして重ねた構造を示している。赤外線受光素子2と第1〜第4の回路基板11〜14は、第1実施形態と同様な構造を有し、中継回路基板22は次のような構造を有している。
図9は、第3実施形態に係る赤外線撮像装置を示す断面図である。図9において、図1、図2と同じ符号は同じ要素を示している。
図9に示す赤外線撮像装置1における赤外線受光素子2は、その外周を絶縁性モールド材料、例えばエポキシ樹脂から形成されるモールド製の枠31で囲った人工的なウエハ構造を有している。そのようなウエハ構造では、赤外線受光素子2上に形成される再配線層8を枠31上に拡張することが可能になる。この場合、再配線層8はファンアウト型配線構造となり、赤外線受光素子2の外側にはみ出して第1〜第4の引出配線5a〜5dや第1〜第4の電極パッド6a〜6dを形成することが可能になる。
最初に、仮接着剤33が塗布された支持基板32を用意する。支持基板32は、以降の工程でウェーハプロセスと同じ製造機器を用いて処理されるため、半導体チップを製作するときに用いられるSiウエハと同一形状であり、例えば、直径8インチ、1mm厚のガラス基板が用いられる。仮接着剤33は熱可塑性の樹脂が用いられる。
図11は、第4実施形態に係る赤外線撮像装置を示す断面図である。
(付記1)複数の電極領域に区画された第1面に複数の電極を有し、第1熱膨張係数の化合物半導体基板に形成された受光素子と、前記受光素子の前記複数の電極領域内の各々の前記複数の電極に接続された第1端部、及び、前記複数の電極領域の互いの境界から離れる方向に前記第1端部から引き出された第2端部を有する複数の第1引出配線が内部に形成された絶縁膜を含む少なくとも1つの第1再配線層と、前記複数の電極領域毎に配置され、前記第1再配線層内の前記複数の第1引出配線の前記第2端部の各々に接続された複数の第1電極パッドを有し、前記第1熱膨張係数と異なる第2熱膨張係数を有する複数の半導体素子と、を有する撮像装置。
(付記2)前記第1再配線層は、前記受光素子の前記第1面上に形成され、前記複数の第1引出配線の前記第2端部の各々に接続された複数の第2電極パッドを有し、前記複数の第2電極パッドの各々は、第1バンプを介して前記複数の半導体素子の前記複数の第1電極パッドの各々に接続されることを特徴とする付記1に記載の撮像装置。
(付記3)前記受光素子の外周に枠が形成され、前記枠に至る範囲に前記第1再配線層が形成されたことを特徴とする付記1又は付記2に記載の撮像装置。
(付記4)前記受光素子と前記複数の半導体素子の間に配置され、前記複数の半導体素子に対向する第2面に前記第1再配線層が形成された第1中継回路基板を有し、前記第1中継回路基板は、前記受光素子の前記複数の電極の各々に対向する複数の第3電極パッドと、前記複数の第3電極パッドの反対側に形成され、前記第1再配線層の前記複数の第1引出配線の前記第1端部の各々に接続される第4電極パッドと、前記複数の第3電極パッドと前記複数の第4電極パッドを接続した複数の貫通ビアを有し、前記第1中継回路基板上の前記第3電極パッドと前記受光素子上の前記電極は第2バンプを介して接続されたことを特徴とする付記1乃至付記3のいずれか1つに記載の撮像装置。
(付記5)前記第1再配線層は、内部の前記複数の第1引出電極の前記第2端部の各々に接続された複数の第5電極パッドを有し、前記複数の第5電極パッドと前記複数の半導体素子の前記第1電極パッドは第4バンプを介して接続されたことを特徴とする付記4に記載の雪像装置。
(付記6)前記受光素子と前記複数の半導体素子の間に配置され、前記受光素子に対向する第3面に前記第1再配線層が形成された第2中継回路基板を有し、前記第2中継回路基板は、前記第1再配線層内の前記複数の第1引出配線の前記第2端部の各々に接続される複数の第5電極パッドと、前記複数の第5電極パッドと反対側に形成された複数の第6電極パッドと、前記複数の第5電極パッドの各々と前記複数の第6電極パッドの各々を接続した複数の貫通ビアを有し、前記第2中継回路基板における前記複数の第6電極パッドと前記半導体装置の前記複数の第1電極パッドは第3バンプにより接続されたことを特徴とする付記1乃至付記5のいずれか1つに記載の撮像装置。
(付記7)前記第2中継回路基板における前記複数の第5電極パッドと前記受光素子における前記複数の電極は第5バンプにより接続されることを特徴とする付記6に記載の撮像装置。
(付記8)前記複数の半導体素子のうち前記第1電極パッドが形成された面の各々の上に形成された複数の第2再配線層を有し、前記複数の第2再配線層は、前記第1再配線層内の第1引出配線の前記第2端部に接続される第7電極パッドと、前記第7電極パッドに第1端部が接続され、前記複数の半導体素子の前記第1電極パッドに第2端部が接続される第2引出配線と、前記第2引出配線が内部に形成された第2絶縁膜を含むことを特徴とする付記1乃至付記4、付記6のいずれか1つに記載の撮像装置。
(付記9)前記複数の半導体素子のうち前記境界以外の外周に第2枠が形成され、前記第2枠に至る範囲に前記複数の第2再配線層が形成されたことを特徴とする付記8に記載の撮像装置。
(付記10)第1熱膨張係数の化合物半導体基板に形成された受光素子の第1面に区画された複数の電極領域内の各々の前記複数の電極に接続される第1端部、及び、前記第1端部から前記複数の電極領域の互いの境界から離れる方向に引き出された第2端部を有する複数の引出配線を有する絶縁膜を含む再配線層のうち前記複数の引出配線の前記第2端部上の第1電極パッドの各々に直接又は間接に接続された複数のバンプを上に向けて配置し、前記受光素子の前記複数の電極領域の各々の上方に、前記第1熱膨張係数と異なる第2熱膨張係数の半導体素子を配置し、複数の前記半導体素子の各々に形成された複数の第2電極パッドを前記複数のバンプに位置合わせし、加熱、冷却により、前記複数のバンプを前記複数の第2電極パッドに接続する工程を有する撮像装置の製造方法。
2 赤外線受光素子
3 電極
5a〜5d 引出配線
6a〜6d 電極パッド
8 再配線層
9 バンプ
11、12、13、14 回路基板(半導体素子)
11a、12a、13a、14a 電極パッド
11b、12b、13b、14b 絶縁膜
11c、12c、13c、14c ワイヤリング用電極パッド
22 中継回路基板
23a、23b 電極パッド
24 ビア
25a、25b 絶縁膜
31 枠
40a、40b 枠
42、43a、43c、44a、44b 電極パッド
46a、46c 再ワイヤリング電極パッド
45b ビア
47a、47c、47s、47f 引出配線
38、48a、48c 再配線層
51a、51b 金属ワイヤ
Claims (5)
- 互いに交差する第1方向と第2方向の境界で四方の電極領域に区画された第1面に複数の電極を有し、第1熱膨張係数の化合物半導体基板に形成された受光素子と、
前記受光素子上において、前記四方の電極領域内の各々の前記複数の電極のそれぞれに接続された第1端部、及び、前記四方の電極領域の互いの前記境界から前記第1方向と前記第2方向に対して互いに斜めに離れる4方向に前記第1端部のそれぞれから引き出された第2端部を有する複数の引出配線が内部に形成された絶縁膜を含む再配線層と、
前記再配線層のうち前記受光素子と反対側で前記複数の引出配線の前記第2端部のそれぞれに接続される複数の第1バンプと、
前記四方の電極領域毎に配置され、前記再配線層内の前記複数の引出配線の前記第2端部の各々に前記第1バンプを介して接続された複数の第1電極パッドを含み、前記第1熱膨張係数と異なる第2熱膨張係数を有し、前記第1方向と前記第2方向の前記境界から前記引出配線の引出方向に互いに離れて配置された4つの半導体素子と、
を含む撮像装置。 - 前記再配線層は、前記受光素子の前記第1面上に形成され、前記複数の引出配線の前記第2端部の各々に接続された複数の第2電極パッドを有し、
前記複数の第2電極パッドの各々は、前記複数の第1バンプを介して前記複数の半導体素子の前記複数の第1電極パッドの各々に接続される
ことを特徴とする請求項1に記載の撮像装置。 - 前記受光素子と前記複数の半導体素子の間に配置され、前記複数の半導体素子に対向する第2面に前記再配線層が形成された第1中継回路基板を有し、
前記第1中継回路基板は、前記受光素子の前記複数の電極の各々に対向する複数の第3電極パッドと、前記複数の第3電極パッドの反対側に形成され、前記再配線層の前記複数の引出配線の前記第1端部の各々に接続される第4電極パッドと、前記複数の第3電極パッドと前記複数の第4電極パッドを接続した複数の貫通ビアを有し、
前記第1中継回路基板上の前記第3電極パッドと前記受光素子上の前記電極は第2バンプを介して接続された
ことを特徴とする請求項1又は請求項2に記載の撮像装置。 - 前記受光素子と前記複数の半導体素子の間に配置され、前記受光素子に対向する第3面に前記再配線層が形成された第2中継回路基板を有し、
前記第2中継回路基板は、前記再配線層内の前記複数の引出配線の前記第2端部の各々に接続される複数の第5電極パッドと、前記複数の第5電極パッドと反対側に形成された複数の第6電極パッドと、前記複数の第5電極パッドの各々と前記複数の第6電極パッドの各々を接続した複数の貫通ビアを有し、
前記第2中継回路基板における前記複数の第6電極パッドと前記半導体素子の前記複数の第1電極パッドはそれぞれ第3バンプにより接続された
ことを特徴とする請求項1乃至請求項3のいずれか1項に記載の撮像装置。 - 第1熱膨張係数の化合物半導体基板に形成された受光素子のうち第1面において、互いに交差する第1方向と第2方向の境界で四方に区画された四方の電極領域内の各々の複数の電極にそれぞれ接続される第1端部、及び、前記第1端部から前記四方の電極領域の前記境界から前記第1方向と前記第2方向に対して互いに斜めに離れる4方向に引き出された第2端部を有する複数の引出配線を有する絶縁膜を含む再配線層のうち前記複数の引出配線の前記第2端部上の第1電極パッドの各々に直接又は間接に接続された複数のバンプを上に向けて配置し、
前記受光素子上において、前記四方の電極領域の各々の上方に、前記第1熱膨張係数と異なる第2熱膨張係数の半導体素子を前記境界から前記引出配線の引出方向に互いに離れてそれぞれ配置し、
4つの前記半導体素子の各々に形成された複数の第2電極パッドのそれぞれを前記複数のバンプに対向させて位置合わせし、
加熱、冷却により、前記複数のバンプを前記複数の第2電極パッドに接続することにより、4つの前記半導体素子を前記境界で互いに離れて前記受光素子の上方に取り付ける
工程を有する撮像装置の製造方法。
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JP4746770B2 (ja) * | 2001-06-19 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6510195B1 (en) * | 2001-07-18 | 2003-01-21 | Koninklijke Philips Electronics, N.V. | Solid state x-radiation detector modules and mosaics thereof, and an imaging method and apparatus employing the same |
DE10142531A1 (de) * | 2001-08-30 | 2003-03-20 | Philips Corp Intellectual Pty | Sensoranordnung aus licht- und/oder röntgenstrahlungsempfindlichen Sensoren |
JP4237966B2 (ja) * | 2002-03-08 | 2009-03-11 | 浜松ホトニクス株式会社 | 検出器 |
JP4138529B2 (ja) * | 2003-02-24 | 2008-08-27 | 浜松ホトニクス株式会社 | 半導体装置、及びそれを用いた放射線検出器 |
US8853001B2 (en) * | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
EP1706884A2 (en) * | 2003-12-30 | 2006-10-04 | DxRay, Inc. | Pixelated cadmium zinc telluride based photon counting mode detector |
US20060192087A1 (en) * | 2005-02-28 | 2006-08-31 | Real Time Radiography Ltd. | Two-dimensional CMOS-based flat panel imaging sensor |
JP5070637B2 (ja) * | 2005-12-07 | 2012-11-14 | 株式会社アクロラド | 放射線画像検出モジュール |
JP4934826B2 (ja) * | 2005-12-07 | 2012-05-23 | 株式会社アクロラド | 放射線画像検出モジュールおよび放射線画像検出装置 |
JP2007173388A (ja) * | 2005-12-20 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
US7687976B2 (en) * | 2007-01-31 | 2010-03-30 | General Electric Company | Ultrasound imaging system |
JP5340047B2 (ja) * | 2009-06-12 | 2013-11-13 | パナソニック株式会社 | 半導体集積回路装置 |
US8345508B2 (en) * | 2009-09-20 | 2013-01-01 | General Electric Company | Large area modular sensor array assembly and method for making the same |
JP2011146603A (ja) * | 2010-01-15 | 2011-07-28 | Sumitomo Electric Ind Ltd | 検出装置、受光素子アレイ、電子機器、およびこれらの製造方法 |
KR101761817B1 (ko) * | 2011-03-04 | 2017-07-26 | 삼성전자주식회사 | 대면적 엑스선 검출기 |
JP6003283B2 (ja) * | 2012-06-21 | 2016-10-05 | 富士通株式会社 | 赤外線検知素子の製造方法、および赤外線検知素子 |
WO2015198839A1 (ja) * | 2014-06-27 | 2015-12-30 | ソニー株式会社 | 半導体装置およびその製造方法 |
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