JP6500588B2 - レギュレータ用半導体集積回路 - Google Patents
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Description
かかる課題を解決するため、図6に示すように入力側の電圧(バイアス回路からの電圧)で放電用のトランジスタQ1をオン・オフさせるようにしたディスチャージ回路が考えられる。しかし、かかるディスチャージ回路を備えたレギュレータにあっては、レギュレータがオフ状態にされている間ずっと放電用のトランジスタQ1にベース電流が流れ続けてしまうため、無駄な消費電流が多くなるという課題がある。
直流電圧が印加される入力端子と出力端子との間に接続された制御用トランジスタと、
出力電圧に応じたフィードバック電圧と所定の基準電圧との電位差に応じて出力電圧が一定になるように前記制御用トランジスタを制御する制御回路と、
前記出力端子と回路の基準電位点との間に接続された放電用トランジスタを有し、外部からの制御信号に応じて前記放電用トランジスタがオン、オフ動作して、前記出力端子に接続されているコンデンサの電荷を引き抜き可能な放電回路と、
を備えたレギュレータ用半導体集積回路であって、
前記放電回路は、
前記入力端子に印加される直流電圧を電源電圧として動作し前記制御信号に応じて定電流を生成または遮断する定電流源回路と、
前記定電流源回路からの定電流に基づいて比較動作の基準となる電圧を生成する基準電圧生成回路と、
前記出力電圧と前記基準となる電圧とを比較して大小を判定する電圧比較回路と、
前記出力電圧が前記基準となる電圧よりも高い場合に前記定電流を増幅した電流を出力する電流増幅回路と、
を備え、前記制御回路においては前記制御信号に応じて前記制御用トランジスタを制御し、前記放電回路においては前記電流増幅回路により増幅された電流により前記放電用トランジスタが動作するように構成した。
また、出力電圧が基準となる電圧よりも高い場合に定電流源回路からの定電流を増幅した電流を出力する電流増幅回路を備え、放電回路においては電流増幅回路により増幅された電流により放電用トランジスタが動作するので、放電用トランジスタがオンされた際に出力電圧を速やかに立ち下げることができるようになる。さらに、定電流源回路からの定電流に基づいて比較動作の基準となる電圧を生成する基準電圧生成回路を備えるため、基準となる電圧を回路の基準電位点(接地電位)に近い値に設定することで、制御信号が変化してレギュレータの動作が停止する際に出力電圧を接地電位(0V)に近いレベルまで下げることができる。
これにより、定電流源回路は外部からの制御信号に応じて定電流を生成または遮断するので、定電流源回路の定電流を生成する動作が停止すると、電圧比較回路の動作も停止することで、オフ状態に無駄な消費電流が流れるのをより効果的に抑制することができる。
カレントミラー回路は電源電圧の変動の影響を受けにくいので、上記のように構成することによって、入力電圧の変動に伴うディスチャージ電流の変動ひいては出力電圧の立ち下がり所要時間の変動も抑制することができる。
これにより、前段の回路に大きな電流を流さなくても放電用トランジスタにより多くの放電電流を流すことができ、制御信号が変化してレギュレータの動作が停止する際に、放電回路の消費電流を抑制しつつ出力電圧を速やかに立ち下げることができる。
かかる構成によれば、一つの回路で、定電流源回路と前記基準電圧生成回路とを兼用することができるので、レギュレータ用半導体集積回路のチップ面積の増大を抑制することができる。
図1は、本発明を適用したシリーズレギュレータ(LDOを含む)の一実施形態を示す。なお、特に限定されるわけではないが、図1において一点鎖線で囲まれている部分の回路を構成する素子は、1個の半導体チップ上に形成され、レギュレータの制御用半導体集積回路(以下、レギュレータ用ICと称する)10として構成される。
また、ディスチャージ回路14は、出力端子OUTと接地点との間に接続され、出力端子OUTに接続されている出力コンデンサCoから電荷を引き抜くためのディスチャージ用のNPNバイポーラ・トランジスタQ1と、バイアス回路13からの制御信号DCSによりオン・オフ動作されるシャットダウン用のトランジスタQ13とを備える。
さらに、定電流源回路41により生成された定電流は、電流回路44を構成するPNPバイポーラ・トランジスタQ9に流され、該トランジスタQ9とベース端子同士が接続されたトランジスタQ10とからなるカレントミラー回路で折り返されて上記電圧比較回路42の動作電流として供給される。
端子Pcに外部から入力されるオン・オフ制御信号ON/OFFがハイレベルにされているレギュレータの動作期間T1においては、トランジスタQ13がオン状態にされて、ノードN1の電位が接地電位(0V)にされる。これにより、トランジスタQ11,Q12がオフされて、定電流源回路41が非活性化されて定電流を流さない状態にされ、電圧比較回路42および電流増幅回路43も電流が流れない状態にされる。その結果、ディスチャージ用のトランジスタQ1も電流を流さないオフの状態にされる。
本実施形態のディスチャージ回路14においては、定電流源回路41の抵抗R4の抵抗値(比較基準電圧)を適宜に決定することで、電圧比較回路42の出力が反転、すなわちディスチャージ用のトランジスタQ1に電流が流れないようになる出力電圧Voutの電位を任意に設定することができる。そのため、本レギュレータからの電圧の供給を受けて動作する後段のデバイスのシャットオフ電圧に応じて、Q1がオフするVoutの電位を設定することができ、例えば電源オフシーケンスが規定されているようなシステムに適用すると正確な動作が保証される。
さらに、出力電圧Voutが比較基準電圧以下になると、電流増幅回路43およびディスチャージ用のトランジスタQ1に電流が流れないようになるので、レギュレータの動作オフ期間におけるディスチャージ回路14の消費電流を例えば数μAのような値にすることができる。
さらに、上記実施形態のディスチャージ回路14においては、定電流源回路41に対して、定電流を生成する機能の他に、比較基準電圧を生成する機能を持たせているため、これらの機能を別々の回路として構成する場合に比べて、回路を構成する素子の数を減らし専有面積を低減することができる。その結果、レギュレータ用IC10のチップ面積の増大を抑制することができる。
このうち図3の変形例は、電流増幅回路43に設けられディスチャージ用のトランジスタQ1と共にダーリントン回路を構成しているトランジスタQ2を省略して、トランジスタQ1のベース端子を直接ノードN3に接続するようにしたものである。かかる構成にすることで素子数を減らすことができる。なお、この変形例では、Q3,Q4によるカレントミラー比を充分に大きな値とすることで、図1の電流増幅回路43と同様な電流増幅率を実現することも可能である。
また、図3に○印で示すような箇所(Q3のエミッタ端子側)に抵抗素子を設けることで、Q4のサイズを極端に大きくせずに増幅率を高くすることが可能である。同様に、図1の実施例の回路においては、Q3のエミッタ端子側に抵抗素子を設けるようにしてもよい。
さらに、図4に示すように、電流増幅回路43を構成するトランジスタQ3の代わりに抵抗R5を設けるようにしても良い。
11 誤差アンプ(制御回路)
12 基準電圧回路
13 バイアス回路
14 ディスチャージ回路(放電回路)
41 定電流源回路
42 電圧比較回路
43 電流増幅回路
Q0 出力電圧制御用トランジスタ
Q1 ディスチャージ用トランジスタ(放電用トランジスタ)
Claims (5)
- 直流電圧が印加される入力端子と出力端子との間に接続された制御用トランジスタと、
出力電圧に応じたフィードバック電圧と所定の基準電圧との電位差に応じて出力電圧が一定になるように前記制御用トランジスタを制御する制御回路と、
前記出力端子と回路の基準電位点との間に接続された放電用トランジスタを有し、外部からの制御信号に応じて前記放電用トランジスタがオン、オフ動作して、前記出力端子に接続されているコンデンサの電荷を引き抜き可能な放電回路と、
を備えたレギュレータ用半導体集積回路であって、
前記放電回路は、
前記入力端子に印加される直流電圧を電源電圧として動作し前記制御信号に応じて定電流を生成または遮断する定電流源回路と、
前記定電流源回路からの定電流に基づいて比較動作の基準となる電圧を生成する基準電圧生成回路と、
前記出力電圧と前記基準となる電圧とを比較して大小を判定する電圧比較回路と、
前記出力電圧が前記基準となる電圧よりも高い場合に前記定電流を増幅した電流を出力する電流増幅回路と、
を備え、前記制御回路においては前記制御信号に応じて前記制御用トランジスタを制御し、前記放電回路においては前記電流増幅回路により増幅された電流により前記放電用トランジスタが動作するように構成されていることを特徴とするレギュレータ用半導体集積回路。 - 前記定電流源回路により生成された定電流に応じた電流を流す電流回路を備え、
前記電圧比較回路は、前記電流回路からの電流を動作電流として比較動作する差動増幅回路であることを特徴とする請求項1に記載のレギュレータ用半導体集積回路。 - 前記電流増幅回路は、前記電圧比較回路の出力電流を転写するカレントミラー回路により構成されていることを特徴とする請求項2に記載のレギュレータ用半導体集積回路。
- 前記カレントミラー回路により転写された電流を電圧に変換する電流−電圧変換手段と、
該電流−電圧変換手段により変換された電圧をベース端子に受ける第2トランジスタと、
を備え、前記放電用トランジスタは、前記第2トランジスタのエミッタ端子にベース端子が接続されてダーリントン回路を構成していることを特徴とする請求項3に記載のレギュレータ用半導体集積回路。 - 前記入力端子と基準電位点との間に直列に接続された第1抵抗素子および第3トランジスタと、前記第1抵抗素子と第3トランジスタとの接続ノードにベース端子が接続された第4トランジスタと、該第4トランジスタのエミッタ端子と基準電位点との間に直列に接続された第2抵抗素子および第3抵抗素子と、前記第1抵抗素子と第3トランジスタとの接続ノードと基準電位点との間に接続された第5トランジスタとを有し、前記第4トランジスタのエミッタ端子に前記第3トランジスタのベース端子に接続されることで前記第4トランジスタのコレクタ電流を出力電流として出力するとともに前記第2抵抗素子と第3抵抗素子との接続ノードの電位を前記基準となる電圧として出力可能であり、前記第5トランジスタが前記制御信号によりオン、オフ可能に構成された回路を備え、該回路が前記定電流源回路と前記基準電圧生成回路を兼用するように構成されていることを特徴とする請求項1〜4のいずれかに記載のレギュレータ用半導体集積回路。
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