JP6784918B2 - レギュレータ用半導体集積回路 - Google Patents

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Description

本発明は、直流電源装置さらには直流電圧を変換する例えばシリーズレギュレータのような電圧レギュレータを構成する半導体集積回路（レギュレータ用ＩＣ）に利用して有効な技術に関する。
直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。かかるレギュレータの用途として、自動車のカーナビゲーション装置やＥＴＣ装置、オーディオ装置、アンテナ装置など車載用の電子機器に直流電源を供給するための電源装置（車載用レギュレータ）がある。
車載用のレギュレータでは、一般にコネクタによってカーナビなどの車載電子機器がレギュレータに接続される。そのため、車体の振動でコネクタが外れて電源の出力端子がオープンになったり、負荷としての電子機器の内部でショートが発生したりすることがある。そのため、車載用のレギュレータにはこのような異常な状態を検出する機能が求められている。また、ＧＰＳやＶＩＣＳ（登録商標）、ラジオ放送等の受信アンテナの接続時に過剰な電流が流れて本体装置が破壊されるのを防止する機能も求められている。
そこで、例えば図５に示すように、レギュレータの入力端子側に電流検出用の抵抗（センス抵抗Ｒ１）を設けて、該センス抵抗を介してバッテリからの直流電圧を供給するとともに、制御用のマイコンを設けて、センス抵抗の端子電圧をマイコンへ入力し、マイコンがソフトウェア処理でレギュレータの出力端子のオープンおよびショートを検出できるようにしたものが提案されている（特許文献１）。
また、レギュレータの入力端子にセンス抵抗を介してバッテリからの直流電圧を供給するとともに、センス抵抗の端子間電圧を増幅するアンプと該アンプの出力と基準電圧とを比較するコンパレータを有する過電流保護回路を設けて、出力端子がショートした場合に過電流保護回路を働かせて、出力電圧制御用のトランジスタを制御して電流を制限し、過電流を防止するようにした発明も提案されている（特許文献２）。
さらに、サーマルシャットダウン回路を備え、サーマルシャットダウン回路が基板の過熱を検出したときに内部電源生成回路の動作を停止させる半導体装置に関する発明が開示されている（特許文献３）。
特開２０１２−９３２９６号公報 特開２０１５−５１７１号公報 特開２０１３−１０２６０３号公報
特許文献１に記載されている発明においては、マイコンによってレギュレータの出力端子のオープンおよびショートを判定するようにしているため、マイコンの負担が大きくなるという課題がある。
また、特許文献１と特許文献２に記載されているいずれの発明においても、レギュレータの入力端子にセンス抵抗を設けて、出力端子へ流れる電流を電圧に変換して、出力端子に接続される負荷のオープンおよびショートを検出するものである。そのため、センス抵抗において余分な電力損失が生じる。
また、従来、サーマルシャットダウン回路を備えたレギュレータＩＣは存在するが、オープン異常検出回路を備えたレギュレータＩＣもオープン異常検出回路とサーマルシャットダウン回路を備えたレギュレータＩＣも存在していない。
本発明者らは、オープン異常検出回路とサーマルシャットダウン回路を備えたレギュレータＩＣについて検討した。その結果、オープン異常検出回路が出力電流の減少を検知して異常を検出する構成である場合、サーマルシャットダウン回路が動作することで出力電流が減少すると、オープン異常検出回路が動作してオープン異常が発生したと判断して検出信号を出力してしまうこととなる。
従って、この場合、サーマルシャットダウン回路が動作したらその出力でオープン異常検出回路の検出信号を遮断するＡＮＤゲートのような論理ゲートを設け、図６に示すように、サーマルシャットダウン回路の出力ＴＳＤが立っているとき（ハイレベルの期間）は、オープン異常検出回路の検出信号Ｅｒｒ＿ＯＰが出ない（検出レベルに変化しない）ようにするのが一般的である（図６の符号Ａの鎖線で囲まれた部分参照）。
さらに、もともと備えているショート異常検出回路の他に、オープン異常検出回路とサーマルシャットダウン回路をレギュレータＩＣに設けた場合、それらの回路が動作したことを外部へ知らせるようにするには、それぞれの信号を出力するための外部端子を設けるのが一般的であり、それによって外部端子数が増加し、チップサイズの増大を招くという課題がある。
この発明は上記のような課題に着目してなされたもので、その目的とするところは、シリーズレギュレータのような直流電源装置を構成する半導体集積回路（レギュレータ用ＩＣ）において、出力端子のオープン状態を検出する異常検出回路およびショート状態を検出する異常検出回路とサーマルシャットダウン回路を設けた場合に、それぞれの回路の動作状態を少ない外部端子数で外部へ出力しチップサイズの増大を抑制できるようにすることにある。
本発明の他の目的は、センス抵抗を用いることなく出力端子に接続される負荷のオープンやショートのような異常を検出することができるとともに、出力端子に接続される負荷のオープンやショートのような異常を検出する電流値を、適用するシステムに応じて任意に設定することができるレギュレータ用半導体集積回路（レギュレータ用ＩＣ）を提供することにある。
上記目的を達成するため、本発明は、
直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用トランジスタと、出力のフィードバック電圧に応じて前記電圧制御用トランジスタを制御する制御回路とを備えたレギュレータ用半導体集積回路であって、
前記出力端子のオープン状態を検出するオープン異常検出回路と、
前記出力端子のショート状態を検出するショート異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記ショート異常検出回路による検出結果を外部へ出力するための第２出力端子と、
当該半導体集積回路が形成されている半導体基板の温度を検出し、半導体基板の温度が予め設定された所定の温度以上に上昇したことを検出すると前記制御回路により前記電圧制御用トランジスタをオフさせるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号が前記第２出力端子より出力され、前記サーマルシャットダウン回路の出力信号に基づいて前記オープン異常検出回路の出力信号が阻止されることがないように構成したものである。
上記のような構成を有するレギュレータ用半導体集積回路によれば、出力端子のオープン状態やショート状態を検出して外部へ検出信号を出力するため、システムを制御するマイコンのような制御装置（ＣＰＵ）の負担を軽減することができる。
また、レギュレータ用半導体集積回路において、サーマルシャットダウン回路の出力とショート異常検出回路の出力の論理和をとった信号をショート異常検出信号として第２出力端子より出力するため、ショートの検出と解除を繰り返す動作が発生して、検出信号に複数の検出パルスがのってしまうのを回避することができる。
また、サーマルシャットダウン回路の出力とショート異常検出回路の出力を別々の外部端子より出力するものに比べて外部端子数を少なくすることができる。
さらに、オープン異常検出回路による検出結果を外部へ出力するための第１出力端子を有し、サーマルシャットダウン回路の出力に基づいてオープン異常検出回路の出力が阻止されることがないように構成されているので、サーマルシャットダウン回路が動作しないような過電流でショート異常検出信号が立ち上がったのか、完全なショートの発生でショート異常検出信号が立ち上がったのか、マイコン（ＣＰＵ）等の制御装置で判別することができる。
ここで、望ましくは、
前記電圧制御用トランジスタと並列に設けられ前記電圧制御用トランジスタに流れる電流に縮小比例した電流が流れる第１トランジスタおよび第２トランジスタを備え、
前記オープン異常検出回路は、前記第１トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第１電圧比較回路を備え、
前記ショート異常検出回路は、前記第２トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第２電圧比較回路を備え、
予め設定されたオープン異常検出電流値よりも小さな電流が前記第１トランジスタに流れた際に前記第１電圧比較回路の出力信号が反転し、予め設定されたショート異常検出電流値よりも大きな電流が前記第２トランジスタに流れた際に前記第２電圧比較回路の出力信号が反転するように構成する。
かかる構成によれば、電圧制御用トランジスタに流れる電流に比例した電流に基づいて、つまり出力電流を検出するためのセンス抵抗を用いずに、出力端子に接続される負荷のオープンやショートの異常を検出するため、入力端子に低抵抗のセンス抵抗を設ける方式に比べてオープン異常検出を精度よく検出することができる。
また、望ましくは、前記第１電圧比較回路と前記第２電圧比較回路の出力のうち少なくとも第２電圧比較回路の出力を遅延する遅延回路を備え、前記第２電圧比較回路の出力信号と前記遅延回路で遅延した信号の論理積をとった信号を、ショート異常検出信号として前記第２出力端子より出力可能に構成する。
これにより、動作開始時に出力端子に接続されているコンデンサに向かってラッシュ電流が流れ込むことにより、誤ってショート異常検出信号が出力されてしまうのを回避することができる。
さらに、望ましくは、前記第１トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第１外部端子と、
前記第２トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第２外部端子と、を備え、
前記第１電圧比較回路は前記第１外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較し、前記第２電圧比較回路は前記第２外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較するように構成する。
かかる構成によれば、オープン異常の判断の基準となる電流値およびショート異常の判断の基準となる電流値を、システムに応じて任意かつ高精度に設定することができるようになる。
本発明によれば、シリーズレギュレータのような直流電源装置を構成する半導体集積回路（レギュレータ用ＩＣ）において、出力端子のオープン状態を検出する異常検出回路およびショート状態を検出する異常検出回路とサーマルシャットダウン回路を設けた場合に、それぞれの回路の動作状態を少ない外部端子数で外部へ出力しチップサイズの増大を抑制できる。また、センス抵抗を用いることなく出力端子に接続される負荷のオープンやショートのような異常を検出することができるとともに、出力端子に接続される負荷のオープンやショートのような異常を検出する電流値を、適用するシステムに応じて任意に設定することができるレギュレータ用ＩＣを実現することができるという効果がある。
本発明を適用したシリーズレギュレータＩＣの一実施形態を示す回路構成図である。 図１の実施形態のレギュレータの各部の電圧の変化を示すタイミングチャートである。 図１の実施形態のレギュレータの第１の変形例を示す回路構成図である。 図１の実施形態のレギュレータの第２の変形例を示す回路構成図である。 オープン検出機能およびショート検出機能を有する従来の電源装置の一構成例を示す構成図である。 オープン検出機能、ショート検出機能およびサーマルシャットダウン機能を設けた場合に一般的であると考えられるシリーズレギュレータＩＣにおける各部の電圧の変化を示すタイミングチャートである。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
本実施形態のレギュレータＩＣ１０においては、図１に示すように、直流電圧Ｖｉｎが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰＮＰバイポーラ・トランジスタからなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地電位ＧＮＤが印加されるグランドラインとの間には、出力電圧Ｖｏｕｔを分圧するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。
このブリーダ抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のベース端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。
また、本実施形態のレギュレータＩＣ１０には、上記誤差アンプ１１の反転入力端子に印加される参照電圧Ｖｒｅｆを発生するための基準電圧回路１２と、誤差アンプ１１や基準電圧回路１２に動作電流を流すバイアス回路１３と、上記電圧制御用トランジスタＱ１のベース端子に接続され出力電流を制限するためのカレントリミット回路１４と、チップの温度が所定温度以上に上昇した場合に誤差アンプ１１の動作を停止させてトランジスタＱ１をオフさせるサーマルシャットダウン回路１５とが設けられている。
基準電圧回路１２は、直列の抵抗およびツェナーダイオードなどで構成することができる。バイアス回路１３には、チップ外部のマイコン（ＣＰＵ）などから外部端子ＣＮＴに入力される制御信号Ｃｏｎｔに応じて、誤差アンプ１１へのバイアス電流を供給したり遮断したりする機能が設けられている。カレントリミット回路１４は、負荷の異常などで出力電流が増加して出力電圧が低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにベース電圧を下げようとしたときに、所定以上にベース電流が大きくならないようにクランプをかけることで出力電流を制限する。
さらに、本実施形態のレギュレータＩＣ１０においては、上記電圧制御用のトランジスタＱ１と並列に設けられ、Ｑ１とカレントミラー回路を構成するバイポーラ・トランジスタＱ２，Ｑ３，Ｑ４が設けられ、これらのトランジスタＱ２〜Ｑ４の制御端子としてのベース端子に、電圧制御用のトランジスタＱ１のベース端子に印加される電圧と同一の電圧が印加されている。これにより、Ｑ２〜Ｑ４には、素子のサイズ比Ｎに応じて、Ｑ１のコレクタ電流に比例した電流（１／Ｎの電流）が流れるようにされている。トランジスタＱ１を同一サイズのトランジスタをＮ個だけ並列形態に接続して構成し、Ｑ２〜Ｑ４はそれぞれ１個のトランジスタで構成する場合には、素子の個数に比例した電流が流れるように設定される。
また、本実施形態のレギュレータＩＣ１０には、チップの外部にて電流−電圧変換するための抵抗Ｒｏｐを接続するための外部端子Ｐ１と、抵抗Ｒｓｃを接続するための外部端子Ｐ２とが設けられ、上記カレントミラー・トランジスタＱ２のコレクタ端子は外部端子Ｐ１に接続され、カレントミラー・トランジスタＱ３のコレクタ端子は外部端子Ｐ２に接続されている。さらに、外部端子Ｐ１に反転入力端子が接続され非反転入力端子に参照電圧Ｖｒｅｆ’が印加されたオープン異常検出用のコンパレータ１６と、外部端子Ｐ２に非反転入力端子が接続され反転入力端子に参照電圧Ｖｒｅｆ’が印加されたショート異常検出用のコンパレータ１７とが設けられている。
上記外付け抵抗Ｒｏｐは、電圧制御用のトランジスタＱ１に例えば１０ｍＡのようなオープン異常の検出電流が流れたときに、抵抗の両端子間電圧が参照電圧Ｖｒｅｆ’と同一の値となるように抵抗値が設定される。一方、上記外付け抵抗Ｒｓｃは、電圧制御用のトランジスタＱ１に例えば２００ｍＡのようなショート異常の検出電流が流れたときに、抵抗の両端子間電圧が参照電圧Ｖｒｅｆ’と同一の値となるように抵抗値が設定される。
このように、本実施形態では、外付け抵抗Ｒｏｐ，Ｒｓｃでオープン異常とショート異常を検出する電流値を設定するため、使用するシステムに応じて検出電流値（しきい値）を任意に設定できるとともに、コンパレータ１６と１７に用いられる参照電圧Ｖｒｅｆ’として同一の電圧値を用いることができ、参照電圧を生成する回路を簡略化することができる。
また、本実施形態のレギュレータＩＣ１０には、上記コンパレータ１６の出力端子がベース端子に接続されたＮＰＮトランジスタＱ５と、上記コンパレータ１７の出力と上記サーマルシャットダウン回路１５の出力を入力とするＯＲゲート１８と、該ＯＲゲート１８の出力端子がベース端子に接続されたＮＰＮトランジスタＱ６とが設けられている。さらに、レギュレータＩＣチップには、オープンコレクタ形式で外部のＣＰＵ等へ信号を出力するための外部端子Ｐ３とＰ４とが設けられており、上記トランジスタＱ５のコレクタ端子が外部端子Ｐ３に接続され、上記トランジスタＱ６のコレクタ端子が外部端子Ｐ４に接続されている。
次に、本実施形態のレギュレータＩＣ１０の動作について、図２のタイミングチャートを用いて説明する。図２において、左側半分の期間Ｔ１はレギュレータの動作開始後しばらくの間は定常の動作をした後にオープンが発生した場合のタイミングを、右側半分の期間Ｔ２はレギュレータの動作開始後しばらくの間は定常の動作をした後にショートが発生した場合のタイミングを示す。
図２に示すように、タイミングｔ１で入力電圧Ｖｉｎが立ち上がり、タイミングｔ２で外部から制御端子ＣＮＴの信号Ｃｏｎｔがハイレベルに変化されると、レギュレータＩＣ１０が動作を開始し、出力電圧Ｖｏｕｔが立ち上がって所定の電圧になるように制御される。なお、出力電圧Ｖｏｕｔが立ち上がるまでの過渡期においては、出力端子に接続されているコンデンサＣｏに向かってラッシュ電流（突入電流）が流れるが、その後、負荷の状態に応じて定常電流が流れるようになる（期間Ｔａ）。
そして、この定常動作状態で出力端子がオープンとなるような異常が発生したとすると、出力電流Ｉｏｕｔが急激に減少する（タイミングｔ３）。すると、カレントミラー・トランジスタＱ２に流れる電流も同様に減少するため、コンパレータ１６がこれを検出してその出力がハイレベルに変化する。その結果、トランジスタＱ５がオンされて外部端子Ｐ３から出力される信号Ｅｒｒ−ＯＰがロウレベルに変化して、この信号を受けるＣＰＵが、オープン異常が発生したことを検知することができる。ＣＰＵがオープン異常を検知すると、制御信号Ｃｏｎｔをロウレベルに変化させることで、レギュレータＩＣ１０の動作が停止される（タイミングｔ４）。
その後、オープン異常状態が解消され、タイミングｔ５で制御信号Ｃｏｎｔがハイレベルに変化されると、レギュレータＩＣ１０が動作を再開し、出力電圧Ｖｏｕｔが立ち上がって所定の電圧になるように制御される。この際にも、出力電圧Ｖｏｕｔが立ち上がるまでの過渡期においてはラッシュ電流が流れるが、その後、負荷の状態に応じて定常電流が流れるようになる（期間Ｔｂ）。
そして、この定常動作状態で負荷においてショートが発生したとすると、出力電流Ｉｏｕｔが急激に増加する（タイミングｔ６）。すると、カレントミラー・トランジスタＱ３に流れる電流も同様に増加するため、コンパレータ１７がこれを検出してその出力がハイレベルに変化する。その結果、トランジスタＱ６がオンされて外部端子Ｐ４から出力される信号Ｅｒｒ−ＳＣがロウレベルに変化して、この信号を受けるＣＰＵが、ショート異常が発生したことを検知することができる。
ところで、ショート異常の場合、出力電流Ｉｏｕｔが急激に増加したことに応じて大きな電力を熱として発生させるため、サーマルシャットダウン回路が、チップの温度が所定温度に上昇した場合に誤差アンプ１１の動作を停止させてトランジスタＱ１をオフするため、出力電流Ｉｏｕｔが遮断されてショート状態の検出が解除される。また、放熱がなされ半導体チップ温度が下がるとシャットダウンが解除され、ショート状態が維持されているとショート状態を検出し出力するという動作を繰り返してしまい、ショート異常検出信号としては不具合を生じる。
このため、本実施形態のレギュレータＩＣ１０においては、コンパレータ１７の出力とサーマルシャットダウン回路１５の出力との論理和をとるＯＲゲート１８を設けて、このＯＲゲート１８の出力でトランジスタＱ６をオン・オフさせる構成になっている。これにより、ショート異常が発生して出力電流Ｉｏｕｔが急激に増加すると、ショート異常検出信号を出力し、チップ温度が上昇しサーマルシャットダウン回路の出力が高温を検出している期間もショート異常検出信号を維持させるように、コンパレータ１７の出力とサーマルシャットダウン回路１５の出力との論理和でトランジスタＱ６をオン・オフさせることで、レギュレータＩＣ１０のショート異常検出信号が、上述したような繰り返し動作に陥るのを回避することができる。そして、ＣＰＵがショート異常を検知すると、制御信号Ｃｏｎｔをロウレベルに変化させることで、レギュレータＩＣ１０の動作が停止される（タイミングｔ７）。
なお、本実施形態のレギュレータＩＣ１０は、前述したように、レギュレータＩＣ１０の動作が開始された直後にラッシュ電流が流れ、このラッシュ電流によってコンパレータ１７の出力がハイレベルに変化してトランジスタＱ６をオンさせ、Ｅｒｒ−ＳＣがロウレベルに変化してしまうが、この誤検出の信号に関しては、この信号を受けるＣＰＵの側において、電源投入直後のショート検出パルスは無視する処理を行なう不感帯プログラムを実行することで対応することができる。
また、本実施形態のレギュレータＩＣ１０のように、サーマルシャットダウン回路１５とオープン異常検出回路（コンパレータ１６）を設けているものにおいては、サーマルシャットダウン回路１５が動作するとそれによって制御用トランジスタＱ１とカレントミラー・トランジスタＱ２がオフされて、コンパレータ１６の出力が反転しオープン異常検出信号Ｅｒｒ＿ＯＰが出力される。そのため、その信号を受ける外部のマイコン（ＣＰＵ）が、誤ってオープン異常が発生したと判断してしまうおそれがある。
そのため、例えば図１のＩＣでは、サーマルシャットダウン回路１５が動作したらその出力でオープン異常検出回路（コンパレータ１６）の検出信号を遮断するＡＮＤゲートのような論理ゲートとサーマルシャットダウン回路１５の出力を反転するインバータとを設け、該インバータの出力がＡＮＤゲートの一方の入力端子に印加されるように構成することで、図６に示すように、サーマルシャットダウン回路の出力ＴＳＤが立っているとき（ハイレベルの期間）は、オープン異常検出回路の検出信号Ｅｒｒ＿ＯＰが出ない（検出レベルに変化しない）ように構成するのが一般的である（図６の符号Ａの鎖線で囲まれた部分参照）。また、サーマルシャットダウン回路１５の出力とショート異常検出回路（コンパレータ１７）の検出信号は別々の外部端子から出力するように構成するのが一般的であり、図６の検出信号Ｅｒｒ＿ＳＣはそのように構成した場合における信号タイミングを表わしている。
これに対し、本実施形態のレギュレータＩＣ１０においては、サーマルシャットダウン回路１５の出力とショート異常検出回路（１７）の検出信号の論理和をとった信号Ｅｒｒ＿ＳＣを外部端子Ｐ４から出力するように構成している。そのため、サーマルシャットダウン回路１５の出力とショート異常検出回路（１７）の検出信号を別々に出力するものに比べて外部端子数を減らすことができる。しかし、ショート異常検出の検出レベルが比較的低く設定されている場合、サーマルシャットダウン回路１５が動作しない程度の過電流が流れる場合と、負荷のショートによってある程度大きな電流が流れることでチップ温度が上昇してサーマルシャットダウン回路１５が動作する場合とがある。このような場合に、サーマルシャットダウン回路１５の出力とショート異常検出回路（１７）の検出信号を１つの外部端子Ｐ４から出力するように構成されていると、サーマルシャットダウン回路１５が動作して検出信号Ｅｒｒ＿ＳＣが立ち上がったのか、サーマルシャットダウン回路１５が動作しないような過電流をショート異常検出回路（１７）が検出することで検出信号Ｅｒｒ＿ＳＣが立ち上がったのか、外部のマイコン（ＣＰＵ）は判別することができない。
しかるに、上記実施形態においては、図２のタイミングチャートが示すように、サーマルシャットダウン回路１５の出力ＴＳＤが立っているとき（ハイレベルの期間）でも、オープン異常検出回路（１６）がオープン異常を検出すると検出信号Ｅｒｒ＿ＯＰが出力されるように構成されているため、サーマルシャットダウン回路１５が動作しないような過電流で検出信号Ｅｒｒ＿ＳＣが立ち上がったのか、完全なショートの発生で検出信号Ｅｒｒ＿ＳＣが立ち上がったのか、外部のマイコン（ＣＰＵ）で判別することができる。
すなわち、上記実施形態においては、完全なショートである場合には、必ずショート異常検出信号Ｅｒｒ＿ＳＣが立ち上がった後にサーマルシャットダウン回路１５が動作してオープン異常検出信号Ｅｒｒ＿ＯＰが変化するので、外部のマイコン（ＣＰＵ）は外部端子Ｐ４の信号Ｅｒｒ＿ＳＣと外部端子Ｐ３の信号Ｅｒｒ＿ＯＰを監視していることで、偶発的な過電流の発生と完全なショート発生を区別することができる。そのため、図２のｔ６からｔ７区間に示すように、予め設定した過電流を検出した時と、サーマルシャットダウン回路の動作を伴う大きな発熱時とで、異なる対応処理を実行するようなことが可能となる。その結果、例えば偶発的な過電流の発生を完全なショート発生と誤って判断して、レギュレータをオフにしてしまうような誤動作を回避することができる。
（変形例）
次に、前記実施形態のレギュレータＩＣの変形例について、図３および図４を用いて説明する。
図３は、このうち第１の変形例のレギュレータＩＣを示す。この変形例は、ラッシュ電流に起因する誤検出信号を防止するため、レギュレータＩＣ１０内に、コンパレータ１６と１７の出力を遅延する抵抗や容量などからなる遅延回路１９と、コンパレータ１６と１７の出力の論理和をとって遅延回路１９に入力するＮＯＲゲート２０と、該遅延回路１９の出力と遅延する前のもともとのコンパレータ１６，１７の出力との論理積をとるＡＮＤゲート２１，２２を設けたものである。
前記実施形態のレギュレータＩＣは、出力端子に向かって比較的大きな電流が流れたことをもってショート状態発生と判定している。一方、ＩＣの起動時には、出力端子のコンデンサＣｏに向かって比較的大きなラッシュ電流（突入電流）が流れる。しかるに、図１のレギュレータＩＣでは、このラッシュ電流とショート異常発生時に出力端子に向かって流れる電流とを区別できないため、図２のタイミングチャートに示すように、コンパレータ１７の出力に、ラッシュ電流Ｉｒの検出に伴う誤検出パルスが出てしまうのを回避することができない。
これに対し、本変形例のレギュレータＩＣを使用したシステムでは、ラッシュ電流の検出に伴う誤検出信号が出ない構成を採用している。これにより、後段のＣＰＵに不感帯プログラムを設ける必要がないという利点がある。
具体的には、遅延回路１９は、定電流源ＩＣ０と該定電流源ＩＣ０によって充電されるキャパシタＣ１と、定電流源ＩＣ０とキャパシタＣ１との接続ノードＮ１と接地点の間に直列に接続された抵抗Ｒ４およびスイッチ・トランジスタＱｓと、コンパレータＣＭＰとから構成されており、該トランジスタＱｓのベース端子に上記ＮＯＲゲート２０の出力電圧が入力されている。また、接続ノードＮ１に接続された外部端子Ｐ５を備え、該端子Ｐ５に外付け容量Ｃｄを接続することによりチップサイズを増加させることなく遅延時間を大きくすることができるように構成されている。
この遅延回路１９は、コンパレータ１６，１７の出力が共にロウレベルである通常の動作状態では、ＮＯＲゲート２０の出力によりトランジスタＱｓのベース端子にハイレベルが印加されていてオンの状態にあり、キャパシタＣ１，Ｃｄは放電された状態になっている。そして、コンパレータ１６がオープン状態を検出するかコンパレータ１７がショート状態を検出して、いずれか一方のコンパレータの出力がハイレベルに変化すると、ＮＯＲゲート２０の出力がロウレベルに変化してトランジスタＱｓがオフされる。
すると、キャパシタＣ１，Ｃｄが徐々に充電されて、接続ノードＮ１の電位が次第に上昇して行く。そして、所定の時間が経過して接続ノードＮ１の電位がコンパレータＣＭＰの参照電圧Ｖｒｅｆ１よりも高くなると、コンパレータＣＭＰの出力がロウレベルからハイレベルに変化する。これにより、オープン状態を検出しているときは、ＡＮＤゲート２１の出力がハイレベルに変化してトランジスタＱ５がオンにされて、外部端子Ｐ３がハイレベルからロウレベルに変化する。
また、ショート異常を検出しているときは、ＡＮＤゲート２２の出力がハイレベルに変化してトランジスタＱ６がオンにされて、外部端子Ｐ４がハイレベルからロウレベルに変化する。なお、遅延回路１９の遅延時間は、図２に示されているラッシュ電流Ｉｒが流れる期間よりも若干長い時間に設定される。
上記のような遅延回路１９とコンパレータＣＭＰおよびＡＮＤゲート２１，２２を設けたことで、本変形例では、ラッシュ電流の検出に伴う誤検出パルスが出ないようになる。
なお、図３では、遅延回路１９がコンパレータ１６と１７の出力をそれぞれ遅延するように構成されているが、ショート異常検出用のコンパレータ１７の出力のみを遅延するように構成してもよい。そして、その場合には、図３のＮＯＲゲート２０とＡＮＤゲート２１は不要となる。
図４には、第２の変形例のレギュレータＩＣが示されている。この変形例は、図１の実施例におけるショート異常検出用コンパレータ１７とカレントリミット回路１４を構成するコンパレータとを兼用するようにしたものである。従って、この場合、ショート異常を検出するための監視電流を流すカレントミラー・トランジスタＱ３もカレントリミット回路１４の監視電流を流すカレントミラー・トランジスタＱ４を兼用させることができる。
具体的には、図１におけるカレントミラー・トランジスタＱ４および外部端子Ｐ２を省略して、カレントミラー・トランジスタＱ３の電流を電圧に変換する内部抵抗Ｒ４を設け、該抵抗Ｒ４で変換された電圧がショート異常検出用のコンパレータ１７の非反転入力端子に入力される。そして、このコンパレータ１７の出力とサーマルシャットダウン回路１５の出力がＯＲゲート１８を介して出力用のトランジスタＱ６のベース端子に入力されている。
一方、コンパレータ１７の出力は、インバータ２３，２４を介して電圧制御用トランジスタＱ１やカレントミラー・トランジスタＱ２，Ｑ３のベース端子に印加されており、電圧制御用トランジスタＱ１に所定の電流値以上の電流が流れると、電圧制御用トランジスタＱ１を電流クランプさせて出力電流Ｉｏｕｔを制限するようになっている。
第２の変形例のレギュレータＩＣによれば、図１の実施形態のレギュレータＩＣに比べて、外部端子の数を１つ減らすことができるとともに、ショート異常検出回路をカレントリミット回路として兼用することができ、その分チップの小型化を図ることができるという利点がある。
なお、ショート異常検出用コンパレータ１７とカレントリミット回路１４を構成するコンパレータとを兼用する構成としつつ、外部端子Ｐ２を設けて抵抗Ｒ４を外付け抵抗として接続して検出電流値（しきい値）を調整できるような構成とすることも可能である。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではない。例えば、前記実施形態においては、電圧制御用トランジスタＱ１やカレントミラー・トランジスタＱ２〜Ｑ４としてバイポーラ・トランジスタを使用したものを示したが、バイポーラ・トランジスタの代わりにＭＯＳＦＥＴを使用するようにしてもよい。
また、前記実施例においては、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２をチップ内部に設けているが、外付け抵抗からなる分圧回路を設けて、チップ外部で分圧された電圧を外部端子から誤差アンプ１１へ入力させるように構成することも可能である。
前記実施形態のシリーズレギュレータを適用した直流電源装置の特に有効な用途としては例えば自動車のカーナビゲーション装置やＥＴＣ装置、オーディオ装置、アンテナ装置など車載用の電子機器があるが、直流電源で動作する負荷を有するシステムであればどのようなものにも利用することができる。
１０ レギュレータＩＣ
１１ 誤差アンプ
１２ 基準電圧回路
１３ バイアス回路
１４ カレントリミット回路
１５ サーマルシャットダウン回路
１６ オープン異常検出用コンパレータ
１７ ショート異常検出用コンパレータ
１９ 遅延回路
Ｑ１ 電圧制御用トランジスタ
Ｑ２〜Ｑ４ カレントミラー・トランジスタ

Claims (4)

  1. 直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用トランジスタと、出力のフィードバック電圧に応じて前記電圧制御用トランジスタを制御する制御回路とを備えたレギュレータ用半導体集積回路であって、
    前記出力端子のオープン状態を検出するオープン異常検出回路と、
    前記出力端子のショート状態を検出するショート異常検出回路と、
    前記オープン異常検出回路による検出結果を外部へ出力するための第１出力端子と、
    前記ショート異常検出回路による検出結果を外部へ出力するための第２出力端子と、
    当該半導体集積回路が形成されている半導体基板の温度を検出し、半導体基板の温度が予め設定された所定の温度以上に上昇したことを検出すると前記制御回路により前記電圧制御用トランジスタをオフさせるサーマルシャットダウン回路と、を備え、
    前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号が前記第２出力端子より出力され、前記サーマルシャットダウン回路の出力信号に基づいて前記オープン異常検出回路の出力信号が阻止されることがないように構成されていることを特徴とするレギュレータ用半導体集積回路。
  2. 前記電圧制御用トランジスタと並列に設けられ前記電圧制御用トランジスタに流れる電流に縮小比例した電流が流れる第１トランジスタおよび第２トランジスタを備え、
    前記オープン異常検出回路は、前記第１トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第１電圧比較回路を備え、
    前記ショート異常検出回路は、前記第２トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第２電圧比較回路を備え、
    予め設定されたオープン異常検出電流値よりも小さな電流が前記第１トランジスタに流れた際に前記第１電圧比較回路の出力信号が反転し、予め設定されたショート異常検出電流値よりも大きな電流が前記第２トランジスタに流れた際に前記第２電圧比較回路の出力信号が反転するように構成されていることを特徴とする請求項１に記載のレギュレータ用半導体集積回路。
  3. 前記第１電圧比較回路と前記第２電圧比較回路の出力のうち少なくとも第２電圧比較回路の出力を遅延する遅延回路を備え、前記第２電圧比較回路の出力信号と前記遅延回路で遅延した信号の論理積をとった信号を、ショート異常検出信号として前記第２出力端子より出力可能に構成されていることを特徴とする請求項２に記載のレギュレータ用半導体集積回路。
  4. 前記第１トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第１外部端子と、
    前記第２トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第２外部端子と、を備え、
    前記第１電圧比較回路は前記第１外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較し、前記第２電圧比較回路は前記第２外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較するように構成されていることを特徴とする請求項２または３に記載のレギュレータ用半導体集積回路。
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