JP6784918B2 - レギュレータ用半導体集積回路 - Google Patents
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Description
さらに、サーマルシャットダウン回路を備え、サーマルシャットダウン回路が基板の過熱を検出したときに内部電源生成回路の動作を停止させる半導体装置に関する発明が開示されている(特許文献3)。
また、特許文献1と特許文献2に記載されているいずれの発明においても、レギュレータの入力端子にセンス抵抗を設けて、出力端子へ流れる電流を電圧に変換して、出力端子に接続される負荷のオープンおよびショートを検出するものである。そのため、センス抵抗において余分な電力損失が生じる。
本発明者らは、オープン異常検出回路とサーマルシャットダウン回路を備えたレギュレータICについて検討した。その結果、オープン異常検出回路が出力電流の減少を検知して異常を検出する構成である場合、サーマルシャットダウン回路が動作することで出力電流が減少すると、オープン異常検出回路が動作してオープン異常が発生したと判断して検出信号を出力してしまうこととなる。
さらに、もともと備えているショート異常検出回路の他に、オープン異常検出回路とサーマルシャットダウン回路をレギュレータICに設けた場合、それらの回路が動作したことを外部へ知らせるようにするには、それぞれの信号を出力するための外部端子を設けるのが一般的であり、それによって外部端子数が増加し、チップサイズの増大を招くという課題がある。
本発明の他の目的は、センス抵抗を用いることなく出力端子に接続される負荷のオープンやショートのような異常を検出することができるとともに、出力端子に接続される負荷のオープンやショートのような異常を検出する電流値を、適用するシステムに応じて任意に設定することができるレギュレータ用半導体集積回路(レギュレータ用IC)を提供することにある。
直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用トランジスタと、出力のフィードバック電圧に応じて前記電圧制御用トランジスタを制御する制御回路とを備えたレギュレータ用半導体集積回路であって、
前記出力端子のオープン状態を検出するオープン異常検出回路と、
前記出力端子のショート状態を検出するショート異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第1出力端子と、
前記ショート異常検出回路による検出結果を外部へ出力するための第2出力端子と、
当該半導体集積回路が形成されている半導体基板の温度を検出し、半導体基板の温度が予め設定された所定の温度以上に上昇したことを検出すると前記制御回路により前記電圧制御用トランジスタをオフさせるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号が前記第2出力端子より出力され、前記サーマルシャットダウン回路の出力信号に基づいて前記オープン異常検出回路の出力信号が阻止されることがないように構成したものである。
また、レギュレータ用半導体集積回路において、サーマルシャットダウン回路の出力とショート異常検出回路の出力の論理和をとった信号をショート異常検出信号として第2出力端子より出力するため、ショートの検出と解除を繰り返す動作が発生して、検出信号に複数の検出パルスがのってしまうのを回避することができる。
さらに、オープン異常検出回路による検出結果を外部へ出力するための第1出力端子を有し、サーマルシャットダウン回路の出力に基づいてオープン異常検出回路の出力が阻止されることがないように構成されているので、サーマルシャットダウン回路が動作しないような過電流でショート異常検出信号が立ち上がったのか、完全なショートの発生でショート異常検出信号が立ち上がったのか、マイコン(CPU)等の制御装置で判別することができる。
前記電圧制御用トランジスタと並列に設けられ前記電圧制御用トランジスタに流れる電流に縮小比例した電流が流れる第1トランジスタおよび第2トランジスタを備え、
前記オープン異常検出回路は、前記第1トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第1電圧比較回路を備え、
前記ショート異常検出回路は、前記第2トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第2電圧比較回路を備え、
予め設定されたオープン異常検出電流値よりも小さな電流が前記第1トランジスタに流れた際に前記第1電圧比較回路の出力信号が反転し、予め設定されたショート異常検出電流値よりも大きな電流が前記第2トランジスタに流れた際に前記第2電圧比較回路の出力信号が反転するように構成する。
これにより、動作開始時に出力端子に接続されているコンデンサに向かってラッシュ電流が流れ込むことにより、誤ってショート異常検出信号が出力されてしまうのを回避することができる。
前記第2トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第2外部端子と、を備え、
前記第1電圧比較回路は前記第1外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較し、前記第2電圧比較回路は前記第2外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較するように構成する。
かかる構成によれば、オープン異常の判断の基準となる電流値およびショート異常の判断の基準となる電流値を、システムに応じて任意かつ高精度に設定することができるようになる。
図1は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図1において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路(レギュレータIC)10として形成され、該レギュレータIC10の出力端子OUTにコンデンサCoが接続されて安定な直流電圧を供給する直流電源装置として機能する。
このように、本実施形態では、外付け抵抗Rop,Rscでオープン異常とショート異常を検出する電流値を設定するため、使用するシステムに応じて検出電流値(しきい値)を任意に設定できるとともに、コンパレータ16と17に用いられる参照電圧Vref’として同一の電圧値を用いることができ、参照電圧を生成する回路を簡略化することができる。
次に、前記実施形態のレギュレータICの変形例について、図3および図4を用いて説明する。
図3は、このうち第1の変形例のレギュレータICを示す。この変形例は、ラッシュ電流に起因する誤検出信号を防止するため、レギュレータIC10内に、コンパレータ16と17の出力を遅延する抵抗や容量などからなる遅延回路19と、コンパレータ16と17の出力の論理和をとって遅延回路19に入力するNORゲート20と、該遅延回路19の出力と遅延する前のもともとのコンパレータ16,17の出力との論理積をとるANDゲート21,22を設けたものである。
具体的には、遅延回路19は、定電流源IC0と該定電流源IC0によって充電されるキャパシタC1と、定電流源IC0とキャパシタC1との接続ノードN1と接地点の間に直列に接続された抵抗R4およびスイッチ・トランジスタQsと、コンパレータCMPとから構成されており、該トランジスタQsのベース端子に上記NORゲート20の出力電圧が入力されている。また、接続ノードN1に接続された外部端子P5を備え、該端子P5に外付け容量Cdを接続することによりチップサイズを増加させることなく遅延時間を大きくすることができるように構成されている。
上記のような遅延回路19とコンパレータCMPおよびANDゲート21,22を設けたことで、本変形例では、ラッシュ電流の検出に伴う誤検出パルスが出ないようになる。
第2の変形例のレギュレータICによれば、図1の実施形態のレギュレータICに比べて、外部端子の数を1つ減らすことができるとともに、ショート異常検出回路をカレントリミット回路として兼用することができ、その分チップの小型化を図ることができるという利点がある。
前記実施形態のシリーズレギュレータを適用した直流電源装置の特に有効な用途としては例えば自動車のカーナビゲーション装置やETC装置、オーディオ装置、アンテナ装置など車載用の電子機器があるが、直流電源で動作する負荷を有するシステムであればどのようなものにも利用することができる。
11 誤差アンプ
12 基準電圧回路
13 バイアス回路
14 カレントリミット回路
15 サーマルシャットダウン回路
16 オープン異常検出用コンパレータ
17 ショート異常検出用コンパレータ
19 遅延回路
Q1 電圧制御用トランジスタ
Q2〜Q4 カレントミラー・トランジスタ
Claims (4)
- 直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用トランジスタと、出力のフィードバック電圧に応じて前記電圧制御用トランジスタを制御する制御回路とを備えたレギュレータ用半導体集積回路であって、
前記出力端子のオープン状態を検出するオープン異常検出回路と、
前記出力端子のショート状態を検出するショート異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第1出力端子と、
前記ショート異常検出回路による検出結果を外部へ出力するための第2出力端子と、
当該半導体集積回路が形成されている半導体基板の温度を検出し、半導体基板の温度が予め設定された所定の温度以上に上昇したことを検出すると前記制御回路により前記電圧制御用トランジスタをオフさせるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号が前記第2出力端子より出力され、前記サーマルシャットダウン回路の出力信号に基づいて前記オープン異常検出回路の出力信号が阻止されることがないように構成されていることを特徴とするレギュレータ用半導体集積回路。 - 前記電圧制御用トランジスタと並列に設けられ前記電圧制御用トランジスタに流れる電流に縮小比例した電流が流れる第1トランジスタおよび第2トランジスタを備え、
前記オープン異常検出回路は、前記第1トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第1電圧比較回路を備え、
前記ショート異常検出回路は、前記第2トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第2電圧比較回路を備え、
予め設定されたオープン異常検出電流値よりも小さな電流が前記第1トランジスタに流れた際に前記第1電圧比較回路の出力信号が反転し、予め設定されたショート異常検出電流値よりも大きな電流が前記第2トランジスタに流れた際に前記第2電圧比較回路の出力信号が反転するように構成されていることを特徴とする請求項1に記載のレギュレータ用半導体集積回路。 - 前記第1電圧比較回路と前記第2電圧比較回路の出力のうち少なくとも第2電圧比較回路の出力を遅延する遅延回路を備え、前記第2電圧比較回路の出力信号と前記遅延回路で遅延した信号の論理積をとった信号を、ショート異常検出信号として前記第2出力端子より出力可能に構成されていることを特徴とする請求項2に記載のレギュレータ用半導体集積回路。
- 前記第1トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第1外部端子と、
前記第2トランジスタに流れる電流を電圧に変換するための電流−電圧変換素子を接続するための第2外部端子と、を備え、
前記第1電圧比較回路は前記第1外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較し、前記第2電圧比較回路は前記第2外部端子に接続された電流−電圧変換素子により変換された電圧と所定の比較電圧とを比較するように構成されていることを特徴とする請求項2または3に記載のレギュレータ用半導体集積回路。
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