JP6079184B2

JP6079184B2 - レギュレータ回路

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Publication number: JP6079184B2
Application number: JP2012266924A
Authority: JP
Inventors: 陽一高野; 忠平寺田
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2012-12-06
Filing date: 2012-12-06
Publication date: 2017-02-15
Anticipated expiration: 2032-12-06
Also published as: JP2014115690A

Description

本発明は、所定電圧を出力するレギュレータ回路に関する。

図５に従来のレギュレータ回路の一例の回路構成図を示す。このレギュレータ回路は半導体集積化されており、消費電流が１μＡ程度の低消費電流の回路である。

図５において、電源端子２は外部の直流電源１の一端とキャパシタＣ１の一端が接続され、直流電源１とキャパシタＣ１の他端は接地されている。制御端子３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路５に供給される。接地端子４は接地されている。

定電流回路５の一端は電源端子２に接続され、定電流回路５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１のゲート及び基準電圧回路６の一端に接続されている。基準電圧回路６の他端は接地端子４に接続されている。ｎチャネルＭＯＳトランジスタＮ１，Ｎ２のソースは共通接続されて定電流回路７の一端に接続され、定電流回路７の他端は接地端子４に接続されている。

ＭＯＳトランジスタＮ１のドレインはｐチャネルＭＯＳトランジスタのドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ３のゲートに接続されている。ＭＯＳトランジスタＮ２のドレインはｐチャネルＭＯＳトランジスタＰ２のドレイン及びＭＯＳトランジスタＰ１，Ｐ２のゲートに接続されている。ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースは電源端子２に接続されている。ｐチャネルＭＯＳトランジスタＰ１，Ｐ２はカレントミラー回路を構成している。

ＭＯＳトランジスタＰ３のドレインは出力端子８に接続されている。出力端子８は外部のキャパシタＣ２の一端が接続され、キャパシタＣ２の他端は接地されている。出力端子８と接地端子４との間は直列接続された抵抗Ｒ１，Ｒ２にて接続されている。抵抗Ｒ１，Ｒ２の接続点はＭＯＳトランジスタＮ２のゲートに接続されている。

ＭＯＳトランジスタＮ１のゲートは基準電圧回路６の一端に接続されて基準電圧を供給され、ＭＯＳトランジスタＮ２のゲートは抵抗Ｒ１，Ｒ２の接続点に接続されている。ＭＯＳトランジスタＮ１，Ｎ２は差動回路を構成しており、抵抗Ｒ１，Ｒ２の接続点のフィードバック電圧と基準電圧との差分の電圧を増幅し、ＭＯＳトランジスタＮ１のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちＭＯＳトランジスタＰ３のゲートに供給してＭＯＳトランジスタＰ３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。

ところで、レギュレータ回路がオンされると出力トランジスタの制御電極（ゲート又はベース）における寄生容量に起因して出力端子にオーバーシュートが発生していることから、当該制御電極に、抵抗、キャパシタ、及び、制御トランジスタによって構成された時定数回路を接続し、電源投入時に制御トランジスタによって寄生容量を瞬間的に充電し、以後、徐々に制御トランジスタをオフにして行くことにより、出力トランジスタの電源投入時における立ち上がりを遅くし、オーバーシュートを抑える技術がある（特許文献１参照）。

特開２００４−２５２８９１号公報

図５に示すレギュレータ回路のオフ時には制御端子３はローレベルであり、ＭＯＳトランジスタＰ３はオフし、出力端子８は接地レベルとなっている。ここで、時刻ｔ０に制御端子３にハイレベルの制御信号が供給されると、電源端子２の電圧は図６（Ａ）に示すように立ち上がり、ＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａは図６（Ｂ）に示すように立ち上がる。

時刻ｔ０から時刻ｔ１までの期間は、ＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａはローレベルである。また、時刻ｔ１以降はＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａはハイレベルである。電圧Ｖａがローレベルからハイレベルになる期間ｔ１〜ｔ２では定電流回路７の１μＡ以下の電流（バイアス電流）でＭＯＳトランジスタＰ３のゲートとソース又はバックゲートとの間の寄生容量を充電するために、出力電圧ＶＯＵＴはレギュレータ回路として設定されている所定の電圧を超えてオーバーシュートが生じる。特に、軽負荷の場合には電圧Ｖａがローレベルからハイレベルになる遷移期間が長くなり、オーバーシュートの最大値が大きくなる。このような場合、出力端子８に負荷として接続されるデバイスの耐圧をオーバーシュートが超え、当該デバイスを破壊するおそれがあるという問題があった。

また、特許文献１に記載の技術では、電源投入後の通常動作状態において電源電圧が変動した場合に制御トランジスタがオンし、出力電圧にノイズが混入したり発振するおそれがあるという問題があった。

本発明は上記の点に鑑みてなされたもので、オーバーシュートの発生を抑制するレギュレータ回路を提供することを目的とする。

本発明の一実施態様によるレギュレータ回路は、電源を供給されて基準電圧を発生する基準電圧部（１６）と、
出力電圧に応じた電圧と前記基準電圧との差分の電圧を増幅する差動増幅部（Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２，１７）と、
前記電源を供給されて前記差動増幅部で増幅された前記差分の電圧に応じて前記出力電圧を可変する出力トランジスタ（Ｐ１３）を有するレギュレータ回路において、
一方の入力端子に前記基準電圧を供給され、他方の入力端子に前記出力電圧に応じた電圧を供給されたコンパレータ（２１）と、
前記コンパレータの出力端子に一方の端子が接続され、他方の端子が電流供給回路（Ｐ２１，Ｐ２２）を介して前記電源に接続されたキャパシタ（Ｃ２１）と、
を有し、
前記コンパレータは、前記出力電圧に応じた電圧が前記基準電圧よりも低いとときに出力をローレベルとして前記キャパシタに充電電流を流し、
前記電流供給回路は、前記キャパシタに流れる前記充電電流に応じた電流を前記出力トランジスタの制御端子に供給する。

好ましくは、前記電流供給回路は、前記キャパシタの充電電流が流れる第１のトランジスタ（Ｐ２１）と、
前記キャパシタの充電電流に応じた電流が流れる第２のトランジスタ（Ｐ２２）で構成されるカレントミラー回路である。

好ましくは、前記電流供給回路は、前記キャパシタの充電電流が流れる第１の抵抗（Ｒ２１）と、
前記第１の抵抗の電圧降下に応じた電流が流れる第２のトランジスタ（Ｐ２２）で構成される。

好ましくは、前記電流供給回路は、前記出力電圧に応じた電圧が前記基準電圧よりも低いときに前記第１のトランジスタ（Ｐ２１）に前記キャパシタの充電電流を流し、前記出力電圧に応じた電圧が前記基準電圧よりも低いとき以外は前記キャパシタの充電電流が前記第１のトランジスタを流れないようにバイパスする第３のトランジスタ（Ｐ２３）を更に有する。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、オーバーシュートの発生を抑制することができる。

本発明のレギュレータ回路の一実施形態の回路構成図である。図１の回路各部の信号波形図である。本発明のレギュレータ回路の一実施形態の第１変形例の回路構成図である。本発明のレギュレータ回路の一実施形態の第２変形例の回路構成図である。従来のレギュレータ回路の一例の回路構成図である。図５の回路各部の信号波形図である。

以下、図面に基づいて本発明の実施形態について説明する。

＜実施形態＞
図１に本発明のレギュレータ回路の一実施形態の回路構成図を示す。このレギュレータ回路は半導体集積化されており、消費電流が１μＡ程度の低消費電流の回路である。

図１において、電源端子１２は外部の直流電源１１の一端とキャパシタＣ１１の一端が接続され、直流電源１１とキャパシタＣ１１の他端は接地されている。制御端子１３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路１５に供給される。接地端子１４は接地されている。

定電流回路１５の一端は電源端子１２に接続され、定電流回路１５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１１のゲート及び基準電圧回路１６の一端及び電流補填回路２０Ａを構成するコンパレータ２１の反転入力端子に接続されている。基準電圧回路１６の他端は接地端子１４に接続されている。ｎチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されて定電流回路１７の一端に接続され、定電流回路１７の他端は接地端子１４に接続されている。

ＭＯＳトランジスタＮ１１のドレインはｐチャネルＭＯＳトランジスタＰ１１のドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ１３の制御端子であるゲートに接続されている。ＭＯＳトランジスタＮ１２のドレインはｐチャネルＭＯＳトランジスタＰ１２のドレイン及びＭＯＳトランジスタＰ１１，Ｐ１２のゲートに接続されている。ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３のソースは電源端子１２に接続されている。ｐチャネルＭＯＳトランジスタＰ１１，Ｐ１２はカレントミラー回路を構成している。

ＭＯＳトランジスタＰ１３のドレインは出力端子１８に接続されている。出力端子１８は外部のキャパシタＣ１２の一端が接続され、キャパシタＣ１２の他端は接地されている。出力端子１８と接地端子１４との間は直列接続された抵抗Ｒ１１，Ｒ１２にて接続されている。抵抗Ｒ１１，Ｒ１２の接続点はＭＯＳトランジスタＮ１２のゲートに接続されている。つまり、抵抗Ｒ１１，Ｒ１２は出力端子１８の出力電圧を分圧してＭＯＳトランジスタＮ１２のゲートに供給している。

ＭＯＳトランジスタＮ１１のゲートは基準電圧回路１６の一端に接続されて基準電圧Ｖｒｅｆを供給され、ＭＯＳトランジスタＮ１２のゲートは抵抗Ｒ１１，Ｒ１２の接続点に接続されている。ＭＯＳトランジスタＮ１１，Ｎ１２は差動回路を構成しており、抵抗Ｒ１１，Ｒ１２の接続点のフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分の電圧を増幅し、ＭＯＳトランジスタＮ１１のドレイン電圧すなわち前記差分の電圧が増幅された電圧をＭＯＳトランジスタＰ１３のゲートすなわち出力トランジスタの制御端子に供給し、ＭＯＳトランジスタＰ１３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。

電流補填回路２０Ａはコンパレータ２１と、キャパシタＣ２１と、電流供給回路としてのカレントミラー回路を構成するｐチャネルＭＯＳトランジスタＰ２１，Ｐ２２を有している。コンパレータ２１はオフセット付きのコンパレータである。コンパレータ２１は反転入力端子をＭＯＳトランジスタＮ１１のゲートに接続されて基準電圧Ｖｒｅｆを供給され、非反転入力端子を抵抗Ｒ１１，Ｒ１２の接続点に接続されてフィードバック電圧Ｖｆｂを供給されている。コンパレータ２１はフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆからオフセット電圧Ｖｏｆｆだけ低下した電圧未満（Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆ）の場合にローレベルで、以上の場合（Ｖｆｂ＞Ｖｒｅｆ−Ｖｏｆｆ）にハイレベルの信号を出力する。

コンパレータ２１の出力端子はキャパシタＣ２１の一端に接続され、キャパシタＣ２１の他端はｐチャネルＭＯＳトランジスタＰ２１のゲートとドレインに接続されると共にｐチャネルＭＯＳトランジスタＰ２２のゲートに接続されている。

ＭＯＳトランジスタＰ２１，Ｐ２２のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２２のドレインはＭＯＳトランジスタＰ１３のゲートに接続されている。コンパレータ２１の出力がローレベルであるときにキャパシタＣ２１の充電電流が流れる。この充電電流に応じた電流がＭＯＳトランジスタＰ２２のドレインからＭＯＳトランジスタＰ１３のゲートである点Ａに供給される。

レギュレータ回路のオフ時には制御端子３はローレベルであり、ＭＯＳトランジスタＰ１３はオフし、出力端子１８は接地レベルとなっている。ここで、時刻ｔ１０に制御端子１３にハイレベルの制御信号が供給され電源供給が開始されると、電源端子１２の電圧は図２（Ａ）に示すように変化し、ＭＯＳトランジスタＰ３のゲートである点Ａの電圧Ｖａは図２（Ｃ）に示すように変化し、コンパレータ２１の出力する電圧Ｖｂは図２（Ｂ）に示すように変化する。また、基準電圧Ｖｒｅｆ及びフィードバック電圧Ｖｆｂの変化を図２（Ｄ）に示す。

時刻ｔ１０から時刻ｔ１１までの期間は、Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆの関係となり、コンパレータ２１の出力はローレベルであり、キャパシタＣ２１はＭＯＳトランジスタＰ２１から供給される電流で充電される。そして、キャパシタＣ２１の充電電流に応じた電流がＭＯＳトランジスタＰ２２のドレインからＭＯＳトランジスタＰ１３のゲートに流れる。このＭＯＳトランジスタＰ２２のドレイン電流が定電流回路１７の１μＡ以下の電流（バイアス電流）に加算されてＭＯＳトランジスタＰ１３のゲートとソース又はバックゲートとの間の寄生容量が急速に充電される。

時刻ｔ１１以降はＶｆｂ＞Ｖｒｅｆ−Ｖｏｆｆの関係となり、コンパレータ２１の出力はハイレベルとなって、キャパシタＣ２１の充電は停止される。そして、時刻ｔ１１から微少時間の応答遅れの後、時刻ｔ１２において、ＭＯＳトランジスタＰ１３の寄生容量の充電が終了する。

このために、出力電圧ＶＯＵＴにオーバーシュートが発生して増大する期間を時刻ｔ１１から時刻ｔ１２までの微少期間に抑えることができ、オーバーシュートの最大値を小さくすることができる。したがって、出力端子１８に負荷として接続されるデバイスの耐圧をオーバーシュートの最大値が超えることを防止できる。これによって、当該デバイスの破壊を防止できる。なお、コンパレータ２１のオフセット電圧Ｖｏｆｆの設定を変更することで、時刻ｔ１１〜時刻ｔ１２の微少期間を調整することが可能である。

また、電源投入後にコンパレータ２１の出力がハイレベルとなると、キャパシタＣ２１の両端電圧はＶＤＤとなってキャパシタＣ２１の充電は停止されるため、ＭＯＳトランジスタ２２から点Ａに電流が供給されることはなく、出力電圧にノイズが混入したり発振するおそれはなくなる。

＜第１変形例＞
図３に本発明のレギュレータ回路の一実施形態の第１変形例の回路構成図を示す。図３において、電源端子１２は外部の直流電源１１の一端とキャパシタＣ１１の一端が接続され、直流電源１１とキャパシタＣ１１の他端は接地されている。制御端子１３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路１５に供給される。接地端子１４は接地されている。

定電流回路１５の一端は電源端子１２に接続され、定電流回路１５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１１のゲート及び基準電圧回路１６の一端及び電流補填回路２０Ｂを構成するコンパレータ２１の反転入力端子に接続されている。基準電圧回路１６の他端は接地端子１４に接続されている。ｎチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されて定電流回路１７の一端に接続され、定電流回路１７の他端は接地端子１４に接続されている。

ＭＯＳトランジスタＮ１１のドレインはｐチャネルＭＯＳトランジスタＰ１１のドレイン及び出力トランジスタとしてのＭＯＳトランジスタＰ１３のゲートに接続されている。ＭＯＳトランジスタＮ１２のドレインはｐチャネルＭＯＳトランジスタＰ１２のドレイン及びＭＯＳトランジスタＰ１１，Ｐ１２のゲートに接続されている。ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３のソースは電源端子１２に接続されている。ｐチャネルＭＯＳトランジスタＰ１１，Ｐ１２はカレントミラー回路を構成している。

ＭＯＳトランジスタＰ１３のドレインは出力端子１８に接続されている。出力端子１８は外部のキャパシタＣ１２の一端が接続され、キャパシタＣ１２の他端は接地されている。出力端子１８と接地端子１４との間は直列接続された抵抗Ｒ１１，Ｒ１２にて接続されている。抵抗Ｒ１１，Ｒ１２の接続点はＭＯＳトランジスタＮ１２のゲートに接続されている。

ＭＯＳトランジスタＮ１１のゲートは基準電圧回路１６の一端に接続されて基準電圧Ｖｒｅｆを供給され、ＭＯＳトランジスタＮ１２のゲートは抵抗Ｒ１１，Ｒ１２の接続点に接続されている。ＭＯＳトランジスタＮ１１，Ｎ１２は差動回路を構成しており、抵抗Ｒ１１，Ｒ１２の接続点のフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分の電圧を増幅し、ＭＯＳトランジスタＮ１１のドレイン電圧すなわち前記差分の電圧が増幅された電圧を出力トランジスタすなわちＭＯＳトランジスタＰ１３のゲートに供給してＭＯＳトランジスタＰ１３のドレイン電流を制御することにより出力端子電圧を所定の電圧に保持している。

電流補填回路２０Ｂはコンパレータ２１と、キャパシタＣ２１と、抵抗Ｒ２１と、ｐチャネルＭＯＳトランジスタＰ２２を有している。コンパレータ２１はオフセット付きのコンパレータである。コンパレータ２１は反転入力端子をＭＯＳトランジスタＮ１１のゲートに接続されて基準電圧Ｖｒｅｆを供給され、非反転入力端子を抵抗Ｒ１１，Ｒ１２の接続点に接続されてフィードバック電圧Ｖｆｂを供給されている。コンパレータ２１はフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆからオフセット電圧Ｖｏｆｆだけ低下した電圧未満（Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆ）の場合にローレベルで、以上の場合（Ｖｆｂ＞Ｖｒｅｆ−Ｖｏｆｆ）にハイレベルの信号を出力する。

コンパレータ２１の出力端子はキャパシタＣ２１の一端に接続され、キャパシタＣ２１の他端は抵抗Ｒ２１を介して電源端子１２に接続されると共にＭＯＳトランジスタＰ２２のゲートに接続されている。ＭＯＳトランジスタＰ２２のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２２のドレインはＭＯＳトランジスタＰ１３のゲートに接続されている。

この第１変形例でも、コンパレータ２１の出力がローレベルであるときにキャパシタＣ２１の充電電流が流れる。この充電電流が抵抗Ｒ２１を流れることによる電圧降下に応じてＭＯＳトランジスタＰ２２のドレイン電流がＭＯＳトランジスタＰ１３のゲートである点Ａに供給される。

＜第２変形例＞
図４に本発明のレギュレータ回路の一実施形態の第２変形例の回路構成図を示す。図４において、電源端子１２は外部の直流電源１１の一端とキャパシタＣ１１の一端が接続され、直流電源１１とキャパシタＣ１１の他端は接地されている。制御端子１３にはレギュレータ回路のオン／オフを切替える制御信号が外部から供給され、この制御信号は定電流回路１５に供給される。接地端子１４は接地されている。

定電流回路１５の一端は電源端子１２に接続され、定電流回路１５の他端はエラーアンプを構成するｎチャネルＭＯＳトランジスタＮ１１のゲート及び基準電圧回路１６の一端及び電流補填回路２０Ｃを構成するコンパレータ２１の反転入力端子に接続されている。基準電圧回路１６の他端は接地端子１４に接続されている。ｎチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されて定電流回路１７の一端に接続され、定電流回路１７の他端は接地端子１４に接続されている。

電流補填回路２０Ｃはコンパレータ２１と、キャパシタＣ２１と、カレントミラー回路を構成するｐチャネルＭＯＳトランジスタＰ２１，Ｐ２２と、ｐチャネルＭＯＳトランジスタＰ２３を有している。コンパレータ２１はオフセット付きのコンパレータである。コンパレータ２１は非反転入力端子をＭＯＳトランジスタＮ１１のゲートに接続されて基準電圧Ｖｒｅｆを供給され、反転入力端子を抵抗Ｒ１１，Ｒ１２の接続点に接続されてフィードバック電圧Ｖｆｂを供給されている。コンパレータ２１はフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆからオフセット電圧Ｖｏｆｆだけ低下した電圧未満（Ｖｆｂ＜Ｖｒｅｆ−Ｖｏｆｆ）の場合にハイレベルで、以上の場合（Ｖｆｂ＞Ｖｒｅｆ−Ｖｏｆｆ）にローレベルの信号を出力する。

コンパレータ２１の出力端子はｐチャネルＭＯＳトランジスタＰ２３のゲートに接続されている。ＭＯＳトランジスタＰ２３のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２３のドレインは、一端を接地端子１４に接続されたキャパシタＣ２１の他端に接続されている。また、キャパシタＣ２１の他端はｐチャネルＭＯＳトランジスタＰ２１のゲートとドレインに接続されると共にｐチャネルＭＯＳトランジスタＰ２２のゲートに接続されている。ＭＯＳトランジスタＰ２１，Ｐ２２のソースは電源端子１２に接続され、ＭＯＳトランジスタＰ２２のドレインはＭＯＳトランジスタＰ１３のゲートに接続されている。

この第２変形例では、コンパレータ２１の出力がハイレベルであるときにＭＯＳトランジスタＰ２３がオフし、キャパシタＣ２１の充電電流がＭＯＳトランジスタＰ２１を流れ、この充電電流に応じた電流がＭＯＳトランジスタＰ２２のドレインからＭＯＳトランジスタＰ１３のゲートである点Ａに供給される。コンパレータ２１の出力がローレベルになるとＭＯＳトランジスタＰ２３がオンし、キャパシタＣ２１の充電電流がＭＯＳトランジスタＰ２１を流れないようにバイパスする。

１１直流電源
１２電源端子
１３制御端子
１４接地端子
１５定電流回路
１６基準電圧回路
１７定電流回路
１８出力端子
２０Ａ，２０Ｂ，２０Ｃ電流補填回路
Ｃ１１〜Ｃ２１キャパシタ
Ｐ１１〜Ｐ２３ｐチャネルＭＯＳトランジスタ
Ｒ１１〜Ｒ２１抵抗
Ｎ１１〜Ｎ１２ｎチャネルＭＯＳトランジスタ

Claims

電源を供給されて基準電圧を発生する基準電圧部と、
出力電圧に応じた電圧と前記基準電圧との差分の電圧を増幅する差動増幅部と、
前記電源を供給されて前記差動増幅部で増幅された前記差分の電圧に応じて前記出力電圧を可変する出力トランジスタを有するレギュレータ回路において、
一方の入力端子に前記基準電圧を供給され、他方の入力端子に前記出力電圧に応じた電圧を供給されたコンパレータと、
前記コンパレータの出力端子に一方の端子が接続され、他方の端子が電流供給回路を介して前記電源に接続されたキャパシタと、
を有し、
前記コンパレータは、前記出力電圧に応じた電圧が前記基準電圧よりも低いとときに出力をローレベルとして前記キャパシタに充電電流を流し、
前記電流供給回路は、前記キャパシタに流れる前記充電電流に応じた電流を前記出力トランジスタの制御端子に供給することを特徴とするレギュレータ回路。
請求項１記載のレギュレータ回路において、
前記電流供給回路は、前記キャパシタの充電電流が流れる第１のトランジスタと、
前記キャパシタの充電電流に応じた電流が流れる第２のトランジスタで構成されるカレントミラー回路であることを特徴とするレギュレータ回路。
請求項１記載のレギュレータ回路において、
前記電流供給回路は、前記キャパシタの充電電流が流れる第１の抵抗と、
前記第１の抵抗の電圧降下に応じた電流が流れる第２のトランジスタで構成されることを特徴とするレギュレータ回路。
請求項２記載のレギュレータ回路において、
前記電流供給回路は、前記出力電圧に応じた電圧が前記基準電圧よりも低いときに前記第１のトランジスタに前記キャパシタの充電電流を流し、前記出力電圧に応じた電圧が前記基準電圧よりも低いとき以外は前記キャパシタの充電電流が前記第１のトランジスタを流れないようにバイパスする第３のトランジスタを更に有することを特徴とするレギュレータ回路。