JP6256613B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力用半導体装置に用いられる半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖまたはそれ以上の耐圧を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等が公知である。ＩＧＢＴは、コンバータやインバータ等の電力変換装置に用いられている。このような電力用半導体装置は、低損失、高効率、高耐量であることが求められるとともに、低ノイズであること、具体的にはＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁両立性）についての対策が求められる。
ＥＭＣは電圧の時間変化率（ｄＶ／ｄｔ）に依存し、インバータ動作時においては、ＩＧＢＴのターンオン時（対向アームのＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）の逆回復時）の低電流領域における対向アームのＦＷＤのｄＶ／ｄｔが最も大きくなりやすい。このため、ＩＧＢＴのゲート抵抗Ｒｇを大きくしてターンオン速度を遅くすることによりｄＶ／ｄｔを適正な値まで小さくする必要がある。このため、ゲート抵抗Ｒｇによる、ＩＧＢＴのターンオン時のｄＶ／ｄｔ制御性（以下、ターンオンｄＶ／ｄｔ制御性とする）の改善が重要である。
次に、ＩＧＢＴの電流駆動を担う活性領域の構造について、一般的なトレンチゲート型ＩＧＢＴを例に説明する。活性領域とは、オン状態のときに電流が流れる領域である。図１５は、従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。図１５に示すように、活性領域において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側には、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。具体的には、ｎ-型半導体基板のおもて面側において、ｎ-型ドリフト層１０１の表面層を分割するようにトレンチ（以下、ゲートトレンチとする）１０２が設けられている。ゲートトレンチ１０２の内部には、ゲート絶縁膜１０３を介してゲート電極１０４が設けられている。
ｎ-型ドリフト層１０１の、隣り合うゲートトレンチ１０２によって分割されたメサ領域には、ｐ型ベース領域１０５が設けられている。ｐ型ベース領域１０５の内部には、基板おもて面側の表面層にｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７がそれぞれ選択的に設けられている。エミッタ電極１０８は、基板おもて面に設けられた層間絶縁膜１０９を深さ方向に貫通するコンタクトホールを介してｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接するとともに、層間絶縁膜１０９によってゲート電極１０４と電気的に絶縁されている。ｎ+型エミッタ領域１０６が設けられていないメサ領域には、耐圧を確保するために、層間絶縁膜１０９によってエミッタ電極１０８と電気的に絶縁されたｐ+型領域（以下、フローティングｐ+型領域とする）１１０が設けられている。
ｎ-型半導体基板の裏面側には、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層１１１およびｐ+型コレクタ層１１２が設けられている。コレクタ電極１１３は、ｐ+型コレクタ層１１２に接する。このような従来構造のトレンチゲート型ＩＧＢＴでは、ターンオン時にフローティングｐ+型領域１１０にホール（正孔）電流が流れることでフローティングｐ+型領域１１０の電位が上昇し、この電位上昇によって生じる変位電流がゲート電極１０４に流れ込む。これによってｄＶ／ｄｔにかかわる期間のターンオン速度が決定されてしまうため、ターンオンｄＶ／ｄｔ制御性が悪化する（例えば、下記非特許文献１，２参照。）。
ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善した装置として、次の装置が提案されている。ｐベース層およびｎ層を貫通してｎ-層の上層部に到達するように第１の溝および第２の溝がそれぞれ形成される。第１の溝はｎ+エミッタ領域に隣接し、内部にゲート電極が形成される。第２の溝は内部にポリシリコン領域が形成される。第２の溝は、近傍領域にｎ+エミッタ領域が形成されていない点、内部にゲート電極が形成されない点が第１の溝と異なる（例えば、下記特許文献１参照。）。下記特許文献１では、第２の溝の内部に絶縁膜を介してエミッタ電位のポリシリコン領域を設けたダミーゲート構造とすることで、ｐベース層に蓄積されたホールをオフ動作時にエミッタ電極に引き抜き、オフ動作の特性を向上させている。
次に、ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴの活性領域の構造について説明する。図１６は、従来のトレンチゲート型ＩＧＢＴの構造の別の一例を示す断面図である。図１６に示すダミーゲート構造を備えたトレンチゲート型ＩＧＢＴは、図１５に示す一般的なトレンチゲート型ＩＧＢＴと同様に、トレンチゲート型のＭＯＳゲート構造を備える。そして、ｐ型ベース領域１０５を挟んでＭＯＳゲート構造を構成するトレンチ（ゲートトレンチ）１０２と隣り合うように、トレンチ（以下、エミッタトレンチとする）１２２が設けられている。エミッタトレンチ１２２の内部には、絶縁膜（ダミーゲート絶縁膜）１２３を介してエミッタ電位の電極（ダミーゲート電極）１２４が設けられている。
ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴの、エミッタトレンチ１２２、ダミーゲート絶縁膜１２３およびダミーゲート電極１２４以外の構成は、図１５に示す一般的なトレンチゲート型ＩＧＢＴと同様である。ダミーゲート構造を備えたトレンチゲート型ＩＧＢＴでは、特にターンオン初期のような高電圧時に、エミッタトレンチ１２２に沿ってホールが蓄積され、フローティングｐ+型領域１１０からエミッタ電極１０８にホール電流を流す低抵抗の電流経路が形成される。このため、フローティングｐ+型領域１１０の電位上昇を抑制することができ、一般的なトレンチゲート型ＩＧＢＴよりも、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性が改善される。
また、別のトレンチゲート型ＩＧＢＴとして、トレンチの内部に設けられたゲート電極を基板おもて面上に引き出し、フローティングｐ+型領域の、基板おもて面側の表面全面に絶縁膜を介してゲート電極を設けた装置が提案されている（例えば、下記特許文献２（第１１，１２図）、下記特許文献３（第９図）および下記特許文献４（第００９９段落、第８５，８７，９１，９３図）参照。）。
特開２００２−３５３４５６号公報 米国特許第６８１５７６９号明細書 特開２００５−１９１２２１号公報 特開平０５−２４３５６１号公報
エヌ・トクラ（Ｎ．Ｔｏｋｕｒａ）、トレンチゲートＦＳ−ＩＧＢＴのターンオン特性に与えるフローティングｐベースの影響（Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｆｌｏａｔｉｎｇ Ｐ−Ｂａｓｅ ｏｎ Ｔｕｒｎ−Ｏｎ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒｅｎｃｈ−Ｇａｔｅ ＦＳ−ＩＧＢＴ）、電気学会論文誌Ｄ、電気学会（ＩＥＥＪ：Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｓ ｏｆ Ｊａｐａｎ）、２０１０年、第１３０巻、第６号、ｐ．７２８−７３３ ワイ・オノザワ（Ｙ．Ｏｎｏｚａｗａ）、他５名、デベロップメント オブ ザ ネクスト ジェネレーション １２００Ｖ トレンチ−ゲート ＦＳ−ＩＧＢＴ フィーチャリング ロウワー ＥＭＩ ノイズ アンド ロウワー スイッチング ロス（Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｔｈｅ ｎｅｘｔ ｇｅｎｅｒａｔｉｏｎ １２００Ｖ ｔｒｅｎｃｈ−ｇａｔｅ ＦＳ−ＩＧＢＴ ｆｅａｔｕｒｉｎｇ ｌｏｗｅｒ ＥＭＩ ｎｏｉｓｅ ａｎｄ ｌｏｗｅｒ ｓｗｉｔｃｈｉｎｇ ｌｏｓｓ）、プロシーディングス オブ ザ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、（済州島）、２００７年５月２７日〜３０日、ｐ．１３−１６
しかしながら、上記特許文献１のようにダミーゲート構造を備えたトレンチゲート型ＩＧＢＴでは、オン状態のような低電圧時であっても、ゲートトレンチ１０２付近よりもエミッタトレンチ１２２付近にホールが蓄積されやすく、ｐ型ベース領域１０５を通過するホール電流に対する抵抗を低下させてしまう。このため、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｅｆｆｅｃｔ：注入促進効果）効果が小さくなり、オン電圧の増加を促進させてしまうという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の主面から深さ方向に所定の深さで、トレンチが設けられている。前記トレンチの内部に、前記トレンチの内壁に沿って第１絶縁膜が設けられている。前記トレンチの内部の、前記第１絶縁膜の内側に第１ゲート電極が設けられている。前記第１半導体層の一方の主面の表面層に、前記トレンチよりも浅い深さで、かつ前記トレンチの側壁の前記第１絶縁膜に接して第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体層の一方の主面の表面層に、前記トレンチの側壁の前記第１絶縁膜に接して第２導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記トレンチによって前記第１半導体領域と分離されている。第２ゲート電極は、第２絶縁膜を介して前記第３半導体領域を部分的に覆う。層間絶縁膜は、前記第３半導体領域、前記第１ゲート電極および前記第２ゲート電極を覆う。第１電極は、前記第１半導体領域および前記第２半導体領域に接し、かつ前記層間絶縁膜の上に設けられている。前記第１半導体層の他方の主面に、第２導電型の第２半導体層が設けられている。第２電極は、前記第２半導体層に接する。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域と前記第１ゲート電極および前記第２ゲート電極との間の静電容量をＣｇｐとし、前記第３半導体領域と前記第１電極との間の静電容量をＣｓｐとしたときに、Ｃｇｐ／Ｃｓｐ＞２．０を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第２絶縁膜の厚さをＴ１とし、前記層間絶縁膜の、前記第３半導体領域を覆う部分の厚さをＴ３とし、前記第１ゲート電極の厚さをＴ４とし、前記第２ゲート電極の幅をＷ２とし、前記第１絶縁膜の厚さをＷ３とし、前記第３半導体領域の中心線から前記第２ゲート電極までの距離をＷ４としたときに、（Ｔ４／Ｗ３＋Ｗ２／Ｔ１）×（Ｔ３／Ｗ４）＞２．０を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁膜の厚さをＴ１とし、前記層間絶縁膜の、前記第２ゲート電極を覆う部分の厚さをＴ２とし、前記層間絶縁膜の、前記第３半導体領域を覆う部分の厚さをＴ３としたときに、Ｔ３＞Ｔ１＋Ｔ２を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の深さは、前記トレンチよりも深いことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の第１半導体層の一方の主面から深さ方向に所定の深さで設けられたトレンチと、前記第１半導体層の一方の主面の表面層に、前記トレンチよりも浅い深さで、かつ前記トレンチに接して設けられた第２導電型の第１半導体領域と、前記第１半導体層の一方の主面の表面層に前記トレンチに接して設けられ、前記トレンチによって前記第１半導体領域と分離された第２導電型の第２半導体領域と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記第１半導体層の一方の主面の表面層に、第２導電型の半導体層を形成する第１工程を行う。次に、前記第１半導体層の一方の主面から前記半導体層を深さ方向に貫通する深さで前記トレンチを形成し、前記トレンチによって前記半導体層を複数の領域に分離してなる前記第１半導体領域および前記第２半導体領域を形成する第２工程を行う。次に、前記第１半導体層の一方の主面上および前記トレンチの内壁に沿ってゲート絶縁膜を形成する第３工程を行う。次に、前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に電極層を形成する第４工程を行う。次に、前記電極層を選択的に除去し、前記電極層の、前記トレンチの内部に埋め込まれた部分を第１ゲート電極として残し、かつ、前記電極層の、前記第２半導体領域の一部を覆う部分を第２ゲート電極として残す第５工程を行う。次に、前記第５工程の後、前記第１半導体領域の内部に選択的に第３半導体領域を形成する第６工程を行う。次に、前記第１半導体層の一方の主面上に、前記第２半導体領域、前記第１ゲート電極および前記第２ゲート電極を覆う層間絶縁膜を形成する第７工程を行う。次に、前記層間絶縁膜および前記ゲート絶縁膜を選択的に除去して、前記第１半導体領域および前記第３半導体領域を露出させる第８工程を行う。次に、前記第８工程の後、前記第１半導体領域および前記第３半導体領域に接する第１電極を形成する第９工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第８工程の後、前記第９工程の前に、前記層間絶縁膜上にさらに絶縁層を堆積し、前記層間絶縁膜の厚さを厚くする第１０工程と、前記第１０工程の後、前記層間絶縁膜の、前記第２半導体領域を覆う部分の厚さをそのまま残した状態で、前記層間絶縁膜の、前記第２半導体領域を覆う以外の部分の厚さを薄くし、前記第１半導体領域および前記第３半導体領域を再度露出させる第１１工程と、を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の後、前記第２工程の前に、前記半導体層の内部に、前記半導体層よりも深く、かつ前記半導体層よりも不純物濃度の高い前記第２半導体領域を形成し、前記半導体層の、前記第２半導体領域以外の部分を前記第１半導体領域とする工程をさらに行う。前記第２工程では、前記第１半導体領域と前記第２半導体領域との境界に前記トレンチを形成することを特徴とする。
本発明にかかる半導体装置および半導体装置の製造方法によれば、第２ゲート電極によって第３半導体領域を部分的に覆うことで、ミラー容量が増大することを抑制するとともに、第３半導体領域と第１電極との間の静電容量に対する第３半導体領域と第１，２ゲート電極との間の静電容量の割合を大きくすることができ、ターンオン時のｄＶ／ｄｔを小さくすることができる。これによって、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図１０は、従来例１のトレンチゲート型ＩＧＢＴのターンオン中の電気的特性を示す特性図である。 図１１は、従来例２のトレンチゲート型ＩＧＢＴの構造を示す断面図である。 図１２は、従来例２のトレンチゲート型ＩＧＢＴのターンオン中の電気的特性を示す特性図である。 図１３は、従来例１，２のトレンチゲート型ＩＧＢＴのゲート抵抗Ｒｇによるターンオン制御性を示す特性図である。 図１４は、従来例１のトレンチゲート型ＩＧＢＴのＣｇｐ／Ｃｓｐ比とΔ最大ｄＶ／ｄｔとの関係を示す特性図である。 図１５は、従来のトレンチゲート型ＩＧＢＴ（従来例１）の構造を示す断面図である。 図１６は、従来のトレンチゲート型ＩＧＢＴの構造の別の一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）を示し、活性領域の周囲を囲む耐圧構造部を図示省略する。耐圧構造部は、ｎ-型ドリフト層１の基板おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。また、図１には、ＭＯＳゲート構造とＭＯＳゲート構造から後述するフローティングｐ+型領域１０の中心線までの単位セル構造を示すが、図示省略する部分で例えば当該単位セル構造を繰り返し配置した構成となっている。
図１に示すように、活性領域において、ｎ-型ドリフト層（第１半導体層）１となるｎ-型半導体基板（半導体チップ）のおもて面には、トレンチゲート型のＭＯＳゲート構造が設けられている。具体的には、ｎ-型ドリフト層１には、基板おもて面から後述するｎ型フィールドストップ層１１に達しない深さでトレンチ２が設けられている。トレンチ２は、ｎ-型ドリフト層１の表面層を複数の領域（メサ領域）に分割するように、例えばストライプ状の平面レイアウトで複数設けられている。トレンチ２の内部には、トレンチ２の内壁に沿って第１ゲート絶縁膜３ａが設けられ、第１ゲート絶縁膜３ａの内側に第１ゲート電極４ａが設けられている。
ｎ-型ドリフト層１の、隣り合うトレンチ２によって分割されたメサ領域には、例えばトレンチ２よりも浅い深さで、ｐ型ベース領域（第１半導体領域）５が設けられている。ｐ型ベース領域５は、トレンチ２の側壁に設けられた第１ゲート絶縁膜３ａに接し、第１ゲート絶縁膜３ａを挟んで第１ゲート電極４ａと対向する。ｐ型ベース領域５の内部には、基板おもて面側の表面層にｎ+型エミッタ領域（第２半導体領域）６が選択的に設けられている。ｎ+型エミッタ領域６は、トレンチ２の側壁に設けられた第１ゲート絶縁膜３ａに接し、第１ゲート絶縁膜３ａを挟んで第１ゲート電極４ａに対向する。また、ｐ型ベース領域５の内部に、ｎ+型エミッタ領域６に接するように、ｐ+型コンタクト領域７が選択的に設けられていてもよい。以降、ｐ+型コンタクト領域７を設けた場合を例に説明する。
また、ｎ-型ドリフト層１の、隣り合うトレンチ２によって分割されたメサ領域には、層間絶縁膜９によってエミッタ電極８と電気的に絶縁されたフローティング電位のｐ+型領域（フローティングｐ+型領域（第３半導体領域））１０が設けられている。フローティングｐ+型領域１０は、トレンチ２を挟んでｐ型ベース領域５と対向するように設けられている。また、フローティングｐ+型領域１０は、フローティングｐ+型領域１０とｎ-型ドリフト層１との間のｐｎ接合によりｐ型ベース領域５から分断されている。フローティングｐ+型領域１０とｐ型ベース領域５とは、例えば、トレンチ２を挟んで交互に繰り返し配置されている。フローティングｐ+型領域１０は、耐圧を確保する機能を有する。
フローティングｐ+型領域１０の深さは、例えばトレンチ２の深さよりも深い。フローティングｐ+型領域１０の下側（基板裏面側）のコーナー部は、例えばトレンチ２の底面直下にまで延びている。フローティングｐ+型領域１０の、基板おもて面側の表面上には、例えば酸化膜（ＳｉＯ2膜）などの第２ゲート絶縁膜３ｂを介して第２ゲート電極４ｂが選択的に設けられている。すなわち、第２ゲート電極４ｂは、第２ゲート絶縁膜３ｂを介してフローティングｐ+型領域１０の表面を部分的に覆う。このように第２ゲート電極４ｂを選択的に設けることにより、従来のようにフローティングｐ+型領域の表面全体をゲート電極で覆う場合よりもミラー容量（ミラー効果により利得倍され入力容量として機能するゲート・コレクタ間容量）が増大することを抑制することができる。
また、このように第２ゲート電極４ｂを選択的に設けることにより、フローティングｐ+型領域１０とエミッタ電極８との間の静電容量（以下、フローティング・エミッタ間容量とする）Ｃｓｐに対するフローティングｐ+型領域１０と第１，２ゲート電極４ａ，４ｂとの間の静電容量（以下、フローティング・ゲート間容量とする）Ｃｇｐの割合（以下、Ｃｇｐ／Ｃｓｐ比とする）を大きくすることができる。これによって、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができる。第２ゲート電極４ｂは、例えば配線などによって第１ゲート電極４ａと電気的に接続されている。
また、第２ゲート電極４ｂは、フローティングｐ+型領域１０の中央（すなわち隣り合うトレンチ２間の中央）よりもトレンチ２寄りに設けられている。具体的には、第１，２ゲート電極４ａ，４ｂおよび後述する層間絶縁膜９は、例えば、下記（１）式を満たすように配置されることが好ましい。その理由は、Ｃｇｐ／Ｃｓｐ比（Ｃｇｐ＝Ｔ４／Ｗ３＋Ｗ２／Ｔ１、Ｃｓｐ＝Ｗ４／Ｔ３）を２．０よりも大きくすることで、ゲート抵抗Ｒｇの値によらずｄＶ／ｄｔの最大値（以下、最大ｄＶ／ｄｔとする）を小さくすることができるからである。これにより、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性をさらに向上させることができる。
（Ｔ４／Ｗ３＋Ｗ２／Ｔ１）×（Ｔ３／Ｗ４）＞２．０ ・・・（１）
Ｔ１は第２ゲート絶縁膜３ｂの厚さ（すなわち第２ゲート電極４ｂとフローティングｐ+型領域１０とに挟まれた部分の絶縁膜の厚さ）である。Ｔ３は層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの厚さ（すなわち層間絶縁膜９の、エミッタ電極８とフローティングｐ+型領域１０とに挟まれた部分の厚さ）である。Ｔ４は第１ゲート電極４ａの厚さ（最大厚さ）である。Ｗ１は第１ゲート電極４ａと第２ゲート電極４ｂとの間の距離である。Ｗ２は第２ゲート電極４ｂの幅（トレンチ２が並ぶ方向の幅、以下、単に幅とする）である。Ｗ３は第１ゲート絶縁膜３ａの厚さである。Ｗ４はフローティングｐ+型領域１０の中心線から第２ゲート電極４ｂまでの距離（すなわち、層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの幅の１／２の長さ）である。
層間絶縁膜９は、基板おもて面上に設けられ、フローティングｐ+型領域１０および第１，２ゲート電極４ａ，４ｂを覆う。層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの厚さＴ３は、層間絶縁膜９の、第２ゲート電極４ｂを覆う部分の厚さ（すなわち層間絶縁膜９の、エミッタ電極８と第２ゲート電極４ｂとに挟まれた部分の厚さ）Ｔ２、また、層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの厚さＴ３に対して、下記（２）式を満たすのが好ましい。その理由は、層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの厚さＴ３を厚くすることでフローティング・エミッタ間容量Ｃｓｐを低減でき、Ｃｇｐ／Ｃｓｐ比を大きくすることができるからである。なお、層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの厚さＴ３は通常のプロセスフローで形成すると第２ゲート絶縁膜３ｂの厚さＴ１と層間絶縁膜９の、第２ゲート電極４ｂを覆う部分の厚さＴ２との総和（Ｔ３＝Ｔ１＋Ｔ２）となるため、厚さＴ３をそれ以上に厚くすることが好ましい。
Ｔ３＞Ｔ１＋Ｔ２ ・・・（２）
エミッタ電極（第１電極）８は、層間絶縁膜９を深さ方向に貫通するコンタクトホールを介してｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接するとともに、層間絶縁膜９によって第１，２ゲート電極４ａ，４ｂと電気的に絶縁されている。ｎ-型ドリフト層１となるｎ-型半導体基板の裏面の表面層には、活性領域から耐圧構造部にわたってｎ型フィールドストップ層１１が設けられている。また、ｎ-型半導体基板の裏面の表面層には、活性領域から耐圧構造部にわたって、かつｎ型フィールドストップ層１１よりも基板裏面から浅い深さでｐ+型コレクタ層（第２半導体層）１２が設けられている。コレクタ電極（第２電極）１３は、ｐ+型コレクタ層１２に接する。
次に、実施の形態１にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスのＩＧＢＴを作製（製造）する場合を例に説明する。図２〜８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図２〜８には、活性領域のみを図示する。まず、図２に示すように、ｎ-型ドリフト層（第１半導体層）１となるｎ-型の半導体ウエハ（半導体基板）を用意する。次に、半導体ウエハのおもて面に例えばボロン（Ｂ）などのｐ型不純物をイオン注入して活性化アニール（熱処理）することにより、活性領域において、半導体ウエハのおもて面の表面層にｐ型ベース領域（第１半導体領域（半導体層））５を形成する。次に、例えば水蒸気雰囲気での熱処理によりウエハおもて面を熱酸化し、ウエハおもて面上に酸化膜（例えばシリコン酸化膜（ＳｉＯ2膜）不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、フローティングｐ+型領域１０の形成領域に対応する部分の酸化膜を除去する。
次に、酸化膜の残部をマスクとしてｐ型ベース領域５に例えばボロンなどのｐ型不純物をイオン注入してｐ型ベース領域５の不純物濃度を選択的に高くすることで、半導体ウエハのおもて面の表面層にフローティングｐ+型領域（第２半導体領域（半導体層））１０を選択的に形成する。次に、イオン注入用マスクとして用いた酸化膜をすべて除去した後、ウエハおもて面上に、再度、酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、トレンチ２の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスクとしてシリコン部を異方性ドライエッチングし、ｐ型ベース領域５とフローティングｐ+型領域１０との境界に、ｐ型ベース領域５を深さ方向に貫通してｎ-型ドリフト層１に達するトレンチ２を形成する。トレンチ２の幅は、例えば０．５μｍ以上１．５μｍ以下程度であってもよい。トレンチ２の深さは、例えば１．０μｍ以上６．０μｍ以下程度であってもよい。
次に、例えば水蒸気雰囲気での熱処理によりウエハおもて面およびトレンチ２の内壁を熱酸化し、ウエハおもて面およびトレンチ２の内壁に沿って、第１，２ゲート絶縁膜３ａ，３ｂとなる酸化膜（ＳｉＯ2膜）２１を形成する。酸化膜２１の厚さは、例えば５０ｎｍ以上２００ｎｍ以下程度であってもよい。次に、ウエハおもて面上に、トレンチ２の内部に埋め込むように、第１，２ゲート電極４ａ，４ｂとなるポリシリコン（Ｐｏｌｙ−Ｓｉ）層２２を堆積する。ポリシリコン層２２の、ウエハおもて面上の部分の厚さは、例えば０．３μｍ以上１．０μｍ以下程度であってもよい。次に、例えば１１００℃程度の温度での熱処理により、ｐ型ベース領域５およびフローティングｐ+型領域１０を活性化させる。次に、フォトリソグラフィおよびエッチングにより、ポリシリコン層２２上に、第２ゲート電極４ｂの形成領域に対応する部分を覆うレジストマスク２３を形成する。
次に、図３に示すように、レジストマスク２３をマスクとして例えば等方性ドライエッチングによりポリシリコン層２２を除去し、ポリシリコン層２２のうち、トレンチ２の内部の第１ゲート電極４ａに対応する部分と、ウエハおもて面上の第２ゲート電極４ｂに対応する部分とを残す。これにより、ポリシリコン層２２の、トレンチ２の内部に残る部分が第１ゲート電極４ａとなり、ウエハおもて面上に選択的に残る部分が第２ゲート電極４ｂとなる。次に、図４に示すように、レジストマスク２３を除去した後、フォトリソグラフィおよびエッチングにより、ウエハおもて面上に、ｐ+型コンタクト領域７の形成領域に対応する部分が開口するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして例えばボロンなどのｐ型不純物をイオン注入することにより、ｐ型ベース領域５の表面層にｐ+型コンタクト領域７を選択的に形成する。次に、ｐ+型コンタクト領域７の形成に用いたレジストマスクを除去する。
次に、フォトリソグラフィおよびエッチングにより、ウエハおもて面上に、ｎ+型エミッタ領域６の形成領域に対応する部分が開口するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして例えば砒素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｐ型ベース領域５の表面層にｎ+型エミッタ領域（第３半導体領域）６を選択的に形成する。次に、ｎ+型エミッタ領域６の形成に用いたレジストマスクを除去する。次に、例えば１０００℃程度の温度での熱処理により、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を活性化させる。次に、層間絶縁膜９として、ウエハおもて面上に、例えば、０．２μｍ程度の厚さのＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜と、０．８μｍ程度の厚さのＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜とを順に堆積する（層間絶縁膜９の１回目の堆積）。これにより、第１，２ゲート電極４ａ，４ｂ、ｐ型ベース領域５およびフローティングｐ+型領域１０が層間絶縁膜９で覆われる。
次に、フォトリソグラフィおよびエッチングにより、コンタクトホールの形成領域に対応する部分が開口するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして層間絶縁膜９および酸化膜２１をエッチングし、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出するコンタクトホールを形成する。このとき、酸化膜２１の、トレンチ２の内部に残る部分が第１ゲート絶縁膜３ａとなり、ウエハおもて面上に残る部分が第２ゲート絶縁膜３ｂとなる。次に、図５に示すように、ウエハおもて面上に、さらに層間絶縁膜９として例えば０．１μｍ以上１，０μｍ以下程度の厚さのＨＴＯ膜（絶縁層）を堆積し、層間絶縁膜９の厚さを厚くする（層間絶縁膜９の２回目の堆積）。次に、図６に示すように、フォトリソグラフィおよびエッチングにより、フローティング・エミッタ間容量Ｃｓｐが発生する部分（すなわち層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分）９ａを覆うレジストマスク２４を形成する。
次に、図７に示すように、レジストマスク２４をマスクとして、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７が露出されるまで層間絶縁膜９をエッチングする。すなわち、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出するコンタクトホールを同じ位置に再度形成する。このとき、層間絶縁膜９の、第１，２ゲート電極４ａ，４ｂを覆う部分９ｂはレジストマスク２４によって覆われていない。このため、層間絶縁膜９の、第２ゲート電極４ｂを覆う部分の厚さＴ２は、層間絶縁膜９の、フローティングｐ+型領域１０を覆う部分９ａの厚さＴ３よりも薄くなる。次に、図８に示すように、レジストマスク２４を除去した後、スパッタリング法により、コンタクトホールの内部に埋め込むように、ウエハおもて面上にエミッタ電極（第１電極）８となる例えばアルミニウム−シリコン（Ａｌ−Ｓｉ）層を堆積（形成）する。次に、ウエハおもて面を例えばレジスト膜（不図示）で保護する。
次に、半導体ウエハを裏面側から研磨およびエッチングしていき、半導体ウエハの厚さを製品厚さである例えば１２０μｍにする。半導体ウエハの厚さとは、コレクタ電極１３とｐ+型コレクタ層１２との界面から、フローティングｐ+型領域１０と層間絶縁膜９との界面までのシリコン厚さである。次に、半導体ウエハの研削後の裏面からｎ-型ドリフト層１に例えばリン（Ｐ）、セレン（Ｓｅ）またはプロトン（Ｈ+）をイオン注入することにより、半導体ウエハの研削後の裏面の表面層にｎ型フィールドストップ層１１を形成する。次に、半導体ウエハの研削後の裏面からｎ型フィールドストップ層１１に例えばボロンをイオン注入することにより、ウエハ裏面からｎ型フィールドストップ層１１よりも浅い位置にｐ+型コレクタ層（第２半導体層）１２を形成する。次に、ｐ+型コレクタ層１２上にコレクタ電極（第２電極）１３を形成する。その後、半導体ウエハをチップ状にダイシング（切断）することにより、図１に示すＩＧＢＴチップが完成する。
以上、説明したように、実施の形態１によれば、第２ゲート電極によってフローティングｐ+型領域の表面を部分的に覆うことによって、ミラー容量が増大することを抑制するとともに、フローティング・エミッタ間容量に対するフローティング・ゲート間容量の割合（Ｃｇｐ／Ｃｓｐ比）を大きくすることができ、ターンオン時のｄＶ／ｄｔを小さくすることができる。このため、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができる。また、従来構造では、ゲート抵抗Ｒｇを大きくしてターンオン速度を遅くすることによりｄＶ／ｄｔを小さくする必要があるが、実施の形態１によれば、Ｃｇｐ／Ｃｓｐ比を大きくすることでｄＶ／ｄｔを小さくすることができるため、ゲート抵抗Ｒｇを大きくする必要がなく、ターンオン損失が大きくなることを防止することができる。また、従来のようにエミッタトレンチを設ける場合、エミッタトレンチの内壁に沿って設けられたダミーゲート絶縁膜のスクリーニングを行うことができず、初期欠陥を含む装置を検出するための試験によってダミーゲート絶縁膜の不良を検出することが難しいという問題があるが、実施の形態１によれば、エミッタトレンチを設けないため、この問題が生じない。すなわち、従来のようにエミッタトレンチを設けずに、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善することができる。
また、実施の形態１によれば、第２ゲート電極によってフローティングｐ+型領域を部分的に覆うため、フローティングｐ+型領域と第２ゲート電極とに挟まれた第２ゲート絶縁膜の厚さによらず、フローティング・ゲート間容量を調整することができる。このため、第２ゲート絶縁膜を例えばトレンチの側壁に沿って設ける第１ゲート絶縁膜と同時に形成することができ、製造プロセスを簡略化することができる。また、層間絶縁膜の厚さを厚くするほどコンタクトホールを形成することが困難になるが、実施の形態１によれば、層間絶縁膜となる絶縁膜を堆積するごとにコンタクトホールを形成するため、層間絶縁膜の、フローティングｐ+型領域を覆う部分の厚さを、層間絶縁膜の、第１，２ゲート電極を覆う部分の厚さよりも厚くしたとしても、容易にコンタクトホールを形成することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、層間絶縁膜１９の、フローティングｐ+型領域１０を覆う部分１９ａの厚さＴ３と、層間絶縁膜１９の、第２ゲート電極４ｂを覆う部分の厚さＴ２とが等しい点である。層間絶縁膜１９の、フローティングｐ+型領域１０を覆う部分１９ａの厚さＴ３は少なくとも上記（１）式を満たしていればよく、所定のＣｇｐ／Ｃｓｐ比が得られるのであれば、層間絶縁膜１９の、フローティングｐ+型領域１０を覆う部分１９ａの厚さＴ３（すなわち層間絶縁膜９の、フローティング・エミッタ間容量Ｃｓｐが発生する部分の厚さ）は種々変更可能である。
実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において、層間絶縁膜１９の１回目の堆積後、コンタクトホールを形成し（図２〜４参照）、その後、層間絶縁膜９の２回目の堆積を省略して、エミッタ電極８を形成すればよい。すなわち、層間絶縁膜１９の、フローティングｐ+型領域１０を覆う部分１９ａおよび第１，２ゲート電極４ｂを覆う部分１９ｂの厚さは、ともに、層間絶縁膜１９の１回目の堆積時の厚さで維持される。具体的には、まず、実施の形態１と同様に、ｐ型ベース領域５の形成から、層間絶縁膜１９の１回目の堆積後のコンタクトホールの形成までの工程を順に行う。その後、実施の形態１と同様に、エミッタ電極８の形成以降の工程を順に行うことで、図９に示すＩＧＢＴチップが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、層間絶縁膜の、フローティングｐ+型領域を覆う部分の厚さを厚くするための工程を省略することができるため、工程数を少なくすることができ、コストを低減させることができる。
（実施例）
次に、Ｃｇｐ／Ｃｓｐ比の最適な範囲について検証した。まず、図１５に示す従来のトレンチゲート型ＩＧＢＴ（以下、従来例１とする）のターンオン中のフローティングｐ+型領域１１０の電位ＥＰ、ゲート電圧（ゲート電位）Ｖｇおよびコレクタ電流Ｉｃｅを測定した。ゲート抵抗Ｒｇを２００Ωとした。従来例１のターンオン中のフローティングｐ+型領域１１０の電位ＥＰ、ゲート電圧（ゲート電位）Ｖｇおよびコレクタ電流Ｉｃｅの時間変化を図１０に示す。図１０は、従来例１のトレンチゲート型ＩＧＢＴのターンオン中の電気的特性を示す特性図である。図１０に示すように、従来例１では、コレクタ電流Ｉｃｅが流れ始めると、観測点Ｐ１から観測点Ｐ２までの期間（時間経過）においてフローティングｐ+型領域１１０の電位ＥＰが急激に上昇してピークが観測されている。また、フローティングｐ+型領域１１０の電位ＥＰの急激な上昇に伴って、ゲート電圧Ｖｇが急激に上昇してピークが観測されていることがわかる。
このような観測点Ｐ１から観測点Ｐ２までの期間におけるフローティングｐ+型領域１１０の急激な電位上昇は、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を悪化させるゲート変位電流（ゲート電極１０４に流れ込む変位電流）を発生させる原因となっている。このため、上記期間におけるフローティングｐ+型領域１１０の電位増加量Ｖ１は、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性の指標となり、その値は小さいほどよい。フローティングｐ+型領域１１０の電位増加量Ｖ１とは、フローティングｐ+型領域１１０の急激な電位上昇のピーク始点（観測点Ｐ１）での電位とピーク終点（観測点Ｐ２）での電位との差分（電位差）である。したがって、観測点Ｐ１におけるフローティングｐ+型領域１１０の電位ＥＰが大きく、観測点Ｐ２におけるフローティングｐ+型領域１１０の電位ＥＰが小さいほど、フローティングｐ+型領域１１０の電位増加量Ｖ１が小さくなり、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性がよくなる。
観測点Ｐ１におけるフローティングｐ+型領域１１０の電位ＥＰを大きくするには、コレクタ電流Ｉｃｅが流れ始めてから観測点Ｐ１までの期間（０秒から観測点Ｐ１までの時間経過）におけるフローティングｐ+型領域１１０の電位ＥＰの時間変化率（電位波形の傾き）が大きいことが望まれる。フローティングｐ+型領域１１０の電位ＥＰの時間変化率は、フローティングｐ+型領域１１０とエミッタ電極１０８との間の静電容量（フローティング・エミッタ間容量）Ｃｓｐと、フローティングｐ+型領域１１０とゲート電極１０４との間の静電容量（フローティング・ゲート間容量）Ｃｇｐとで決まる。フローティング・ゲート間容量Ｃｇｐがフローティング・エミッタ間容量Ｃｓｐよりも大きいほうが（Ｃｇｐ＞Ｃｓｐ）、フローティングｐ+型領域１１０の電位ＥＰの時間変化率が大きくなり、最大ゲート電圧と同じ時間変化率となる。
一方、観測点Ｐ２におけるフローティングｐ+型領域１１０の電位ＥＰを小さくするには、次の条件を満たすことが望まれる。観測点Ｐ２におけるフローティングｐ+型領域１１０の電位ＥＰは、コレクタ電流Ｉｃｅによってフローティングｐ+型領域１１０に蓄積されたホールをエミッタ電極１０８に流すために必要な電位である。具体的には、観測点Ｐ２におけるフローティングｐ+型領域１１０の電位ＥＰは、フローティングｐ+型領域１１０とゲート電極１０４との間の電位差によって、ｎ-型ドリフト層１０１の、トレンチ１０２に沿った部分に、フローティングｐ+型領域１１０とｐ型ベース領域１０５とを接続するｐ型の反転層を生じさせるための電位である。このため、観測点Ｐ１におけるフローティングｐ+型領域１１０の電位ＥＰとゲート電圧Ｖｇとの差が大きいほうがよい。したがって、フローティング・ゲート間容量Ｃｇｐをフローティング・エミッタ間容量Ｃｓｐよりも大きくして、観測点Ｐ１におけるフローティングｐ+型領域１１０の電位ＥＰを大きくすることが、観測点Ｐ２におけるフローティングｐ+型領域１１０の電位ＥＰを小さくすることにつながる。
従来例１では、コレクタ電流Ｉｃｅが流れ始めてから観測点Ｐ１までの期間におけるフローティングｐ+型領域１１０の電位ＥＰの時間変化率は、同期間におけるゲート電圧Ｖｇの時間変化率よりも小さい。このため、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性を改善するためには、フローティング・ゲート間容量Ｃｇｐをフローティング・エミッタ間容量Ｃｓｐよりも大きくする必要がある。そこで、上記特許文献２〜４のようにフローティングｐ+型領域１１０の、基板おもて面側の表面全体をゲート電極１１４で覆うことで、フローティング・エミッタ間容量Ｃｓｐ＝０としたトレンチゲート型ＩＧＢＴ（以下、従来例２とする）についても、従来例１と同様の測定を行った。図１１は、従来例２のトレンチゲート型ＩＧＢＴの構造を示す断面図である。図１１に示すように、従来例２では、トレンチ１０２の内部に設けられたゲート絶縁膜１０３およびゲート電極１１４が基板おもて面上に引き出され、フローティングｐ+型領域１１０の、基板おもて面側の表面全面にゲート絶縁膜１０３を介してゲート電極１１４が設けられている。従来例２のゲート電極１１４以外の構成は、従来例１と同様である。
従来例２のターンオン中のフローティングｐ+型領域１１０の電位ＥＰ、ゲート電圧Ｖｇおよびコレクタ電流Ｉｃｅの時間変化を図１２に示す。図１２は、従来例２のトレンチゲート型ＩＧＢＴのターンオン中の電気的特性を示す特性図である。図１２には、従来例２のターンオン中のフローティングｐ+型領域１１０の電位ＥＰ、ゲート電圧Ｖｇおよびコレクタ電流Ｉｃｅを破線で示すとともに、図１０の従来例１のターンオン中のフローティングｐ+型領域１１０の電位ＥＰ、ゲート電圧Ｖｇおよびコレクタ電流Ｉｃｅを実線で示す。図１２に示すように、従来例２では、コレクタ電流Ｉｃｅが流れ始めてから観測点Ｐ１までの期間におけるフローティングｐ+型領域１１０の電位ＥＰの時間変化が、同期間におけるゲート電圧Ｖｇの時間変化に追従している。これによって、フローティングｐ+型領域１１０の急激な電位上昇のピーク始点（観測点Ｐ１）での電位とピーク終点（観測点Ｐ２）での電位との差分（電位差）が小さくなっているため、フローティングｐ+型領域１１０の電位増加量Ｖ１が小さくなることがわかる。
これら従来例２（Ｃｓｐ＝０）およびＣｇｐ／Ｃｓｐ比の異なる複数の従来例１（Ｃｇｐ／Ｃｓｐ＝０．１〜５．０）について、ゲート抵抗Ｒｇを種々変更してｄＶ／ｄｔの最大値（最大ｄＶ／ｄｔ）を測定した。図１３は、従来例１，２のトレンチゲート型ＩＧＢＴのゲート抵抗Ｒｇによるターンオン制御性を示す特性図である。複数の従来例１は、それぞれ、層間絶縁膜１０９の厚さＹ１を変えることで、フローティング・エミッタ間容量Ｃｓｐを変えている。図１３に示すように、従来例１では、従来例２よりは劣るものの、Ｃｇｐ／Ｃｓｐ比が０．８〜１．０程度であっても、Ｃｇｐ／Ｃｓｐ比を大きくするほど、最大ｄＶ／ｄｔを小さくすることができることが確認された。すなわち、Ｃｇｐ／Ｃｓｐ比を大きくするほど、コレクタ電流Ｉｃｅが流れ始めてから観測点Ｐ１までの期間におけるフローティングｐ+型領域１１０の電位ＥＰの時間変化率が大きくなり、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性が改善されていることを意味する。
しかし、従来例１では、Ｃｇｐ／Ｃｓｐ比が０．８〜１．０である場合、ゲート抵抗Ｒｇ＝１Ω〜５０Ωのときの最大ｄＶ／ｄｔは、ゲート抵抗Ｒｇ＝０Ωのときの最大ｄＶ／ｄｔよりも上昇しており、ゲート抵抗ＲｇによるターンオンｄＶ／ｄｔ制御性がまったく改善されていない。そこで、Ｃｇｐ／Ｃｓｐ比の異なる各従来例１において、それぞれ、ゲート抵抗Ｒｇ＝５０Ωのときの最大ｄＶ／ｄｔから、ゲート抵抗Ｒｇ＝０Ωのときの最大ｄＶ／ｄｔを減算した値（最大ｄＶ／ｄｔの変化量（以下、Δ最大ｄＶ／ｄｔとする））を算出し、Ｃｇｐ／Ｃｓｐ比とΔ最大ｄＶ／ｄｔとの関係を示す近似曲線を作成した。その結果を図１４に示す。図１４は、従来例１のトレンチゲート型ＩＧＢＴのＣｇｐ／Ｃｓｐ比とΔ最大ｄＶ／ｄｔとの関係を示す特性図である。図１４に示す結果より、ゲート抵抗Ｒｇ＝５０Ωのときの最大ｄＶ／ｄｔは、少なくともゲート抵抗Ｒｇ＝０Ωのときの最大ｄＶ／ｄｔよりも小さいことが望ましいことがわかる。すなわち、Δ最大ｄＶ／ｄｔは少なくとも負数であることが望ましい（Δ最大ｄＶ／ｄｔ＜０）。したがって、本発明においては、図１４に示す近似曲線より、Ｃｇｐ／Ｃｓｐ比は、２．０よりも大きいことが望ましいことがわかる（Ｃｇｐ／Ｃｓｐ＞２．０）。
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンバータやインバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用である。
１ ｎ-型ドリフト層
２ トレンチ
３ａ 第１ゲート絶縁膜
３ｂ 第２ゲート絶縁膜
４ａ 第１ゲート電極
４ｂ 第２ゲート電極
５ ｐ型ベース領域
６ ｎ+型エミッタ領域
７ ｐ+型コンタクト領域
８ エミッタ電極
９，１９ 層間絶縁膜
９ａ，１９ａ 層間絶縁膜の、フローティングｐ+型領域を覆う部分
９ｂ，１９ｂ 層間絶縁膜の、第１，２ゲート電極を覆う部分
１０ フローティングｐ+型領域
１１ ｎ型フィールドストップ層
１２ ｐ+型コレクタ層
１３ コレクタ電極
Ｃｇｐ フローティング・ゲート間容量
Ｃｓｐ フローティング・エミッタ間容量
Ｔ１ 第２ゲート絶縁膜の厚さ
Ｔ２ 層間絶縁膜の、第２ゲート電極を覆う部分の厚さ
Ｔ３ 層間絶縁膜の、フローティングｐ+型領域を覆う部分の厚さ
Ｔ４ 第１ゲート電極の厚さ（最大厚さ）
Ｗ１ 第１ゲート電極と第２ゲート電極との間の距離
Ｗ２ 第２ゲート電極の幅
Ｗ３ 第１ゲート絶縁膜の、トレンチの側壁に設けられた部分の厚さ
Ｗ４ フローティングｐ+型領域の中央（中心線）と第２ゲート電極との間の距離

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の一方の主面から深さ方向に所定の深さで設けられたトレンチと、
    前記トレンチの内部に、前記トレンチの内壁に沿って設けられた第１絶縁膜と、
    前記トレンチの内部の、前記第１絶縁膜の内側に設けられた第１ゲート電極と、
    前記第１半導体層の一方の主面の表面層に、前記トレンチよりも浅い深さで、かつ前記トレンチの側壁の前記第１絶縁膜に接して設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体層の一方の主面の表面層に、前記トレンチの側壁の前記第１絶縁膜に接して設けられ、前記トレンチによって前記第１半導体領域と分離された第２導電型の第３半導体領域と、
    第２絶縁膜を介して前記第３半導体領域を部分的に覆う第２ゲート電極と、
    前記第３半導体領域、前記第１ゲート電極および前記第２ゲート電極を覆う層間絶縁膜と、
    前記第１半導体領域および前記第２半導体領域に接し、かつ前記層間絶縁膜の上に設けられた第１電極と、
    前記第１半導体層の他方の主面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層に接する第２電極と、
    を備え、
    前記第３半導体領域と前記第１ゲート電極および前記第２ゲート電極との間の静電容量をＣｇｐとし、前記第３半導体領域と前記第１電極との間の静電容量をＣｓｐとしたときに、
    Ｃｇｐ／Ｃｓｐ＞２．０を満たし、
    前記第２絶縁膜の厚さをＴ１とし、前記層間絶縁膜の、前記第２ゲート電極を覆う部分の厚さをＴ２とし、前記層間絶縁膜の、前記第３半導体領域を覆う部分の厚さをＴ３としたときに、Ｔ３＞Ｔ１＋Ｔ２を満たすことを特徴とする半導体装置。
  2. 前記第２絶縁膜の厚さをＴ１とし、前記層間絶縁膜の、前記第３半導体領域を覆う部分の厚さをＴ３とし、前記第１ゲート電極の厚さをＴ４とし、前記第２ゲート電極の幅をＷ２とし、前記第１絶縁膜の厚さをＷ３とし、前記第３半導体領域の中心線から前記第２ゲート電極までの距離をＷ４としたときに、
    （Ｔ４／Ｗ３＋Ｗ２／Ｔ１）×（Ｔ３／Ｗ４）＞２．０を満たすことを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体領域の深さは、前記トレンチよりも深いことを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型の第１半導体層の一方の主面から深さ方向に所定の深さで設けられたトレンチと、前記第１半導体層の一方の主面の表面層に、前記トレンチよりも浅い深さで、かつ前記トレンチに接して設けられた第２導電型の第１半導体領域と、前記第１半導体層の一方の主面の表面層に前記トレンチに接して設けられ、前記トレンチによって前記第１半導体領域と分離された第２導電型の第２半導体領域と、を備えた半導体装置の製造方法であって、
    前記第１半導体層の一方の主面の表面層に、第２導電型の半導体層を形成する第１工程と、
    前記第１半導体層の一方の主面から前記半導体層を深さ方向に貫通する深さで前記トレンチを形成し、前記トレンチによって前記半導体層を複数の領域に分離してなる前記第１半導体領域および前記第２半導体領域を形成する第２工程と、
    前記第１半導体層の一方の主面上および前記トレンチの内壁に沿ってゲート絶縁膜を形成する第３工程と、
    前記トレンチの内部を埋め込むように、前記ゲート絶縁膜上に電極層を形成する第４工程と、
    前記電極層を選択的に除去し、前記電極層の、前記トレンチの内部に埋め込まれた部分を第１ゲート電極として残し、かつ、前記電極層の、前記第２半導体領域の一部を覆う部分を第２ゲート電極として残す第５工程と、
    前記第５工程の後、前記第１半導体領域の内部に選択的に第３半導体領域を形成する第６工程と、
    前記第１半導体層の一方の主面上に、前記第２半導体領域、前記第１ゲート電極および前記第２ゲート電極を覆う層間絶縁膜を形成する第７工程と、
    前記層間絶縁膜および前記ゲート絶縁膜を選択的に除去して、前記第１半導体領域および前記第３半導体領域を露出させる第８工程と、
    前記第８工程の後、前記第１半導体領域および前記第３半導体領域に接する第１電極を形成する第９工程と、
    を含み、
    前記第８工程の後、前記第９工程の前に、
    前記層間絶縁膜上にさらに絶縁層を堆積し、前記層間絶縁膜の厚さを厚くする第１０工程と、
    前記第１０工程の後、前記層間絶縁膜の、前記第２半導体領域を覆う部分の厚さをそのまま残した状態で、前記層間絶縁膜の、前記第２半導体領域を覆う以外の部分の厚さを薄くし、前記第１半導体領域および前記第３半導体領域を再度露出させる第１１工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記第１工程の後、前記第２工程の前に、前記半導体層の内部に、前記半導体層よりも深く、かつ前記半導体層よりも不純物濃度の高い前記第２半導体領域を形成し、前記半導体層の、前記第２半導体領域以外の部分を前記第１半導体領域とする工程をさらに含み、
    前記第２工程では、前記第１半導体領域と前記第２半導体領域との境界に前記トレンチを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104488085A (zh) * 2012-09-07 2015-04-01 株式会社日立制作所 电力变换用开关元件以及电力变换装置
JP7045180B2 (ja) * 2017-12-18 2022-03-31 株式会社日立製作所 パワー半導体装置、モジュール及び製造方法
KR102042832B1 (ko) * 2018-06-21 2019-11-08 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
CN114975620B (zh) * 2022-05-31 2024-04-19 江苏中科君芯科技有限公司 低输入电容的沟槽型igbt器件及制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1469524A3 (en) 1991-08-08 2005-07-06 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JP2001177091A (ja) * 1999-12-07 2001-06-29 Analog & Power Electronics Corp ラッチ制御可能な絶縁ゲートバイポーラトランジスタ
JP2002190595A (ja) * 2000-12-21 2002-07-05 Denso Corp 半導体装置及びその製造方法
JP4823435B2 (ja) 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
DE10203164B4 (de) 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP4626131B2 (ja) * 2003-07-11 2011-02-02 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP4398719B2 (ja) 2003-12-25 2010-01-13 株式会社東芝 半導体装置
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5287835B2 (ja) * 2010-04-22 2013-09-11 株式会社デンソー 半導体装置
US8384151B2 (en) 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP2014053409A (ja) * 2012-09-06 2014-03-20 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JP2015053462A (ja) * 2013-08-06 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6510310B2 (ja) * 2014-05-12 2019-05-08 ローム株式会社 半導体装置

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