JP5287835B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート構造を有する絶縁ゲート型の半導体装置に関する。

従来より、Ｎ型のドリフト層の上にＰ型のベース層が形成され、このベース層を貫通してドリフト層に達すると共にベース層を複数に分離したトレンチが複数形成された素子領域を有する絶縁ゲート型半導体装置が、例えば特許文献１で提案されている。

この素子領域では、複数に分離されたベース層の一部に、当該ベース層内においてトレンチの側面に接するようにエミッタ領域が形成されている。そして、トレンチによって複数に分離されたベース層のうち、エミッタ領域が形成されたものがチャネル部として機能すると共に、エミッタ領域が形成されていないものがフローティング部として機能し、チャネル部とフローティング部とが一定の配置順で繰り返し配置されている。

そして、一般的に、複数のトレンチが設けられた素子領域の外周部にフローティング部よりも拡散深さが深いＰ型拡散層（いわゆるＰｗｅｌｌ）が設けられている。このＰ型拡散層がトレンチの長手方向のうち最もＰ型拡散層側の終端部に近づけられることにより、当該トレンチの終端部における電界集中が緩和されるようになっている。

特開２００１−３０８３２７号公報

しかしながら、上記従来の技術では、フローティング部のフローティングを保つために、フローティング部を形成するトレンチの終端部と素子外周のＰ型拡散層との間隔を離す必要がある。このため、トレンチの長手方向のうち最もＰ型拡散層側の終端部に電界が集中してしまい、素子耐圧が低下してしまうという問題がある。

本発明は上記点に鑑み、素子耐圧を低下させずに素子外周のＰ型拡散層に対してフローティング部のフローティングを保持できる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１導電型の半導体基板（２０）と、半導体基板（２０）の表面に形成された第２導電型のドリフト層（２１）と、ドリフト層（２１）の上に形成された第１導電型のベース層（２２）と、ベース層（２２）を貫通してドリフト層（２１）に達するように形成されることによりベース層（２２）を複数に分離し、一方向を長手方向として延設された環状のゲートトレンチ（２３）と、を備えている。

また、複数に分離されたベース層（２２）の一部に形成され、当該ベース層（２２）内においてゲートトレンチ（２３）の側面に接するように形成された第２導電型のエミッタ領域（２５）と、ゲートトレンチ（２３）の表面に形成されたゲート絶縁膜（２６）と、ゲートトレンチ（２３）内において、ゲート絶縁膜（２６）の上に形成されたゲート電極（２７）と、を備えている。

また、ベース層（２２）のうちゲートトレンチ（２３）が形成された領域（１０）の外周に、ベース層（２２）よりも深く形成された第１導電型の外周ウェル領域（２９）と、エミッタ領域（２５）に電気的に接続されたエミッタ電極（３３）と、半導体基板（２０）の裏面側に形成されたコレクタ電極（３４）と、を備えている。

さらに、ベース層（２２）は、ゲートトレンチ（２３）によって複数に分離され、複数のベース層（２２）のうち、エミッタ領域（２５）が形成されたものがチャネル層（２４）として機能すると共に、エミッタ領域（２５）が形成されていないものがフロート層（２８）として機能し、チャネル層（２４）とフロート層（２８）とが一定の配置順で繰り返し配置されている。

そして、ゲートトレンチ（２３）の長手方向において、ゲートトレンチ（２３）のうち最も外周ウェル領域（２９）側のゲートトレンチ終端部（２３ａ）よりも外周ウェル領域（２９）側に位置すると共に、ゲートトレンチ（２３）と分離された環状であり、外周ウェル領域（２９）のうち最もゲートトレンチ（２３）側の外周ウェル終端部（２９ａ）が環状に囲まれた範囲内に位置するバッファートレンチ（３０）を備え、ゲートトレンチ（２３）は複数形成されており、バッファートレンチ（３０）は、ゲートトレンチ（２３）毎に設けられていることを特徴とする。

これによると、ゲートトレンチ（２３）の長手方向においてバッファートレンチ（３０）のうち外周ウェル領域（２９）側の部分は、外周ウェル領域（２９）に位置するので、バッファートレンチ（３０）の当該部分の電界集中が無くなる。したがって、耐圧低下を防止することができる。

また、外周ウェル領域（２９）の外周ウェル終端部（２９ａ）はバッファートレンチ（３０）で囲まれた範囲内に位置しているので、外周ウェル領域（２９）とフロート層（２８）とが交差することなく離れている。したがって、外周ウェル領域（２９）とフロート層（２８）との絶縁性を保持でき、フロート層（２８）のフローティングを維持することができる。

請求項２に記載の発明では、フロート層（２８）は、ゲートトレンチ（２３）の深さ方向にフロート層（２８）をゲートトレンチ（２３）の開口側の第１の層（２８ｂ）とゲートトレンチ（２３）の底部側の第２の層（２８ｃ）とに分割する第２導電型のホールストッパー層（２８ａ）を備え、エミッタ電極（３３）は、エミッタ領域（２５）と第１の層（２８ｂ）との両方に電気的に接続されていることを特徴とする。

これによると、フロート層（２８）の一部である第１の層（２８ｂ）がエミッタ電極（３３）に接続されるため、フロート層（２８）を介してエミッタ電極（３３）にホールが流れる。しかしながら、第１導電型のフロート層（２８）に第２導電型のホールストッパー層（２８ａ）を備えているので、ホールストッパー層（２８ａ）が電位の壁となって機能する。このため、フロート層（２８）に流れるホールの流れを抑制してドリフト層（２１）におけるホールの蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。

請求項３に記載の発明では、ゲートトレンチ（２３）の長手方向に直交する方向における外周ウェル領域（２９）の外周ウェル終端部（２９ｂ）は、ゲートトレンチ（２３）の長手方向に直交する方向において最も外周ウェル領域（２９）側に位置する環状のゲートトレンチ（２３）によって囲まれたフロート層（２８）の範囲内に位置していることを特徴とする。

これによると、ゲートトレンチ（２３）の長手方向に直交する方向において最も端に位置するゲートトレンチ（２３）が外周ウェル領域（２９）内に位置するので、当該ゲートトレンチ（２３）の電界集中が無くなる。したがって、ゲートトレンチ（２３）が形成された領域（１０）の外周全体で耐圧低下を防止することができる。

請求項４に記載の発明では、バッファートレンチ（３０）のうち最もゲートトレンチ終端部（２３ａ）側のバッファートレンチ終端部（３０ａ）およびゲートトレンチ終端部（２３ａ）において、ゲートトレンチ（２３）の長手方向に延びる部分とこの長手方向に直交する方向に延びる部分とで構成された角部（２３ｂ、３０ｂ）がそれぞれＲ形状になっていることを特徴とする。

これによると、バッファートレンチ終端部（３０ａ）およびゲートトレンチ終端部（２３ａ）の各角部（２３ｂ、３０ｂ）に電界が集中しにくくなるので、各角部（２３ｂ、３０ｂ）における電界集中を緩和することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 外周ウェル終端部とゲートトレンチ終端部との間隔とＩＧＢＴ素子の耐圧との関係を示した図である。 本発明の第２実施形態に係る半導体チップの一部平面図である。 本発明の第３実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図である。 図６のＣ−Ｃ断面図である。 本発明の第４実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部断面図である。 （ａ）は本発明の第５実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図であり、（ｂ）は（ａ）のＤ−Ｄ断面図である。 （ａ）は本発明の第６実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図であり、（ｂ）は（ａ）のＥ−Ｅ断面図である。 （ａ）は本発明の第７実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図であり、（ｂ）は（ａ）のＦ−Ｆ断面図である。 本発明の第８実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図である。 本発明の第９実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＰ型、Ｐ＋型は本発明の第１導電型に対応し、Ｎ型、Ｎ＋型は本発明の第２導電型に対応し、ている。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。

図１は、本実施形態に係る絶縁ゲート型の半導体装置としての半導体チップの一部平面図である。図１では、半導体チップの角部を示している。また、図２は図１のＡ−Ａ断面図であり、図３は図１のＢ−Ｂ断面図である。

図１に示されるように、半導体チップはセルエリア１０を備えている。セルエリア１０は、ＩＧＢＴ素子が形成された領域である。図２に示されるように、ＩＧＢＴ素子は、Ｐ型の半導体基板２０に形成されている。この半導体基板２０の主表面上には、エピタキシャル成長等により半導体基板２０よりも低不純物濃度となるように形成されたＮ型のドリフト層２１が備えられている。また、ドリフト層２１の上には、所定厚さのＰ型のベース層２２が形成されている。

さらに、ベース層２２を貫通して半導体基板２０まで達するように複数個のゲートトレンチ２３が形成されている。このゲートトレンチ２３によってベース層２２が複数個に分離されている。そして、ゲートトレンチ２３は、ベース層２２の表面の面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。ゲートトレンチ２３は例えば複数個等間隔に平行に形成されており、図１に示されるように、各ゲートトレンチ２３の先端部が引き回されることで環状構造とされている。

そして、隣接するゲートトレンチ２３同士の間に配置されているベース層２２（すなわち、環状のゲートトレンチ２３に囲まれていないベース層２２）は、チャネル領域を構成するＰ型のチャネル層２４である。このチャネル層２４の表層部に、Ｎ＋型のエミッタ領域２５が形成されている。Ｎ＋型のエミッタ領域２５は、Ｎ型のドリフト層２１よりも高不純物濃度で構成され、ベース層２２内において終端しており、かつ、ゲートトレンチ２３の側面に接するように形成されている。

より詳しくは、エミッタ領域２５は、ゲートトレンチ２３間の領域において、ゲートトレンチ２３の長手方向に沿ってゲートトレンチ２３の側面に接するように棒状に延設され、ゲートトレンチ２３の先端よりも内側で終端した構造とされている。ゲートトレンチ２３間に形成されたチャネル層２４の深さ（つまりベース層２２の深さ）は例えば４μｍである。また、ゲートトレンチ２３の深さは例えば５μｍであり、各ゲートトレンチ２３の長手方向に延びる部分の間隔は例えば５μｍである。

各ゲートトレンチ２３内は、各ゲートトレンチ２３の内壁表面を覆うように形成されたゲート絶縁膜２６と、このゲート絶縁膜２６の上に形成されたポリシリコン等により構成されるゲート電極２７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。本実施形態では、ゲート絶縁膜２６はエミッタ領域２５の一部を覆うように形成されている。ゲート電極２７は、ゲートトレンチ２３の長手方向に沿って形成され、図示しないゲートパッドに接続されている。

また、環状構造を構成するゲートトレンチ２３に囲まれたベース層２２、すなわちエミッタ領域２５が形成されていないベース層２２がフロート層２８である。

このように、ベース層２２はゲートトレンチ２３により分割され、複数のベース層２２のうち、エミッタ領域２５が形成されたものがチャネル層２４として機能すると共に、エミッタ領域２５が形成されていないものがフロート層２８として機能する。そして、複数に分割されたベース層２２に交互にエミッタ領域２５が形成されることで、チャネル層２４とフロート層２８とが一定の配置順で繰り返し配置される。したがって、セルエリア１０には、ＩＧＢＴ素子とダミー素子とが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のＩＧＢＴ素子であると言える。

一方、セルエリア１０の外周には、図３に示されるように、ベース層２２およびゲートトレンチ２３よりも深いＰ型の外周ウェル領域２９が形成されている。この外周ウェル領域２９の深さは例えば８μｍである。

また、図１に示されるように、ゲートトレンチ２３の長手方向において、ゲートトレンチ２３のうち最も外周ウェル領域２９側のゲートトレンチ終端部２３ａよりも外周ウェル領域２９側に、ゲートトレンチ２３と分離された環状のバッファートレンチ３０が形成されている。本実施形態では、バッファートレンチ３０は、複数のゲートトレンチ２３毎に設けられている。

このバッファートレンチ３０には、図３に示されるように、ゲートトレンチ２３と同様に、ゲート絶縁膜２６およびダミーのゲート電極２７が形成されている。なお、ゲート絶縁膜２６はバッファートレンチ３０で囲まれた領域の上や外周ウェル領域２９の上にも形成されている。

そして、外周ウェル領域２９の終端がバッファートレンチ３０のうち外周ウェル領域２９側の外周部を完全に包んでいる。この場合、外周ウェル領域２９はゲートトレンチ２３まで到達しないように形成されている。言い換えると、バッファートレンチ３０が形成された領域については、外周ウェル領域２９のうち最もゲートトレンチ２３側の外周ウェル終端部２９ａが環状のバッファートレンチ３０に囲まれた範囲内に位置している。これにより、外周ウェル領域２９とフロート層２８とは交差せず離れているので、フロート層２８の絶縁性を保持できる。また、このような外周ウェル終端部２９ａの位置は、イオン注入の際に用いるマスクの位置によって調節することができる。

なお、２つのバッファートレンチ３０の間における外周ウェル終端部２９ａの位置についても、ゲートトレンチ２３の長手方向において環状のバッファートレンチ３０に囲まれた範囲内に位置している。また、図１では、ゲートトレンチ２３の長手方向の一方のみが示されているが、ゲートトレンチ２３の長手方向の他方にもバッファートレンチ３０が設けられ、上記と同様に外周ウェル終端部２９ａの位置が規定されている。

フロート層２８を構成するゲートトレンチ２３のゲートトレンチ終端部２３ａからバッファートレンチ３０までの間隔は例えば４μｍである。電界緩和効果を保持し電界集中を防ぐためにはこの間隔は４μｍ程度が適当である。

また、環状のゲートトレンチ２３と環状のバッファートレンチ３０とが向かい合う各引き回し部分の角部はＲ形状になっている。具体的には、ゲートトレンチ終端部２３ａにおいて、ゲートトレンチ２３の長手方向に延びる部分とこの長手方向に直交する方向に延びる部分とで構成された角部２３ｂがＲ形状になっている。同様に、バッファートレンチ３０のうち最もゲートトレンチ終端部２３ａ側のバッファートレンチ終端部３０ａにおいて、バッファートレンチ３０（ゲートトレンチ２３）の長手方向に延びる部分とこの長手方向に直交する方向に延びる部分とで構成された角部３０ｂがＲ形状になっている。これら角部２３ｂ、３０ｂは、例えば１μｍ以上のＲ形状であることが好ましい。

このように、各トレンチ２３、３０の各角部２３ｂ、３０ｂがＲ形状になっていることで、各角部２３ｂ、３０ｂに電界が集中しにくくなる。このため、各角部２３ｂ、３０ｂにおける電界集中を緩和できる。

上記構成において、さらに、ゲート絶縁膜２６およびゲート絶縁膜２６から露出するゲート電極２７の上にはＢＰＳＧ等の層間絶縁膜３１が形成されている。ゲート絶縁膜２６および層間絶縁膜３１にはコンタクトホール３２が形成されており、コンタクトホール３２からエミッタ領域２５の一部およびチャネル層２４の一部が露出している。

そして、層間絶縁膜３１の上にエミッタ電極３３が形成されると共にコンタクトホール３２を通じてエミッタ電極３３がエミッタ領域２５の一部およびチャネル層２４の一部に電気的に接続されている。このエミッタ電極３３は、例えばセルエリア１０に形成されている。また、半導体基板２０の裏面側にコレクタ電極３４が形成されている。以上が、本実施形態に係る絶縁ゲート型半導体装置の構成である。

次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、Ｐ型のウェハを用意し、ウェハの表面にＮ型のベース層２２をエピタキシャル成長させる。また、セルエリア１０の外周にイオン注入および熱拡散を行うことで外周ウェル領域２９を形成する。この場合、外周ウェル領域２９の外周ウェル終端部２９ａが、ゲートトレンチ２３の長手方向において後の工程で形成するバッファートレンチ３０で囲まれた範囲内に位置するように、マスクを用いてイオン注入および熱拡散を行う。

そして、ウェハのうち各セルエリア１０にベース層２２を貫通してドリフト層２１に達するゲートトレンチ２３を形成する。また、ゲートトレンチ２３を形成する工程で、ゲートトレンチ２３の長手方向において、ゲートトレンチ２３の隣に、ゲートトレンチ２３と分離された環状のバッファートレンチ３０も形成する。

この後、ゲートトレンチ２３およびバッファートレンチ３０の各内壁表面を酸素雰囲気中で熱酸化させてゲート絶縁膜２６を形成し、ゲート絶縁膜２６の上にＣＶＤ法等でゲート電極２７としてポリシリコンを形成する。続いて、ゲート絶縁膜２６上の不要なポリシリコンを除去し、ゲート絶縁膜２６の上にゲート電極２７を覆うように層間絶縁膜３１をＣＶＤ法等で形成する。そして、フォトリソグラフィ・エッチング工程によりゲート絶縁膜２６および層間絶縁膜３１にコンタクトホール３２を形成し、このコンタクトホール３２を埋めるようにＡｌ等のエミッタ電極３３をＣＶＤ法等で形成する。なお、エミッタ電極３３の形成と同時に、ゲートパッド等も形成する。

また、ウェハの裏面側を研削・研磨し、ウェハの裏面にＡｌ等のコレクタ電極３４を形成し、ウェハを個々にダイシングカットする。こうして、本実施形態に係る半導体チップが完成する。

以上説明したように、本実施形態では、ゲートトレンチ２３の長手方向において、ゲートトレンチ２３の隣に配置されると共にゲートトレンチ２３と分離された環状であり、外周ウェル領域２９の外周ウェル終端部２９ａが環状に囲まれた範囲内に位置するバッファートレンチ３０を備えたことが特徴となっている。

このように、外周ウェル領域２９の端部である外周ウェル終端部２９ａは、ゲートトレンチ２３の長手方向においてバッファートレンチ３０で囲まれた範囲内に位置しているので、外周ウェル領域２９とフロート層２８とが交差することなくこれらが離れた構造となっている。したがって、外周ウェル領域２９とフロート層２８との絶縁性を保持でき、フロート層２８のフローティングを維持することができる。

このため、フロート層２８の下部のドリフト層２１にホールが溜まり、ドリフト層２１のホールおよび電子の濃度が上昇していわゆる導電率変調が促進されるので、ドリフト層２１の抵抗が下がる。したがってＩＧＢＴ素子のオン電圧を下げることができる。

また、ゲートトレンチ２３の長手方向においてバッファートレンチ３０のうちゲートトレンチ２３側とは反対側の部分は外周ウェル領域２９内に位置するので、バッファートレンチ３０の当該部分の電界集中が外周ウェル領域２９により緩和される。したがって、ＩＧＢＴ素子の耐圧低下を防止することができる。

発明者らは、バッファートレンチ３０が形成されていない従来の構造と、バッファートレンチ３０が形成された本発明の構造との耐圧をそれぞれ調べた。その結果を図４に示す。図４の横軸は、外周ウェル領域２９の外周ウェル終端部２９ａとゲートトレンチ２３のゲートトレンチ終端部２３ａとの間隔である。また、図４の縦軸は、ＩＧＢＴ素子の耐圧である。

なお、半導体チップ（ドリフト層２１）の比抵抗が５５Ω・ｍであり、半導体基板２０、ドリフト層２１、およびベース層２２の各厚さの合計に相当するチップ厚が１２５μｍの半導体チップを用いた。また、耐圧測定は室温で行った。

図４に示されるように、従来の構造では、バッファートレンチ３０が設けられていないので、外周ウェル終端部２９ａとゲートトレンチ終端部２３ａとの間隔が、５μｍ未満というように非常に狭い間隔で１４５０Ｖ程度の耐圧が得られている。しかし、外周ウェル終端部２９ａとゲートトレンチ終端部２３ａとの間隔が５μｍを超えると、ＩＧＢＴ素子の耐圧は急激に下がってしまう。これは、ゲートトレンチ終端部２３ａに電界が集中してしまうからである。

一方、本発明の構造はバッファートレンチ３０が設けられ、外周ウェル終端部２９ａがバッファートレンチ３０で囲まれた領域に位置している。すなわち、バッファートレンチ３０のうちゲートトレンチ終端部２３ａ側とは反対側は外周ウェル領域２９内に位置しているので、コレクタ電極３４に電圧が印加されたときに電界集中が緩和される。その結果、図４に示されるように、外周ウェル終端部２９ａとゲートトレンチ終端部２３ａとの間隔が５μｍを超えて３０μｍに達しても、１４５０Ｖ以上の耐圧を維持できている。本発明の構造では、ゲートトレンチ終端部２３ａおよびバッファートレンチ終端部３０ａ共に、トレンチエッジ部での電界緩和構造がとられているために、図４に示されように従来の構造のように耐圧低下がない。

以上のように、バッファートレンチ３０を備えた構造により、フロート層２８を構成するゲートトレンチ２３のゲートトレンチ終端部２３ａから外周ウェル領域２９を離したままで電界緩和が可能になるため、フロート層２８のフローティングを維持したまま高耐圧を維持できる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、セルエリア１０が特許請求の範囲の「ゲートトレンチが形成された領域」に対応する。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図５は、本実施形態に係る絶縁ゲート型の半導体装置としての半導体チップの一部平面図である。この図に示されるように、バッファートレンチ３０は、所定数のゲートトレンチ２３毎に設けられている。本実施形態では、例えば３つのゲートトレンチ２３に対して１つのバッファートレンチ３０が設けられている。このように、バッファートレンチ３０が所定数のゲートトレンチ２３に対して共通化されていても良い。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。上記各実施形態では、ゲートトレンチ２３の長手方向にバッファートレンチ３０を設けると共に、外周ウェル領域２９の外周ウェル終端部２９ａの位置を規定したが、本実施形態ではゲートトレンチ２３の長手方向に垂直な方向における外周ウェル領域２９の終端部の位置を規定したことが特徴となっている。

図６は本実施形態に係る絶縁ゲート型の半導体装置としての半導体チップの一部平面図であり、図７は図６のＣ−Ｃ断面図である。

上述のように、外周ウェル領域２９は、セルエリア１０の外周に設けられているが、図６および図７に示されるように、ゲートトレンチ２３の長手方向に直交する方向における外周ウェル領域２９の外周ウェル終端部２９ｂは、当該直交方向において最も外周ウェル領域２９側に位置する環状のゲートトレンチ２３によって囲まれたフロート層２８の範囲内に位置している。

これにより、当該直交方向において最も端に位置するゲートトレンチ２３が外周ウェル領域２９内に位置するので、当該ゲートトレンチ２３の電界集中を緩和することができる。このように、ゲートトレンチ２３の長手方向だけでなく、この長手方向に直交する方向でも電界集中を緩和できるので、セルエリア１０の外周全体で電界集中を緩和できる。したがって、耐圧低下を確実に防止することができる。

なお、図６では、ゲートトレンチ２３の長手方向に直交する方向の一方のみが示されているが、ゲートトレンチ２３の長手方向に直交する方向の他方における外周ウェル終端部２９ｂも上記と同様にフロート層２８の範囲内に位置している。

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。図８は、本実施形態に係る絶縁ゲート型半導体装置としての半導体チップの断面図である。この図は、図１のＢ−Ｂ断面に相当する図である。

図８に示されるように、ベース層２２のうちのフロート層２８にはＮ型のホールストッパー層２８ａが形成されている。このホールストッパー層２８ａは、ベース層２２とエミッタ電極３３との界面を基準としたゲートトレンチ２３の深さ方向に当該フロート層２８をゲートトレンチ２３の開口側の第１の層２８ｂとゲートトレンチ２３の底部側の第２の層２８ｃとに分割している。このホールストッパー層２８ａにより、第１の層２８ｂと第２の層２８ｃとは電位的に完全に分離されている。

ホールストッパー層２８ａはベース層２２のうちフロート層２８のみに形成され、ベース層２２のうちチャネル層２４には形成されていない。すなわち、ホールストッパー層２８ａは、ＩＧＢＴセルには無く、チャネル領域が形成されないダミー素子のみに存在している。

また、ホールストッパー層２８ａは、ゲートトレンチ２３の深さ方向においてはフロート層２８の表面側に位置している。この場合、ゲートトレンチ２３の深さの半分よりもフロート層２８の表面側に位置することが好ましく、例えば、ゲートトレンチ２３の深さを５μｍ程度とすると、フロート層２８の表面から０．８μｍの深さに０．３μｍの厚さのホールストッパー層２８ａが位置している。

上記のホールストッパー層２８ａは、マスクを用いたイオン注入と熱処理により形成することができる。例えば、５００ｋｅＶ程度、ドーズ量として１×１０^１２〜１×１０^１３／ｃｍ^２でドーパントであるＰ（リン）をイオン注入し、９００℃以上の熱処理で活性化させる。或いは、Ｐ（リン）をインプラ、熱処理した後、Ｂ（ボロン）をインプラ、熱処理する。このようにして、フロート層２８にホールストッパー層２８ａを形成する。上記の条件によりホールストッパー層２８ａを形成すると、ホールストッパー層２８ａの面密度は例えば１×１０^１２／ｃｍ^２程度となる。

また、エミッタ電極３３は、チャネル層２４（エミッタ領域２５）とフロート層２８の第１の層２８ｂとの両方に電気的に接続されている。つまり、第１の層２８ｂがエミッタ電極３３に接地されている。

このように、第１の層２８ｂがエミッタ電極３３に電気的に接続されるので、フロート層２８はエミッタ電位（ＧＮＤ）に固定される。これにより、ＩＧＢＴ素子のスイッチの切り替え時にフロート層２８に大量に溜まっていた電荷がエミッタ電極３３に吐き出される。このため、コレクタ電極３４からフロート層２８を介してゲート電極２７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなる。したがって、スイッチの切り替え時に放電する電荷がほとんど無いので、スイッチング時間を短縮でき、ひいてはスイッチング損失を低減することができる。

また、Ｐ型のフロート層２８に設けられたＮ型のホールストッパー層２８ａが電位の壁となって機能するので、フロート層２８の一部である第１の層２８ｂがエミッタ電極３３に接地されたことによりドリフト層２１からフロート層２８を介してエミッタ電極３３にホールが抜けてしまうことを抑制することができる。このため、ドリフト層２１を流れるホールがエミッタ電極３３にはき出されにくくなり、ドリフト層２１のホールおよび電子の濃度が上昇していわゆる導電率変調が促進されるので、ドリフト層２１の抵抗が下がる。したがってＩＧＢＴ素子のオン電圧を下げることができる。

そして、上述のように、バッファートレンチ３０を設けているので、Ｐ型の外周ウェル領域２９に対してフロート層２８のフローティングを維持したまま高耐圧を維持しつつ、ＩＧＢＴ素子のオン電圧を下げることができる。

なお、バッファートレンチ３０が設けられていない従来の構造では、フロート層２８にホールストッパー層２８ａを形成した後、フロート層２８よりも深い外周ウェル領域２９を形成することとなる。この場合、ゲートトレンチ２３の長手方向においてフロート層２８の終端部と外周ウェル領域２９の終端部とを重ねて形成することになるため、濃い外周ウェル領域２９によってフロート層２８のホールストッパー層２８ａが消滅してしまう。しかし、本実施形態のように、バッファートレンチ３０が設けられていることで、外周ウェル領域２９の終端部をフロート層２８に重ねて形成する必要がない。したがって、バッファートレンチ３０によって外周ウェル領域２９に対するフロート層２８のフローティングを確実に保持しつつ、ＩＧＢＴ素子のオン電圧を低減した構造を実現することができる。

（第５実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図９（ａ）は本実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図であり、図９（ｂ）は図９（ａ）のＤ−Ｄ断面図である。

図９（ａ）に示されるように、本実施形態では、バッファートレンチ３０の全体およびゲートトレンチ２３の長手方向の端部を覆うように、セルエリア１０の外縁部および外周部に配線部３５が形成されている。また、配線部３５は、図９（ｂ）に示されるように、ゲート絶縁膜２６の上に形成されている。

そして、配線部３５は、ゲートトレンチ２３内に形成されたゲート電極２７と、バッファートレンチ３０内に形成された電極すなわちダミーのゲート電極２７と、の両方に接続されている。このように、バッファートレンチ３０内の電極はゲート接地されている。

以上のように、バッファートレンチ３０内の電極をゲート接地しても良い。もちろん、本実施形態のようにバッファートレンチ３０内の電極をゲート接地した構造において、第４実施形態のようにフロート層２８にホールストッパー層２８ａを設けても良い。

（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図１０（ａ）は本実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図であり、図１０（ｂ）は図１０（ａ）のＥ−Ｅ断面図である。

図１０（ａ）に示されるように、本実施形態では、バッファートレンチ３０の全体を覆うように、セルエリア１０の外周部に配線部３５が形成されている。また、ゲートトレンチ２３の長手方向に直交する方向に、ゲートトレンチ２３の長手方向の端部をそれぞれ覆うように配線部３６が形成されている。

また、図１０（ｂ）に示されるように、配線部３５および配線部３６はゲート絶縁膜２６の上に形成され、それぞれがゲート絶縁膜２６および層間絶縁膜３１によって絶縁されている。

配線部３５はバッファートレンチ３０内に形成された電極すなわちダミーのゲート電極２７に接続されている。さらに、配線部３５の上に形成された層間絶縁膜３１の一部が開口して配線部３５が露出している。そして、この開口部にエミッタ電極３３が形成されることで、配線部３５とエミッタ電極３３とが接続されている。これにより、バッファートレンチ３０内の電極はエミッタ接地されている。

一方、配線部３６は、ゲートトレンチ２３内に形成されたゲート電極２７に接続されることでゲート接地されている。

以上のように、バッファートレンチ３０内の電極をエミッタ接地しても良い。もちろん、本実施形態のようにバッファートレンチ３０内の電極をエミッタ接地した構造において、第４実施形態のようにフロート層２８にホールストッパー層２８ａを設けても良い。

（第７実施形態）
本実施形態では、第５、第６実施形態と異なる部分について説明する。図１１（ａ）は本実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図であり、図１１（ｂ）は図１１（ａ）のＦ−Ｆ断面図である。

図１１（ａ）に示されるように、第６実施形態と同様に、バッファートレンチ３０の全体を覆うように、セルエリア１０の外周部に配線部３５が形成されている。また、ゲートトレンチ２３の長手方向に直交する方向に、ゲートトレンチ２３の長手方向の端部をそれぞれ覆うように配線部３６が形成されている。

また、図１１（ｂ）に示されるように、配線部３５および配線部３６はゲート絶縁膜２６の上に形成され、それぞれがゲート絶縁膜２６および層間絶縁膜３１によって絶縁されている。配線部３５はバッファートレンチ３０内に形成された電極すなわちダミーのゲート電極２７に接続され、配線部３６はゲートトレンチ２３内に形成されたゲート電極２７に接続されることでゲート接地されている。

そして、本実施形態では、配線部３５はゲート、エミッタ、コレクタのいずれにも接続されていない。すなわち、バッファートレンチ３０内の電極はフロートとされている。

以上のように、バッファートレンチ３０内の電極をフロートとしても良い。もちろん、本実施形態のようにバッファートレンチ３０内の電極をフロートとした構造において、第４実施形態のようにフロート層２８にホールストッパー層２８ａを設けても良い。

（第８実施形態）
本実施形態では、第１〜第７実施形態と異なる部分について説明する。図１２は、本実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図である。この図に示されるように、半導体装置においてセルエリア１０の外周部のうちゲートトレンチ２３の長手方向に直交する方向におけるデッドスペースにもゲートトレンチ２３と分離された環状のバッファートレンチ３０が設けられている。

例えば、上述の第３実施形態では、ゲートトレンチ２３の長手方向に直交する方向において最も外周ウェル領域２９側のゲートトレンチ２３をバッファートレンチ３０として機能させていたが、本実施形態では積極的にバッファートレンチ３０を設けている。すなわち、図１２に示されるように、ゲートトレンチ２３の長手方向に直交する方向において最も外側のゲートトレンチ２３の隣に、ゲートトレンチ２３の長手方向に沿って環状のバッファートレンチ３０が複数設けられている。

また、ゲートトレンチ２３の長手方向に直交する方向における外周ウェル領域２９の外周ウェル終端部２９ｂは、ゲートトレンチ２３の長手方向に沿って配置された環状の各バッファートレンチ３０に囲まれた範囲内に位置している。これにより、ゲートトレンチ２３の長手方向に直交する方向においても、外周ウェル領域２９とフロート層２８とが交差することなく、外周ウェル領域２９とフロート層２８との絶縁性を保持でき、フロート層２８のフローティングを維持することができる。

なお、ゲートトレンチ２３の長手方向に直交する方向において最も外側のゲートトレンチ２３の隣に設けられたバッファートレンチ３０の角部は、第１実施形態と同様に、Ｒ形状になっていても良い。また、第８実施形態に示された構造に対し、第４〜第７実施形態で示されたいずれかの構造を適宜組み合わせても良い。

（第９実施形態）
本実施形態では、第１〜第８実施形態と異なる部分について説明する。図１３は、本実施形態に係る絶縁ゲート型半導体装置としての半導体チップの一部平面図である。

上記各実施形態では、各ゲートトレンチ２３のゲートトレンチ終端部２３ａの位置は、ゲートトレンチ２３の長手方向に直交する方向で揃っていた。このため、バッファートレンチ３０のうち最もゲートトレンチ終端部２３ａ側のバッファートレンチ終端部３０ａの位置も、ゲートトレンチ２３の長手方向に直交する方向で揃っていた。これにより、隣同士のゲートトレンチ２３とこれらのゲートトレンチ２３に対応した各バッファートレンチ３０において、一方のゲートトレンチ２３に対応したバッファートレンチ３０のバッファートレンチ終端部３０ａの角部３０ｂと他方のゲートトレンチ２３のゲートトレンチ終端部２３ａの角部２３ｂとの間に寸法の長い箇所が形成されていた。

そこで、本実施形態では、図１３に示されるように、隣同士のゲートトレンチ２３のゲートトレンチ終端部２３ａの位置がゲートトレンチ２３の長手方向に直交する方向で異なっている。具体的には、一つのゲートトレンチ２３のゲートトレンチ終端部２３ａの位置が、この一つのゲートトレンチ２３の隣に位置するゲートトレンチ２３のゲートトレンチ終端部２３ａの位置よりもセルエリアの内側に位置しており、ゲートトレンチ２３のゲートトレンチ終端部２３ａの位置がセルエリア１０の内側に位置するゲートトレンチ２３とそうでないゲートトレンチ２３とが交互に配置されている。

また、各ゲートトレンチ２３のゲートトレンチ終端部２３ａの位置に限らず、ゲートトレンチ２３と当該ゲートトレンチ２３に対応するバッファートレンチ３０との間隔はそれぞれ一定に保たれている。本実施形態では、図１３に示されるように、一つのゲートトレンチ２３と隣のゲートトレンチ２３に対応したバッファートレンチ３０とがゲートトレンチ２３の長手方向に直交する方向においてオーバーラップするように、ゲートトレンチ２３のゲートトレンチ終端部２３ａの位置が一つおきにずらされている。

以上により、上記した一方のゲートトレンチ２３に対応したバッファートレンチ３０のバッファートレンチ終端部３０ａの角部３０ｂと他方のゲートトレンチ２３のゲートトレンチ終端部２３ａの角部２３ｂとの間の寸法に対して、一つのゲートトレンチ２３に対応したバッファートレンチ３０のバッファートレンチ終端部３０ａの角部３０ｂから隣のバッファートレンチ３０までの寸法を短くすることができる。また、一つのゲートトレンチ２３に対応したバッファートレンチ３０のバッファートレンチ終端部３０ａの角部３０ｂと隣のバッファートレンチ３０との間の寸法を一定に保つことができる。したがって、局所的な耐圧低下を防止することができる。

（他の実施形態）
上記各実施形態で説明したＩＧＢＴ素子の構造は一例であり、他の構造でも良い。例えば、チャネル層２４にＰ型のコンタクト領域が設けられていても良い。

上記各実施形態では、ゲートトレンチ２３の長手方向にバッファートレンチ３０を設けていたが、このバッファートレンチ３０のさらに外側に別個のバッファートレンチ３０を設けても良い。この場合、外周ウェル終端部２９ａは最もゲートトレンチ２３に近いバッファートレンチ３０で囲まれた領域の範囲内に位置することとなる。

１０ セルエリア
２３ ゲートトレンチ
２３ａ ゲートトレンチ終端部
２３ｂ ゲートトレンチの角部
２４ チャネル層
２８ フロート層
２８ａ ホールストッパー層
２８ｂ 第１の層
２８ｃ 第２の層
２９ 外周ウェル領域
２９ａ 外周ウェル終端部
２９ｂ 外周ウェル終端部
３０ バッファートレンチ
３０ａ バッファートレンチ終端部
３０ｂ バッファートレンチの角部

Claims (4)

1. 第１導電型の半導体基板（２０）と、
   前記半導体基板（２０）の表面に形成された第２導電型のドリフト層（２１）と、
   前記ドリフト層（２１）の上に形成された第１導電型のベース層（２２）と、
   前記ベース層（２２）を貫通して前記ドリフト層（２１）に達するように形成されることにより前記ベース層（２２）を複数に分離し、一方向を長手方向として延設された環状のゲートトレンチ（２３）と、
   複数に分離された前記ベース層（２２）の一部に形成され、当該ベース層（２２）内において前記ゲートトレンチ（２３）の側面に接するように形成された第２導電型のエミッタ領域（２５）と、
   前記ゲートトレンチ（２３）の表面に形成されたゲート絶縁膜（２６）と、
   前記ゲートトレンチ（２３）内において、前記ゲート絶縁膜（２６）の上に形成されたゲート電極（２７）と、
   前記ベース層（２２）のうち前記ゲートトレンチ（２３）が形成された領域（１０）の外周に、前記ベース層（２２）よりも深く形成された第１導電型の外周ウェル領域（２９）と、
   前記エミッタ領域（２５）に電気的に接続されたエミッタ電極（３３）と、
   前記半導体基板（２０）の裏面側に形成されたコレクタ電極（３４）と、を備え、
   前記ベース層（２２）は、前記ゲートトレンチ（２３）によって複数に分離され、前記複数のベース層（２２）のうち、前記エミッタ領域（２５）が形成されたものがチャネル層（２４）として機能すると共に、前記エミッタ領域（２５）が形成されていないものがフロート層（２８）として機能し、前記チャネル層（２４）と前記フロート層（２８）とが一定の配置順で繰り返し配置された絶縁ゲート型の半導体装置であって、
   前記ゲートトレンチ（２３）の長手方向において、前記ゲートトレンチ（２３）のうち最も前記外周ウェル領域（２９）側のゲートトレンチ終端部（２３ａ）よりも前記外周ウェル領域（２９）側に位置すると共に、前記ゲートトレンチ（２３）と分離された環状であり、前記外周ウェル領域（２９）のうち最も前記ゲートトレンチ（２３）側の外周ウェル終端部（２９ａ）が前記環状に囲まれた範囲内に位置するバッファートレンチ（３０）を備え、
   前記ゲートトレンチ（２３）は複数形成されており、
   前記バッファートレンチ（３０）は、前記ゲートトレンチ（２３）毎に設けられていることを特徴とする半導体装置。
2. 前記フロート層（２８）は、前記ゲートトレンチ（２３）の深さ方向に前記フロート層（２８）を前記ゲートトレンチ（２３）の開口側の第１の層（２８ｂ）と前記ゲートトレンチ（２３）の底部側の第２の層（２８ｃ）とに分割する第２導電型のホールストッパー層（２８ａ）を備え、
   前記エミッタ電極（３３）は、前記エミッタ領域（２５）と前記第１の層（２８ｂ）との両方に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲートトレンチ（２３）の長手方向に直交する方向における前記外周ウェル領域（２９）の外周ウェル終端部（２９ｂ）は、前記ゲートトレンチ（２３）の長手方向に直交する方向において最も前記外周ウェル領域（２９）側に位置する環状のゲートトレンチ（２３）によって囲まれたフロート層（２８）の範囲内に位置していることを特徴とする請求項１または２に記載の半導体装置。
4. 前記バッファートレンチ（３０）のうち最も前記ゲートトレンチ終端部（２３ａ）側のバッファートレンチ終端部（３０ａ）および前記ゲートトレンチ終端部（２３ａ）において、前記ゲートトレンチ（２３）の長手方向に延びる部分とこの長手方向に直交する方向に延びる部分とで構成された角部（２３ｂ、３０ｂ）がそれぞれＲ形状になっていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。

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