DE10203164B4 - Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE10203164B4
DE10203164B4 DE10203164A DE10203164A DE10203164B4 DE 10203164 B4 DE10203164 B4 DE 10203164B4 DE 10203164 A DE10203164 A DE 10203164A DE 10203164 A DE10203164 A DE 10203164A DE 10203164 B4 DE10203164 B4 DE 10203164B4
Authority
DE
Germany
Prior art keywords
trench
layer
power semiconductor
semiconductor component
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10203164A
Other languages
English (en)
Other versions
DE10203164A1 (de
Inventor
Frank Dr. Pfirsch
Carsten Dr. Schäffer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10203164A priority Critical patent/DE10203164B4/de
Priority to US10/352,825 priority patent/US6815769B2/en
Publication of DE10203164A1 publication Critical patent/DE10203164A1/de
Application granted granted Critical
Publication of DE10203164B4 publication Critical patent/DE10203164B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Leistungshalbleiterbauelement mit:
– einem Halbleiterkörper (1), indessen eine Oberfläche (2) wenigstens ein Trench (3) eingebracht ist,
– einer in dem Trench (3) vorgesehenen Elektrodeneinrichtung aus polykristallinem Silizium (4) und
– einer an den Trench (3) angrenzenden ersten Halbleiterzone (5) eines ersten Leitfähigkeitstyps, die mit einer auf der einen Oberfläche (2) des Halbleiterkörpers (1) vorgesehenen ersten Metallisierung (6) versehen ist und von einer an den unteren Bereich des Trenches (3) angrenzenden zweiten Halbleiterzone (7) des ersten Leitfähigkeitstyps durch eine an den Trench (3) angrenzende dritte Halbleiterzone (8) des zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps getrennt ist,
– wobei die Elektrodeneinrichtung (4) aus mindestens zwei elektrisch voneinander getrennten Elektroden (10, 11), nämlich mindestens einer ersten (10) und einer zweiten (11) Elektrode, besteht, von denen die zweite Elektrode (11) einen Anteil (13) enthält, der einen zwischen dem Trench (3) und einem Trench einer benachbarten Zelle gelegenen Zwischenzellenbereich (14)...

Description

  • Die vorliegende Erfindung betrifft ein Leistungshalbleiterbauelement mit einem Halbleiterkörper, in dessen eine Oberfläche wenigstens ein Trench eingebracht ist, einer in dem Trench vorgesehenen Elektrodeneinrichtung aus polykristallinem Silizium und einer an den Trench angrenzenden ersten Halbleiterzone eines ersten Leitfähigkeitstyps, die mit einer auf der einen Oberfläche des Halbleiterkörpers vorgesehenen ersten Metallisierung versehen ist und von einer an den unteren Bereich des Trenches angrenzenden zweiten Halbleiterzone des ersten Leitfähigkeitstyps durch eine an den Trench angrenzende dritte Halbleiterzone des zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps getrennt ist. Bei einem solchen Leistungshalbleiterbauelement kann es sich beispielsweise um einen IGBT (Bipolartransistor mit isoliertem Gate), eine spezielle Variante eines IGBTs, nämlich um einen IEGT (Injection Enhanced Gated Transistor) oder auch um einen Feldeffekttransistor handeln. Außerdem betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines solchen Leistungshalbleiterbauelementes.
  • Bei IGBTs hat die Rückwirkungskapazität, also die Gate-Kollektor-Kapazität, die auch als Miller-Kapazität bezeichnet wird, einen wesentlichen Einfluss auf das Ein- und Ausschaltverhalten des Bauelementes sowie auf dessen Stabilität im Kurzschlussfall. Eine hohe Rückwirkungskapazität führt nämlich zu längeren Schaltvorgängen und damit erhöhten Schaltverlusten. Außerdem kann im Kurzschlussfall eine im Effekt negative Kapazität entstehen, die ein instabiles Verhalten des Bauelements nach sich zieht. Ein solches instabiles Verhalten drückt sich beispielsweise in einer verstärkten Nei gung zu Schwingungen und einem nicht kontrollierbaren Anstieg von Gatespannung und -strom aus (vgl. hierzu auch I. Omura et al.: IGBT Negative Gate Capacitance and Related Instability Effects, IEEE Electron device Letters, Vol. 18, No. 12, 1997, Seiten 622-624, und I. Omura et al.: Oscillation Effects in IGBT's Related to Negative Capacitance Phenomena, IEEE Transactions on Electron Devices, Vol. 46, No. 1, 1999, Seiten 237-244). Es hat sich gezeigt, dass dieser unerwünschte Effekt einer negativen Kapazität sich grundsätzlich durch ein kleines Verhältnis von der Rückwirkungskapazität zur Gate-Source-Kapazität vermeiden lässt.
  • Bei einem Trench-IGBT mit n-leitender Sourcezone (bzw. Emitterzone), kurz auch n-Source (bzw. n-Emitter) genannt, p-Bodyzone, n-Basiszone und p-Drainzone (bzw. p-Kollektorzone) ist speziell bei einer für höhere Spannungen ab etwa 1200 V ausgelegten breiten n-Basiszone die an diese angrenzende Gatefläche groß, so dass auch zwangsläufig eine sehr hohe Rückwirkungskapazität mit den oben angegebenen Nachteilen vorliegt. Es sei an dieser Stelle angemerkt, dass bei einem Feldeffekt- bzw. MOS-Transistor an sich von Source, Gate und Drain gesprochen wird, während bei einem IGBT die entsprechenden Anschlüsse auch als Emitter, Gate und Kollektor bezeichnet werden.
  • Im Folgenden soll zunächst anhand der 8 bis 12 der Stand der Technik zu Trench-IGBTs mit verringerter Rückwirkungskapazität erläutert werden.
  • 8 zeigt die Grundstruktur eines Trench-IGBTs (vgl. hierzu auch beispielsweise 1 von EP 0 847 090 A2 und DE 19 651 108 A1 bzw. US 5 894 149 A bzw. US 6 111 290 A mit einem Halbleiterkörper 1, in welchem eine n-Basiszone 7, eine p-Basis- bzw. Bodyzone 8, eine n-Source- bzw. Emitterzone 5 und Trenches 3 mit einer Gateelektrode 4 aus beispielsweise poly kristallinem Silizium und eine dieses im Trench 3 umgebende Gateisolierschicht 30 sowie eine p-Drain- bzw. Kollektorzone 22 vorgesehen sind.
  • Die angegebenen Leitfähigkeitstypen können selbstverständlich auch jeweils umgekehrt sein. Dies gilt in gleicher Weise für die folgenden Beispiele zum Stand der Technik und für die anschließenden Ausführungsbeispiele der Erfindung.
  • Der Halbleiterkörper 1 besteht vorzugsweise aus Silizium. Es sind aber auch andere Halbleitermaterialien, wie beispielsweise SiC, AIIIBv usw. denkbar. Dotierstoffe für n-Leitfähigkeit bzw. p-Leitfähigkeit sind beispielsweise Phosphor bzw. Bor. Auch hier können andere Dotierstoffe eingesetzt werden. Dies gilt in gleicher Weise für die folgenden Beispiele und auch für die Ausführungsbeispiele der Erfindung.
  • Auf einer ersten Oberfläche 2 des Halbleiterkörpers 1 befindet sich eine Source- bzw. Emittermetallisierung 6, während auf einer zweiten, gegenüberliegenden Oberfläche 12 des Halbleiterkörpers 1 eine Drain- bzw. Kollektormetallisierung 9 vorgesehen ist. Für die Metallisierungen 6, 9 kann beispielsweise Aluminium oder ein anderes geeignetes Kontaktmetall verwendet werden. Denkbar ist auch der Einsatz von polykristallinem Silizium.
  • Die Gateelektrode 4 ist durch eine Isolierschicht 35 von der Metallisierung 6 elektrisch getrennt. Für diese Isolierschicht 35 kann beispielsweise Siliziumdioxid und/oder Siliziumnitrid eingesetzt werden.
  • Für höhere Sperrspannungen hat sich die als IEGT bezeichnete Variante des IGBTs infolge ihrer verringerten Durchlassspannung als günstiger erwiesen. IEGTs sind beispielsweise in US 5 329 142 A US 5 448 083 A und US 5 585 651 A beschrieben.
  • Bei diesen IEGTs besteht das Grundprinzip darin, den über die Bodyzonen (vgl. 8 in 8) zum Vorderseitenkontakt (vgl. 6 in 8) abfließenden Löchern nur einen relativ schmalen Strompfad zur Verfügung zu stellen, so dass sich unterhalb der Bodyzonen eine hohe Löcherstromdichte und damit ein hoher Ladungsträgergradient einstellt. Dieser hohe Ladungsträgergradient hat dann eine hohe Ladungsträgerüberschwemmung in der niedrig dotierten n-Basiszone (vgl. 7 in 8) zur Folge. Da vor allem bei einer dicken n-Basiszone, also bei höher sperrenden IGBTs, für Spannungen ab etwa 1200 V der Spannungsabfall in der n-Basiszone die gesamte Durchlaßspannung dominiert, lässt sich auf diese Weise trotz des Widerstandes, der den Löchern in dem schmalen Strompfad entgegengesetzt wird, die Durchlassspannung des IGBTs vermindern. Der schmale Strompfad wird im Allgemeinen dadurch erzeugt, dass die Trench-IGBT-Zellen nicht direkt benachbart, sondern mit einem Zwischenraum angeordnet werden (vgl. hierzu auch GB 2 314 206 A bzw. EP 0 813 250 A2 , EP 0 847 090 A2 und DE 19 651 108 A1 bzw. US 5 894 149 A bzw. US 6 111 290 A . Im einzelnen zeigen hierzu 9 einen IEGT, bei dem nur jeder dritte Streifen der streifenförmigen Trenches 3 Source- bzw. Emitterzonen 5 enthält, während in den anderen Streifen keine Source- bzw. Emitterzonen vorgesehen und die Bodyzonen 8 nicht an die Sourcemetallisierung 6 angeschlossen sind, 10 einen IEGT, bei dem das Gebiet zwischen den mit Source- bzw. Emitterzonen 5 versehenen aktiven Streifen bzw. Zellen durch ein floatendes, p-Gebiet 16 gefüllt ist, das in die n-Basis 7 tiefdiffundiert ist, 11 einen IEGT, der ähnlich zum IEGT von 10 ist, bei dem jedoch ein Zwischenzellenbereich 14 von polykristallinem Silizium der Gateelektrode 4 überdeckt ist, und 12 einen IEGT, der ähnlich zum IEGT von 11 ist, wobei jedoch hier im Zwischenzellenbereich 14 das polykristalline Silizium der Gateelektrode 4 einen treppenförmi gen Verlauf hat, was zu einer Verminderung der Rückwirkungskapazität beiträgt.
  • Dennoch weisen alle IEGTs der 9 bis 12 noch eine hohe Rückwirkungskapazität auf, die letztlich auf die große, nicht für den MOS-Kanal in der Bodyzone 8 benötigte Fläche der Gateisolierschicht 30 zurückzuführen ist.
  • Bei planaren IGBTs (also nicht Trench-IGBTs) kann die Rückwirkungskapazität verringert werden, wenn die Dicke der Gateisolierschicht außerhalb des eigentlichen Kanalbereiches, also außerhalb der Bodyzone, vergrößert wird (vgl. EP 0 837 508 A2 ). Dagegen kann bei Trench-IGBTs die Rückwirkungskapazität vermindert werden, indem die in inaktiven Trenchs angeordnete Elektrode nicht an das Gatepotential, sondern vielmehr an das Emitter- bzw. Vorderseitenpotential angeschlossen wird (vgl. DE 19 651 108 A1 bzw. US 5 894 149 A bzw. US 6 111 290 A . Bei einer solchen Anordnung steht aber ein großer Teil, beispielsweise die Hälfte des polykristallinen Siliziums der Gateelektrode nicht für deren Leitfähigkeit zur Verfügung, wodurch der effektive Gatewiderstand in unerwünschter Weise erhöht wird.
  • Aus US 6 150 675 A ist ein planarer MOS-Transistor oder IGBT bekannt, bei dem ein Teil der Gateelektrode abgetrennt und mit der Sourcemetallisierung verbunden ist. Weiterhin sind aus US 5 283 201 A und US 5 801 417 A Trenchtransistoren bekannt, bei denen der untere Teil der Gateelektrode im Trench abgetrennt und vom Gate elektrisch isoliert ist. In US 5 326 711 A wird durch zum Teil nebeneinander liegende, aber elektrisch miteinander verbundene Elektroden in einem Trench eine spezielle Ausformung der Gateelektrode realisiert. Die nach veroffentlichte DE 1 038 177 A zeigt einen MOS-Transistor mit ebenfalls nur zum Teil nebeneinander liegenden Elektroden in einem Trench, die an verschiedene Potentiale angeschlossen werden können. Weiterhin ist aus der DE 199 05 421 A1 ein Leistungshalbleiterbauelement mit reduzierter Miller-Kapazität bekannt, bei dem in einem Trench getrennte Gateelektroden vorgesehen sind und sich eine Source-Metallisierung im Abstand über diese Source-Metallisierung erstreckt. Ein ähnliches Leistungshalbleiterbauelement mit zwei getrennten Gateelektroden in einem Trench und einer diese Gateelektroden im Abstand überbrückenden Metallisierung ist auch aus der JP 05-007002 A bekannt.
  • Bisher wurde aber noch kein befriedigender Lösungsansatz gefunden, mit dem bei Trench-IGBTs die Rückwirkungskapazität ohne Inkaufnahme von Nachteilen bei guter Flächenausnutzung ohne weiteres vermindert werden kann.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung, ein Leistungshalbleiterbauelement in Trenchstruktur zu schaffen, das sich durch eine erheblich verminderte Rückwirkungskapazität bei guter Flächenausnutzung auszeichnet. Außerdem soll ein Verfahren zum Herstellen eines solchen Leistungshalbleiterbauelementes angegeben werden.
  • Diese Aufgabe wird erfindungsgemäß durch ein Leistungshalbleiterbauelement mit den Merkmalen des Patentanspruches 1 gelöst.
  • Das erfindungsgemäße Verfahren weist insbesondere die folgenden Verfahrensschritte auf:
    • (a) Ätzen mindestens eines Trenches in einen Halbleiterkörper,
    • (b) Erzeugen einer Gateisolierschicht auf der Oberfläche des Halbleiterkörpers und des Trenches,
    • (c) Erzeugen einer polykristallinen Siliziumschicht auf der Gateisolierschicht,
    • (d) Abscheiden einer ersten Materialschicht, die zur Maskierung der polykristallinen Siliziumschicht geeignet ist,
    • (e) Einbringen einer für die Maskierung einer nachfolgenden Ätzung der ersten Materialschicht geeigneten zweiten Materialschicht wenigstens im unteren Teil des Trenches,
    • f) Entfernen der ersten Materialschicht in dem nicht mit der zweiten Materialschicht maskierten Bereich,
    • (g) Entfernen der zweiten Materialschicht,
    • (h) Erzeugen einer Isolierschicht auf der polykristallinen Siliziumschicht in dem nicht durch die erste Materialschicht maskierten Bereich,
    • (i) anisotropes Ätzen der polykristallinen Siliziumschicht in dem nicht durch die Isolierschicht maskierten Bereich am Boden des Trenches,
    • (j) Strukturieren der polykristallinen Siliziumschicht,
    • (k) Aufbringen einer weiteren Isolierschicht,
    • (l) Ätzen von Kontaktlöchern durch die weitere Isolierschicht zum Halbleiterkörper und
    • (m) Aufbringen einer Metallisierung.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Bei dem erfindungsgemäßen Leistungshalbleiterbauelement in Trenchstruktur, bei dem es sich insbesondere um einen IGBT und vorzugsweise um einen IEGT handelt, wird ein großer Teil der bei üblichen Strukturen vorhandenen Rückwirkungskapazität infolge der Trennung der Gate-Elektrodeneinrichtung in mindestens zwei, elektrisch voneinander getrennte Elektroden durch eine Source-Drain-Kapazität ersetzt. Damit wirkt eine Änderung der Drainspannung nur geringfügig auf das Gate zurück.
  • Die auf diese Weise erheblich verminderte Rückwirkungskapazität bedingt eine bessere Steuerbarkeit des Leistungshalblei terbauelements und eine einfachere Beherrschbarkeit von Störfällen, wie beispielsweise von einem Kurzschluss. Speziell gegenüber dem aus DE 19 651 108 A1 (bzw. US 5 894 149 A bzw. US 6 111 290 A bekannten Leistungshalbleiterbauelement liegt ein Vorteil darin, dass für die gleiche aktive Kanalweite nur die halbe Fläche an Bodyzone benötigt wird. Neben dieser direkten Flächeneinsparung wird damit auch infolge des besseren Löcherstaueffekts eine höhere Ladungsträgerüberschwemmung im Volumen des Halbleiterkörpers und damit eine niedrigere Durchlassspannung erreicht.
  • Wesentlich an dem erfindungsgemäßen Leistungshalbleiterbauelement ist somit, dass die im Trench gelegene Elektrodeneinrichtung zunächst im Wesentlichen lateral in einen an Gate angeschlossenen Teil und einen an Source angeschlossenen Teil unterteilt ist, wobei diese beiden Teile elektrisch voneinander getrennt sind. Die beiden Teile bestehen aus polykristallinem Silizium, und die zwischen ihnen zu ihrer Trennung vorgesehene Isolationsschicht kann beispielsweise aus Siliziumdioxid und/oder Siliziumnitrid oder aus mehreren Filmen hergestellt sein, welche vorzugsweise aus diesen Materialien gebildet sind.
  • Die im Trench vorgesehene Elektrodeneinrichtung besteht also aus einer mit dem Gateanschluss verbundenen Elektrode und aus einer mit der Sourcemetallisierung verbundenen Elektrode. Die mit dem Gateanschluss verbundene Elektrode reicht mindestens bis in die Tiefe der Unterseite der Bodyzone und vorzugsweise im Wesentlichen bis zum Boden des Trenches. Die mit der Sourcemetallisierung verbundene Elektrode weist einen Anteil auf, der einen Zwischenzellenbereich überlappt. In diesem Zwischenzellenbereich ist dann vorzugsweise die mit Source verbundene Elektrode an die Sourcemetallisierung angeschlossen, was eine gute Flächenausnutzung gewährleistet.
  • Weiterhin kann die mit Gate verbundene Elektrode einen Anteil haben, der die mit Source verbundene Elektrode zumindest teilweise überlappt.
  • Das erfindungsgemäße Leistungshalbleiterbauelement hat in bevorzugter Weise eine Streifenstruktur. Das heißt, die Trenches erstrecken sich in zueinander im Wesentlichen parallel verlaufenden Streifen im Halbleiterkörper. Eine andere Möglichkeit für die Strukturierung des Leistungshalbleiterbauelementes ist eine in der Draufsicht quadratische, hexagonale oder Polygonform für die einzelnen Zellen bzw. die dritten Halbleiterzonen. In diesem Fall umgeben der Trench und die Elektrodeneinrichtung die dritte Halbleiterzone seitlich.
  • Im Zwischenzellenbereich kann weiterhin ein floatendes, also elektrisch nicht kontaktiertes Gebiet vorgesehen werden. Auch ist es möglich, im Zwischenzellenbereich einen zusätzlichen Trench vorzusehen.
  • Weiterhin kann eine der beiden Elektroden mit dem Gateanschluss des Leistungshalbleiterbauelementes verbunden werden, während die andere Elektrode mit einem unabhängigen, von Gate und Source getrennten Anschluss verbunden ist.
  • An dem erfindungsgemäßen Verfahren sind insbesondere die Schritte (d) bis (i) von Bedeutung, da mit diesen ohne zusätzliche Fototechnik eine Trennung der mit Gate verbundenen Elektrode und der mit Source verbundenen Elektrode erreicht werden kann.
  • Die zum Auffüllen des Trenches vorzugsweise verwendete weitere polykristalline Siliziumschicht kann zusätzlich zum Anschließen an die Gateelektrode verwendet werden. Hierzu muss die weitere polykristalline Siliziumschicht mit der zuerst genannten polykristallinen Siliziumschicht elektrisch leitend verbunden werden.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 einen Schnitt durch einen Trench-IGBT (IEGT) nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung,
  • 2 einen Schnitt durch einen Trench-IGBT (IEGT) nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
  • 3a und 3b einen Schnitt bzw. eine Draufsicht eines Trench-IGBTs (IEGTs) nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
  • 4 einen Schnitt durch einen Trench-IGBT (IEGT) nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • 5 einen Schnitt durch einen Trench-IGBT (IEGT) nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung,
  • 6a bis 6h Schnitte zur Erläuterung der Herstellung eines Trench-IGBTs nach einem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens,
  • 7a bis 7e Schnitte zur Erläuterung eines zweiten Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
  • 8 einen Schnitt durch einen herkömmlichen Trench-IGBT und
  • 9 bis 12 Schnitte durch herkömmliche Trench-IGBTs (IEGTs).
  • Die 8 bis 12 sind bereits eingangs erläutert worden.
  • In den Figuren werden für einander entsprechende Bauteile jeweils die gleichen Bezugszeichen verwendet.
  • 1 zeigt einen Schnitt durch einen IEGT nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • Im Unterschied zu den herkömmlichen IEGTs nach den 8 bis 12 ist hier eine Elektrodeneinrichtung 4 aus zwei Teilen gebildet, nämlich einer mit einem Gateanschluss G verbundenen ersten Elektrode 10 und einer mit einer Sourcemetallisierung 6 verbundenen zweiten Elektrode 11. Die beiden Elektroden 10, 11 sind dabei lateral nebeneinander und im Wesentlichen parallel zueinander in den jeweiligen Trenches 3 angeordnet. Die Elektrode 10 ist zu der Sourcezone 5 bzw. zu der Bodyzone 8 benachbart und von diesen Zonen durch eine Gateisolierschicht 30 elektrisch getrennt.
  • Die Elektrode 11, die über einer Isolierschicht 23 mit der Sourcemetallisierung 6 verbunden ist, übernimmt bei Änderungen der an einer Drainmetallisierung 9 liegenden Spannung den größten Teil der Rückwirkung und schirmt damit Gate G von diesen Änderungen ab. Die Isolierschicht 23 ist vorzugsweise ein durch thermische Oxidation am Prozessanfang erzeugtes Dickoxid, das insbesondere im Randbereich eines Chips von Bedeutung ist und im Zellenbereich vorkommen kann aber nicht muss.
  • Besonders vorteilhaft ist eine Streifenstruktur für die Trenches 3 und damit für die Elektrodeneinrichtung 4, da dann ein Gateanschluss G für die Elektrode 10 vor oder hinter der Zeichenebene am Ende des jeweiligen Streifens, also im Endbereich der Elektrode 10, angebracht werden kann, wie dies durch Strichlinien in 1 angedeutet ist.
  • Der Anschluss der Elektrode 11 an die Sourcemetallisierung 6 erfolgt vorzugsweise über einen einen Zwischenzellenbereich 14 überlappenden Anteil 13 durch ein eine Isolierschicht 35 bildendes Dickoxid (Siliziumdioxid) hindurch. In diesem Zwischenzellenbereich 14 ist der Anteil 13 der Elektrodeneinrichtung vorzugsweise stufenförmig gestaltet.
  • Eine Isolationsschicht 18, die die beiden Elektroden 10, 11 elektrisch voneinander trennt, besteht vorzugsweise aus Siliziumdioxid (SiO2) oder Siliziumnitrid (Si3N4) oder aus mehreren Schichten 19, 20 (vgl. den linken Trench 3 in 1), von denen mindestens eine aus Siliziumdioxid und mindestens eine aus Siliziumnitrid hergestellt ist.
  • Der Anschluss der Elektroden 11 an die Sourcemetallisierung 6 kann für einander zugewandte Elektroden 11 von zwei benachbarten Zellen über den Anteil 13 gemeinsam erfolgen, wie dies in 1 gezeigt ist.
  • 2 zeigt einen Schnitt durch einen IEGT nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem Ausführungsbeispiel von 1. Zusätzlich überlappen hier aber die Isolierschicht 18 und die Elektrode 10 die mit der Sourcemetallisierung 6 verbundene Elektrode 11 teilweise im Zwischenzellenbereich 14. Die Überlappung darf aber nur so weit gehen, dass die Elektroden 11 noch elektrisch getrennt von den Elektroden 10 mit der Metallisierung 6 verbunden werden können. Das heißt, für diese Verbindung muss in der Elektrode 10 lediglich eine beispielsweise quadratische Öffnung vorgesehen werden, in welcher der Anschluss der Sourcemetallisierung 6 an die Elektroden 11 vorgenommen wird, wobei dieser Anschluss durch das Dickoxid der Isolierschicht 35 von den Elektroden 10 elektrisch getrennt ist.
  • Ein IEGT mit der Struktur des Ausführungsbeispiels von 2 ist besonders vorteilhaft, wenn anstelle von Streifen beispielsweise quadratische Zellen für den Aufbau des Leistungshalbleiterbauelements verwendet werden.
  • Die 3a und 3b zeigen ein konkretes Ausführungsbeispiel mit quadratischen Zellen, wobei 3a eine Schnittdarstellung ist und 2 entspricht und 3b eine Draufsicht darstellt. Bei diesem Ausführungsbeispiel überlappt also die mit Gate verbundene Elektrode 10 die mit Source verbundene Elektrode 11.
  • In der Draufsicht von 3b sind lediglich die Strukturen der Trenches 3, des polykristallinen Siliziums für die mit Gate verbundenen Elektroden 10, der Gateisolierschicht 30, der Isolierschicht 35 und von Kontaktlöchern 40, 41 mit der dort durchgreifenden Sourcemetallisierung 6 dargestellt.
  • 4 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Leistungshalbleiterbauelementes mit einem IEGT in einem Schnitt, wobei hier im Zwischenzellenbereich 14 ein weiterer Trench 17 mit zwei mit Source verbundenen Elektroden 11, ähnlich wie bei dem herkömmlichen Leistungshalbleiterbauelement von 9, vorgesehen ist. Anstelle des floatenden Gebietes 16 des Ausführungsbeispiels von 1 bzw. des Ausführungsbeispiels der 2, 3a und 3b liegt hier also dieser zusätzliche Trench 17 vor, damit die einzelnen Zellen nicht direkt benachbart sind, sondern einen Zwischenraum aufweisen, wie dies oben erläutert wurde.
  • Anstelle eines solchen zusätzlichen Trenches 17 kann auch ein sogenannter breiter Trench 21 im Zwischenzellenbereich 14 vorgesehen werden, wie dies im Ausführungsbeispiel von 5 veranschaulicht ist. Auch dieser breite Trench 14 sorgt für den für die Erzeugung des schmalen Strompfades notwendigen Abstand zwischen den einzelnen Zellen.
  • Im Folgenden sollen anhand der 6a bis 6h und 7a bis 7e noch zwei verschiedene Ausführungsbeispiele zur Herstellung des erfindungsgemäßen Leistungshalbleiterbauelementes erläutert werden. Diese Figuren stellen dabei jeweils Schnittbilder nach einzelnen Herstellungsschritten durch einen Trench und dessen unmittelbare Umgebung dar.
    • (a1) Zunächst wird, wie in 6a gezeigt ist, auf bzw. in einer Oberfläche 2 eines Halbleiterkörpers 1 eine strukturierte Isolierschicht 23 aus insbesondere Siliziumdioxid, also vorzugsweise eine Siliziumdioxidschicht, erzeugt. Das Strukturieren dieser Siliziumdioxidschicht 23 kann in üblicher Weise beispielsweise mit Hilfe einer Fotolackschicht und deren Belichtung oder einen LOCOS-Prozess erfolgen. Vorzugsweise handelt es sich bei der Siliziumdioxidschicht um eine Feldoxidschicht. Es schließt sich sodann die Ätzung eines Trenches 3 an. Schließlich kann optional in einem späteren Zwischenzellenbereich 14 (vgl. 1 und 2) eine Zone 16 eingebracht werden, die einen Leitfähigkeitstyp hat, der zum Leitfähigkeitstyp des Halbleiterkörpers 1 entgegengesetzt ist. Im vorliegenden Beispiel weist der Halbleiterkörper 1 die n-Leitfähigkeit auf, so dass für die Zone 16 die p-Leitfähigkeit vorgesehen ist. Das Dotieren der Zone 16 kann beispielsweise durch Ione nimplantation erfolgen. Außerdem ist es möglich, die Dotierung der Zone 16 schon vor der Erzeugung der Siliziumdioxidschicht 23 durch Diffusion vorzunehmen. Es ist aber auch möglich, auf die Zone 16 zu verzichten und im Zwischenzellenbereich später einen weiteren Graben 17 (vgl. 4) vorzusehen oder aber den Trench breit zu gestalten (vgl. 5).
    • (b1) Sodann werden, wie in 6b gezeigt ist, auf der freiliegenden Oberfläche 2 des Halbleiterkörpers 1 und gegebenenfalls der Zone 8 sowie im Trench 3 und eventuell auf der freiliegenden Oberfläche der Siliziumdioxidschicht 23 eine Gateisolierschicht 30, eine polykristalline Siliziumschicht 31 und eine Siliziumnitridschicht 32 als erste Materialschicht in dieser Reihenfolge erzeugt. Die polykristalline Siliziumschicht 31 und die Siliziumnitridschicht 32 werden durch Abscheidung gebildet. Anstelle von Siliziumnitrid kann für die erste Materialschicht 32 auch ein anderes, zur Maskierung der Polysiliziumoxidation geeignetes Material verwendet werden. Weiterhin ist es möglich, auf der polykristallinen Siliziumschicht 31 noch vor der Nitridabscheidung eine dünne Siliziumdioxidschicht 39 (in 6c durch Strichlinie angedeutet) aufzubringen.
    • (c1) Sodann wird ganzflächig eine Fotolackschicht 33 als zweite Materialschicht aufgebracht und soweit zurückgeätzt, dass der Fotolack zumindest im unteren Teil des Trenches 3 (vgl. die Strichlinie 42) zurückbleibt. Anstelle von Fotolack kann für die zweite Materialschicht auch ein anderes Material verwendet werden, das als Maskierung für die nachfolgende Ätzung der ersten Materialschicht, also der Siliziumnitridschicht 32, geeignet ist. Anschließend wird die Siliziumnitridschicht 32 im nicht von der Fotolackschicht 33 geschützten Be reich, also auf der Oberfläche und eventuell im oberen Teil des Trenches 3 entfernt. 6c zeigt die nach dem Rückätzen der Fotolackschicht 33 und der Siliziumnitridschicht 32 erhaltene Struktur: die Fotolackschicht 33 verbleibt als Stöpsel im Trench 3. Ebenso ist in Trench 3 zwischen der polykristallinen Siliziumschicht 31 und der Fotolackschicht (dem Stöpsel) 33 noch die Siliziumnitridschicht 32 vorhanden. Die Strukturierung der Fotolackschicht 33 kann auch in üblicher Weise durch Belichtung und anschließende Entwicklung erfolgen.
    • (d1) Anschließend wird, wie in 6d dargestellt ist, die Lackschicht 33 bzw. der im Trench 3 verbliebene Stöpsel dieser Lackschicht entfernt, und die von der Siliziumnitridschicht 32 freiliegende Oberfläche der polykristallinen Siliziumschicht 31, also im Wesentlichen die Oberfläche der polykristallinen Siliziumschicht 31 außerhalb des Trenches, wird oxidiert. Es wird also eine lokale, zumindest im unteren Teil des Trenches 3 durch die erste Materialschicht maskierte Oxidation der polykristallinen Siliziumschicht 31 vorgenommen. Dadurch entsteht eine Isolierschicht 34 aus Siliziumdioxid im Wesentlichen oberhalb der Oberfläche 2 des Halbleiterkörpers 1 auf der polykristallinen Siliziumschicht 31. Es liegt damit die in 6d gezeigte Struktur vor.
    • (e1) Sodann kann, wie in 6e gezeigt ist, optional die Siliziumnitridschicht 32 im Trench entfernt werden. Es ist aber auch möglich, an dieser Stelle noch die Siliziumnitridschicht 32 in Trench 3 zu belassen. Jedenfalls wird anschließend die polykristalline Siliziumschicht 31 anisotrop geätzt, wobei diese polykristalline Siliziumschicht 31 oberhalb der Oberfläche 2 im Wesentlichen außerhalb des Trenches 3 durch die Silizium dioxidschicht 34 maskiert bleibt. Gegebenenfalls wird sodann erst die Siliziumnitridschicht 32 im Trench 3 abgetragen. Es entsteht so eine Struktur, bei der die polykristalline Siliziumschicht 31 im Wesentlichen nur noch im Bereich der Wände des Trenches 3 und oberhalb der Oberfläche 2 verbleibt, während der Boden des Trenches 3 durch die Gateisolierschicht 30 bedeckt ist. Damit liegt die in 6e dargestellte Struktur vor.
    • (f1) Auf die Oberfläche der in 6e gezeigten Struktur wird sodann eine dünne, d.h, den Trench 3 nicht auffüllende Isolationsschicht 37 aus Siliziumdioxid oder Siliziumnitrid durch Oxidation oder Abscheidung aufgebracht. Im vorliegenden Beispiel wird angenommen, dass diese Isolationsschicht 37 aus Siliziumdioxid besteht. Sie bildet daher mit der Siliziumdioxidschicht 34 eine Einheit, die somit in 6f nicht mehr gesondert gezeichnet ist. Das heißt, in 6f besteht die oberhalb der Oberfläche 2 des Halbleiterkörpers auf der polykristallinen Siliziumschicht 31 vorgesehene Isolationsschicht 37 außerhalb des Trenches 3 eigentlich auch noch aus der Siliziumdioxidschicht 34. Die Isolationsschicht 37 entspricht in der Funktion der Isolationsschicht 18 aus 1 oder 2. Sodann wird der Trench 3 durch eine weitere polykristalline Siliziumschicht 38 aufgefüllt. Dieses Auffüllen des Trenches 3 kann durch ganzflächiges Abscheiden von polykristallinem Silizium und anschließendes Rückätzen vorgenommen werden. Damit liegt dann die in 6f gezeigte Struktur vor.
    • (g1) Es schließt sich eine Strukturierung der polykristallinen Siliziumschicht 31 an, bei der diese im Wesentlichen oberhalb der späteren Bodyzone 8 zusammen mit der darauf vorgesehenen Siliziumdioxidschicht 37 beispiels weise durch Ätzen abgetragen wird. Es wird damit die in 6g dargestellte Struktur erhalten.
    • (h1) Anschließend wird die p-leitende Bodyzone 8 durch Implantation oder Diffusion in die Oberfläche des Halbleiterkörpers 1 eingebracht. Diese Implantation oder Diffusion erfolgt zu diesem Zeitpunkt optional. Das heißt, sie kann auch zu einem früheren Zeitpunkt vorgenommen werden. Gleiches gilt auch für die sodann vorgenommene Erzeugung der n-leitenden Sourcezone 5, die ebenfalls durch Implantation oder Diffusion, vorzugsweise jedoch durch Implantation und anschließendes Ausheilen, eingebracht wird. Sodann wird eine weitere Isolierschicht 35 aus Siliziumdioxid oder BPSG (Bor-Phosphor-Silikat-Glas) abgeschieden. Nach dem Ätzen von Kontaktlöchern 36 in dieser weiteren Isolierschicht 35 und dem Aufbringen einer Sourcemetallisierung 6 aus beispielsweise Aluminium liegt dann die in 6h dargestellte Struktur vor. Optional kann zusammen mit der Ätzung der Kontaktlöcher 36 auch noch eine Grabenätzung in den Halbleiterkörper 1 und die polykristalline Siliziumschicht 31 vorgenommen werden.
  • Wesentlich an diesem Ausführungsbeispiel sind die nach der Abscheidung der polykristallinen Siliziumschicht 31 (vgl. 6b) vorgenommenen Schritte bis zu der Entfernung der Siliziumnitridschicht 32 (vgl. 6e), die es ermöglichen, ohne zusätzliche Fotolack- und Ätztechnik die Trennung des polykristallinen Siliziums für Gateelektrode 10 ("linkes" Polysilizium 31 und eventuell Polysilizium 38 in 6h) und Sourceelektrode ("rechtes" Polysilizium 31 in 6h) vorzunehmen.
  • Im Folgenden wird ein weiteres Ausführungsbeispiel der Erfindung anhand der 7a bis 7e erläutert. Dabei werden für einander entsprechende Bauteile die gleichen Bezugszeichen wie bei dem Ausführungsbeispiel der 6a bis 6h verwendet.
  • Ausgangspunkt für dieses zweite Ausführungsbeispiel der Erfindung ist dabei die in 6e gezeigte Struktur des ersten Ausführungsbeispiels, also eine Anordnung, die erhalten wird, nachdem die polykristalline Siliziumschicht 31 (vgl. 6d) im Anschluss an die optional vorgenommene Entfernung der Siliziumnitridschicht 32 anisotrop geätzt wurde.
    • (f2) Zunächst wird, ähnliche wie anhand von 6f erläutert wurde, die Isolationsschicht 37 aus Siliziumdioxid oder Siliziumnitrid durch Oxidation oder Abscheidung aufgebracht. Sodann wird eine weitere Schicht, beispielsweise in der Form einer Fotolackschicht 43 aufgetragen und so strukturiert, dass diese Fotolackschicht 43 zellenseitig, also in 7a auf der linken Seite, abgetragen ist, was beispielsweise mittels einer Fototechnik geschehen kann. Anstelle eines Fotolackes kann auch ein anderes geeignetes Material verwendet werden. Damit liegt sodann die in 7a gezeigte Struktur vor.
    • (g2) Die nicht von der Fotolackschicht 43 bedeckten Bereiche der Isolationsschicht 37 werden sodann beispielsweise durch Ätzen entfernt. Das heißt, diese Isolationsschicht 37 wird zellenseitig abgetragen. Es wird auf diese Weise die in 7b dargestellte Struktur erhalten.
    • (h2) Es schließt sich sodann die Abscheidung der weiteren polykristallinen Siliziumschicht 38 an, die zum Auffüllen des Trenches 3 und zum Verbinden des Gates mit einem Gatekontakt dient. Damit liegt dann die in 7c gezeigte Struktur vor, bei der die polykristalline Si liziumschicht 38 noch den verbliebenen Graben 3 (vgl. 7b) auffüllt und außerdem oberhalb der Oberfläche 2 des Halbleiterkörpers 1 auf der Isolationsschicht 37 (rechte Hälfte der 7c) und auf der polykristallinen Siliziumschicht 31 (linke Hälfte von 7c) vorgesehen ist. In dieser linken Hälfte bilden die polykristalline Siliziumschicht 31 und die weitere polykristalline Siliziumschicht 38 eine gemeinsame Schicht. Damit liegt die in 7c dargestellte Struktur vor.
    • (i2) Sodann schließt sich eine Strukturierung der polykristallinen Siliziumschicht 38 an, bei der diese im Wesentlichen zellenseitig, also in 7c auf der linken Seite, abgetragen wird. Bei diesem Abtragen wird auch der unter der polykristallinen Siliziumschicht 38 gelegene Teil der polykristallinen Siliziumschicht 31 entfernt. Ebenso kann dabei die polykristalline Siliziumschicht 38 in einem Bereich oberhalb der Isolationsschicht 23 abgetragen werden. Dieses Entfernen der polykristallinen Siliziumschicht 38 bzw. der darunter vorgesehenen polykristallinen Siliziumschicht 31 kann mittels der üblichen Fotolack- und Ätztechnik vorgenommen werden. Nach dieser Polysilizium-Strukturierung liegt dann die in 7d dargestellte Struktur vor.
    • (j2) Es folgen sodann ähnliche Schritte, wie diese oben im Abschnitt (h1) erläutert wurden: Einbringen der p-leitenden Bodyzone 8 durch Implantation oder Diffusion, was aber auch zu einem anderen Zeitpunkt möglich ist, Einbringen der n-leitenden Sourcezone 5 durch Diffusion oder Implantation, vorzugsweise durch Implantation mit anschließendem Ausheilen, was aber insgesamt auch zu einem anderen Zeitpunkt möglich ist, Abscheiden eines Zwischenoxids als weitere Isolierschicht 35, Ätzen von Kontaktlöchern 36 in diese weitere Isolierschicht 35 und Aufbringen der Sourcemetallisierung 6, wodurch die in 7e gezeigte Struktur geschaffen wird. Optional können gemeinsam mit den Kontaktlöchern 36 auch bei diesem Ausführungsbeispiel noch Trench- bzw. Grabenätzungen bis ins Silizium des Halbleiterkörpers 1 und durch die polykristalline Siliziumschicht 31 hindurch vorgenommen werden.
  • Vorteilhaft an dem zweiten Ausführungsbeispiel ist, dass die zum Auffüllen des Trenches verwendete zweite polykristalline Siliziumschicht 38 zusätzlich zum Anschließen der Gateelektrode verwendet wird. Hierbei wird die zweite polykristalline Siliziumschicht 38 mit der ersten polykristallinen Siliziumschicht 31 auf der linken Seite im Trench 3 leitend verbunden.
    • 1
    Halbleiterkörper
    2
    erste Oberfläche des Halbleiterkörpers
    3
    Trench
    4
    Elektrodeneinrichtung
    5
    n-leitende Sourcezone
    6
    Sourcemetallisierung
    7
    n-leitender Bereich
    8
    Bodyzone
    9
    Drainmetallisierung
    10
    mit Gate verbundene erste Elektrode
    11
    mit Source verbundene zweite Elektrode
    12
    zweite Oberfläche des Halbleiterkörpers
    13
    Anteil von Isolationsschicht
    14
    Zwischenzellenbereich
    15
    Anteil der ersten Elektrode
    16
    floatendes Gebiet
    17
    weiterer Trench
    18
    Isolationsschicht
    19
    Schicht
    20
    Schicht
    21
    breiter Trench
    22
    Drainzone
    23
    Isolierschicht
    30
    Gateisolierschicht
    31
    polykristalline Siliziumschicht
    32
    erste Materialschicht
    33
    zweite Materialschicht
    34
    Isolierschicht
    35
    weitere Isolierschicht
    36
    Kontaktloch
    37
    Isolationsschicht
    38
    weitere polykristalline Siliziumschicht
    39
    weitere Isolationsschicht
    40
    Kontaktloch
    41
    Kontaktloch
    42
    Strichlinie
    43
    Fotolackschicht

Claims (37)

  1. Leistungshalbleiterbauelement mit: – einem Halbleiterkörper (1), indessen eine Oberfläche (2) wenigstens ein Trench (3) eingebracht ist, – einer in dem Trench (3) vorgesehenen Elektrodeneinrichtung aus polykristallinem Silizium (4) und – einer an den Trench (3) angrenzenden ersten Halbleiterzone (5) eines ersten Leitfähigkeitstyps, die mit einer auf der einen Oberfläche (2) des Halbleiterkörpers (1) vorgesehenen ersten Metallisierung (6) versehen ist und von einer an den unteren Bereich des Trenches (3) angrenzenden zweiten Halbleiterzone (7) des ersten Leitfähigkeitstyps durch eine an den Trench (3) angrenzende dritte Halbleiterzone (8) des zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps getrennt ist, – wobei die Elektrodeneinrichtung (4) aus mindestens zwei elektrisch voneinander getrennten Elektroden (10, 11), nämlich mindestens einer ersten (10) und einer zweiten (11) Elektrode, besteht, von denen die zweite Elektrode (11) einen Anteil (13) enthält, der einen zwischen dem Trench (3) und einem Trench einer benachbarten Zelle gelegenen Zwischenzellenbereich (14) überlappt.
  2. Leistungshalbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die erste Halbleiterzone (5) an die erste Oberfläche (2) angrenzt.
  3. Leistungshalbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine zweite Metallisierung (9) auf der der einen Oberfläche (2) gegenüberliegenden anderen Oberfläche (12) des Halbleiterkörpers (1) vorgesehen ist.
  4. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die wenigstens zwei Elektroden (10, 11) der Elektrodeneinrichtung (4) im Wesentlichen nebeneinander, jedoch elektrisch getrennt voneinander angeordnet sind.
  5. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die erste Elektrode (10) einen Anteil (15) enthält, der die zweite Elektrode (11) zumindest teilweise überlappt.
  6. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Elektrodeneinrichtung (4) über dem Zwischenzellenbereich (14) wenigstens teilweise stufenförmig gestaltet ist.
  7. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Trench (3) und die Elektrodeneinrichtung (4) eine Streifenstruktur haben.
  8. Leistungshalbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass ein Gateanschluss (G) an einem Streifenende vorgesehen ist.
  9. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Trench (3) und die Elektrodeneinrichtung (4) die dritte Halbleiterzone (8) seitlich umgeben.
  10. Leistungshalbleiterbauelement nach Anspruch 9, dadurch gekennzeichnet, dass die dritte Halbleiterzone (8) in der Draufsicht eine quadratische, hexagonale oder andere Polygonform hat.
  11. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass eine Elektrode der Elektrodeneinrichtung (4) mit einem vom Gateanschluss (G) und der ersten Metallisierung (6) getrennten Anschluss verbunden ist.
  12. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die erste Elektrode (10) mit einem Gateanschluss des Leistungshalbleiterbauelementes verbunden ist.
  13. Leistungshalbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, dass die erste Elektrode (10) mindestens bis zu dem an die dritte Halbleiterzone (8) angrenzenden Bereich der zweiten Halbleiterzone (7) reicht.
  14. Leistungshalbleiterbauelement nach Anspruch 13, dadurch gekennzeichnet, dass die erste Elektrode (10) im Wesentlichen bis zum Boden des Trenches (3) reicht.
  15. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 10 oder 12 bis 14, dadurch gekennzeichnet, dass die zweite Elektrode (11) mit der ersten Metallisierung (6) verbunden ist.
  16. Leistungshalbleiterbauelement nach Anspruch 15, dadurch gekennzeichnet, dass die zweite Elektrode (11) im Zwischenzellenbereich (14) an die erste Metallisierung (6) angeschlossen ist.
  17. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass eine die Elektroden (10, 11) der Elektrodeneinrichtung (4) trennende Isolationsschicht (18) aus Siliziumdioxid oder Siliziumnitrid oder aus mehreren Filmen (19, 20) besteht, von denen mindestens einer aus Siliziumdioxid und mindestens einer aus Siliziumnitrid hergestellt ist.
  18. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass im Zwischenzellenbereich (14) ein floatendes Gebiet (16) vorgesehen ist.
  19. Leistungshalbleiterbauelement nach Anspruch 18, dadurch gekennzeichnet, dass das floatende Gebiet (16) den gleichen Leitfähigkeitstyp wie die dritte Halbleiterzone (8) hat.
  20. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass im Zwischenzellenbereich (14) wenigstens ein weiterer Trench (17) vorgesehen ist.
  21. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass der Trench (3) einen breiten Trench (21) bildet, der sich über den Zwischenzellenbereich (14) erstreckt und dessen Breite groß im Vergleich zur Breite der einen Elektrode (10) innerhalb des Trenches (3) ist.
  22. Leistungshalbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die erste (6) und/oder die zweite Metallisierung (9) aus Aluminium bestehen.
  23. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass es ein IGBT, ein IEGT oder ein Feldeffekttransistor ist.
  24. Verfahren zum Herstellen des Leistungshalbleiterbauelements nach einem der Ansprüche 1 bis 23, gekennzeichnet durch die folgenden Verfahrensschritte: (a) Ätzen mindestens eines Trenches (3) in einen Halbleiterkörper (1), (b) Erzeugen einer Gateisolierschicht (30) auf der Oberfläche des Halbleiterkörpers (1) und des Trenches (3), (c) Erzeugen einer polykristallinen Siliziumschicht (31) auf der Gateisolierschicht (30), (d) Abscheiden einer ersten Materialschicht (32), die zur Maskierung der polykristallinen Siliziumschicht geeignet ist, (e) Einbringen einer für die Maskierung einer nachfolgenden Ätzung der ersten Materialschicht (32) geeigneten zweiten Materialschicht (33) wenigstens im unteren Teil des Trenches (3), (f) Entfernen der ersten Materialschicht (32) in dem nicht mit der zweiten Materialschicht (33) maskierten Bereich, (g) Entfernen der zweiten Materialschicht (33), (h) Erzeugen einer Isolierschicht (34) auf der polykristallinen Siliziumschicht (31) in dem nicht durch die erste Materialschicht (32) maskierten Bereich, (i) anisotropes Ätzen der polykristallinen Siliziumschicht (31) in dem nicht durch die Isolierschicht (34) maskierten Bereich am Boden des Trenches (3), (j) Strukturieren der polykristallinen Siliziumschicht (31), (k) Aufbringen einer weiteren Isolierschicht (35), (l) Ätzen von Kontaktlöchern (36) durch die weitere Isolierschicht (35) zum Halbleiterkörper (1) und (m) Aufbringen einer Metallisierung (6).
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass für die Gateisolierschicht eine Siliziumdioxidschicht verwendet wird.
  26. Verfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass für die erste Materialschicht (32) eine Siliziumnitridschicht verwendet wird.
  27. Verfahren nach einem der Ansprüche 24 bis 26, dadurch gekennzeichnet, dass für die zweite Materialschicht (33) eine Fotolackschicht verwendet wird.
  28. Verfahren nach einem der Ansprüche 24 bis 27, dadurch gekennzeichnet, dass für die Isolierschicht (34) eine Siliziumdioxidschicht verwendet wird.
  29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die Isolierschicht (34) durch thermische Oxidation erzeugt wird.
  30. Verfahren nach einem der Ansprüche 24 bis 29, dadurch gekennzeichnet, dass für die weitere Isolierschicht (35) eine Siliziumdioxidschicht verwendet wird.
  31. Verfahren nach einem der Ansprüche 24 bis 30, dadurch gekennzeichnet, dass beim Ätzen der Kontaktlöcher (36) Gräben in den Halbleiterkörper (1) und die polykristalline Siliziumschicht (31) geätzt werden.
  32. Verfahren nach einem der Ansprüche 24 bis 31, dadurch gekennzeichnet, dass zwischen den Schritten (i) und (j) die folgenden Schritte vorgenommen werden: (i1) Aufbringen einer dünnen, den Trench (3) nicht auffüllenden Isolationsschicht (37) im Trench (3) und (i2) Auffüllen des Trenches (3) mit einer weiteren polykristallinen Siliziumschicht (38).
  33. Verfahren nach einem der Ansprüche 24 bis 31, dadurch gekennzeichnet, dass zwischen den Schritten (i) und (j) die folgenden zusätzlichen Schritte vorgenommen werden: (i1) Aufbringen einer dünnen, den Trench (3) nicht auffüllenden Isolationsschicht (37) im Trench (3) und (i3) zellenseitig, das heißt benachbart zur dritten Halbleiterzone (8), zumindest teilweises Entfernen der Isolationsschicht (37) und (i4) Aufbringen einer zweiten polykristallinen Siliziumschicht (38) auf die Oberfläche der polykristallinen Siliziumschicht (31) und der Isolationsschicht (37) sowie in den Trench (3).
  34. Verfahren nach Anspruch 32 oder 33, dadurch gekennzeichnet, dass für die Isolationsschicht (37) eine Siliziumdioxidschicht oder eine Siliziumnitridschicht verwendet wird.
  35. Verfahren nach einem der Ansprüche 24 bis 34, dadurch gekennzeichnet, dass im Schritt (j) die polykristalline Siliziumschicht (31) und die weitere polykristalline Siliziumschicht (38) in den Bereichen gemeinsam strukturiert werden, in denen sie nicht durch die Isolationsschicht (37) getrennt sind.
  36. Verfahren nach einem der Ansprüche 24 bis 35, dadurch gekennzeichnet, dass zwischen den Schritten (c) und (d) eine weitere Isolationsschicht (39) auf der polykristallinen Siliziumschicht (31) erzeugt wird.
  37. Verfahren nach Anspruch 36, dadurch gekennzeichnet, dass für die weitere Isolationsschicht (39) eine Siliziumdioxidschicht verwendet wird.
DE10203164A 2002-01-28 2002-01-28 Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung Expired - Fee Related DE10203164B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10203164A DE10203164B4 (de) 2002-01-28 2002-01-28 Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
US10/352,825 US6815769B2 (en) 2002-01-28 2003-01-28 Power semiconductor component, IGBT and field-effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10203164A DE10203164B4 (de) 2002-01-28 2002-01-28 Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung

Publications (2)

Publication Number Publication Date
DE10203164A1 DE10203164A1 (de) 2003-08-14
DE10203164B4 true DE10203164B4 (de) 2005-06-16

Family

ID=27588097

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10203164A Expired - Fee Related DE10203164B4 (de) 2002-01-28 2002-01-28 Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung

Country Status (2)

Country Link
US (1) US6815769B2 (de)
DE (1) DE10203164B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637954B2 (en) 2010-10-25 2014-01-28 Infineon Technologies Ag Integrated circuit technology with different device epitaxial layers

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8564051B2 (en) * 2004-04-09 2013-10-22 International Rectifier Corporation Power semiconductor device with buried source electrode
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP4857566B2 (ja) * 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
US7719080B2 (en) * 2005-06-20 2010-05-18 Teledyne Scientific & Imaging, Llc Semiconductor device with a conduction enhancement layer
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
WO2010039842A1 (en) 2008-09-30 2010-04-08 Ixys Corporation Insulated gate bipolar transistor
JP5452195B2 (ja) * 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP5492225B2 (ja) * 2010-01-04 2014-05-14 株式会社日立製作所 半導体装置、及びそれを用いた電力変換装置
US9099522B2 (en) * 2010-03-09 2015-08-04 Fuji Electric Co., Ltd. Semiconductor device
JP2012064641A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体装置
US9666666B2 (en) * 2015-05-14 2017-05-30 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
JP5631752B2 (ja) * 2011-01-12 2014-11-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP5634318B2 (ja) * 2011-04-19 2014-12-03 三菱電機株式会社 半導体装置
JP5806535B2 (ja) * 2011-07-20 2015-11-10 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP6072445B2 (ja) * 2012-06-28 2017-02-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
US8946002B2 (en) * 2012-07-24 2015-02-03 Semiconductor Components Industries, Llc Method of forming a semiconductor device having a patterned gate dielectric and structure therefor
JP6284314B2 (ja) 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP6577558B2 (ja) * 2012-08-21 2019-09-18 ローム株式会社 半導体装置
JP2014063931A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 電力用半導体素子
WO2014061619A1 (ja) 2012-10-17 2014-04-24 富士電機株式会社 半導体装置
US9142655B2 (en) * 2013-03-12 2015-09-22 Infineon Technologies Ag Semiconductor device
JP6061023B2 (ja) 2013-04-11 2017-01-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5994938B2 (ja) * 2013-05-31 2016-09-21 富士電機株式会社 半導体装置の製造方法
JP5935948B2 (ja) * 2013-08-06 2016-06-15 富士電機株式会社 トレンチゲートｍｏｓ型半導体装置およびその製造方法
JP6440989B2 (ja) 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP6541862B2 (ja) * 2013-08-28 2019-07-10 ローム株式会社 半導体装置
JP6158036B2 (ja) * 2013-10-23 2017-07-05 株式会社東芝 半導体装置
WO2015141327A1 (ja) * 2014-03-19 2015-09-24 富士電機株式会社 半導体装置
US9263552B2 (en) 2014-06-05 2016-02-16 Infineon Technologies Ag MOS-transistor with separated electrodes arranged in a trench
WO2016027721A1 (ja) 2014-08-20 2016-02-25 富士電機株式会社 半導体装置および半導体装置の製造方法
CN107078155B (zh) 2015-01-13 2020-07-07 富士电机株式会社 半导体装置及其制造方法
JP6471508B2 (ja) 2015-01-19 2019-02-20 富士電機株式会社 半導体装置
US10164078B2 (en) 2016-03-18 2018-12-25 Infineon Technologies Americas Corp. Bipolar semiconductor device with multi-trench enhancement regions
US9871128B2 (en) 2016-03-18 2018-01-16 Infineon Technologies Americas Corp. Bipolar semiconductor device with sub-cathode enhancement regions
US10103140B2 (en) * 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
US10658351B2 (en) 2017-08-22 2020-05-19 Semiconductor Components Industries, Llc Electronic device including a transistor having structures with different characteristics
DE102019008556A1 (de) 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US10784373B1 (en) 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
KR102321272B1 (ko) * 2019-11-27 2021-11-03 현대모비스 주식회사 전력 반도체 소자 및 그 제조방법
JP2023542401A (ja) * 2020-09-24 2023-10-06 比亜迪半導体股▲ふん▼有限公司 半導体セル構造、ｉｇｂｔセル構造、半導体構造及びその製造方法
CN112510085B (zh) * 2020-11-27 2022-11-22 广东美的白色家电技术创新中心有限公司 一种igbt器件及智能功率模块
CN113193039A (zh) * 2021-04-09 2021-07-30 深圳深爱半导体股份有限公司 沟槽型igbt原胞结构制作方法和沟槽型igbt原胞结构
CN116153989A (zh) * 2021-11-23 2023-05-23 无锡华润华晶微电子有限公司 Iegt结构及其制作方法
CN114093934B (zh) * 2022-01-20 2022-05-20 深圳市威兆半导体有限公司 一种igbt器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JPH057002A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
EP0847090A2 (de) * 1996-12-06 1998-06-10 SEMIKRON Elektronik GmbH IGBT mit Trench- Gate- Struktur
DE19905421A1 (de) * 1999-02-10 2000-08-24 Semikron Elektronik Gmbh Leistungshalbleiterbauelement mit reduzierter Millerkapazität
DE10038177A1 (de) * 2000-08-04 2002-02-21 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterschaltelement mit zwei Steuerelektroden
WO2002041404A2 (en) * 2000-11-17 2002-05-23 Koninklijke Philips Electronics N.V. Trench-gate field-effect transistors and their manufacture
DE10223822A1 (de) * 2001-05-30 2002-12-05 Fuji Electric Co Ltd Halbleiterbauteil und Verfahren zu seiner Herstellung

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5448083A (en) 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
EP0527600B1 (de) 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Bipolartransistor mit isoliertem Graben-Gate
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
DE19651108C2 (de) 1996-04-11 2000-11-23 Mitsubishi Electric Corp Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren
GB2314206A (en) 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices
US6150675A (en) 1996-07-16 2000-11-21 Siemens Aktiengesellschaft Semiconductor component with a control electrode for modulating the conductivity of a channel area by means of a magnetoresistor structure
EP0837508A3 (de) 1996-10-18 1999-01-20 Hitachi, Ltd. Halbleiteranordnung und elektrische Leistungswandlungsvorrichtung
US6462387B1 (en) * 2001-06-29 2002-10-08 Chinatech Corporation High density read only memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JPH057002A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
EP0847090A2 (de) * 1996-12-06 1998-06-10 SEMIKRON Elektronik GmbH IGBT mit Trench- Gate- Struktur
DE19905421A1 (de) * 1999-02-10 2000-08-24 Semikron Elektronik Gmbh Leistungshalbleiterbauelement mit reduzierter Millerkapazität
DE10038177A1 (de) * 2000-08-04 2002-02-21 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterschaltelement mit zwei Steuerelektroden
WO2002041404A2 (en) * 2000-11-17 2002-05-23 Koninklijke Philips Electronics N.V. Trench-gate field-effect transistors and their manufacture
DE10223822A1 (de) * 2001-05-30 2002-12-05 Fuji Electric Co Ltd Halbleiterbauteil und Verfahren zu seiner Herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 05-0 07 002 A (abstract (1 Seite) + detailed description (9 Seiten) + description of drawings (2 Seiten) + drawings (5 Seiten) + correction or admentment (9 Seiten) - alle in einer computergestützten Übersetzung des JPO
JP 05007002 A (abstract (1 Seite) + detailed description (9 Seiten) + description of drawings (2 Seiten) + drawing s (5 Seiten) + correction or admentment (9 Seiten) - alle in einer computergestützten Übersetzung des JPO *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637954B2 (en) 2010-10-25 2014-01-28 Infineon Technologies Ag Integrated circuit technology with different device epitaxial layers

Also Published As

Publication number Publication date
DE10203164A1 (de) 2003-08-14
US6815769B2 (en) 2004-11-09
US20030160270A1 (en) 2003-08-28

Similar Documents

Publication Publication Date Title
DE10203164B4 (de) Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE3037431C2 (de)
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE10353387B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
DE60127166T2 (de) Graben-gate-feldeffekttransistoren und ihre herstellung
DE10239815B4 (de) Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem
DE3823270C2 (de) Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE102005041838B3 (de) Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE102004041622A1 (de) Halbleiterbauteil
DE102005012217B4 (de) Lateraler MISFET und Verfahren zur Herstellung desselben
DE10004548A1 (de) Trench-IGBT
DE4001390A1 (de) Halbleitereinrichtung
DE3737790C2 (de)
DE10234996B4 (de) Verfahren zur Herstellung einer Transistoranordnung mit Trench-Transistorzellen mit Feldelektrode
DE19722441C2 (de) IGBT mit Grabengatestruktur und Verfahren zu seiner Herstellung
EP1631990B1 (de) Herstellungsverfahren für einen feldeffekttransistor
DE102007013848B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE4315178A1 (de) IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung
DE102014013947A1 (de) Halbleiterbauelement
DE102006001922B3 (de) Lateraler Leistungstransistor und Verfahren zu dessen Herstellung
DE102020128891B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee