JP5867617B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置、特に、トレンチゲート絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に関する。
電力変換装置の低消費電力化が進む中で、その電力変換装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。そのパワーデバイスの中でも伝導度変調効果により、低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易である絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の使用は定着してきている。
このＩＧＢＴのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造として、ウエハ表面に沿ってゲート電極が設けられるプレーナゲート型ＩＧＢＴと、ウエハ表面のストライプ状の平面パターンから深さ方向に垂直に延びる形状を有するトレンチ内部に表面酸化膜を介してポリシリコンゲート電極が埋設されるトレンチゲート型ＩＧＢＴとが公知である。トレンチゲート型ＩＧＢＴは、開口部がストライプ状の平面パターンからなるトレンチの内部の両側壁に沿ってチャネルが形成されるので、トレンチの開口幅とストライプ状のトレンチパターンの間隔を狭くすることによりチャネル密度をプレーナゲート型よりも高くすることができる。チャネルの高密度化が進むと、オン電圧のいっそうの低減が可能になるため、近年、トレンチゲート型ＩＧＢＴの適用が増えつつある。
一般的なトレンチゲート型ＩＧＢＴの構造を説明する。図８は、従来のフローティング電位領域を有するトレンチゲート型ＩＧＢＴの断面図である。図８では、ｐ+コレクタ領域１０１となるｐ+シリコン基板のおもて面上にｎ-ドリフト層１０２が積層されてなるシリコン基板のおもて面側（ｎ-ドリフト層１０２側）の表面層には、ｐベース領域１０３および浮遊ｐ領域１１１を含むｐ層１１２が形成されている。ｐ層１１２は、シリコン基板おもて面からｐ層１１２を貫通してｎ-ドリフト層１０２に達する複数のトレンチ１１０により、ｐベース領域１０３と浮遊ｐ領域１１１とに分割されている。
ｐベース領域１０３は、ｐ層１１２のうち、隣り合うトレンチ１１０の、ｎ+エミッタ領域１０４が設けられた側の側壁に挟まれた領域である。この隣り合うトレンチ１１０の、ｎ+エミッタ領域１０４が設けられた側の側壁に挟まれた領域は、主電流が流れる領域であるので、活性メサ領域とも称する。浮遊ｐ領域１１１は、ｐ層１１２のうち、隣り合うトレンチ１１０の、ｎ+エミッタ領域１０４が存在しない側の側壁の間に挟まれた領域である。浮遊ｐ領域１１１は、ｎ-ドリフト層１０２とはｐｎ接合により絶縁されており、かつゲート絶縁膜１０５によりゲート電極１０６から絶縁されている。すなわち、浮遊ｐ領域１１１は、いわゆるフローティング状態（フローティング領域）となっている。
トレンチ１１０の内部には、ゲート絶縁膜１０５を介してゲート電極１０６が設けられている。ｎ+エミッタ領域１０４は、トレンチ１１０の、ｐベース領域１０３側の側壁に設けられたゲート絶縁膜１０５に接する。エミッタ電極１０８は、ｎ+エミッタ領域１０４およびｐベース領域１０３に電気的に接続され、層間絶縁膜１０７によってゲート電極１０６から絶縁されている。また、エミッタ電極１０８は、シリコン窒化膜（Ｓｉ3Ｎ4膜）、アモルファスシリコン膜やポリイミド膜からなるパッシベーション保護膜（不図示）によって覆われている。コレクタ電極１０９は、ｐ+コレクタ領域１０１に接する。
以下、図８に示すＩＧＢＴの動作について説明する。まず、このトレンチゲート型ＩＧＢＴをオフ状態からオン状態に移行させる動作について説明する。エミッタ電極１０８は通常アースに接地され、エミッタ電極１０８よりも高い電圧をコレクタ電極１０９に印加した状態で、ゲート電極１０６の電圧が閾値よりも低い電圧では、ｐベース領域１０３とｎ-ドリフト層１０２との間のｐｎ接合は逆バイアスされているため、エミッタ−コレクタ間に電流は流れない。すなわち、ＩＧＢＴがオフ状態である。
一方、図示しないゲート駆動回路よりゲート抵抗を介して閾値よりも高い電圧をゲート電極１０６に印加すると、ゲート電極１０６には電荷が蓄積され始める。ゲート電極１０６への電荷の蓄積と同時に、ｐベース領域１０３のうち、ｎ+エミッタ領域１０４とｎ-ドリフト層１０２とに挟まれた部分のトレンチ１１０に接する領域が反転してｎ型のチャネル領域が形成される。これにより、エミッタ電極１０８から出た電子が、ｎ+エミッタ領域１０４とｎ型のチャネル領域とを通り、ｎ-ドリフト層１０２に注入される。
この注入された電子によりｐ+コレクタ領域１０１とｎ-型ドリフト層１０２との間のｐｎ接合が順バイアスされて、コレクタ電極１０９から正孔が注入されるため、エミッタ−コレクタ間に電流が流れる。すなわち、ＩＧＢＴはオン状態となる。このオン状態のＩＧＢＴのエミッタ電極１０８とコレクタ電極１０９との間の電圧降下がオン電圧である。
次に、ＩＧＢＴをオン状態からオフ状態に移行させる動作について説明する。まず、エミッタ電極１０８とゲート電極１０６との間のゲート電圧を閾値以下に下げる。このことによって、ゲート電極１０６に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電される。その際、ｎ型に反転していたチャネル領域がｐ型に戻り、チャネル領域が無くなることによりエミッタ電極１０８からｎ-ドリフト層１０２への電子の供給が止まる。この結果、コレクタ電極１０９からの正孔の注入も無くなるので、ｎ-ドリフト層１０２内に蓄積されていた電子と正孔とがそれぞれコレクタ電極１０９とエミッタ電極１０８とに排出されるか、または、互いに再結合することにより消滅し、エミッタ−コレクタ間に電流が流れなくなる。すなわち、ＩＧＢＴがオフ状態になる。
このトレンチゲート型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな改善方法が提案されている。例えば、ダイオードのオン電圧に近い限界の特性を備えたＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるＩＧＢＴが公知である（例えば、下記特許文献１（第１０１図）参照。）。このＩＥＧＴデバイスは、ｎ+エミッタ領域およびｐベース領域の一部表面を絶縁膜により被覆して絶縁することにより、ｎ+エミッタ領域およびｐベース領域とエミッタ電極との接触面積を少なくしたものである。
このＩＥＧＴの動作は基本的にはトレンチゲート型ＩＧＢＴと同じである。エミッタ電極に対して電気的に絶縁されたｎ+エミッタ領域とｐベース領域の下側の正孔は、オフ時にエミッタ電極に吐き出され難いためにこの部分に蓄積する。その結果、ｎ-ドリフト層のキャリア濃度分布はダイオードのキャリア濃度分布に近くなり、通常のトレンチゲート型ＩＧＢＴのオン電圧よりも低くできる。
しかし、パワーデバイスには低オン電圧以外に高速スイッチング特性も要求されており、この特性の改善も重要な課題となっている。ところが、トレンチゲート型ＩＧＢＴおよびＩＥＧＴでは、低オン電圧にするためにトレンチ構造を高密度化すればするほど、ゲート電極とエミッタ電極との間の容量も大きくなり、スイッチング特性は低下する。
さらに、トレンチゲート型ＩＧＢＴおよびＩＥＧＴは、オフ状態からオン状態へ移行されるときにはゲート電極とエミッタ電極との間の容量に電荷を充電し、オン状態からオフ状態へ移行されるときには、ゲート電極とエミッタ電極との間の容量に蓄積された電荷を放電する必要がある。
従って、ゲート電極とエミッタ電極との間の容量が大きくなると充放電時間が増加するとともに、スイッチング特性だけでなく、スイッチング損失も増加するという問題も発生する。また、パワーデバイスのトータルの発生損失は、オン電圧で決まる定常損失とスイッチング動作時に発生するスイッチング損失との和である。このため、オン電圧の低減と共に、スイッチング損失を低減させるためにゲート電極とエミッタ電極との間の容量を低減することも重要である。ゲート電極とエミッタ電極との間の容量を低減することによって、スイッチング特性の低下を抑制することもできる。
このような問題を解消したＩＧＢＴとして、浮遊ｐ領域を備えたＩＧＢＴが提案されている（例えば、下記特許文献２（第１図）参照。）。下記特許文献２では、フローティング状態の浮遊ｐ領域が設けられている。このため、浮遊ｐ領域の下側近傍では、オフ時に正孔がエミッタ電極に吐き出され難くなって浮遊ｐ領域に蓄積するようになる。その結果、前述と同様に、ｎ-ドリフト層中のキャリア濃度分布がダイオードのキャリア濃度分布に近くなり、オン電圧を低減させる効果を奏する。浮遊ｐ領域をフローティングメサ領域とも称する。さらに、この浮遊ｐ領域はトレンチゲート構造が形成されていない構造のため、ゲート電極とエミッタ電極との間の容量が低減し充放電時間が短縮し、スイッチング損失を低減するという効果も奏することができる。
この特許文献２の構造と前記特許文献１の構造に共通することとして、下記非特許文献１には、ターンオン特性に改善の余地があることが報告されている。
さらに、下記特許文献３には、そのようなターンオン特性をさらに改善する構造が示されている。すなわち、トレンチ内部に充填されたポリシリコン層（ゲート電極）を分割し、ｎ+エミッタ領域とｐベース領域側（活性メサ領域側）に近いポリシリコン層のみをゲート電極として分離分割し、フローティングメサ領域側に近いポリシリコン層はゲート電極には接続せずエミッタ電極に接続する構造である。さらに、この特許文献３ではそのようなポリシリコン層の分割方法として以下の方法を開示している。トレンチ内を完全に充填しない程度の厚さのポリシリコン層を形成する。次に、基板表面のポリシリコン層を残した状態で酸化膜をマスクに用いてトレンチ底部のポリシリコン層を切断する。次に、トレンチ内のポリシリコン層間を酸化膜等で充填して両側壁のポリシリコン層を相互に分離分割をした後に、基板表面のポリシリコン層との引き出し部を形成する方法である（例えば、下記特許文献３（第１図）参照。）。
さらに、横型ＭＯＳデバイスではあるが、トレンチ内で２つのゲートポリシリコン層を分離して設け、一方のトレンチ側壁につながる一本のトレンチで一方のゲートポリシリコン層を引き出し、他方のトレンチ側壁につながる一本のトレンチで他方のゲートポリシリコン層を引き出している構成が示されている（例えば、下記特許文献４（第２図および第３図）参照。）。
特開平５−２４３５６１号公報 特開２００１−３０８３２７号公報 米国特許第６８１５７６９号明細書 特開２０１０−２５８００５号公報
Ｍ．Ｙａｍａｇｕｃｈｉ他，"ＩＥＧＴ Ｄｅｓｉｇｎ Ｃｒｉｔｅｒｉｏｎ ｆｏｒ Ｒｅｄｕｃｉｎｇ ＥＭＩ Ｎｏｉｓｅ"，ｉｎ Ｐｒｏｃ．ＩＳＰＳＤ’２００４ ｐｐ．１１５−１１８，２００４（要約）
しかしながら、前記特許文献３に記載のターンオン特性を改善するために行われる、トレンチ内のポリシリコン層の分割方法においては、トレンチの内壁の両側に沿ってそれぞれゲート電極を形成するにあたって、トレンチの内壁に沿ってゲート電極材料であるポリシリコン膜を形成した後、シリコン基板おもて面上にポリシリコン膜を残した状態で、一般的なフォトリソグラフィおよびエッチングによりトレンチの底面上のポリシリコン膜を除去してトレンチ内のゲート電極を分割している。このため、プロセス工程数が非常に多く、コストの増加や良品率の低下が懸念されるという問題がある。
本発明は、前述の課題を解決するために成されたものである。本発明の目的は、わずかなプロセス工程数の追加によるだけで、コストの増加や良品率の低下を抑えながら、ターンオン時のオン電圧、スイッチング損失などのターンオン特性を改善することができる半導体装置を提供することである。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層の表面層に形成された第１トレンチと、前記第１トレンチの外部に形成され、前記第１トレンチの一方の側壁に連結された第２トレンチと、前記第１トレンチの外部に形成され、前記第１トレンチの他方の側壁に連結された第３トレンチと、前記第１トレンチの一方の側壁に沿って前記第１トレンチより浅い深さで前記半導体層の表面層に選択的に形成された第２導電型のベース領域と、前記ベース領域の表面層に前記第１トレンチの側壁に接して形成されるエミッタ領域と、前記第１トレンチの他方の側壁に沿って前記半導体層の表面層に選択的に形成された第２導電型の浮遊電位領域と、を備えている。そして、上述した半導体装置は、前記第１トレンチの一方の側壁および前記第２トレンチの内壁に沿って設けられた第１絶縁膜と、前記第１トレンチの他方の側壁および前記第３トレンチの内壁に沿って設けられた第２絶縁膜と、前記第１絶縁膜の内側に接して、前記第１トレンチの一方の側壁に沿って設けられるとともに、前記第２トレンチの内部に設けられた第１ゲート電極と、前記第２絶縁膜の内側に接して、前記第１トレンチの他方の側壁に沿って設けられるとともに、前記第３トレンチの内部に設けられたシールド電極と、前記第１トレンチの内部の、前記第１ゲート電極と前記シールド電極との間に埋め込まれた第３絶縁膜と、を備えている。そして、上述した半導体装置は、前記第２トレンチが延長されることによって、一部が前記第１ゲート電極上に設けられ、前記第１ゲート電極と接続されたゲートランナーと、前記第３トレンチが延長されることによって、一部が前記シールド電極上に設けられ、前記シールド電極と接続されたエミッタポリシリコン層と、前記第１ゲート電極、前記シールド電極、前記エミッタ領域、前記ゲートランナーおよび前記エミッタポリシリコン層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられ、前記ゲートランナーに接続されたゲートパッドと、前記層間絶縁膜上に、前記ゲートパッドと離れて設けられ、前記エミッタ領域、前記ベース領域および前記シールド電極に接続されたエミッタ電極と、を備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチおよび前記第３トレンチの開口幅が、前記第１トレンチの開口幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの開口幅が、前記第１シールド電極の膜厚の２倍よりも広いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチおよび前記第３トレンチが、前記第１トレンチを横切る同一直線上に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチが、１つの前記第３トレンチに対して、複数設けられ、前記ベース領域の、隣り合う前記第２トレンチに挟まれた部分が前記第１トレンチを挟んで前記第３トレンチに対向していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチと前記第１トレンチの一部とで、および前記第３トレンチと前記第１トレンチの一部とで、それぞれ環状の平面形状をなすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの側壁と前記第２トレンチの側壁との間の第１連結部および前記第１トレンチの側壁と前記第３トレンチの側壁との間の第２連結部は、それぞれ面取りされてラウンド形状になっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１連結部および前記第２連結部のそれぞれの上方は、前記エミッタ電極および前記ゲートパッドで覆われていないことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体層の裏面に設けられた第２導電型のコレクタ層と、前記コレクタ層の表面に設けられたコレクタ電極と、を備えることを特徴とする。
本発明にかかる半導体装置によれば、わずかなプロセス工程数の追加によるだけで、コストの増加や良品率の低下を抑えながら、ターンオン時のオン電圧、スイッチング損失などのターンオン特性を改善することができるという効果を奏する。
実施の形態１にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その２） 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その６）。 従来のフローティング電位領域を有するトレンチゲート型ＩＧＢＴの断面図である。 図１の切断線Ａ１−Ａ２における断面構造を示す断面図である。 図１の切断線Ｂ１−Ｂ２およびＣ１−Ｃ２におけるそれぞれの断面構造を示す断面図である。 図１の切断線Ｄ１−Ｄ２における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。 図１２の切断線Ｅ１−Ｅ２における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態４にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態５にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態６にかかる半導体装置の要部の平面レイアウトを示す平面図である。
以下、本発明の半導体装置にかかる実施の形態について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態１）
実施の形態１にかかる半導体装置の構成について説明する。図１は、実施の形態１にかかる半導体装置の要部の平面レイアウトを示す平面図である。図９は、図１の切断線Ａ１―Ａ２における断面構造を示す断面図である。図１０は、図１の切断線Ｂ１―Ｂ２およびＣ１−Ｃ２におけるそれぞれの断面構造を示す断面図である。図１１は、図１の切断線Ｄ１−Ｄ２における断面構造を示す断面図である。まず、実施の形態１にかかる半導体装置の平面レイアウトについて説明する。実施の形態１にかかる半導体装置は、オン状態のときに電流が流れる活性領域と、ｎ-ドリフト層のシリコン基板おもて面側の電界を緩和し耐圧を保持する耐圧領域と、を備える。耐圧領域は活性領域を囲む。
活性領域において、浮遊ｐ領域２０（フローティング領域）は直線状に延びている。シールド電極２２ｂは、略矩形環状の平面形状の電極部を有しており、浮遊ｐ領域２０を囲む。また、シールド電極２２ｂは、略矩形環状の平面形状の電極部から連結された、略矩形環状の電極部に囲まれた領域に設けられた直線状の平面形状の電極部を有している。シールド電極２２ｂの直線状の電極部において、その終端部がエミッタポリシリコン層２５ａと接する。
第１ゲート電極２２ａは、略矩形環状の平面形状の電極部を有しており、シールド電極２２ｂを囲む。第１ゲート電極２２ａは、略矩形環状の平面形状の電極部から連結された、略矩形環状の電極部の外側に向けて設けられた直線状の平面形状の電極部を有している。第１ゲート電極２２ａの直線状の電極部において、その終端部がゲートランナー（第２ゲート電極）２６と接する。
第１ゲート電極２２ａとシールド電極２２ｂとの間の領域には、第３絶縁膜１６が設けられている。第１ゲート電極２２ａ、シールド電極２２ｂおよび第３絶縁膜１６は、略矩形環状の平面形状を有する第１トレンチ２１の内部に配置されている。このように第１ゲート電極２２ａ、シールド電極２２ｂおよび第３絶縁膜１６が配置された第１トレンチ２１は、第１トレンチ２１の短手方向に並列に複数配置されている。隣り合う第１ゲート電極２２ａ間の領域は、活性メサ領域２４である。活性メサ領域２４内にｐベース領域３０（図９参照）を有する。ｐベース領域３０の表面層に、ｎ+エミッタ領域３１（図９参照）を有する。ｐベース領域３０およびｎ+エミッタ領域３１において、エミッタ電極２５（図９参照）と接する。ｐベース領域３０およびｎ+エミッタ領域３１において、エミッタ電極２５に接する領域をエミッタコンタクト領域２７と称する。
第１トレンチ２１の略矩形環状の外側に、一方の端部が第１トレンチ２１の外側の側壁に連結された直線状の平面形状の第２トレンチ４０が設けられている。具体的には、第２トレンチ４０は、ｐベース領域３０の、ｎ+エミッタ領域３１が存在しない部分に設けられている。第２トレンチ４０の内部には、第１ゲート電極２２ａが配置されている。
略矩形環状の第１トレンチ２１に囲まれた領域に、一方の端部が第１トレンチ２１の内側の側壁に連結された直線状の平面形状の第３トレンチ５０が設けられている。具体的には、第３トレンチ５０は、略矩形環状の第１トレンチ２１に囲まれた浮遊ｐ領域２０に設けられている。第３トレンチ５０の内部には、シールド電極２２ｂが配置されている。第２トレンチ４０と第３トレンチ５０とは、第１トレンチ２１を横切る同一直線上に配置されている。
エミッタ電極２５（図９参照）は、層間絶縁膜１０（図９参照）を介してｐベース領域３０、浮遊ｐ領域２０、第１ゲート電極２２ａ、シールド電極２２ｂおよびエミッタポリシリコン層２５ａの表面上に配置されている。エミッタ電極２５は、ｎ+エミッタ領域３１、ｐベース領域３０およびシールド電極２２ｂに接続されている。
エミッタポリシリコン層２５ａは、シールド電極２２ｂの略矩形環状の電極部に囲まれた領域内の、浮遊ｐ領域２０上に設けられた絶縁膜１５（図９参照）上およびシールド電極２２ｂの直線状の電極部上に設けられている。具体的には、エミッタポリシリコン層２５ａは、その一部がシールド電極２２ｂの直線状の電極部の終端部を覆うように配置されている。すなわち、第１トレンチ２１から連結された第３トレンチ５０がエミッタポリシリコン層２５ａの直下にまで延長されているので、シールド電極２２ｂは、エミッタポリシリコン層２５ａに接続されている。
ゲートランナー２６は、略矩形環状の平面形状をしており、エミッタ電極２５を囲むように活性領域の外周に配置されている。ゲートランナー２６よりも内側の領域（ゲートランナー２６を含む）が活性領域である。また、ゲートランナー２６は、ｐベース領域３０上に設けられた絶縁膜１５上および第１ゲート電極２２ａの直線状の電極部上に設けられている。具体的には、ゲートランナー２６は、その一部が第１ゲート電極２２ａの直線状の電極部の終端部を覆うように配置されている。すなわち、第１トレンチ２１から連結された第２トレンチ４０がゲートランナー２６の直下にまで延長されているので、第１ゲート電極２２ａは、ゲートランナー２６に接続されている。ゲートランナー２６はゲートパッド２８（図１１参照）に接続されている。
層間絶縁膜１０には、略矩形状の平面形状を有する第１〜第３コンタクトホール１９ａ〜１９ｃが設けられている。第１コンタクトホール１９ａ（ゲートランナーコンタクトホール）は、ゲートランナー２６上において、活性領域の外周に沿って延びている。第２コンタクトホール１９ｂ（エミッタコンタクトホール）は、エミッタポリシリコン層２５ａ上に設けられている。第３コンタクトホール１９ｃ（図９参照）は、ｐベース領域３０上において、ｐベース領域３０の延びる方向に沿って延びている。第１〜３コンタクトホール１９ａ〜１９ｃは、略正方形状の平面形状を有する複数のコンタクトホールを所定の間隔で配置した構成であってもよい。
次に、実施の形態１における半導体装置の断面構造について説明する。図９に示すように、ｐ+コレクタ領域（不図示）となるｐ+半導体基板のおもて面上にｎ-ドリフト層２が積層されてなるシリコン基板において、ｎ-ドリフト層２のシリコン基板おもて面側の表面層には、ｐべース領域３０および浮遊ｐ領域２０を含むｐ層６０が設けられている。
ｐ層６０には、シリコン基板おもて面からｐ層６０を貫通してｎ-ドリフト層２に達する複数の第１トレンチ２１が設けられている。これらの第１トレンチ２１によって、ｐ層６０は、メサ状のｐベース領域３０および浮遊ｐ領域２０に分割されている。ｐベース領域３０は第１トレンチ２１の外側の側壁に挟まれた領域であり、浮遊ｐ領域２０は第１トレンチ２１の内側の側壁に囲まれた領域である。
すなわち、ｐベース領域３０と浮遊ｐ領域２０とは交互に配置されている。ｐベース領域３０の内部には、ｎ+エミッタ領域３１が選択的に設けられている。また、ｎ+エミッタ領域３１は、第１トレンチ２１の外側の側壁に設けられた絶縁膜（後述する第１絶縁膜１５ａ）に接する。ｐベース領域３０およびｎ+エミッタ領域３１は、エミッタコンタクト領域２７において、層間絶縁膜１０に開口された第３コンタクトホール１９ｃを介してエミッタ電極２５に接触する。ｎ+エミッタ領域３１は、浮遊ｐ領域２０の内部には存在しない。
ｐベース領域３０は、後述する図１１に示すように、第２トレンチ４０が形成されている領域において第１トレンチ２１の深さよりも深くなっている領域を備えている。第２トレンチ４０の深さは、ｐベース領域３０の第１トレンチ２１の深さより深くなっている領域の深さよりも浅い。このように第２トレンチ４０の底部の大部分をｐベース領域３０で囲むことにより、第２トレンチ４０の底部での電界集中を緩和することができる。
浮遊ｐ領域２０は、ｎ-ドリフト層２とのｐｎ接合によりｎ-ドリフト層２と絶縁されている。また、浮遊ｐ領域２０は、第１トレンチ２１の内側の側壁に沿って設けられた絶縁膜（後述する第２絶縁膜１５ｂ）によって、第１トレンチ２１の内部のシールド電極２２ｂから絶縁されている。すなわち、浮遊ｐ領域２０は、いわゆるフローティング状態となっている。この浮遊ｐ領域２０には、オン状態のときに正孔が蓄積される。図９に示すように、浮遊ｐ領域２０の深さは、第１トレンチ２１の深さよりも深い方が好ましい。この場合、例えば第１トレンチ２１の底面のコーナー部を覆うように浮遊ｐ領域２０を設けるのが好ましい。これにより、第１トレンチ２１の底面近傍における電界を緩和することができる。また、浮遊ｐ領域２０の深さは、第１トレンチ２１の深さよりも浅くても良い。この場合、浮遊ｐ領域２０の深さは、ｐベース領域３０の深さと同程度であっても良い。
各第１トレンチ２１の内側には、第１トレンチ２１の内壁に沿って絶縁膜１５が設けられている。第１ゲート電極２２ａおよびシールド電極２２ｂの第１トレンチ２１内での配置を明確にするために、以下、第１トレンチ２１のｐベース領域３０側の側壁から底面にわたって設けられている絶縁膜を第１絶縁膜１５ａとし、第１トレンチ２１の浮遊ｐ領域２０側の側壁から底面にわたって設けられている絶縁膜を第２絶縁膜１５ｂとする。第１トレンチ２１の内部において、第１絶縁膜１５ａおよび第２絶縁膜１５ｂの内側には、それぞれ第１ゲート電極２２ａおよびシールド電極２２ｂが設けられている。
第１ゲート電極２２ａの開口幅およびシールド電極２２ｂの開口幅は、例えば２μｍ程度の開口幅の第１トレンチ２１に対して、例えば０．５μｍ程度であってもよい。第１ゲート電極２２ａおよびシールド電極２２ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）や高融点金属などの導電体層でできていてもよい。第１ゲート電極２２ａとシールド電極２２ｂとの間には、第３絶縁膜１６が設けられている。第１ゲート電極２２ａおよびシールド電極２２ｂは、第３絶縁膜１６によって互いに絶縁されている。第３絶縁膜１６は、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜やＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）膜のような埋め込み性の高い酸化膜であってもよい。
シリコン基板のおもて面には、ｐベース領域３０、浮遊ｐ領域２０、第１ゲート電極２２ａ、シールド電極２２ｂ、エミッタポリシリコン層２５ａおよびゲートランナー２６を覆うように層間絶縁膜１０が設けられている。層間絶縁膜１０上には、層間絶縁膜１０を覆うようにエミッタ電極２５およびゲートパッド２８（ゲート電極金属膜）が選択的に設けられている。エミッタ電極２５およびゲートパッド２８は、互いに離れて設けられている。層間絶縁膜１０には、上述した平面レイアウトとなるように第１〜第３コンタクトホール１９ａ〜１９ｃ（図９および図１１参照）が設けられている。
具体的には、第１コンタクトホール１９ａは、後述する図１１に示すように、ゲートパッド２８に覆われた部分における層間絶縁膜１０に選択的に設けられ、ゲートランナー２６を選択的に露出する。第２コンタクトホール１９ｂは、後述する図１１に示すように、エミッタ電極２５に覆われた部分における層間絶縁膜１０に選択的に設けられ、エミッタポリシリコン層２５ａを選択的に露出する。第３コンタクトホール１９ｃは、エミッタ電極２５に覆われた部分における層間絶縁膜１０に選択的に設けられ、ｎ+エミッタ領域３１およびｐ+ベース領域３０を選択的に露出する。
第１〜第３コンタクトホール１９ａ〜１９ｃの内部には、シリコン基板側に例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜からなるバリアメタル膜（不図示）が設けられ、バリアメタル膜上にタングステン（Ｗ）膜が埋め込まれている。これにより、後述する図１１に示すように、ゲートランナー２６は、第１コンタクトホール１９ａを介してゲートパッド２８に接続されている。エミッタポリシリコン層２５ａは、第２コンタクトホール１９ｂを介してエミッタ電極２５に接続されている。すなわち、ゲートランナー２６およびエミッタポリシリコン層２５ａは、それぞれゲートランナー２６およびエミッタポリシリコン層２５ａの表面上に設けられたコンタクトプラグ（バリアメタル膜およびタングステン膜を含む）に直接接続されている。
シールド電極２２ｂがエミッタ電極２５に接続されていることにより、ゲート−エミッタ間容量を低減することができる。エミッタ電極２５は、第３コンタクトホール１９ｃを介してｎ+エミッタ領域３１およびエミッタコンタクト領域２７に接続されている。また、エミッタ電極２５は、層間絶縁膜１０によって第１ゲート電極２２ａおよびシールド電極２２ｂから絶縁されている。エミッタ電極２５およびゲートパッド２８は、シリコン窒化膜やポリイミド膜からなるパッシベーション保護膜（不図示）によって覆われている。コレクタ電極（不図示）は、ｐ+コレクタ領域に接する。
図１０は、図１の切断線Ｂ１―Ｂ２およびＣ１−Ｃ２における断面構造を１図面として示している。図１０において、符号４０、５０および１５ａ、１５ｂとは、第２トレンチ４０の側壁に絶縁膜１５ａが設けられ、第３トレンチ５０の側壁に絶縁膜１５ｂが設けられていることを示している。また、図１０において、符号２２ａ、２２ｂおよび２６、２５ａとは、第２トレンチ４０の内部に設けられた第１ゲート電極２２ａが、その直線状の電極部の終端部近傍において、ゲートランナー２６に接続され、第３トレンチ５０の内部に設けられたシールド電極２２ｂが、その直線状の電極部の終端部近傍において、エミッタポリシリコン層２５ａに接続されていることを示している。
上述したとおり、第１ゲート電極２２ａは、その一部がゲートランナー２６の直下にまで設けられているので、第１ゲート電極２２ａは、その直線状の電極部の終端部近傍において、ゲートランナー２６に接続されている。シールド電極２２ｂは、その一部がエミッタポリシリコン層２５ａの直下にまで設けられているので、シールド電極２２ｂは、その直線状の電極部の終端部近傍において、エミッタポリシリコン層２５ａに接続されている。すなわち、第１ゲート電極２２ａは、ゲートランナー２６、第１コンタクトホール１９ａを介して、ゲートパッド２８に接続されている。シールド電極２２ｂは、エミッタポリシリコン層２５ａ、第２コンタクトホール１９ｂを介して、エミッタ電極２５に接続されている。
図示するように、ゲートランナー２６およびエミッタポリシリコン層２５ａの直下にまで第２、第３トレンチ４０、５０の他方の端部がそれぞれ延長されている。従って、第１ゲート電極２２ａ−ゲートランナー２６間、シールド電極２２ｂ−エミッタポリシリコン層２５ａ間のそれぞれの接続が極めて容易になる。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｐ+コレクタ領域となるｐ+半導体基板のおもて面上にｎ-ドリフト層２が積層されてなるシリコン基板を用意する。次に、フォトリソグラフィによりシリコン基板の表面にマスク（不図示）を形成し、ｐベース領域３０のうちの深い領域および浮遊ｐ領域２０を形成するためのイオン注入を行う。
次に、フォトリソグラフィおよびエッチングにより、シリコン基板のおもて面からｐ+コレクタ領域に達しない深さで複数の第１トレンチ２１、第２トレンチ４０（図１および図１１参照）および第３トレンチ５０（図１および図１１参照）を形成する。このとき、第１トレンチ２１の開口幅を例えば２μｍとし、第２、第３トレンチ４０、５０の開口幅を例えば１μｍとして、第２、第３トレンチ４０、５０の開口幅を第１トレンチ２１の開口幅よりも狭くする。また、第２、第３トレンチ４０、５０の開口幅は、上述のように第１トレンチ２１の開口幅よりも狭いので、第１トレンチ２１の形成と同時に同条件で形成しても、第２、第３トレンチ４０、５０の深さは、後述する図１３に示すように第１トレンチ２１の深さよりも浅くなる。
次に、熱処理によりｐベース領域３０のうちの深い領域および浮遊ｐ領域２０を形成する。この熱処理は後述のｐベース領域３０の浅い領域を形成するためのイオン注入の前までに行うことが望ましい。
次に、図２に示すように、第１トレンチ２１、第２トレンチ４０および第３トレンチ５０の内部に、第１トレンチ２１、第２トレンチ４０および第３トレンチ５０の内壁に沿って絶縁膜１５を形成する。このとき、図３に示すように、第１トレンチ２１においては、絶縁膜１５の内側が、ポリシリコン層２２で埋めこまれないように、かつ第２、第３トレンチ４０、５０においては絶縁膜１５の内側がすべてポリシリコン層２２で埋め込まれるように、ポリシリコン層２２を成長させる。例えば、第１トレンチ２１の開口幅が２μｍである場合には、厚さ０．５μｍ程度のポリシリコン層２２を成長させるのが望ましい。上述したように第２、第３トレンチ４０、５０の開口幅は第１トレンチ２１の開口幅よりも狭い。このため、第２、第３トレンチ４０、５０において絶縁膜１５の内側をすべてポリシリコン層２２で埋め込んだとしても、第１トレンチ２１における絶縁膜１５の内側はポリシリコン層２２で埋め込まれない。
次に、図４に示すように、ポリシリコン層２２を異方性エッチングによってエッチバックすることによって、シリコン基板おもて面（ｎ-ドリフト層２の表面）上および第１トレンチ２１の底面上のポリシリコン層２２を除去し、第１トレンチ２１の側壁にポリシリコン層２２を残す。すなわち、第１トレンチ２１の側壁部分に沿って絶縁膜１５を介して張り付いた形状のポリシリコン層２２のみを残す。このとき、第２、第３トレンチ４０、５０における絶縁膜１５の内側に埋め込まれたポリシリコン層２２は、ほぼエッチバック前の状態で残る。第１トレンチ２１の側壁に残るポリシリコン層２２が第１ゲート電極２２ａおよびシールド電極２２ｂである。また、第２トレンチ４０の内部に残るポリシリコン層２２が第１ゲート電極２２ａである。第３トレンチ５０の内部に残るポリシリコン層２２がシールド電極２２ｂである。
次に、図５に示すように、第１トレンチ２１の内部のポリシリコン層２２の内側を埋め込むように、例えばＨＴＯやＴＥＯＳのような埋め込み性の高い第３絶縁膜１６を形成する。図６に示すように、第３絶縁膜１６をエッチバックして、シリコン基板のおもて面上の第３絶縁膜１６を除去する。これにより、第１トレンチ２１の内部のポリシリコン層２２の内側に第３絶縁膜１６が残り、第１トレンチ２１、第２トレンチ４０および第３トレンチ５０の内壁に絶縁膜１５が残る。この第１トレンチ２１の内壁に残る絶縁膜１５が第１、第２絶縁膜１５ａ、１５ｂである。また、第２トレンチ４０の内壁に残る絶縁膜１５が第１絶縁膜１５ａである。第３トレンチ５０の内壁に残る絶縁膜１５が第２絶縁膜１５ｂである。すなわち、第１トレンチ２１の両側壁に絶縁膜１５を介したポリシリコン層２２が活性メサ領域２４側のポリシリコン層２２（第１ゲート電極２２ａ）と浮遊ｐ領域２０側のポリシリコン層２２（シールド電極２２ｂ）とに分離分割された状態となる。
次に、図７に示すように、シリコン基板のおもて面に、ＭＯＳゲート構造が形成される部分（すなわち、第１トレンチ２１の外側において隣り合う第１トレンチ２１に挟まれた部分）におけるｐベース領域３０の形成領域に対応する部分が開口する第１レジストマスク（不図示）を形成する。次に、第１レジストマスクをマスクとしてボロンなどのｐ型不純物をイオン注入し、第１トレンチ２１の外側において隣り合う第１トレンチ２１に挟まれた部分におけるｎ-ドリフト層２の表面層に第１トレンチ２１の深さよりも浅い深さでｐベース領域３０を形成する。これにより、複数の第１トレンチ２１によって分割されてなるｐベース領域３０が形成される。そして、第１レジストマスクを除去する。
次に、シリコン基板のおもて面に、ｎ+エミッタ領域３１の形成領域に対応する部分が開口する第２レジストマスクを形成する。次に、第２レジストマスクをマスクとして例えばリンなどのｎ型不純物をイオン注入する。これにより、図７に示すように、ｐベース領域３０の表面層に、ｎ+エミッタ領域３１が形成される。そして、第２レジストマスクを除去する。隣接する第１トレンチ２１間のメサシリコン基板部分に形成されたｐベース領域３０、ｎ+エミッタ領域３１が、エミッタ電極２５に接触することによって活性メサ領域２４となる。ｎ+エミッタ領域３１が形成されないメサシリコン基板部分は絶縁膜１５で覆われてフローティングメサ領域である浮遊ｐ領域２０となる。
次に、絶縁膜１５を介したｐベース領域３０上、および第１ゲート電極２２ａの直線状の電極部の終端部上にゲートランナー２６を形成する（図１１参照）。絶縁膜１５を介した浮遊ｐ領域２０上、およびシールド電極２２ｂの直線状の電極部の終端部上にエミッタポリシリコン層２５ａを形成する（図１１参照）。エミッタポリシリコン層２５ａおよびゲートランナー２６をエッチングでパターン形成する際には、第２、第３トレンチ４０、５０の上部をレジストマスクで保護しておき、エッチバックされないようにすることにより、エミッタポリシリコン層２５ａおよびゲートランナー２６を容易に設けることが可能となる。
次に、シリコン基板のおもて面全面に層間絶縁膜１０を形成する（図７および図１１参照）。次に、フォトリソグラフィおよびエッチングにより、第１〜３コンタクトホール１９ａ〜１９ｃの形成領域に対応する部分の層間絶縁膜１０を除去する。これによって、第１コンタクトホール１９ａに、第２トレンチ４０の内部に形成された第１ゲート電極２２ａに接続されたゲートランナー２６が選択的に露出される。第２コンタクトホール１９ｂに、第３トレンチ５０の内部に形成されたシールド電極２２ｂに接続されたエミッタポリシリコン層２５ａが選択的に露出される。また、第３コンタクトホール１９ｃにｎ+エミッタ領域３１およびｐ+ベース領域３０が選択的に露出される。次に、第１〜３コンタクトホール１９ａ〜１９ｃの内部に、例えばチタン膜および窒化チタン膜からなるバリアメタル膜を成膜する。
次に、第１〜３コンタクトホール１９ａ〜１９ｃの内部に埋め込むようにタングステン膜を形成する。そして、タングステン膜をエッチバックして、層間絶縁膜１０の表面上のタングステン膜を除去する。次に、層間絶縁膜１０上に、エミッタ電極２５を形成し、エミッタ電極２５と離してゲートパッド２８を形成する。これにより、第１ゲート電極２２ａとなるポリシリコン層２２は、ゲートランナー２６、バリアメタル膜およびタングステン膜を介してゲートパッド２８に接続される。シールド電極２２ｂとなるポリシリコン層２２は、エミッタポリシリコン層２５ａ、バリアメタル膜およびタングステン膜を介してエミッタ電極２５に接続される。次に、シリコン基板の表面にパッシベーション膜を形成し、このパッシベーション膜を選択的に開口し、ゲートパッド２８およびエミッタ電極２５の一部を露出させる。露出したエミッタ電極２５はエミッタパッドとなる。その後、シリコン基板の裏面にコレクタ電極（不図示）を形成することで、図１および図９〜１１に示す半導体装置が完成する。
以上、説明したように、実施の形態１によれば、ゲートミラー容量が大幅に低く、ターンオン特性が改善され、オン電圧の低減だけでなく、スイッチング損失の低減も得られる半導体装置を、プロセスステップ数をわずかに増加させるだけで、提供することが可能となる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図１２は、実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態２にかかる半導体装置は、第２、第３トレンチ４０、５０の平面形状が実施の形態１にかかる半導体装置と異なる。具体的には、図１２に示すように、第２トレンチ４０は、略コの字状の平面形状を有し、その両端部が第１トレンチ２１の外側の側壁に連結されている。すなわち、第２トレンチ４０と第１トレンチ２１の一部とで略矩形環状の平面形状をなす。第２トレンチ４０は、両端部が第１トレンチ２１の外側の側壁に連結し第１トレンチ２１とで略矩形環状の平面形状を形成するように形成すればよく、略コの字状の平面形状に限らない。なお、第２トレンチ４０と第１トレンチ２１の一部とで環状の平面形状をなすようにしてもよい。
第３トレンチ５０は、略コの字状の平面形状を有し、その両端部は第１トレンチ２１の内側の側壁に連結されている。すなわち、第３トレンチ５０と第１トレンチ２１の一部とで略矩形環状の平面形状をなす。また、第３トレンチ５０は、両端部が第１トレンチ２１の内側の側壁に連結し第１トレンチ２１とで略矩形環状の平面形状をなすように形成すればよく、略コの字状の平面形状に限らない。なお、第３トレンチ５０と第１トレンチ２１の一部とで環状の平面形状をなすようにしてもよい。第３トレンチ５０は、例えば第１トレンチ２１を挟んで第２トレンチ４０と対称的に設けられていてもよい。
実施の形態２にかかる半導体装置は、第２トレンチ４０と第１トレンチ２１の一部とで、および第３トレンチ５０と第１トレンチ２１の一部とで略矩形環状の平面形状をなすように形成され、第１ゲート電極２２ａおよびシールド電極２２ｂが、第２トレンチ４０および第３トレンチ５０の略中央部近傍において、ゲートランナー２６およびエミッタポリシリコン層２５ａに接続されることが好ましい。換言すれば、第１ゲート電極２２ａおよびシールド電極２２ｂは、第２トレンチ４０および第３トレンチ５０の終端部近傍において、ゲートランナー２６およびエミッタポリシリコン層２５ａに接続されないことが好ましい。
このように第２トレンチ４０および第３トレンチ５０を形成したことよって、第１ゲート電極２２ａおよびシールド電極２２ｂが、それぞれゲートランナー２６およびエミッタポリシリコン層２５ａに、第２トレンチ４０および第３トレンチ５０の略中央部近傍において接続され、第２トレンチ４０および第３トレンチ５０の終端部近傍において接続されないので、各トレンチの終端部の形状に起因するゲート耐圧の低下およびゲート特性の信頼性の低下が抑制される効果が得られる。
次に、実施の形態２における半導体装置の断面構造について説明する。図１３は、図１２の切断線Ｅ１−Ｅ２における断面構造を示す断面図である。図１３に示すように、エミッタポリシリコン層２５ａおよびゲートランナー２６の直下にまで、第２トレンチ４０および第３トレンチ５０がそれぞれ延長されている。従って、第１ゲート電極２２ａ−ゲートランナー２６間、シールド電極２２ｂ−エミッタポリシリコン層２５ａ間のそれぞれの接続が極めて容易になる。
以上、説明したように、実施の形態２によれば、実施の形態１の半導体装置と断面構造が同じであるので、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第２トレンチ４０と第１トレンチ２１の一部とで、第３トレンチ５０と第１トレンチ２１の一部とで略矩形環状の平面形状をなすように形成されており、第１ゲート電極２２ａおよびシールド電極２２ｂが、ゲートランナー２６およびエミッタポリシリコン層２５ａに、第２トレンチ４０および第３トレンチ５０の略中央部近傍において接続され、第２トレンチ４０、第３トレンチ５０の終端部近傍において接続されないので、各トレンチの終端部の形状に起因するゲート耐圧およびゲート特性の信頼性が低下することを抑制することができる。
（実施の形態３）
図１４は、実施の形態３にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置は、１つの第３トレンチ５０に対する第２トレンチ４０の数および第２トレンチ４０を配置する位置が実施の形態１にかかる半導体装置と異なる。具体的には、実施の形態１では、第２トレンチ４０、第３トレンチ５０が第１トレンチ２１を間にして向き合って配置されていた。より詳細には、第２トレンチ４０と第３トレンチ５０とは、第１トレンチ２１を横切る同一直線上に配置されていた。これに対して実施の形態３では、図１４に示すように、１つの第３トレンチ５０に対して２つの第２トレンチ４０が配置されており、第１トレンチ２１を間にして第２トレンチ４０、第３トレンチ５０が互い違いに配置されている。より詳細には、例えば、第２トレンチ４０は、１つの第３トレンチ５０に対して複数設けられ、ｐベース領域３０の、隣り合う第２トレンチ４０に挟まれた部分が第１トレンチ２１を挟んで第３トレンチ５０に対向している。
以上、説明したように、実施の形態３によれば、実施の形態１の半導体装置と断面構造が同じであるので、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図１５は、実施の形態４にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態４にかかる半導体装置は、第２トレンチ４０を配置する位置が実施の形態３にかかる半導体装置と異なる。具体的には、実施の形態４では、図１５に示すように、１つの第３トレンチ５０に対して２つの第２トレンチ４０が配置され、第２トレンチ４０のそれぞれは第１トレンチ２１のコーナー部に設けられ、第１トレンチ２１を間にして第２トレンチ４０、第３トレンチ５０が互い違いに配置されている。より詳細には、例えば、第２トレンチ４０は、１つの第３トレンチ５０に対して複数設けられるとともに、第１トレンチ２１のコーナー部の外側の側壁に連結して設けられ、ｐベース領域３０の、隣り合う第２トレンチ４０に挟まれた部分が第１トレンチ２１を挟んで第３トレンチ５０に対向している。
以上、説明したように、実施の形態４によれば、実施の形態１の半導体装置と断面構造が同じであるので、実施の形態１と同様の効果を得ることができる。
（実施の形態５）
図１６は、実施の形態５にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態５にかかる半導体装置は、第２トレンチ４０の平面形状が実施の形態２にかかる半導体装置と異なる。具体的には、実施の形態２では、図１２に示すように、第２トレンチ４０、第３トレンチ５０が第１トレンチ２１を間にして対称的に向き合って配置されていた。これに対して実施の形態５では、図１６に示すように、第３トレンチ５０に対して第２トレンチ４０が平面的に外側に配置されており、第１トレンチ２１を間にして第２トレンチ４０、第３トレンチ５０が互い違いにもしくは非対称的に配置されている。より詳細には、第２トレンチ４０と第１トレンチ２１の一部とで形成された環状（もしくは略矩形環状）の平面形状のうちの第１トレンチ２１の側壁部分の長さが、第３トレンチ５０と第１トレンチ２１の一部とで形成された環状（もしくは略矩形環状）の平面形状のうちの第１トレンチ２１の側壁部分の長さよりも長い。
以上、説明したように、実施の形態５によれば、実施の形態１の半導体装置と断面構造が同じであるので、実施の形態１および２と同様の効果を得ることができる。
（実施の形態６）
図１７は、実施の形態６にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態６にかかる半導体装置は、第３トレンチ５０の平面形状が実施の形態２にかかる半導体装置と異なる。具体的には、実施の形態６では、図１７に示すように、第２トレンチ４０に対して第３トレンチ５０が平面的に外側に配置されており、第１トレンチ２１を間にして第２トレンチ４０、第３トレンチ５０が互い違いにもしくは非対称的に配置されている。より詳細には、第３トレンチ５０と第１トレンチ２１の一部とで形成された環状（もしくは略矩形環状）の平面形状のうちの第１トレンチ２１の側壁部分の長さが、第２トレンチ４０と第１トレンチ２１の一部とで形成された環状（もしくは略矩形環状）の平面形状のうちの第１トレンチ２１の側壁部分の長さよりも長い。
以上、説明したように、実施の形態６によれば、実施の形態１の半導体装置と断面構造が同じであるので、実施の形態１および２と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構成について説明する。実施の形態７にかかる半導体装置は、第１トレンチ２１と第２トレンチ４０との間の連結部分（第１連結部）および第１トレンチ２１と第３トレンチ５０との間の連結部分（第２連結部）の形状が実施の形態１にかかる半導体装置と異なる。具体的には、第１トレンチ２１と第２トレンチ４０とが交差する位置および第１トレンチ２１と第３トレンチ５０とが交差する位置において、第１トレンチ２１と第２トレンチ４０とによって形成される連結部分の角部および第１トレンチ２１と第３トレンチ５０とによって形成される連結部分の角部が、それぞれ面取りされ、ラウンド形状（不図示）となっている。すなわち、第１トレンチ２１の側壁と第２トレンチ４０の側壁との間の第１連結部は、それぞれ面取りされてラウンド形状になっている。第１トレンチ２１の側壁と第３トレンチ５０の側壁との間の第２連結部は、それぞれ面取りされてラウンド形状になっている。
また、第１連結部および第２連結部の少なくともいずれか一方のみがラウンド形状になっていてもよい。また、例えば、図１においては、第１連結部および第２連結部の４つの連結部のうちの少なくとも１つがラウンド形状になっていてもよい。これによって、第１トレンチ２１の側壁と第２トレンチ４０の側壁との間の第１連結部および第１トレンチ２１の側壁と第３トレンチ５０の側壁との間の第２連結部の近傍に電界が集中することを防止することができる。
上述した第１連結部および第２連結部の近傍に電界が集中することを防止するために、第１連結部および第２連結部のそれぞれの上方は、エミッタ電極２５およびゲートパッド２８で覆われていないことが好ましい。
以上、説明したように、実施の形態７によれば、実施の形態１の半導体装置と断面構造が同じであるので、実施の形態１と同様の効果を得ることができる。また、実施の形態７によれば、第１トレンチ２１の側壁と第２トレンチ４０の側壁との間の第１連結部および第１トレンチ２１の側壁と第３トレンチ５０の側壁との間の第２連結部の近傍に電界が集中することを防止することができる。
以上において本発明では、ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、ＭＯＳゲート構造を備えたさまざまな構成の半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置ななどに使用されるパワー半導体装置に有用である。
２ ｎ-ドリフト層
１０ 層間絶縁膜
１５ 絶縁膜
１５ａ 第１絶縁膜
１５ｂ 第２絶縁膜
１６ 第３絶縁膜
１９ａ 第１コンタクトホール
１９ｂ 第２コンタクトホール
１９ｃ 第３コンタクトホール
２０ 浮遊ｐ領域
２１ 第１トレンチ
２２ ポリシリコン層
２２ａ 第１ゲート電極
２２ｂ シールド電極
２５ エミッタ電極
２５ａ エミッタポリシリコン層
２６ ゲートランナー
２７ エミッタコンタクト領域
２８ ゲートパッド
３０ ｐベース領域
３１ ｎ+エミッタ領域
４０ 第２トレンチ
５０ 第３トレンチ
６０ ｐ層

Claims (9)

  1. 第１導電型の半導体層の表面層に形成された第１トレンチと、
    前記第１トレンチの外部に形成され、前記第１トレンチの一方の側壁に連結された第２トレンチと、
    前記第１トレンチの外部に形成され、前記第１トレンチの他方の側壁に連結された第３トレンチと、
    前記第１トレンチの一方の側壁に沿って前記第１トレンチより浅い深さで前記半導体層の表面層に選択的に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に前記第１トレンチの側壁に接して形成されるエミッタ領域と、
    前記第１トレンチの他方の側壁に沿って前記半導体層の表面層に選択的に形成された第２導電型の浮遊電位領域と、
    前記第１トレンチの一方の側壁および前記第２トレンチの内壁に沿って設けられた第１絶縁膜と、
    前記第１トレンチの他方の側壁および前記第３トレンチの内壁に沿って設けられた第２絶縁膜と、
    前記第１絶縁膜の内側に接して、前記第１トレンチの一方の側壁に沿って設けられるとともに、前記第２トレンチの内部に設けられた第１ゲート電極と、
    前記第２絶縁膜の内側に接して、前記第１トレンチの他方の側壁に沿って設けられるとともに、前記第３トレンチの内部に設けられたシールド電極と、
    前記第１トレンチの内部の、前記第１ゲート電極と前記シールド電極との間に埋め込まれた第３絶縁膜と、
    前記第２トレンチが延長されることによって、一部が前記第１ゲート電極上に設けられ、前記第１ゲート電極と接続されたゲートランナーと、
    前記第３トレンチが延長されることによって、一部が前記シールド電極上に設けられ、
    前記シールド電極と接続されたエミッタポリシリコン層と、
    前記第１ゲート電極、前記シールド電極、前記エミッタ領域、前記ゲートランナーおよび前記エミッタポリシリコン層を覆う層間絶縁膜と、
    前記層間絶縁膜上に設けられ、前記ゲートランナーに接続されたゲートパッドと、
    前記層間絶縁膜上に、前記ゲートパッドと離れて設けられ、前記エミッタ領域、前記ベース領域および前記シールド電極に接続されたエミッタ電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第２トレンチおよび前記第３トレンチの開口幅は、前記第１トレンチの開口幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１トレンチの開口幅は、前記第１ゲート電極の膜厚の２倍よりも広いことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２トレンチおよび前記第３トレンチは、前記第１トレンチを横切る同一直線上に配置されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２トレンチは、１つの前記第３トレンチに対して、複数設けられ、
    前記ベース領域の、隣り合う前記第２トレンチに挟まれた部分が前記第１トレンチを挟んで前記第３トレンチに対向していることを特徴とする請求項１に記載の半導体装置。
  6. 前記第２トレンチと前記第１トレンチの一部とで、および前記第３トレンチと前記第１トレンチの一部とで、それぞれ環状の平面形状をなすことを特徴とする請求項１に記載の半導体装置。
  7. 前記第１トレンチの側壁と前記第２トレンチの側壁との間の第１連結部および前記第１トレンチの側壁と前記第３トレンチの側壁との間の第２連結部は、それぞれ面取りされてラウンド形状になっていることを特徴とする請求項１に記載の半導体装置。
  8. 前記第１連結部および前記第２連結部のそれぞれの上方は、前記エミッタ電極および前記ゲートパッドで覆われていないことを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体層の裏面に設けられた第２導電型のコレクタ層と、
    前記コレクタ層の表面に設けられたコレクタ電極と、
    を備えることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
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