KR102042832B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents

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박태영
우혁
강민기
김영준
김태엽
윤성환
조선형
하정목
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Abstract

본 발명은 상기 전력 반도체 소자는 기판 내에 서로 이격되어 나란하게 일방향으로 신장하는 스트라이프(stripe) 형태의 제 1 트렌치 게이트 및 제 2 트렌치 게이트; 상기 기판 내에 상기 제 1 트렌치 게이트와 상기 제 2 트렌치 게이트 사이에 상기 일방향과 다른 방향으로 신장하는 래더(ladder) 형태의 제 3 트렌치 게이트; 상기 기판 내에서 상기 제 1 트렌치 게이트, 상기 제 2 트렌치 게이트 및 상기 제 3 트렌치 게이트 사이에 각각 배치된 제 1 도전형의 바디 영역; 상기 기판 내에서 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 제 1 영역; 상기 기판 내에서 상기 제 3 트렌치 게이트의 바닥면을 둘러싸는 제 1 도전형의 플로팅 제 2 영역; 상기 기판의 상면에 배치되되 상기 제 1 도전형의 바디 영역과 접하는 에미터 전극; 및 상기 기판의 하면에 배치되는 컬렉터 전극; 을 포함한다.

Description

전력 반도체 소자 및 그 제조방법{Power semiconductor device and method of fabricating the same}
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 스위칭 특성을 안정화하고 높은 채널 밀도를 확보할 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 서로 이격되어 나란하게 일방향으로 신장하는 스트라이프(stripe) 형태의 제 1 트렌치 게이트 및 제 2 트렌치 게이트; 상기 기판 내에 상기 제 1 트렌치 게이트와 상기 제 2 트렌치 게이트 사이에 상기 일방향과 다른 방향으로 신장하는 래더(ladder) 형태의 제 3 트렌치 게이트; 상기 기판 내에서 상기 제 1 트렌치 게이트, 상기 제 2 트렌치 게이트 및 상기 제 3 트렌치 게이트 사이에 각각 배치된 제 1 도전형의 바디 영역; 상기 기판 내에서 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 제 1 영역; 상기 기판 내에서 상기 제 3 트렌치 게이트의 바닥면을 둘러싸는 제 1 도전형의 플로팅 제 2 영역; 상기 기판의 상면에 배치되되 상기 제 1 도전형의 바디 영역과 접하는 에미터 전극; 및 상기 기판의 하면에 배치되는 컬렉터 전극; 을 포함한다.
상기 전력 반도체 소자에서, 하나의 단위셀을 구성하는 제 1 트렌치 게이트 및 제 2 트렌치 게이트는 바로 이웃하는 다른 하나의 단위셀을 구성하는 제 1 트렌치 게이트 및 제 2 트렌치 게이트와 각각 분리되지 않고 연결될 수 있다.
상기 전력 반도체 소자의 인접하여 일련으로 배치되는 복수의 단위셀에서, 상기 제 1 트렌치 게이트는 하나로 연결되어 제공되어 상기 복수의 단위셀을 가로지르며, 상기 제 2 트렌치 게이트는 하나로 연결되어 제공되어 상기 복수의 단위셀을 가로지르고, 상기 제 3 트렌치 게이트는 하나의 상기 제 1 트렌치 게이트와 하나의 상기 제 2 트렌치 게이트 사이에서 하나의 상기 제 1 트렌치 게이트와 하나의 상기 제 2 트렌치 게이트를 연결하면서 서로 이격된 복수개의 트렌치 게이트로 제공될 수 있다.
상기 전력 반도체 소자는 상기 기판 내에서 상기 제 1 도전형의 플로팅 영역 및 제 1 도전형의 바디 영역과 상기 컬렉터 전극 사이에 배치되는 제 2 도전형의 드리프트 영역;을 더 포함할 수 있다.
상기 전력 반도체 소자는, 상기 제 2 도전형의 드리프트 영역과 상기 컬렉터 전극 사이에 배치되는 제 2 도전형의 필드 스톱 영역;을 더 포함할 수 있다.
상기 전력 반도체 소자는, 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이에 배치된 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역;을 더 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이에 배치된 제 1 도전형의 바디 영역의 도핑 최대깊이는 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 깊이 보다 얕으며, 상기 제 1 도전형의 플로팅 제 1 영역의 도핑 최대깊이는 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 깊이 보다 깊을 수 있다.
상기 전력 반도체 소자에서, 상기 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 제 1 영역 사이 및 상기 제 1 트렌치 게이트와 상기 제 2 트렌치 게이트 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 제 1 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 기생 커패시터의 크기 및 비율을 최적화하여 스위칭 특성을 안정화하고 높은 채널 밀도 향상에 따른 온 저항 감소를 구현할 수 있는 전력 반도체 소자를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 횡단면도이다.
도 2는 도 1에 도시된 X축 및 Y축에 따른 종단면을 도해하는 도면이다.
도 3은 도 1에 도시된 X축 및 Y축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지이다.
도 4는 도 1에 도시된 단위셀들 중의 일부로서 기생 커패시턴스가 발생하는 영역을 확대하여 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 횡단면도이더,
도 6은 도 5에 도시된 X축에 따른 종단면을 도해하는 도면이고, 도 7은 도 5에 도시된 X축에 따른 횡단면을 도해하는 도면이다.
도 8은 도 5에 도시된 X축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지이다.
도 9는 도 5에 도시된 Y축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지이다.
도 10은 도 5에 도시된 단위셀들 중의 일부로서 기생 커패시턴스가 발생하는 영역을 확대하여 나타낸 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 횡단면이라 함은 기판의 상면과 나란한 방향의 단면을 의미하며, 종단면이라 함은 기판의 상면과 수직인 방향의 단면을 의미한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
도 1은 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 횡단면도이고, 도 2는 도 1에 도시된 X축 및 Y축에 따른 종단면을 도해하는 도면이고, 도 3은 도 1에 도시된 X축 및 Y축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지이고, 도 4는 도 1에 도시된 단위셀들 중의 일부로서 기생 커패시턴스가 발생하는 영역을 확대하여 나타낸 도면이다.
도 1 내지 도 4에 도시된 전력 반도체 소자는 절연형 양극성 트랜지스터(IGBT)의 엑티브 구조 중에서 클로즈드 셀(Closed cell) 구조를 가진다. 상기 클로즈드 셀 구조에서 단위셀을 정의하는 영역은 기준점에 따라 다양할 수 있으나, 에미터 전극(68)을 중심으로 단위셀을 정의한다면, 상기 단위셀 내에 형성된 트렌치 게이트(50)는 닫힌 사각형 형태를 가지며, 하나의 단위셀에 형성된 트렌치 게이트와 인접한 다른 하나의 단위셀에 형성된 트렌치 게이트는 연결되지 않고 분리되어 제공된다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함한다. 여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 포함한다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30a)을 포함하고, 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30b)을 포함하되, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)은 기판(1) 내에서 서로 이격되어 배치된다. 기판(1)의 상면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래(12)로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이(14)를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다. 특히, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 제 2 도전형 도핑 농도(N1)는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높다.
한편, 제 1 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 얕으며, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. 여기에서, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이 및 제 1 트렌치(20a)와 제 2 트렌치(20b) 사이의 제 2 도전형 도핑 농도는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수 있다.
기판(1)의 상부에는 게이트 전극(50a, 50b)과 전기적으로 연결된 도전성 패턴(64)과 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)을 형성한다. 특히, 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)은 에미터 전극이나 콘택의 역할을 수행할 수 있다. 나아가, 전기적으로 절연을 구현하기 위하여 절연패턴(62, 66)이 제공될 수 있다.
기판(10)의 상면과 반대면인 하면에는 필드 스톱 영역(72)이 구비될 수 있다. 필드 스톱 영역(72)은 제 2 도전형 불순물이 고농도로 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(72)의 제 2 도전형 불순물 농도는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 불순물 농도 보다 더 높을 수 있다. 필드 스톱 영역(72) 아래에는 콜렉터 영역(74)이 구비될 수 있다. 콜렉터 영역(74)은 제 2 도전형 불순물이 도핑된 영역일 수 있다. 콜렉터 영역(74) 아래에 콜렉터 전극(76)이 구비될 수 있다.
만약, 플로팅 영역(30a, 30b)이 트렌치(20a, 20b)의 바닥까지 존재하지 않을 경우 트렌치(20a, 20b)의 바닥에 전기장이 증가하는 문제점이 있으며, 플로팅 영역(30a, 30b)이 트렌치(20a, 20b)의 바닥까지만 존재할 경우 IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 트렌치(20a, 20b)의 이격거리를 줄일 경우 제 1 도전형 불순물의 확산에 의해 베이스 전류 경로가 제한되어 일정 거리 이하로 셀 피치를 줄일 수 없다는 문제점이 있다.
도 2에 도시된 전력 반도체 소자(100)에서 한 쌍의 제 1 도전형 플로팅 영역(30a, 30b)의 사이(14)에 분포하는 제 2 도전형 도핑 농도(N1)는 제 1 도전형 플로팅 영역(30a, 30b)의 아래(12)에 분포하는 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높으므로, 트렌치(20a, 20b) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, 플로팅 영역(30a, 30b)의 바닥면에 최대 전기장이 형성되도록 N1과 P1의 밸런스(Balance)를 형성하여 강건성을 강화할 수 있다.
즉, IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 트렌치 간의 이격 거리(F)를 줄일 경우 플로팅 영역(30a, 30b)의 제 1 도전형 불순물이 확산되어 베이스 전류 경로가 제한되는 현상을 N1 영역을 형성함으로써 개선할 수 있다. 또한, 상술한 전력 반도체 소자(100)의 구성에 의하면, 동일한 트랜스 컨덕턴스를 가정할 때 더 좁을 이격 거리(F)로 높은 셀 밀도를 형성하여 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선될 수 있다.
이러한 원리로 IGBT 저항과 쇼트서킷 특성을 개선함과 동시에, 영역(14)의 제 2 도전형 불순물 농도(N1)과 플로팅 영역(30a, 30b)의 제 1 도전형 불순물 농도(P1)의 전하 총량을 조절하여 플로팅 영역(30a, 30b)의 바닥면에 최대 전기장이 형성되도록 하여 강건성이 개선될 수 있다. 여기에서 최대 전기장이 형성되는 플로팅 영역(30a, 30b)의 바닥면은 트렌치(20a, 20b) 바닥면 보다 낮은 면이다.
전압 인가시 N 타입 공핍(depletion)에서 정적 상태의 전기장과 전하량의 관계를 C 방향의 1차원으로 단순화하면 dE/dx = (1/ε)*n 으로 N 도핑만의 함수로 볼 수 있지만, IGBT 동작시 캐리어가 주입되면 주입된 전하량에 영향을 받아 dE/dx = (1/ε)*(n+h-e)로 변하며, 턴 오프 상태에서 G 구간에서 홀밀도가 과다 상태에 있을 때 일반적 구조에서는 홀 농도 변화에 의한 전기장 변화율 증가로 동일 최대 전기장에서 전기장 면적이 줄어 내압 저하가 급격하게 일어나지만, 본 발명의 구조에서는 트렌치(20a, 20b) 바닥면과 바디 영역(42)의 바닥면 사이에 전기장 변화율 음수 구간을 만들어서 전기장이 기울기가 증가할 때 전기장의 면적이 증가함으로 인해 동적 내압 저하가 완화된다.
앞에서 설명한 클로즈드 셀(Closed cell) 구조를 가지는 전력 반도체 소자는 스위칭 및 강건성 측면에서 장점을 가지지만, 정특성 측면에서 취약한 단점을 가진다. 즉, 절연형 양극성 트랜지스터(IGBT)의 액티브 구조 중 클로즈드 셀(Closed cell)이 갖는 기생 커패시턴스(Cge, Cgc, Cce 등) 성분의 크기, 비율에 따라 스위칭 동작 특성에 영향을 준다.
도 3을 참조하면, 클로즈드 셀(Closed cell) 구조를 가지는 전력 반도체 소자를 도해한 도 1에 도시된 X축 및 Y축에 따른 각각의 종단면에서 발생하는 기생 커패시턴스의 양상을 확인할 수 있다. 이에 따르면, 게이트 전극(50a, 50b)과 바디 영역(42)의 계면을 포함하는 영역에서 게이트-에미터 간 기생 커패시턴스(Cge)가 발생하고, 게이트 전극(50a, 50b)과 드리프트 영역(10)의 계면을 포함하는 영역에서 게이트-컬렉터 간 기생 커패시턴스(Cgc)가 발생한다. 또한, 게이트 전극(50a, 50b)의 하단에 위치하는 플로팅 영역(30a, 30b)과 드리프트 영역(10)의 계면을 포함하는 영역에서 게이트-컬렉터 간 기생 커패시턴스(Cgc)가 발생한다.
도 4를 참조하면, 클로즈드 셀(Closed cell) 구조를 가지는 전력 반도체 소자를 도해한 도 1에 도시된 일부 영역을 확대하여 소자의 횡단면에서 발생하는 기생 커패시턴스의 양상을 확인할 수 있다. 이에 따르면, 게이트 전극(50)과 에미터 전극(68)의 계면을 포함하는 영역에 걸쳐 클로즈드 셀(Closed cell)의 형태를 따라 게이트-에미터 간 기생 커패시턴스(Cge)가 발생하고, 게이트 전극(50)이 위치하는 영역에 걸쳐 클로즈드 셀(Closed cell)의 형태를 따라 게이트-컬렉터 간 기생 커패시턴스(Cgc)가 발생함을 확인할 수 있다.
도 3 및 도 4에 도시된 이러한 기생 커패시턴스(Cge, Cgc, Cce 등)는 성분의 크기 및/또는 비율을 조절하지 않으면 스위치 특성이 불안정해지고 채널 밀도가 낮아지는 문제점이 발생한다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 횡단면도이고, 도 6은 도 5에 도시된 X축에 따른 종단면을 도해하는 도면이고, 도 7은 도 5에 도시된 X축에 따른 횡단면을 도해하는 도면이고, 도 8은 도 5에 도시된 X축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지이고, 도 9는 도 5에 도시된 Y축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지이고, 도 10은 도 5에 도시된 단위셀들 중의 일부로서 기생 커패시턴스가 발생하는 영역을 확대하여 나타낸 도면이다.
도 5 내지 도 10에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자는 절연형 양극성 트랜지스터(IGBT)의 엑티브 구조로서 기생 커페시터의 크기 및 비율을 최적화할 수 있도록 클로즈드 셀(Closed cell) 구조와 스트라이프 셀(Stripe cell) 구조를 융합한 구조를 포함한다. 상기 융합 구조에서 단위셀을 정의하는 영역은 기준점에 따라 다양할 수 있으나, 에미터 전극(68)을 중심으로 단위셀을 정의한다면, 상기 단위셀 내에 형성된 트렌치 게이트(50)는 닫힌 사각형 형태를 가지며, 하나의 단위셀에 형성된 트렌치 게이트와 인접한 다른 하나의 단위셀에 형성된 트렌치 게이트는 분리되지 않고 연결되어 제공된다.
본 발명의 일 실시예에 따른 전력 반도체 소자의 액티브 구조에 따르면, 인접하여 일련으로 배치되는 복수의 단위셀에서, 상기 제 1 트렌치 게이트(50a)는 하나로 연결되어 제공되어 상기 복수의 단위셀을 가로지르며 일방향(예를 들어, Y축과 나란한 방향)으로 신장하며, 상기 제 2 트렌치 게이트(50b)는 하나로 연결되어 제공되어 상기 복수의 단위셀을 가로지르며 일방향(예를 들어, Y축과 나란한 방향)으로 신장하고, 상기 제 3 트렌치 게이트(50c)는 하나의 상기 제 1 트렌치 게이트(50a)와 하나의 상기 제 2 트렌치 게이트(50b) 사이에서 하나의 상기 제 1 트렌치 게이트(50a)와 하나의 상기 제 2 트렌치 게이트(50b)를 연결하면서 상기 일방향과 다른 방향(예를 들어, X축과 나란한 방향)으로 신장하는 서로 이격된 복수개의 트렌치 게이트로 제공된다.
도 5에 도시된 X축에 따른 종단면을 도해하는 도 6을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(200)는 기판(1) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함한다. 한 쌍의 게이트 전극(50a, 50b)는 제 1 트렌치 게이트(50a)와 제 2 트렌치 게이트(50b)로 구분하여 이해될 수 있다. 여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(200)는 기판(1) 내에서 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 포함한다.
본 발명의 일 실시예에 따른 전력 반도체 소자(200)는 기판(1) 내에서 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30a)을 포함하고, 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30b)을 포함하되, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)은 기판(1) 내에서 서로 이격되어 배치된다. 기판(1)의 상면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(200)는 기판(1) 내에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래(12)로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이(14)를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다. 특히, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 제 2 도전형 도핑 농도(N1)는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높다.
한편, 제 1 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 얕으며, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. 여기에서, 드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이 및 제 1 트렌치(20a)와 제 2 트렌치(20b) 사이의 제 2 도전형 도핑 농도는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높을 수 있다.
기판(1)의 상부에는 게이트 전극(50a, 50b)과 전기적으로 연결된 도전성 패턴(64)과 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)을 형성한다. 특히, 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)은 에미터 전극이나 콘택의 역할을 수행할 수 있다. 나아가, 전기적으로 절연을 구현하기 위하여 절연패턴(62, 66)이 제공될 수 있다.
기판(10)의 상면과 반대면인 하면에는 필드 스톱 영역(72)이 구비될 수 있다. 필드 스톱 영역(72)은 제 2 도전형 불순물이 고농도로 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(72)의 제 2 도전형 불순물 농도는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 불순물 농도 보다 더 높을 수 있다. 필드 스톱 영역(72) 아래에는 콜렉터 영역(74)이 구비될 수 있다. 콜렉터 영역(74)은 제 2 도전형 불순물이 도핑된 영역일 수 있다. 콜렉터 영역(74) 아래에 콜렉터 전극(76)이 구비될 수 있다.
만약, 플로팅 영역(30a, 30b)이 트렌치(20a, 20b)의 바닥까지 존재하지 않을 경우 트렌치(20a, 20b)의 바닥에 전기장이 증가하는 문제점이 있으며, 플로팅 영역(30a, 30b)이 트렌치(20a, 20b)의 바닥까지만 존재할 경우 IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 트렌치(20a, 20b)의 이격거리를 줄일 경우 제 1 도전형 불순물의 확산에 의해 베이스 전류 경로가 제한되어 일정 거리 이하로 셀 피치를 줄일 수 없다는 문제점이 있다.
도 6에 도시된 전력 반도체 소자(200)에서 한 쌍의 제 1 도전형 플로팅 영역(30a, 30b)의 사이(14)에 분포하는 제 2 도전형 도핑 농도(N1)는 제 1 도전형 플로팅 영역(30a, 30b)의 아래(12)에 분포하는 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높으므로, 트렌치(20a, 20b) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, 플로팅 영역(30a, 30b)의 바닥면에 최대 전기장이 형성되도록 N1과 P1의 밸런스(Balance)를 형성하여 강건성을 강화할 수 있다.
즉, IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 트렌치 간의 이격 거리(F)를 줄일 경우 플로팅 영역(30a, 30b)의 제 1 도전형 불순물이 확산되어 베이스 전류 경로가 제한되는 현상을 N1 영역을 형성함으로써 개선할 수 있다. 또한, 상술한 전력 반도체 소자(200)의 구성에 의하면, 동일한 트랜스 컨덕턴스를 가정할 때 더 좁을 이격 거리(F)로 높은 셀 밀도를 형성하여 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선될 수 있다.
이러한 원리로 IGBT 저항과 쇼트서킷 특성을 개선함과 동시에, 영역(14)의 제 2 도전형 불순물 농도(N1)과 플로팅 영역(30a, 30b)의 제 1 도전형 불순물 농도(P1)의 전하 총량을 조절하여 플로팅 영역(30a, 30b)의 바닥면에 최대 전기장이 형성되도록 하여 강건성이 개선될 수 있다. 여기에서 최대 전기장이 형성되는 플로팅 영역(30a, 30b)의 바닥면은 트렌치(20a, 20b) 바닥면 보다 낮은 면이다.
전압 인가시 N 타입 공핍(depletion)에서 정적 상태의 전기장과 전하량의 관계를 C 방향의 1차원으로 단순화하면 dE/dx = (1/ε)*n 으로 N 도핑만의 함수로 볼 수 있지만, IGBT 동작시 캐리어가 주입되면 주입된 전하량에 영향을 받아 dE/dx = (1/ε)*(n+h-e)로 변하며, 턴 오프 상태에서 G 구간에서 홀밀도가 과다 상태에 있을 때 일반적 구조에서는 홀 농도 변화에 의한 전기장 변화율 증가로 동일 최대 전기장에서 전기장 면적이 줄어 내압 저하가 급격하게 일어나지만, 본 발명의 구조에서는 트렌치(20a, 20b) 바닥면과 바디 영역(42)의 바닥면 사이에 전기장 변화율 음수 구간을 만들어서 전기장이 기울기가 증가할 때 전기장의 면적이 증가함으로 인해 동적 내압 저하가 완화된다.
한편, 도 5에 도시된 Y축에 따른 종단면을 도해하는 도 7을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(200)는 기판(1) 내에 제 1 트렌치 게이트(50a)와 제 2 트렌치 게이트(50b) 사이에 상기 일방향과 다른 방향으로 신장하는 래더(ladder) 형태의 제 3 트렌치 게이트(50c)를 포함한다. 또한, 본 발명의 일 실시예에 따른 전력 반도체 소자(200)는 기판(1) 내에서 상기 제 3 트렌치 게이트(50c)의 바닥면을 둘러싸는 제 1 도전형의 플로팅 제 2 영역(30c)를 포함한다. 도 7에는 도시하지 않았으나, 상기 기판(1) 내에서 상기 제 1 트렌치 게이트(50a)와 상기 제 3 트렌치 게이트(50c) 사이 및 상기 제 2 트렌치 게이트(50b)와 상기 제 3 트렌치 게이트(50c) 사이에 각각 배치된 제 1 도전형의 바디 영역을 더 포함할 수 있다.
기판(1)의 상부에는 게이트 전극(50c)과 전기적으로 연결된 도전성 패턴(68)이 배치될 수 있다. 상기 도전성 패턴(68)은 에미터 전극이나 콘택의 역할을 수행할 수 있다. 기판(10)의 상면과 반대면인 하면에는 필드 스톱 영역(72)이 구비될 수 있다. 필드 스톱 영역(72)은 제 2 도전형 불순물이 고농도로 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(72)의 제 2 도전형 불순물 농도는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 불순물 농도 보다 더 높을 수 있다. 필드 스톱 영역(72) 아래에는 콜렉터 영역(74)이 구비될 수 있다. 콜렉터 영역(74)은 제 2 도전형 불순물이 도핑된 영역일 수 있다. 콜렉터 영역(74) 아래에 콜렉터 전극(76)이 구비될 수 있다.
도 6 및 도 7을 함께 참조하면, 제 1 트렌치 게이트(50a), 제 2 트렌치 게이트(50b) 하부의 매립층(Buried layer)의 P/N 밸런스를 제 3 트렌치 게이트(50c) 하부의 매립층의 P/N 밸런스 보다 같거나 높게 설계하여 최대 전기장이 플로팅 영역(30a, 30b)의 바닥 영역에서 형성될 수 있도록 구성할 수 있다.
이하에서는 상술한 구조를 가지는 본 발명의 일 실시예에 따른 전력 반도체 소자에서 발생하는 기생 커패시턴스의 양상을 설명한다.
도 5에 도시된 X축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지인 도 8을 참조하면, 게이트 전극(50a, 50b)과 바디 영역(42)의 계면을 포함하는 영역에서 게이트-에미터 간 기생 커패시턴스(Cge)가 발생하고, 게이트 전극(50a, 50b)과 드리프트 영역(10)의 계면을 포함하는 영역에서 게이트-컬렉터 간 기생 커패시턴스(Cgc)가 발생한다. 또한, 게이트 전극(50a, 50b)의 하단에 위치하는 플로팅 영역(30a, 30b)과 드리프트 영역(10)의 계면을 포함하는 영역에서 게이트-컬렉터 간 기생 커패시턴스(Cgc)가 발생한다.
도 5에 도시된 Y축에 따른 종단면에서 발생하는 기생 커패시턴스의 양상을 나타내는 시뮬레이션 이미지인 도 9를 참조하면, 제 3 트렌치 게이트(50c)의 측부 중 상단부에는 게이트-에미터 간 기생 커패시턴스(Cge)가 발생하며, 제 3 트렌치 게이트(50c)의 측부 중 하단부에는 게이트-컬렉터 간 기생 커패시턴스(Cgc)가 발생함을 확인할 수 있다.
또한, 클로즈드 셀(Closed cell) 구조와 스트라이트 셀(Stripe cell) 구조가 융합된 래더 셀(ladder cell)의 액티브 구조를 가지는 본 발명의 일 실시예에 따른 전력 반도체 소자를 도해한 도 5에 도시된 일부 영역을 확대한 도 10을 참조하면, 소자의 횡단면에서 발생하는 기생 커패시턴스의 양상을 확인할 수 있다. 이에 따르면, 게이트 전극(50)과 에미터 전극(68)의 계면을 포함하는 영역에 걸쳐 클로즈드 셀(Closed cell)의 형태를 따라 게이트-에미터 간 기생 커패시턴스(Cge)가 발생하지만, 게이트-컬렉터 간 기생 커패시턴스(Cgc)는 제 1 트렌치 게이트(50a)와 제 2 트렌치 게이트(50b)가 신장하는 영역을 따라 집중적으로 발생함을 확인할 수 있다.
도 8 내지 도 10에서 설명한 클로즈드 셀(Closed cell) 구조와 스트라이트 셀(Stripe cell) 구조가 융합된 본 발명의 일 실시예에 따른 전력 반도체 소자는 클로즈드 셀이 갖는 스위칭 및 강건성 부분의 장점과 스트라이프 셀이 갖는 정특성 부분의 장점이 모두 현출될 수 있는 구조이다. 이에 따르면, 기생 커패시턴스의 크기 및 비율을 최적화 하여 스위칭 특성을 안정화하고, 높은 채널 밀도를 통해 정특성에 대한 장점을 유지할 수 있다. 예를 들어, 제 1 트렌치 게이트(50a), 제 2 트렌치 게이트(50b), 제 3 트렌치 게이트(50c)의 두께 및 간격을 자유롭게 조절함으로써 기생 커패시턴스의 크기 및 비율을 최적화할 수 있다.
따라서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 절연 게이트 양극성 트랜지스터의 클로즈드 셀과 스트라이프 셀의 장점을 융합한 구조로 매립층(Buried Layer) IGBT 의 네거티브 게이트 커패시터(Negative gate Capacitor) 구성을 최소화하고, 게이트-컬렉터 간 기생 커패시턴스(Cgc)와 게이트-에미터 간 기생 커패시터(Cge)의 비율(Cgc:Cge) 최적화를 통한 스위칭 동작 및 병렬 사용 안정화와 채널 밀도 향상에 따른 온 저항 감소를 확보할 수 있음을 이해할 수 있다.
지금까지 래더 타입의 액티브 셀 단위 구조에서는, 서로 이격된 제 1 트렌치 게이트 및 제 2 트렌치 게이트를 형성하고 수직된 방향으로 복수개의 제 3 트렌치 게이트가 위치한다. 각 트렌치 하부는 매립층(Buried layer)으로 보호하며 제 3 트렌치 게이트의 경우 매립층의 NP 밸런스를 타 매립층 보다 강하게 형성한다. 래더 셀의 채널 형성에 있어서, 트렌치의 교차 영역 및 제 3 트렌치 게이트의 MOS 게인을 타 MOS 영역의 게인 보다 낮게 형성할 수 있다. 제 1 트렌치 게이트, 제 2 트렌치 게이트의 채널은 하나 이상으로 형성하되 상호 간섭을 최소화함을 특징으로 할 수 있다. 래더 타입의 에지 구조에서는 수평 방향의 에지는 제 3 트렌치 게이트로 종결되며 해당 매립층의 NP 밸런스를 타 매립층보다 강하게 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판
10 : 드리프트 영역
30a, 30b, 30c : 플로팅 영역
42 : 바디 영역
44 : 소스 영역
50a, 50b, 50c : 게이트 전극

Claims (9)

  1. 기판 내에 서로 이격되어 나란하게 일방향으로 신장하는 스트라이프(stripe) 형태의 제 1 트렌치 게이트 및 제 2 트렌치 게이트;
    상기 기판 내에 상기 제 1 트렌치 게이트와 상기 제 2 트렌치 게이트 사이에 상기 일방향과 다른 방향으로 신장하는 래더(ladder) 형태의 제 3 트렌치 게이트;
    상기 기판 내에서 상기 제 1 트렌치 게이트, 상기 제 2 트렌치 게이트 및 상기 제 3 트렌치 게이트 사이에 각각 배치된 제 1 도전형의 바디 영역;
    상기 기판 내에서 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 제 1 영역;
    상기 기판 내에서 상기 제 3 트렌치 게이트의 바닥면을 둘러싸는 제 1 도전형의 플로팅 제 2 영역;
    상기 기판의 상면에 배치되되 상기 제 1 도전형의 바디 영역과 접하는 에미터 전극; 및
    상기 기판의 하면에 배치되는 컬렉터 전극; 을 각각 포함하는 복수의 액티브 단위셀을 구비하되,
    상기 복수의 액티브 단위셀은 상기 일방향으로 신장하도록 서로 직접 접하여 배열되며,
    하나의 액티브 단위셀을 구성하는 제 1 트렌치 게이트 및 제 2 트렌치 게이트는 바로 이웃하는 다른 하나의 액티브 단위셀을 구성하는 제 1 트렌치 게이트 및 제 2 트렌치 게이트와 각각 분리되지 않고 연결되며,
    인접하여 일련으로 배치되는 복수의 액티브 단위셀에서, 상기 제 1 트렌치 게이트는 하나로 연결되어 제공되어 상기 복수의 액티브 단위셀을 가로지르며, 상기 제 2 트렌치 게이트는 하나로 연결되어 제공되어 상기 복수의 액티브 단위셀을 가로지르고, 상기 제 3 트렌치 게이트는 하나의 상기 제 1 트렌치 게이트와 하나의 상기 제 2 트렌치 게이트 사이에서 하나의 상기 제 1 트렌치 게이트와 하나의 상기 제 2 트렌치 게이트를 연결하면서 서로 이격된 복수개의 트렌치 게이트로 제공되되,
    하나의 제 3 트렌치 게이트와 바로 이웃한 다른 하나의 제 3 트렌치 게이트 사이에는 상기 에미터 전극이 반드시 위치하는 것을 특징으로 하는,
    전력 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 기판 내에서 상기 제 1 도전형의 플로팅 제 1 영역, 상기 제 1 도전형의 플로팅 제 2 영역 및 제 1 도전형의 바디 영역과 상기 컬렉터 전극 사이에 배치되는 제 2 도전형의 드리프트 영역;을 더 포함하는,
    전력 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 2 도전형의 드리프트 영역과 상기 컬렉터 전극 사이에 배치되는 제 2 도전형의 필드 스톱 영역;을 더 포함하는,
    전력 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이에 배치된 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역;을 더 포함하는,
    전력 반도체 소자.
  7. 제 4 항에 있어서,
    상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이에 배치된 제 1 도전형의 바디 영역의 도핑 최대깊이는 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 깊이 보다 얕으며, 상기 제 1 도전형의 플로팅 제 1 영역의 도핑 최대깊이는 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 깊이 보다 깊은,
    전력 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 2 도전형의 드리프트 영역에서 상기 한 쌍의 제 1 도전형의 플로팅 제 1 영역 사이 및 상기 제 1 트렌치 게이트와 상기 제 2 트렌치 게이트 사이의 제 2 도전형 도핑 농도는 상기 한 쌍의 제 1 도전형의 플로팅 제 1 영역 아래의 제 2 도전형 도핑 농도 보다 상대적으로 더 높은,
    전력 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인,
    전력 반도체 소자.
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