JP6251071B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
近年、シリコン(Ｓｉ)よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴは、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有している。
例えば、特許文献１（特開２００９−９９９３号公報）には、シリコンｐｉｎダイオード上に、ＡｌＧａＮ／ＧａＮヘテロ接合構造を用いたＨＦＥＴを配置した半導体装置が開示されている。
また、特許文献２（特開２０１０−４０８１４号公報）には、ＧaＮ‐ＨＦＥＴのソース電極とドレイン電極との間にＰＮダイオードを接続した半導体装置が開示されている。
特開２００９−９９９３号公報 特開２０１０−４０８１４号公報
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、ｎ型層、ｐ型層、チャネル層および障壁層を有する。そして、チャネル層の上方に配置されたゲート電極と、ゲート電極の両側の障壁層の上方にそれぞれ形成されたソース電極およびドレイン電極とを有する。そして、ｐ型層まで到達する貫通孔の内部の接続部により、ｐ型層とソース電極が接続される。また、ｎ型層まで到達する貫通孔の内部の接続部により、ｎ型層とドレイン電極が接続される。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を模式的に示す断面図である。 実施の形態１の素子の構成を示す回路図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、側壁絶縁膜の形成工程を模式的に示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、側壁絶縁膜の形成工程を模式的に示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、側壁絶縁膜の形成工程を模式的に示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態２の半導体装置の構成を模式的に示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図４０に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図４３に続く製造工程を示す断面図である。 実施の形態３の半導体装置の構成を模式的に示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４６に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４７に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４８に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４９に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図５０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の構成を模式的に示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態５の第１例を示す半導体装置の要部断面図である。 実施の形態５の第２例を示す半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、
特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）を用いている。ｎ＋層ＮＬは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなる。ｎ型層Ｄｎは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなり、ｎ型の不純物の濃度がｎ＋層ＮＬより低い層である。ｐ型層Ｄｐは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなる。チャネル下地層ＵＣは、上層の平面方向の格子定数を決める層であり、チャネル下地層ＵＣよりも平面方向の格子定数が小さい層はひっぱり歪を受け、チャネル下地層ＵＣよりも平面方向の格子定数が大きい層は圧縮歪を受けるものとする。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡ上には、絶縁膜（図示せず）が形成されている。なお、絶縁膜（保護膜）と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。
本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。なお、素子分離領域ＩＳＯのうち、後述するソースパッドＳＰが配置される領域を素子分離領域ＩＳＯＳと、後述するドレインパッドＤＰが配置される領域を素子分離領域ＩＳＯＤと表示する場合がある。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
上記２次元電子ガス（２ＤＥＧ）は次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力（禁制帯幅（バンドギャップ））が異なり、障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。特に、ここでは、チャネル層ＣＨと障壁層ＢＡをガリウム(あるいはアルミ)面成長の窒化物半導体材料でエピ形成するので、自発分極効果およびピエゾ効果によりチャネル層ＣＨと障壁層ＢＡの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より２次元電子ガス（２ＤＥＧ）が形成されやすくなる。
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極ＳＥの電位は、例えば、接地電位である。また、オン状態において、ドレイン電極ＤＥには、ソース電極ＳＥよりも高い電位が印加される。
また、チャネル層ＣＨを、チャネル層ＣＨよりも電子親和力の小さい障壁層ＢＡおよびチャネル下地層ＵＣで挟むことにより、電子の閉じ込め効果が向上する。これにより、ショートチャネル効果の抑制、増幅率向上、動作速度の向上を図ることができる。また、チャネル下地層ＵＣがひっぱり歪を受けてひずんでいる場合は、ピエゾ分極と自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。また、チャネル下地層ＵＣの歪が緩和されている場合は、自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。
ここで、本実施の形態においては、素子分離領域ＩＳＯＳを貫通し、その下方のｐ型層Ｄｐまで到達する接続部（ビアともいう）ＶＩＡＳが設けられている。また、素子分離領域ＩＳＯＤを貫通し、その下方のｎ＋層ＮＬまで到達する接続部（ビアともいう）ＶＩＡＤが設けられている。そして、ｎ型層Ｄｎは接続部ＶＩＡＤを介してドレイン電極（カソード電極）ＤＥと接続され、ｐ型層Ｄｐは接続部ＶＩＡＳを介してソース電極（アノード電極）ＳＥと接続されている。なお、ｎ型層Ｄｎとドレイン電極（カソード電極）ＤＥとは、ｎ＋層ＮＬを介しても接続されることとなる。このように、ソース電極ＳＥとドレイン電極ＤＥとの間に、ｐ型層Ｄｐおよびｎ型層Ｄｎよりなるｐｎダイオードが配置される。素子（ＭＩＳＦＥＴ）における、ソース電極ＳＥ、ドレイン電極ＤＥおよびダイオードの関係を図２に示す。図２は、本実施の形態の素子の構成を示す回路図である。なお、接続部ＶＩＡＤの側壁部には、接続部ＶＩＡＤとｐ型層Ｄｐとの電気的接続を防止するために、側壁絶縁膜ＳＷが設けられている。この側壁絶縁膜ＳＷによりドレインリーク電流をより効果的に減らすことができる。
このように、ソース電極ＳＥとドレイン電極ＤＥとの間に、ｐ型層Ｄｐおよびｎ型層Ｄｎよりなるダイオードを設けることにより、追って詳細に説明するように、アバランシェ降伏による素子（ＭＩＳＦＥＴ）の破壊を防止することができる。
図３〜図６を参照しながら、実施の形態１の半導体装置をさらに詳細に説明する。図３は、本実施の形態の半導体装置の構成を示す平面図である。図４〜図６は、本実施の形態の半導体装置の構成を示す断面図である。図４は、図３のＡ−Ａ断面に対応し、図５は、図３のＢ−Ｂ断面に対応し、図６は、図３のＣ−Ｃ断面に対応する。
図３に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。ソース電極ＳＥのＸ方向の幅は、例えば３０μｍ程度であり、ドレイン電極ＤＥのＸ方向の幅は、例えば１０μｍ程度である。
ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄが配置されている。このコンタクトホールＣ１Ｄの平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓが配置されている。このコンタクトホールＣ１Ｓの平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下のコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。１つのソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下のコンタクトホールＣ１Ｓの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図３においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ軸方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図３においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ軸方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図３においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ軸方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図３においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
そして、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨＳが配置されている。この貫通孔ＴＨＳには導電性膜が埋め込まれ、接続部ＶＩＡＳを構成している。
後述するように、接続部ＶＩＡＳは、ｐ型層Ｄｐと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡＳを介して、ソース電極ＳＥとｐ型層Ｄｐとが電気的に接続される。
また、ドレインパッドＤＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨＤが配置されている。この貫通孔ＴＨＤには導電性膜が埋め込まれ、接続部ＶＩＡＤを構成している。後述するように、接続部ＶＩＡＤは、ｎ型層Ｄｎと直接またはｎ＋層ＮＬを介して電気的に接続される。よって、ドレインパッドＤＰおよび接続部ＶＩＡＤを介して、ドレイン電極ＤＥとｎ型層Ｄｎとが電気的に接続される。貫通孔ＴＨＤの側壁には、側壁絶縁膜ＳＷが設けられている。
図４〜図６に示すように、本実施の形態のＭＩＳＦＥＴは、基板Ｓの活性領域ＡＣ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のキャップ層ＣＰ上であって、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の形成領域に形成されたソース電極ＳＥおよびドレイン電極ＤＥを有している。このソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
基板Ｓ上には、前述したように、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１が順に形成されている。そして、ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰ、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる導電性の半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。特に、ＧａＮなどの窒化物半導体の欠陥はｎ型になりやすいため、ＧａＮなどの窒化物半導体と異なる異種材料からなる基板を用いた場合、結晶欠陥の多い基板側においてｎ型化しやすい。このため、ＧａＮなどの窒化物半導体と異なる異種材料からなる基板を用いて効果的である。
核生成層ＮＵＣは、バッファ層ＢＵなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。ＡｌＮ層の膜厚は２００ｎｍ程度である。基板Ｓの材料や、半導体装置の用途に応じて、核生成層ＮＵＣの材料や厚さを適宜選択することができる。また、基板Ｓとして、ＧａＮ基板などを用いる場合や、バッファ層等の成膜条件によって不要な場合には、核生成層ＮＵＣを省略することができる。
バッファ層ＢＵは、格子定数を調整し、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成される。これにより、窒化物半導体の結晶性が向上する。また、基板Ｓの歪み（内部応力）を緩和することができ、基板Ｓに反りやクラックが発生することを抑制することができる。バッファ層ＢＵとしては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、複数周期積層した超格子構造体を用いることができる。超格子構造体は、異なる電子親和力を有する窒化物半導体層の積層体が２以上繰り返し配置されているものである。この超格子構造体には、炭素（Ｃ）がドープされている。例えば、ＧａＮ層の膜厚は２０ｎｍ程度、ＡｌＮ層の膜厚は５ｎｍ程度とし、これらの積層膜を４０周期堆積した超格子構造体を用いることができる。炭素濃度（ドープ量）は、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度である。半導体装置の用途に応じて、積層膜を構成する各膜の材料や厚さを適宜選択すればよい。また、バッファ層ＢＵとして、超格子構造体以外の層を含んでもよい。例えば、超格子構造体上に他の材料膜を形成してもよい。また、バッファ層ＢＵとして、超格子構造体を含まない単層膜などを用いることも可能である。
超格子構造体および上記単層膜の材料としては、ＡｌＮおよびＧａＮの他、ＩｎＮを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。例えば、上記超格子構造体の積層膜として、ＡｌＮ／ＧａＮ膜の他、ＡｌＧａＮ／ＧａＮ膜を用いることができる。また、上記単層膜としては、例えば、ＡｌＧａＮ層やＩｎＡｌＮ層などを用いることができる。
また、上記においては、超格子構造体中に炭素がドープ（添加）されているが、他のドープ不純物を用いてよい。ドープ不純物としては、深い準位を形成する元素が好ましく、炭素の他、鉄（Ｆｅ）などの遷移金属や、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）などを用いてもよい。半導体装置の用途に応じて、ドープ量や不純物元素を適宜選択すればよい。
ｎ＋層ＮＬとしては、例えば、ｎ型の不純物をドープしたＧａＮ層を用いることができる。ＧａＮ層の他、ＡｌＮ層やＩｎＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。ｎ型の不純物としては、例えば、Ｓｉを用い、その濃度は、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度とすることができる。ｎ＋層ＮＬの膜厚は２００ｎｍ程度である。また、ｎ＋層ＮＬを多層構造としてもよい。その場合、不純物を含有する層の上層や下層に不純物濃度の異なる層を設けた多層構造としてもよい。また、多層構造中に、意図的に不純物を添加していない層を設けてもよい。ｎ型の不純物としては、Ｓｉの他、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）などを用いてもよい。ｎ型の不純物としては、ｎ＋層ＮＬに、導電性が生じる程度の量（例えば、本実施例のようにドーパントがＳｉで膜厚が２００ｎｍ程度の場合ドープ量は約５×１０１６（５Ｅ１６）ｃｍ−３以上）の不純物をドープすればよいが、高濃度ドープした方が良好なオーミック接触が得られるため、５×１０１８（５Ｅ１８）ｃｍ−３以上のドープ量が好ましい。
ｎ型層Ｄｎとしては、例えば、ｎ型の不純物をドープしたＧａＮ層を用いることができる。ＧａＮ層の他、ＡｌＮ層やＩｎＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。ｎ型層Ｄｎのｎ型の不純物の濃度は、ｎ＋層ＮＬのｎ型の不純物の濃度より低い。ｎ型の不純物としては、例えば、Ｓｉを用い、その濃度は、例えば、３×１０１６（３Ｅ１６）ｃｍ−３程度とすることができる。ｎ型層Ｄｎの膜厚は１０００ｎｍ程度である。ただし、耐圧に応じて、材料、不純物濃度、膜厚などを適宜選択することができる。また、ｎ型層Ｄｎを多層構造としてもよい。その場合、不純物を含有する層の上層や下層に不純物濃度の異なる層を設けた多層構造としてもよい。また、多層構造中に、意図的に不純物を添加していない層を設けてもよい。ｎ型の不純物としては、Ｓｉの他、Ｓ、Ｓｅなどを用いてもよい。但し、不純物濃度が高すぎると、パンチスルーしやすくなりドレイン耐圧が低下する恐れがあるため、活性化したドナー濃度が、５×１０１７（５Ｅ１７）ｃｍ−３以下となるように、不純物濃度を調整することが好ましい。
ｐ型層Ｄｐとしては、例えば、ｐ型の不純物をドープしたＧａＮ層を用いることができる。ＧａＮ層の他、ＡｌＮ層やＩｎＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。ｐ型の不純物としては、例えば、Ｍｇを用い、その濃度は、例えば、５×１０１７（５Ｅ１７）ｃｍ−３程度とすることができる。ｐ型層Ｄｐの膜厚は１０００ｎｍ程度である。ただし、耐圧に応じて、材料、不純物濃度、膜厚などを適宜選択することができる。また、ｐ型層Ｄｐを多層構造としてもよい。その場合、不純物を含有する層の上層や下層に不純物濃度の異なる層を設けた多層構造としてもよい。また、多層構造中に、意図的に不純物を添加していない層を設けてもよい。ｐ型の不純物としては、Ｍｇの他、ベリリウム（Ｂｅ）、炭素（Ｃ）などを用いてもよい。但し、不純物濃度が高すぎると、パンチスルーしやすくなりドレイン耐圧が低下する恐れがあるため、活性化したアクセプタ濃度が、５×１０１７（５Ｅ１７）ｃｍ−３以下となるように、不純物濃度を調整することが好ましい。不純物濃度の１０％程度が活性化すると考えられる。但し、活性化アニール条件等により活性率は変動し得るため必要に応じて調整してもよい。
チャネル下地層ＵＣとしては、例えば、ＡｌＧａＮ層を用いることができる。このチャネル下地層ＵＣ中には、意図的な不純物のドープは行われていない。ＡｌＧａＮ層の厚さは、例えば、１０００ｎｍ、Ａｌの組成は５％程度である。チャネル下地層ＵＣとしては、ＡｌＧａＮ層の他、ＧａＮ、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。混晶としては、例えば、ＩｎＡｌＮ層などを用いることができる。半導体装置の用途に応じて、チャネル下地層ＵＣの材料や厚さを適宜選択することができる。なお、本実施の形態においては、ノンドープのチャネル下地層ＵＣを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。但し、高濃度ドーピングを施すと耐圧が低下してしまうため、不純物のドープ量は、１×１０１６（１Ｅ１６）ｃｍ−３以下が好ましい。
このチャネル下地層ＵＣを、省略してもよい。但し、前述したように、チャネル下地層ＵＣにより、ノーマリーオフ動作性の向上を図ることができる。本実施の形態においては、エピタキシャル成長により、チャネル下地層ＵＣの面内方向の格子定数が、その上層のチャネル層ＣＨや障壁層ＢＡに引き継がれる。例えば、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の大きい層、例えば、ＧａＮ層、ＩｎＸＧａ（１−Ｘ）Ｎ層（０≦Ｘ≦１）やＩｎＡｌＮ層などが形成された場合には、上層の層に圧縮ひずみが加わる。逆に、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の小さい層、例えば、高Ａｌ組成比であるＩｎＡｌＮ層などが形成された場合には、上層の層に引っ張りひずみが加わる。このため、前述したように、ノーマリーオフ動作性の向上を図ることができる。
チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。このチャネル層ＣＨ中には、意図的な不純物のドープは行われていない。また、ＧａＮ層の厚さは、例えば、８０ｎｍ程度である。チャネル層ＣＨの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、チャネル層ＣＨの材料や厚さを適宜選択することができる。なお、本実施の形態においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。
但し、チャネル層ＣＨは、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下する恐れがある。そこで、チャネル層ＣＨへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。
また、チャネル層ＣＨは、チャネル下地層ＵＣや障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。上記のように、チャネル下地層ＵＣとしてＡｌＧａＮ層を、チャネル層ＣＨとしてＧａＮ層を用い、これらの層の格子定数が異なる場合には、チャネル層ＣＨの膜厚は転位が増加する臨界膜厚以下である必要がある。
障壁層ＢＡとしては、例えば、Ａｌ０．２Ｇａ０．８Ｎ層を用いることができる。また、Ａｌ０．２Ｇａ０．８Ｎ層の厚さは、例えば、３０ｎｍ程度である。障壁層ＢＡの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。混晶としては、例えば、ＩｎＡｌＮ層などを用いることができる。Ａｌの組成比などを適宜調整してもよい。また、Ａｌの組成比の異なる膜を積層し、多層構造の障壁層ＢＡを用いてもよい。また、障壁層ＢＡの材料としては、ＧａＮ層、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、障壁層ＢＡの材料や厚さなどを適宜選択することができる。なお、障壁層ＢＡとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。但し、障壁層ＢＡ中の不純物のドープ量が多すぎると、後述するゲート電極ＧＥの近傍にて、ドレイン電極ＤＥの電位の影響を受け易くなり、耐圧が低下し得る。また、障壁層ＢＡ中の不純物が、チャネル層ＣＨでのクーロン散乱の要因となり得るため、電子の移動度が低下し得る。そこで、障壁層ＢＡへの不純物のドープ量は、１×１０１７（１Ｅ１７）ｃｍ−３以下が好ましい。また、ノンドープの障壁層ＢＡを用いる方がより好ましい。
また、チャネル層ＣＨとしてＧａＮ層を、障壁層ＢＡとして、ＡｌＧａＮ層用い、これらの層の格子定数が異なる場合には、障壁層ＢＡの膜厚は転位が増加する臨界膜厚以下である必要がある。
また、前述したとおり、障壁層ＢＡとしては、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体を用いる必要がある。但し、多層構造の障壁層ＢＡを用いた場合は、多層中に、チャネル層ＣＨよりも電子親和力が大きい層を含んでもよく、少なくとも１層以上がチャネル層ＣＨよりも電子親和力が小さい層であればよい。
キャップ層ＣＰとしては、例えば、ＧａＮ層を用いることができる。ＧａＮ層の厚さは、例えば、２ｎｍ程度である。また、キャップ層ＣＰとしては、ＧａＮの他、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶（例えば、ＡｌＧａＮ、ＩｎＡｌＮ）を用いてもよい。また、キャップ層ＣＰを省略してもよい。
また、キャップ層ＣＰは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。また、キャップ層ＣＰとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。
また、チャネル下地層ＵＣとしてＡｌＧａＮ層を、キャップ層ＣＰとして、ＧａＮ層を用い、これらの層の格子定数が異なる場合には、キャップ層ＣＰの膜厚は転位が増加する臨界膜厚以下である必要がある。
絶縁膜ＩＦ１としては、例えば、窒化シリコン膜を用いることができる。窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。また、窒化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、絶縁膜ＩＦ１の材料や厚さを適宜選択することができる。絶縁膜ＩＦ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、窒化シリコン膜（ＳｉＮ）の他、酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン膜、酸炭化シリコン（ＳｉＯＣ）膜、酸化アルミニウム（Ａｌ２Ｏ３、アルミナ）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。また、各種有機膜も、上記条件を満たす。さらに、これらの中でも、活性領域ＡＣにおける電流コラプス抑制のため、下層の窒化物半導体との界面に形成される界面準位密度が低い膜を選択することが好ましい。
ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート絶縁膜ＧＩの材料や厚さを適宜選択することができる。ゲート絶縁膜ＧＩとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、酸化アルミニウム膜の他、酸化シリコン（ＳｉＯ２）膜、窒化シリコン膜（ＳｉＮ）、酸窒化シリコン膜（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。このゲート絶縁膜ＧＩは、ゲート電極ＧＥに印加できる電圧や、閾値電圧に影響を及ぼすため、絶縁耐圧、誘電率、膜厚を考慮して設定することが好ましい。
ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素（Ｂ）やリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、ＴｉＮの他、Ａｌ、Ｎｉ、Ａｕなどからなる金属膜の窒化物を用いてもよい。また、数種類の導電性膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート電極ＧＥの材料や厚さを適宜選択することができる。
また、ゲート電極ＧＥとしては、下層の膜（例えば、ゲート絶縁膜ＧＩ）や上層の膜（例えば、層間絶縁膜ＩＬ１）と反応し難い材料を選択することが好ましい。
ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が配置されている。この層間絶縁膜ＩＬ１は、貫通孔ＴＨＳ、ＴＨＤおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを有する。
この層間絶縁膜ＩＬ１としては、例えば、酸化シリコン膜を用いることができる。酸化シリコン膜の厚さは、例えば、２０００ｎｍ程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、層間絶縁膜ＩＬ１の材料や厚さを適宜選択することができる。層間絶縁膜ＩＬ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。また、層間絶縁膜ＩＬ１としては、接するゲート電極ＧＥと反応し難い材料を選択することが好ましい。このような条件を満たす膜としては、酸化シリコン膜の他、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜などが挙げられる。
貫通孔ＴＨＳ、ＴＨＤおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを含む層間絶縁膜ＩＬ１上には、導電性膜が形成されている。ここでは、ＴｉＮ膜とＡｌ膜との積層膜が形成されている。この積層膜のうち、コンタクトホールＣ１Ｓ、Ｃ１Ｄ上の積層膜は、ソース電極ＳＥまたはドレイン電極ＤＥとなる。一方、貫通孔ＴＨＳ内の積層膜は接続部ＶＩＡＳとなる。また、貫通孔ＴＨＤ内の積層膜は接続部ＶＩＡＤとなる。貫通孔ＴＨＤの側壁には、側壁絶縁膜ＳＷが設けられている。
ソース電極ＳＥおよびドレイン電極ＤＥとしては、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底部の窒化物半導体層（キャップ層ＣＰ）と、オーミック接触する材料であればよい。特に、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底部の窒化物半導体層（キャップ層ＣＰ）またはこの層より下層の窒化物半導体層中に、ｎ型不純物がドープされている場合には、オーミック接触し易くなる。よって、ソース電極ＳＥおよびドレイン電極ＤＥとして、幅広い材料群からの選択が可能となる。また、ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、接する層間絶縁膜ＩＬ１と反応し難い材料を選択することが好ましい。ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、また、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、また、これらの金属の窒化物などを用いることができる。また、これらの材料の積層膜を用いてもよい。
接続部ＶＩＡＳとしては、前述したソース電極ＳＥと同様に、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。この接続部ＶＩＡＳは、ｐ型層Ｄｐおよびｎ型層Ｄｎよりなるダイオードが動作する場合には、アノード電極として機能する。この接続部ＶＩＡＳを構成する材料としては、貫通孔ＴＨＳの底部の窒化物半導体層（ｐ型層Ｄｐ）と、オーミック接触する材料であればよい。接続部ＶＩＡＳを構成する材料として、Ｔｉ、Ｎｉ、Ｐｔ（白金）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ａｇ（銀）などからなる金属膜、これらの金属の混合物（合金）、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、または、これらの金属の窒化物などを用いることが好ましい。また、これらの材料の積層膜を用いてもよい。
また、本実施の形態においては、貫通孔ＴＨＳの底面を、ｐ型層Ｄｐの途中に配置し、貫通孔ＴＨＳの内部に接続部ＶＩＡＳを配置しているが、接続部ＶＩＡＳは、ｐ型層Ｄｐと接するように配置されていればよい。例えば、貫通孔ＴＨＳの底面を、ｐ型層Ｄｐの上面に配置し、接続部ＶＩＡＳの底部とｐ型層Ｄｐとが接するように構成してもよい。
接続部ＶＩＡＤとしては、前述したドレイン電極ＤＥと同様に、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。この接続部ＶＩＡＤは、ｎ型層Ｄｎおよびｎ型層Ｄｎよりなるダイオードが動作する場合には、カソード電極として機能する。この接続部ＶＩＡＤを構成する材料としては、貫通孔ＴＨＤの底部の窒化物半導体層（ここでは、ｎ＋層ＮＬ）と、オーミック接触する材料であればよい。接続部ＶＩＡＤを構成する材料として、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜、これらの金属の混合物（合金）、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、または、これらの金属の窒化物などを用いることが好ましい。また、これらの材料の積層膜を用いてもよい。
また、本実施の形態においては、接続部ＶＩＡＤを、ｎ＋層ＮＬと接するように配置しているが、接続部ＶＩＡＤは、ｎ＋層ＮＬまたはｎ型層Ｄｎと接するように配置されていればよい。例えば、貫通孔ＴＨＤの底面を、ｎ型層Ｄｎの途中に配置し、接続部ＶＩＡＤの底部とｎ型層Ｄｎとが接するように構成してもよい。また、接続部ＶＩＡＤを、ｎ型層Ｄｎの上面と接するように配置してもよい。もちろん、接続部ＶＩＡＤを、ｎ＋層ＮＬの上面と接するように配置してもよい。
また、ｎ＋層ＮＬを省略した構成とし、接続部ＶＩＡＤをｎ型層Ｄｎと接続してもよい。但し、接続部ＶＩＡＤを、ｎ＋層ＮＬと接するように配置することで、ｐｎダイオードを介して接続されるソース電極ＳＥとドレイン電極ＤＥとの間の抵抗が小さくなり、より効果的にアバランシェ降伏による素子の破壊を防止することができる。
また、前述したように、貫通孔ＴＨＤの側面には、側壁絶縁膜ＳＷが配置されている。
この側壁絶縁膜ＳＷとしては、例えば、窒化シリコン膜を用いることができる。窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。また、窒化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。
前述したように、ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、上記接続部ＶＩＡＳが配置され（図３、図５）、ドレインパッドＤＰの下に、上記接続部ＶＩＡＤが配置される（図３、図６）。
保護膜ＰＲＯとしては、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。
［製法説明］
次いで、図７〜図３４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図３４は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図７に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層ＮＵＣ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
次いで、核生成層ＮＵＣ上に、バッファ層ＢＵとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この積層膜を成長させる際に、炭素（Ｃ）をドープしながら成長させてもよい。例えば、積層膜中の炭素濃度が１×１０１９（１Ｅ１９）ｃｍ−３程度となるように、炭素をドープする。
また、バッファ層ＢＵ上に、バッファ層ＢＵの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。
次いで、バッファ層ＢＵ上に、ｎ＋層ＮＬとして、ｎ型不純物を含有する窒化ガリウム層（ｎ＋ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｎ型不純物として、Ｓｉを用いる。例えば、Ｓｉをドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＳｉ濃度を、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度とする。
次いで、ｎ＋層ＮＬ上に、ｎ型層Ｄｎとして、例えば、ｎ型不純物を含有する窒化ガリウム層（ｎ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｎ型不純物として、Ｓｉを用いる。例えば、Ｓｉをドープしながら窒化ガリウム層を１０００ｎｍ程度堆積させる。堆積膜中のＳｉ濃度を、例えば、３×１０１６（３Ｅ１６）ｃｍ−３程度とする。
次いで、バッファ層ＢＵ上に、ｐ型層Ｄｐとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、Ｍｇをドープしながら窒化ガリウム層を１０００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１７（５Ｅ１７）ｃｍ−３程度とする。
次いで、ｐ型層Ｄｐ上に、チャネル下地層ＵＣを形成する。ｐ型層Ｄｐ上に、チャネル下地層ＵＣとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、１０００ｎｍ、Ａｌの組成は３％程度とする。
次いで、チャネル下地層ＵＣ上に、チャネル層ＣＨを形成する。例えば、チャネル下地層ＵＣ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、８０ｎｍ程度である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ０．２Ｇａ０．８Ｎ層を３０ｎｍ程度の膜厚で形成する。
このようにして、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
次いで、障壁層ＢＡ上に、キャップ層ＣＰを形成する。例えば、障壁層ＢＡ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層ＣＰの膜厚は、例えば、２ｎｍ程度である。
次いで、図８〜図１１に示すように、キャップ層ＣＰ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜ＰＲ１を絶縁膜ＩＦ１上に形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、窒素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
例えば、窒素イオンを、絶縁膜ＩＦ１を介してチャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡからなる積層体中に、５×１０１４（５Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、２２０ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、チャネル層ＣＨの底面より下に位置し、かつ、ｐ型層Ｄｐの底面より上に位置するように、窒素イオンの打ち込み条件を調整する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図１１に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
次いで、図１２〜図１５に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ処理により、ゲート電極形成領域のフォトレジスト膜（図示せず）を除去する。言い換えれば、絶縁膜ＩＦ１上に、ゲート電極形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＳＦ６などのフッ素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。このようにして、キャップ層ＣＰ上に、ゲート電極形成領域に開口部を有する絶縁膜ＩＦ１を形成する。
次いで、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する（図１２）。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを用いる。この際、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝ＧＬＴを形成する（図１３）。
次いで、図１６〜図１９に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。
ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層の酸化アルミニウム膜をエッチングしてもよい。例えば、ＴｉＮ膜の加工の際には、Ｃｌ２などの塩素系のガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、ＢＣｌ３などの塩素系のガスを用いたドライエッチングが行われる。
また、このエッチングの際、ゲート電極ＧＥを、一の方向（図１６中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングしてもよい。この張り出し部は、フィールドプレート電極部と呼ばれる。このフィールドプレート電極部は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。
次いで、図２０〜図２２に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＰＥＣＶＤ法などを用いて２０００ｎｍ程度堆積する。
次いで、図２３〜図２６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤを形成する。コンタクトホールＣ１Ｓ、Ｃ１Ｄは、ソース電極接続領域およびドレイン電極接続領域にそれぞれ形成される。また、貫通孔ＴＨＳは、ソースパッド形成領域に形成される。また、貫通孔ＴＨＤは、ドレインパッド形成領域に形成される。
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１フォトレジスト膜を形成する。次いで、この第１フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する（図２３）。
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、ＳＦ６などのフッ素系のガスを用いたドライエッチングを行う。
次いで、第１フォトレジスト膜を除去した後、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を覆い、貫通孔ＴＨＳの形成領域に開口部を有する第２フォトレジスト膜を、層間絶縁膜ＩＬ１上に形成する。次いで、この第２フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよびｐ型層Ｄｐの一部をエッチングすることにより、貫通孔ＴＨＳを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを貫通してｐ型層Ｄｐの途中まで達する貫通孔ＴＨＳを形成する（図２４）。
次いで、第２フォトレジスト膜を除去した後、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび
貫通孔ＴＨＳ内を覆い、貫通孔ＴＨＤの形成領域に開口部を有する第３フォトレジスト膜を、層間絶縁膜ＩＬ１上に形成する。次いで、この第３フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣ、ｐ型層Ｄｐ、ｎ型層Ｄｎおよびｎ＋層ＮＬの一部をエッチングすることにより、貫通孔ＴＨＤを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよびｐ型層Ｄｐを貫通してｎ型層Ｄｎの途中まで達する貫通孔ＴＨＤを形成する（図２５）。
層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ６などのフッ素系のガスを用いたドライエッチングにより、これらの膜を除去する。次いで、貫通孔ＴＨＳの形成の際には、さらに、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよびｐ型層Ｄｐの途中までを、例えば、ＢＣｌ３などの塩素系のガスを用いたドライエッチングにより除去する。また、貫通孔ＴＨＤの形成の際には、さらに、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣ、ｐ型層Ｄｐおよびｎ型層Ｄｎの途中までを、例えば、ＢＣｌ３などの塩素系のガスを用いたドライエッチングにより除去する。
なお、コンタクトホールＣ１Ｓ、Ｃ１Ｄと貫通孔ＴＨＳ、ＴＨＤの形成順序は、上記のものに限られるものではなく、貫通孔ＴＨＤを形成した後に、貫通孔ＴＨＳを形成し、さらに、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成してもよい。また、貫通孔ＴＨＳの形成領域、貫通孔ＴＨＤの形成領域、ソース電極接続領域およびドレイン電極接続領域の層間絶縁膜ＩＬ１を除去した後、貫通孔ＴＨＳおよび貫通孔ＴＨＤを順次形成し、さらに、ソース電極接続領域およびドレイン電極接続領域の絶縁膜ＩＦ１を除去してもよい。このように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤの形成工程については、種々の工程を取り得る。
上記工程にて形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨＳの底面からはｐ型層Ｄｐが露出し、貫通孔ＴＨＤの底面からはｎ＋層ＮＬが露出する。コンタクトホールＣ１Ｓ、Ｃ１Ｄの平面形状は、例えば、８μｍ×１０００μｍ程度である。また、貫通孔ＴＨＳ、ＴＨＤの平面形状は、例えば、８μｍ×１０００μｍ程度である。
次いで、図２７に示すように、貫通孔ＴＨＤの側壁に側壁絶縁膜ＳＷを形成する。なお、図２８〜図３０は、本実施の形態の半導体装置の製造工程を示す断面図であって、側壁絶縁膜ＳＷの形成工程を模式的に示す断面図である。図２８に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤが形成された状態の基板Ｓを準備し、図２９に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ上をマスク膜Ｍで覆う。マスク膜Ｍとしては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。これにより、貫通孔ＴＨＤのみが露出した状態となる。次いで、貫通孔ＴＨＤの側壁、底面、マスク膜Ｍ上および層間絶縁膜ＩＬ１上に、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２としては、例えば、膜厚１００ｎｍ程度の窒化シリコン膜を用いることができる。次いで、図３０に示すように、絶縁膜ＩＦ２をエッチバックする。このエッチバック工程では、絶縁膜ＩＦ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、貫通孔ＴＨＤの側壁部に、絶縁膜ＩＦ２をサイドウォール状（側壁膜状）に残存させ、側壁絶縁膜ＳＷとすることができる。なお、貫通孔ＴＨＤの底面の中央部からはｎ＋層ＮＬが露出している。この後、マスク膜Ｍをエッチングにより除去する。
次いで、図３１〜図３４に示すように、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。また、ソース電極ＳＥと接続されるソースパッドＳＰを形成し、ドレイン電極ＤＥと接続されるドレインパッドＤＰを形成する。
例えば、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、５０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、１０００ｎｍ程度の膜厚である。
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／ＴｉＮ）をエッチングする。例えば、ＢＣｌ３などの塩素系のガスを用いたドライエッチングを施す。この工程により、貫通孔ＴＨＳに導電性膜が埋め込まれた接続部ＶＩＡＳが形成され、また、貫通孔ＴＨＤに導電性膜が埋め込まれた接続部ＶＩＡＤが形成され、さらに、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、図３４に示すように、Ｙ方向に長辺を有する矩形状（ライン状）である。ソース電極ＳＥのＸ方向の幅は３０μｍ程度であり、ドレイン電極ＤＥのＸ方向の幅は１０μｍ程度である。また、ソースパッドＳＰおよびドレインパッドＤＰの平面形状は、図３４に示すように、Ｘ方向に長辺を有する矩形状（ライン状）である。ソースパッドＳＰは、複数のソース電極ＳＥを接続するように配置され、ドレインパッドＤＰは、複数のドレイン電極ＤＥを接続するように配置される。
そして、ソースパッドＳＰ下には、接続部ＶＩＡＳ（貫通孔ＴＨＳ）が位置し、ソースパッドＳＰとｐ型層Ｄｐとは、接続部ＶＩＡＳを介して電気的に接続される（図３２）。また、ドレインパッドＤＰ下には、接続部ＶＩＡＤ（貫通孔ＴＨＤ）が位置し、ドレインパッドＤＰとｎ型層Ｄｎとは、接続部ＶＩＡＤおよびｎ＋層ＮＬを介して電気的に接続される（図３３）。
次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯを形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置し、ｎ型層Ｄｎをドレイン電極（カソード電極）ＤＥと接続し、ｐ型層Ｄｐをソース電極（アノード電極）ＳＥと接続したので、ソース電極ＳＥ側に正の電圧が印加された場合に、ｐｎダイオードの順方向電流が流れる。これにより、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。
また、ＧａＮなどの窒化物半導体を用いた素子の動作においては、前述したとおり、電子のみが伝導キャリアとして働く。しかしながら、ドレイン電極ＤＥに設計値以上の高電圧が印加されると、ゲート電極−ドレイン電極間の電界が増加し、ゲート電極端部やドレイン電極端部でアバランシェ降伏が起きやすい。このようなアバランシェ降伏が起きると素子の内部においてホールが発生する。しかしながら、ＧａＮなどの窒化物半導体におけるホールの有効質量は大きく（例えば、ＧａＮの場合、約０．８）、ヘテロ接合における価電子帯不連続量が大きいため、一旦発生したホールがゲート電極等から逃げ難く、蓄積しやすい。このようなホールの蓄積により、更に電界が強まることで、アバランシェ電流が増加し、最後には素子が破壊してしまう。
これに対し、本実施の形態においては、前述したように、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置し、例えば、素子部のアバランシェ降伏電圧の設計値（例えば、７５０Ｖ程度）より低い電圧（例えば、６００Ｖ程度）でｐｎダイオードのｐｎ接合部をアバランシェ降伏させる（但し、ｐｎ接合部は破壊しない）ことで素子の破壊を防止することができる。
また、素子の内部にｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を設けることで、素子に外付けする保護ダイオードを省略することができる。また、素子とｐｎダイオードとを重なるように配置することで、素子とｐｎダイオードとを平面的に並べて配置する場合と比較し、装置面積の縮小化や素子の高集積化を図ることができる。
また、素子の内部に窒化物半導体よりなるｐｎダイオードを設けることで、素子の内部にＳｉよりなるｐｎダイオードを設ける場合と比較し、高温（例えば、３００℃〜５００℃程度）での動作が可能となる。即ち、Ｓｉのエネルギーバンドギャップ（１．１ｅＶ）は、狭いため、２００℃以上の温度下ではフリーキャリアが発生し、ダイオード動作ができなくなる。これに対し、窒化物半導体、例えば、ＧａＮでは、エネルギーバンドギャップが３．４ｅＶと大きく、高温（例えば、２００℃以上）においても、素子動作およびｐｎダイオード動作が可能となる。
また、本実施の形態においては、貫通孔ＴＨＳ内の接続部ＶＩＡＳを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、貫通孔ＴＨＤ内の接続部ＶＩＡＤを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ドレインパッドＤＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
（実施の形態２）
実施の形態１においては、素子分離領域ＩＳＯ（ＩＳＯＳ）に接続部ＶＩＡＳを設けたが、活性領域ＡＣに接続部ＶＩＡＳを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡＳを設ける。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図３５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。ｎ＋層ＮＬは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなる。ｎ型層Ｄｎは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなり、ｎ型の不純物の濃度がｎ＋層ＮＬより低い層である。ｐ型層Ｄｐは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなる。チャネル下地層ＵＣは、上層の平面方向の格子定数を決める層であり、チャネル下地層ＵＣよりも平面方向の格子定数が小さい層はひっぱり歪を受け、チャネル下地層ＵＣよりも平面方向の格子定数が大きい層は圧縮歪を受けるものとする。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡ上には、絶縁膜（図示せず）が形成されている。なお、絶縁膜（保護膜）と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。
本実施の形態のＭＩＳＦＥＴは、実施の形態１と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ここで、本実施の形態においては、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）が配置されている。そして、ｎ型層Ｄｎは接続部ＶＩＡＤを介してドレイン電極（カソード電極）ＤＥと接続され、ｐ型層Ｄｐは接続部ＶＩＡＳを介してソース電極（アノード電極）ＳＥと接続されている。なお、ｎ型層Ｄｎの下にはｎ＋層ＮＬが配置され、ｎ型層Ｄｎとドレイン電極（カソード電極）ＤＥとは、このｎ＋層ＮＬを介しても接続されることとなる。このように、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置することで、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。
図３６〜図３８を参照しながら、実施の形態２の半導体装置をさらに説明する。図３６は、本実施の形態の半導体装置の構成を示す平面図である。図３７および図３８は、本実施の形態の半導体装置の構成を示す断面図である。図３７は、図３６のＡ−Ａ断面に対応し、図３８は、図３６のＣ−Ｃ断面に対応する。なお、接続部ＶＩＡＳの形成位置以外の構成は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。
図３６に示すように、複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置され、また、複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、実施の形態１の場合と同様に、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。
実施の形態１の場合と同様に、ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰとの接続部となるコンタクトホールＣ１Ｄが配置されている。また、素子分離領域ＩＳＯＤにおいて、素子分離領域ＩＳＯＤを貫通し、その下方のｎ＋層ＮＬまで到達する接続部（ビアともいう）ＶＩＡＤを設け、この接続部ＶＩＡＤをドレイン電極ＤＥと電気的に接続している（図３８）。接続部ＶＩＡＤの側壁部には、接続部ＶＩＡＤとｐ型層Ｄｐとの電気的接続を防止するために、側壁絶縁膜ＳＷが設けられている。ソース電極ＳＥの下には、ソース電極ＳＥとｐ型層Ｄｐとを電気的に接続する接続部ＶＩＡＳが配置されている（図３７）。この接続部ＶＩＡＳは、貫通孔ＴＨＳの内部に配置され、その平面形状は、Ｙ方向に長辺を有する矩形状である。よって、接続部ＶＩＡＳはソース電極ＳＥと電気的に接続される。
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下の貫通孔ＴＨＳとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、実施の形態１の場合と同様に、Ｙ方向に長辺を有する矩形状である。１つのソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下の貫通孔ＴＨＳの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
実施の形態１と同様に、複数のドレイン電極ＤＥは、ドレインパッドＤＰにより接続され、複数のソース電極ＳＥは、ソースパッドＳＰにより接続される。ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１のそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡＳ、ＶＩＡＤのそれぞれの構成材料は、実施の形態１で説明したとおりである。
このように、本実施の形態においては、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置したので、実施の形態１で詳細に説明したように、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。また、素子とｐｎダイオードとを重なるように配置することで、装置面積の縮小化や素子の高集積化を図ることができる。また、素子の内部に窒化物半導体よりなるｐｎダイオードを設けることで、高温（例えば、２００℃以上）での動作が可能となる。また、接続部ＶＩＡＤを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内に配置することにより、半導体素子の微細化や高集積化を図ることができる。また、単位面積当たりのオン抵抗を低減することができる。
［製法説明］
次いで、図３９〜図４４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３９〜図４４は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３９に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、バッファ層ＢＵ上に、ｎ＋層ＮＬとして、ｎ型不純物を含有する窒化ガリウム層（ｎ＋ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｎ型不純物として、Ｓｉを用いる。例えば、Ｓｉをドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＳｉ濃度を、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度とする。
次いで、ｎ＋層ＮＬ上に、ｎ型層Ｄｎとして、例えば、ｎ型不純物を含有する窒化ガリウム層（ｎ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｎ型不純物として、Ｓｉを用いる。例えば、Ｓｉをドープしながら窒化ガリウム層を１０００ｎｍ程度堆積させる。堆積膜中のＳｉ濃度を、例えば、３×１０１６（３Ｅ１６）ｃｍ−３程度とする。
次いで、バッファ層ＢＵ上に、ｐ型層Ｄｐとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、Ｍｇをドープしながら窒化ガリウム層を１０００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１７（５Ｅ１７）ｃｍ−３程度とする。
次いで、ｐ型層Ｄｐ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１を順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、実施の形態１と同様にして、素子分離領域ＩＳＯを形成する。
次いで、図４０に示すように、実施の形態１と同様にして、絶縁膜ＩＦ１のゲート電極形成領域に開口部を形成し、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰ、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。なお、この際、実施の形態１と同様に、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝（ＧＬＴ）を形成する（図１３参照）。
次いで、図４１に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、図４２に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１を、実施の形態１と同様にして形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。次いで、図４３に示すように、貫通孔ＴＨＳを形成する。次いで、図示は省略するが、実施の形態１と同様にして貫通孔ＴＨＤを形成する（図２５参照）。
例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１フォトレジスト膜を形成する。次いで、この第１フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。
次いで、第１フォトレジスト膜を除去した後、コンタクトホールＣ１Ｄ内を覆い、コンタクトホールＣ１Ｓに開口部を有する第２フォトレジスト膜を、層間絶縁膜ＩＬ１上に形成する。次いで、この第２フォトレジスト膜をマスクとして、キャップ層ＣＰ、障壁層ＢＡ、チャネル層ＣＨ、チャネル下地層ＵＣおよびｐ型層Ｄｐの一部をエッチングすることにより、貫通孔ＴＨＳを形成する。
次いで、第２フォトレジスト膜を除去した後、コンタクトホールＣ１Ｄおよび貫通孔ＴＨＳ内を覆い、貫通孔ＴＨＤの形成領域に開口部を有する第３フォトレジスト膜を、層間絶縁膜ＩＬ１上に形成する。次いで、この第３フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣ、ｐ型層Ｄｐ、ｎ型層Ｄｎおよびｎ＋層ＮＬの一部をエッチングすることにより、貫通孔（ＴＨＤ、図２５参照）を形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣ、ｐ型層Ｄｐおよびｎ型層Ｄｎを貫通してｎ＋層ＮＬの途中まで達する貫通孔（ＴＨＤ）を形成する。コンタクトホールＣ１Ｄ、貫通孔ＴＨＳおよび貫通孔（ＴＨＤ）を形成する際のエッチング条件については、実施の形態１と同様とすることができる。なお、コンタクトホールＣ１Ｄおよび貫通孔ＴＨＳ等の形成順序は、上記のものに限られるものではなく、種々の工程を取り得る。次いで、実施の形態１と同様にして、貫通孔ＴＨＤの側壁に側壁絶縁膜ＳＷを形成する（図２７参照）。
次いで、図４４に示すように、コンタクトホールＣ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレイン電極ＤＥおよび接続部ＶＩＡＳ、ＶＩＡＤを形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する（図３７、図３８）。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
なお、本実施の形態においては、接続部ＶＩＡＳ、ＶＩＡＤのうち、接続部ＶＩＡＳのみを活性領域ＡＣに設けたが、接続部ＶＩＡＤも活性領域ＡＣに設けてもよい。例えば、コンタクトホールＣ１Ｄの下に貫通孔ＴＨＤを設け、その内部に接続部ＶＩＡＤを配置してもよい。但し、前述したように、接続部ＶＩＡＤとｐ型層Ｄｐとの電気的接続を防止するために、貫通孔ＴＨＤの側壁には側壁絶縁膜ＳＷが設けられるため、接続部ＶＩＡＤを活性領域ＡＣに配置する場合には、ドレイン電極ＤＥの幅を大きくする必要がある。また、ドレイン電極下の２次元電子ガスが存在しているため、横方向ドレイン耐圧の大部分を側壁絶縁膜のみで補う必要があり、側壁絶縁膜を厚くする必要があることから、ドレイン電極ＤＥの幅をさらに大きくする必要がある。よって、活性領域ＡＣを大きく確保するためには、接続部ＶＩＡＤは、素子分離領域ＩＳＯに配置することが望ましい。一例として、ドレイン電極ＤＥに６００Ｖの電位が印加される場合、側壁絶縁膜ＳＷに６００Ｖの耐圧が必要となり、膜厚とマージンとの和を、１．２μｍとすると、両側で２．４μｍ分の幅が大きくなる。
（実施の形態３）
実施の形態１および２においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート接合層を配置した接合ゲート型のトランジスタを用いてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図４５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。
本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。ｎ＋層ＮＬは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなる。ｎ型層Ｄｎは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなり、ｎ型の不純物の濃度がｎ＋層ＮＬより低い層である。ｐ型層Ｄｐは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなる。チャネル下地層ＵＣは、上層の平面方向の格子定数を決める層であり、チャネル下地層ＵＣよりも平面方向の格子定数が小さい層はひっぱり歪を受け、チャネル下地層ＵＣよりも平面方向の格子定数が大きい層は圧縮歪を受けるものとする。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。
本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。このゲート接合層ＪＬは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。また、ゲート接合層ＪＬとゲート電極ＧＥとは、ショットキー接続していることが好ましい。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、ゲート接合層ＪＬの下においては、アクセプタイオン化による負電荷により、チャネル層ＣＨの伝導帯が引き上げられているため、２次元電子ガス（２ＤＥＧ）が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
ここで、本実施の形態においては、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置し、ｎ型層Ｄｎを接続部ＶＩＡＤを介してドレイン電極（カソード電極）ＤＥと接続し、ｐ型層Ｄｐを接続部ＶＩＡＳを介してソース電極（アノード電極）ＳＥと接続している。なお、ｎ型層Ｄｎの下にはｎ＋層ＮＬが配置され、ｎ型層Ｄｎとドレイン電極（カソード電極）ＤＥとは、このｎ＋層ＮＬを介しても接続されることとなる。このように、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置することで、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。
図４６〜図５３は、本実施の形態の半導体装置の製造工程を示す断面図である。図４６〜図５３のうち、最終工程を示す断面図である図５１〜図５３を参照しながら、本実施の形態の半導体装置をさらに説明する。なお、本実施の形態の半導体装置の平面図は、溝（Ｔ、ＧＬＴ）以外は、実施の形態１の場合（図３）と同様である。例えば、図５１は、図３のＡ−Ａ断面部に対応し、図５２は、図３のＢ−Ｂ断面部に対応し、図５３は、図３のＣ−Ｃ断面部に対応する。なお、本実施の形態においては、ゲート電極部以外の構成は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。
図５１〜図５３に示すように、本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。そして、本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。ドレイン電極ＤＥの下には、ドレイン電極ＤＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｄが配置されている。ソース電極ＳＥの下には、ソース電極ＳＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｓが配置されている。また、ドレイン電極ＤＥは、ドレインパッドＤＰと接続され、ソース電極ＳＥは、ソースパッドＳＰと接続される。また、ゲート電極ＧＥは、ゲート線ＧＬと接続される（図３参照）。
ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている（図３参照）。
ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方のｐ型層Ｄｐまで到達する接続部（ビアともいう）ＶＩＡＳを設け、この接続部ＶＩＡＳをソース電極ＳＥと電気的に接続している。また、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方のｎ＋層ＮＬまで到達する接続部（ビアともいう）ＶＩＡＤを設け、この接続部ＶＩＡＤをドレイン電極ＤＥと電気的に接続している。よって、ソース電極ＳＥとドレイン電極ＤＥとの間に、ｐ型層Ｄｐおよびｎ型層Ｄｎよりなるｐｎダイオードが配置されることとなる。なお、ｎ型層Ｄｎは、ｎ＋層ＮＬを介してドレイン電極ＤＥと接続される。また、接続部ＶＩＡＤの側壁部には、接続部ＶＩＡＤとｐ型層Ｄｐとの電気的接続を防止するために、側壁絶縁膜ＳＷが設けられている。
ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。
ゲート接合層ＪＬとしては、例えば、ＧａＮ層を用いることができる。また、ＧａＮ層の厚さは、例えば、１００ｎｍ程度である。ゲート接合層ＪＬの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。なお、ゲート接合層ＪＬとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。
また、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡＳ、ＶＩＡＤのそれぞれの構成材料は、実施の形態１で説明したとおりである。
このように、本実施の形態においては、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置したので、実施の形態１で詳細に説明したように、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。また、素子とｐｎダイオードとを重なるように配置することで、装置面積の縮小化や素子の高集積化を図ることができる。また、素子の内部に窒化物半導体よりなるｐｎダイオードを設けることで、高温（例えば、２００℃以上）での動作が可能となる。また、接続部ＶＩＡＳおよび接続部ＶＩＡＤを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内に配置することにより、半導体素子の微細化や高集積化を図ることができる。また、単位面積当たりのオン抵抗を低減することができる。
［製法説明］
次いで、図４６〜図５３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
図４６に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、バッファ層ＢＵ上に、ｎ＋層ＮＬとして、ｎ型不純物を含有する窒化ガリウム層（ｎ＋ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｎ型不純物として、Ｓｉを用いる。例えば、Ｓｉをドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＳｉ濃度を、例えば、１×１０１９（１Ｅ１９）ｃｍ−３程度とする。
次いで、ｎ＋層ＮＬ上に、ｎ型層Ｄｎとして、例えば、ｎ型不純物を含有する窒化ガリウム層（ｎ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｎ型不純物として、Ｓｉを用いる。例えば、Ｓｉをドープしながら窒化ガリウム層を１０００ｎｍ程度堆積させる。堆積膜中のＳｉ濃度を、例えば、３×１０１６（３Ｅ１６）ｃｍ−３程度とする。
次いで、バッファ層ＢＵ上に、ｐ型層Ｄｐとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、Ｍｇをドープしながら窒化ガリウム層を１０００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１７（５Ｅ１７）ｃｍ−３程度とする。
次いで、ｐ型層Ｄｐ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１を順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、実施の形態１と同様にして、素子分離領域ＩＳＯを形成する。
次いで、障壁層ＢＡ上に、ゲート接合層ＪＬとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を１００ｎｍ程度堆積させる。
次いで、ゲート接合層ＪＬ上に、ゲート電極形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、ゲート接合層ＪＬをドライエッチングする。
次いで、図４７〜図４９に示すように、ゲート接合層ＪＬ上に、ゲート電極ＧＥを形成する。例えば、ゲート接合層ＪＬ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。
次いで、ゲート電極ＧＥ上を含む障壁層ＢＡ上に、層間絶縁膜ＩＬ１を、実施の形態１と同様にして形成する。
次いで、実施の形態１と同様にして、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤを形成する。次いで、図５０に示すように、実施の形態１と同様にして、貫通孔ＴＨＤの側壁に側壁絶縁膜ＳＷを形成する。
次いで、図５１〜図５３に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレイン電極ＤＥおよび接続部ＶＩＡＳ、ＶＩＡＤを形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態４）
実施の形態３においては、素子分離領域ＩＳＯに接続部ＶＩＡＳを設けたが、活性領域ＡＣに接続部ＶＩＡＳを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡＳを設ける。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図５４は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。
本実施の形態の半導体装置においては、実施の形態３と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。ｎ＋層ＮＬは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなる。ｎ型層Ｄｎは、窒化物半導体に対しｎ型となる不純物を添加した窒化物半導体層からなり、ｎ型の不純物の濃度がｎ＋層ＮＬより低い層である。ｐ型層Ｄｐは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなる。チャネル下地層ＵＣは、上層の平面方向の格子定数を決める層であり、チャネル下地層ＵＣよりも平面方向の格子定数が小さい層はひっぱり歪を受け、チャネル下地層ＵＣよりも平面方向の格子定数が大きい層は圧縮歪を受けるものとする。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。
本実施の形態の半導体素子は、実施の形態３と同様に、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。このゲート接合層ＪＬは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。また、ゲート接合層ＪＬとゲート電極ＧＥとは、ショットキー接続していることが好ましい。
ここで、本実施の形態においては、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）が配置されている。そして、ｎ型層Ｄｎは接続部ＶＩＡＤを介してドレイン電極（カソード電極）ＤＥと接続され、ｐ型層Ｄｐは接続部ＶＩＡＳを介してソース電極（アノード電極）ＳＥと接続されている。なお、ｎ型層Ｄｎの下にはｎ＋層ＮＬが配置され、ｎ型層Ｄｎとドレイン電極（カソード電極）ＤＥとは、このｎ＋層ＮＬを介しても接続されることとなる。このように、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置することで、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。
図５５および図５６を参照しながら、本実施の形態の半導体装置をさらに説明する。図５５および図５６は、本実施の形態の半導体装置の構成を示す断面図である。
図５５および図５６に示すように、本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。そして、本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。実施の形態３の場合と同様に、ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰとの接続部となるコンタクトホールＣ１Ｄが配置されている。また、素子分離領域ＩＳＯＤにおいて、素子分離領域ＩＳＯＤを貫通し、その下方のｎ＋層ＮＬまで到達する接続部（ビアともいう）ＶＩＡＤを設け、この接続部ＶＩＡＤをドレイン電極ＤＥと電気的に接続している。接続部ＶＩＡＤの側壁部には、接続部ＶＩＡＤとｐ型層Ｄｐとの電気的接続を防止するために、側壁絶縁膜ＳＷが設けられている。ソース電極ＳＥの下には、ソース電極ＳＥとｐ型層Ｄｐとを電気的に接続する接続部ＶＩＡＳが配置されている。この接続部ＶＩＡＳは、貫通孔ＴＨＳの内部に配置され、その平面形状は、Ｙ方向に長辺を有する矩形状である。よって、接続部ＶＩＡＳはソース電極ＳＥと電気的に接続される。
なお、実施の形態３と同様に、ドレイン電極ＤＥは、ドレインパッドＤＰと接続され、ソース電極ＳＥは、ソースパッドＳＰと接続される。また、ゲート電極ＧＥは、ゲート線ＧＬと接続される（図３参照）。また、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている（図３参照）。
また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。
基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。
ゲート接合層ＪＬとしては、例えば、ＧａＮ層を用いることができる。ゲート接合層ＪＬの構成材料は、実施の形態３で説明したとおりである。
また、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。
また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡＳ、ＶＩＡＤのそれぞれの構成材料は、実施の形態１で説明したとおりである。
このように、本実施の形態においては、バッファ層ＢＵとチャネル下地層ＵＣとの間に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を配置したので、実施の形態１で詳細に説明したように、アバランシェ降伏の発生を抑制でき、ＭＩＳＦＥＴ（素子）の破壊を抑制することができる。また、素子とｐｎダイオードとを重なるように配置することで、装置面積の縮小化や素子の高集積化を図ることができる。また、素子の内部に窒化物半導体よりなるｐｎダイオードを設けることで、高温（例えば、２００℃以上）での動作が可能となる。また、接続部ＶＩＡＤを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内に配置することにより、半導体素子の微細化や高集積化を図ることができる。また、単位面積当たりのオン抵抗を低減することができる。
［製法説明］
次いで、図５５および図５６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
まず、実施の形態３の場合と同様にして、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。次いで、バッファ層ＢＵ上に、ｎ＋層ＮＬ、ｎ型層Ｄｎ、ｐ型層Ｄｐ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、ゲート接合層ＪＬおよびゲート電極ＧＥを、実施の形態３と同様にして形成する。
次いで、実施の形態２と同様にして、層間絶縁膜ＩＬ１等の中に、コンタクトホールＣ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤを形成する。
上記工程にて形成されたコンタクトホールＣ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨＳの底面からはｐ型層Ｄｐが露出し、貫通孔ＴＨＤの底面からはｎ＋層ＮＬが露出する。
次いで、コンタクトホールＣ１Ｄおよび貫通孔ＴＨＳ、ＴＨＤ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレイン電極ＤＥおよび接続部ＶＩＡＳ、ＶＩＡＤを形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態５）
実施の形態１等においては、接続部ＶＩＡＤとｐ型層Ｄｐとの絶縁（電気的接続の防止）のために側壁絶縁膜ＳＷを用いたが、他の方法で接続部ＶＩＡＤとｐ型層Ｄｐとの絶縁を図ってもよい。
図５７は、本実施の形態の第１例を示す半導体装置の要部断面図である。図５７に示すように、貫通孔ＴＨＤの側壁部に、窒素（Ｎ）やホウ素（Ｂ）などのイオン種を打ち込むことにより、高抵抗層ＨＬを形成してもよい。
例えば、貫通孔ＴＨＤの形成領域を含む領域に、窒素（Ｎ）やホウ素（Ｂ）などのイオン種を打ち込む。この際、打ち込みの深さ、即ち、高抵抗層ＨＬの底部が、ｐ型層Ｄｐの底面より下に位置するように、イオンの打ち込み条件を調整する。次いで、高抵抗層ＨＬを貫通し、その下方のｎ＋層ＮＬまで到達する貫通孔ＴＨＤを設け、その内部に接続部ＶＩＡＤを形成する。
図５８は、本実施の形態の第２例を示す半導体装置の要部断面図である。図５８に示すように、貫通孔ＴＨＤの側壁部から離間して接続部ＶＩＡＤを配置してもよい。例えば、この接続部ＶＩＡＤは、ドレイン電極ＤＥとは異なる配線層を用いて、ドレイン電極ＤＥと接続される。
例えば、接続部ＶＩＡＤの形成領域を含む領域に、貫通孔ＴＨＤを形成する。そして、貫通孔ＴＨＤ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成し、この導電性膜をエッチングすることにより、接続部ＶＩＡＤを形成する。この際、接続部ＶＩＡＤの平面形状が貫通孔ＴＨＤの平面形状より一回り小さくなるようにエッチングする。これにより、貫通孔ＴＨＤの側壁部と接続部ＶＩＡＤとの間にスペース（隙間）が生じ、接続部ＶＩＡＤとｐ型層Ｄｐとの電気的接続を防止することができる。なお、上記スペース（隙間）は、その後の工程により、保護膜ＰＲＯなどで埋め込まれてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、ｐ型層Ｄｐおよびｎ型層Ｄｎよりなるｐｎダイオードまたはｎ＋層ＮＬ、ｎ型層Ｄｎおよびｐ型層Ｄｐよりなる積層部を、基板Ｓとバッファ層ＢＵとの間、またはバッファ層ＢＵ中に設けてもよい。また、ｐ型層Ｄｐ上に、意図的に不純物を添加していない層（例えば、ｉ−ＧａＮ層）を設け、チャネル層ＣＨに対するｐ型層Ｄｐ中の不純物の影響を低減してもよい。また、上記実施の形態１〜４で説明したゲート電極部以外の構成を有する半導体装置に、ｎ型層Ｄｎおよびｐ型層Ｄｐ（ｐｎダイオード）を適用してもよい。
ＡＣ 活性領域
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ１Ｄ コンタクトホール
Ｃ１Ｓ コンタクトホール
ＣＨ チャネル層
ＣＰ キャップ層
ＤＥ ドレイン電極
Ｄｎ ｎ型層
Ｄｐ ｐ型層
ＤＰ ドレインパッド
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＬＴ 溝
ＨＬ 高抵抗層
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＳＯ（ＩＳＯＤ、ＩＳＯＳ） 素子分離領域
ＪＬ ゲート接合層
Ｍ マスク膜
ＮＬ ｎ＋層
ＮＵＣ 核生成層
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲＯ 保護膜
Ｓ 基板
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＷ 側壁絶縁膜
Ｔ 溝
ＴＨＤ 貫通孔
ＴＨＳ 貫通孔
ＵＣ チャネル下地層
ＶＩＡＤ 接続部
ＶＩＡＳ 接続部

Claims (15)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
    前記第４窒化物半導体層を貫通し、前記第３窒化物半導体層の途中まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記第１電極と前記第１窒化物半導体層とを接続する第１接続部と、
    前記第２電極と前記第２窒化物半導体層とを接続する第２接続部と、
    前記第１接続部と前記第２窒化物半導体層との間に形成された絶縁膜と、
    を有し、
    前記第４窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より小さく、
    前記第１窒化物半導体層は、第１導電型の不純物を含有し、
    前記第２窒化物半導体層は、前記第１導電型の逆導電型である第２導電型の不純物を含有し、
    前記基板上に、第１領域と第２領域とを有し、
    前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
    前記第２領域には、前記第４窒化物半導体層および前記第３窒化物半導体層中に形成された素子分離領域が設けられ、
    前記第１接続部は、前記素子分離領域および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する第１貫通孔の内部に配置され、
    前記第１貫通孔の側壁と前記第１接続部との間に前記絶縁膜が配置され、
    前記第１窒化物半導体層の下に、第５窒化物半導体層を有し、
    前記第５窒化物半導体層は、前記第１窒化物半導体層より高濃度の前記第１導電型の不純物を含有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２接続部は、前記素子分離領域を貫通し、前記第２窒化物半導体層まで到達する第２貫通孔の内部に配置されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１接続部上には、前記第１電極と電気的に接続される第１端子部が、配置されている、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第２接続部上には、前記第２電極と電気的に接続される第２端子部が、配置されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１接続部は、前記素子分離領域、前記第２窒化物半導体層および前記第１窒化物半導体層を貫通し、前記第５窒化物半導体層まで到達する前記第１貫通孔の内部に配置されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記基板と前記第１窒化物半導体層との間に超格子層を有し、
    前記超格子層は、第６窒化物半導体層と、前記第６窒化物半導体層と電子親和力の異なる第７窒化物半導体層との積層体が２以上繰り返し配置されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２接続部は、前記第４窒化物半導体層および前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する第２貫通孔の内部に配置されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第２接続部上には、前記第２電極が、配置されている、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第１接続部上には、前記第１電極と電気的に接続される第１端子部が、配置されている、半導体装置。
  10. 請求項７記載の半導体装置において、
    前記第１接続部は、前記素子分離領域、前記第２窒化物半導体層および前記第１窒化物半導体層を貫通し、前記第５窒化物半導体層まで到達する前記第１貫通孔の内部に配置されている、半導体装置。
  11. 請求項７記載の半導体装置において、
    前記基板と前記第１窒化物半導体層との間に超格子層を有し、
    前記超格子層は、第６窒化物半導体層と、前記第６窒化物半導体層と電子親和力の異なる第７窒化物半導体層との積層体が２以上繰り返し配置されている、半導体装置。
  12. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
    前記第４窒化物半導体層の上方に、ゲート接合用の窒化物半導体層を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記第１電極と前記第１窒化物半導体層とを接続する第１接続部と、
    前記第２電極と前記第２窒化物半導体層とを接続する第２接続部と、
    前記第１接続部と前記第２窒化物半導体層との間に形成された絶縁膜と、
    を有し、
    前記第４窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より小さく、
    前記ゲート接合用の窒化物半導体層の電子親和力は、前記第４窒化物半導体層の電子親和力より大きく、
    前記第１窒化物半導体層は、第１導電型の不純物を含有し、
    前記第２窒化物半導体層は、前記第１導電型の逆導電型である第２導電型の不純物を含有し、
    前記基板上に、第１領域と第２領域とを有し、
    前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
    前記第２領域には、前記第４窒化物半導体層および前記第３窒化物半導体層中に形成された素子分離領域が設けられ、
    前記第１接続部は、前記素子分離領域および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する第１貫通孔の内部に配置され、
    前記第１貫通孔の側壁と前記第１接続部との間に前記絶縁膜が配置され、
    前記第１窒化物半導体層の下に、第５窒化物半導体層を有し、
    前記第５窒化物半導体層は、前記第１窒化物半導体層より高濃度の前記第１導電型の不純物を含有する、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第２接続部は、前記素子分離領域を貫通し、前記第２窒化物半導体層まで到達する第２貫通孔の内部に配置されている、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第２接続部は、前記第４窒化物半導体層および前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する前記第２貫通孔の内部に配置されている、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第２接続部上には、前記第２電極が、配置されている、半導体装置。
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