JP2013157407A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2013157407A
JP2013157407A JP2012015704A JP2012015704A JP2013157407A JP 2013157407 A JP2013157407 A JP 2013157407A JP 2012015704 A JP2012015704 A JP 2012015704A JP 2012015704 A JP2012015704 A JP 2012015704A JP 2013157407 A JP2013157407 A JP 2013157407A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
compound semiconductor
insulating film
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012015704A
Other languages
English (en)
Inventor
Shinichi Akiyama
深一 秋山
Tsutomu Hosoda
勉 細田
Masato Miyamoto
真人 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012015704A priority Critical patent/JP2013157407A/ja
Priority to US13/731,759 priority patent/US20130193485A1/en
Priority to CN2013100319099A priority patent/CN103227198A/zh
Publication of JP2013157407A publication Critical patent/JP2013157407A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】高い閾値電圧でノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】電子走行層１０３の上方に形成された電子供給層１０４と、電子供給層１０４の上方に形成された２次元電子ガス抑制層１０５と、が設けられている。２次元電子ガス抑制層１０５及び電子走行層１０３の上方に形成された絶縁膜１０７と、絶縁膜１０７の上方に形成されたゲート電極１０８ｇと、が設けられている。ゲート電極１０８ｇは、２次元電子ガス抑制層１０５に電気的に接続されている。
【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関する。
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＧａＮ層を電子走行層（チャネル層）、ＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
但し、二次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、ゲート電極と電子供給層との間にｐ型ＧａＮ層を形成して二次元電子ガスを打ち消す技術等が提案されている。
ｐ型ＧａＮ層を備えたＧａＮ系ＨＥＭＴには、ｐ型ＧａＮ層とゲート電極とを直接接続したもの、これらの間にゲート絶縁膜を介在させてＭＩＳ（metal insulator semiconductor）構造を採用したものがある。
しかしながら、ｐ型ＧａＮ層とゲート電極とを直接接続した従来のＧａＮ系ＨＥＭＴでは、高い閾値電圧を得ることが困難である。また、従来のＭＩＳ構造のＧａＮ系ＨＥＭＴは、正常にノーマリオフ動作させることが困難である。
特開２００８−２７７５９８号公報 特開２０１１−２９５０６号公報 特開２００８−１０３６１７号公報
本発明の目的は、高い閾値電圧でノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成された２次元電子ガス抑制層と、が設けられている。前記２次元電子ガス抑制層及び前記電子走行層の上方に形成された絶縁膜と、前記絶縁膜の上方に形成されたゲート電極と、が設けられている。前記ゲート電極は、前記２次元電子ガス抑制層に電気的に接続されている。
化合物半導体装置の製造方法の一態様では、電子走行層の上方に電子供給層を形成し、前記電子供給層の上方に２次元電子ガス抑制層を形成する。前記２次元電子ガス抑制層及び前記電子走行層の上方に絶縁膜を形成し、前記絶縁膜の上方にゲート電極を形成する。前記ゲート電極を、前記２次元電子ガス抑制層に電気的に接続する。
上記の化合物半導体装置等によれば、ゲート電極が２次元電子ガス抑制層に電気的に接続されているため、高い閾値電圧でノーマリオフ動作を実現することができる。
第１の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１の参考例のＧａＮ系ＨＥＭＴの構造及び特性を示す図である。 第１の実施形態の特性を示す図である。 オフ時のエネルギ状態を示すバンド図である。 第２の参考例のＧａＮ系ＨＥＭＴの構造及び特性を示す図である。 オン時のエネルギ状態を示すバンド図である。 第１の実施形態における電子の移動を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図８Ａに引き続き、半導体装置の製造方法を示す断面図である。 図８Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図８Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図８Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図８Ｅに引き続き、半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の構造を示す図である。 第２の実施形態の特性を示す図である。 第３の参考例のＧａＮ系ＨＥＭＴを示す断面図である。 第３の参考例の特性を示す図である。 第３の実施形態に係る半導体装置の構造を示す図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１４Ａに引き続き、半導体装置の製造方法を示す断面図である。 図１４Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図１４Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図１４Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１４Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図１４Ｆに引き続き、半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の構造を示す図である。 第５の実施形態に係るディスクリートパッケージを示す図である。 第６の実施形態に係るＰＦＣ回路を示す結線図である。 第７の実施形態に係る電源装置を示す結線図である。 第８の実施形態に係る高周波増幅器を示す結線図である。
以下、添付の図面を参照しながら実施形態について詳細に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
第１の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図１に示すように、基板１０１上にバッファ層１０２、電子走行層（チャネル層）１０３及び電子供給層１０４が形成されている。電子供給層１０４の材料のバンドギャップは、電子走行層１０３の材料のそれよりも大きい。バッファ層１０２、電子走行層１０３及び電子供給層１０４に、素子領域を区画する素子分離領域１０６が形成されている。素子領域内において電子供給層１０４上に２ＤＥＧ抑制層１０５が形成されている。２ＤＥＧ抑制層１０５を覆う保護膜１０７が電子供給層１０４及び素子分離領域１０６上に形成されている。保護膜１０７には、２ＤＥＧ抑制層１０５の一部を露出する開口部１０７ａが形成されている。保護膜１０７上に、開口部１０７ａを介して２ＤＥＧ抑制層１０５に接するゲート電極１０８ｇが形成されている。ゲート電極１０８ｇを覆う保護膜１０９が保護膜１０７上に形成されている。保護膜１０９及び保護膜１０７の平面視でゲート電極１０８ｇを間に挟む位置に開口部１１０ｓ及び開口部１１０ｄが形成されており、開口部１１０ｓ及び開口部１１０ｄ内に、それぞれソース電極１１２ｓ及びドレイン電極１１２ｄが形成されている。ソース電極１１２ｓ及びドレイン電極１１２ｄと開口部１１０ｓ及び開口部１１０ｄの内側面との間には、導電膜１１１ａが形成されている。ソース電極１１２ｓ及びドレイン電極１１２ｄを覆う保護膜１１４が保護膜１０９上に形成されている。
ここで、ゲート電極１０８ｇの形状等について更に説明する。本実施形態では、ゲート電極１０８ｇは、平面視で、ソース電極１１２ｓとドレイン電極１１２ｄとを結ぶ直線上において、２ＤＥＧ抑制層１０５の全体を覆うように形成されている。つまり、ソース電極１１２ｓとドレイン電極１１２ｄとを結ぶ直線上では、ゲート電極１０８ｇの両端部１０８ｅが２ＤＥＧ抑制層１０５の両端部１０５ｅと重なり合うか、両端部１０５ｅよりも外側に位置している。また、ゲート電極１０８ｇには、少なくとも、２ＤＥＧ抑制層１０５と接する面（接触面１１９）よりもドレイン電極１１２ｄにおいて保護膜１０７上に位置する部分（ＭＩＳ形成部１１８）が含まれる。
第１の実施形態では、電子供給層１０４のバンドギャップが電子走行層１０３のバンドギャップよりも大きいため、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、電子走行層１０３の電子供給層１０４との界面近傍に２次元電子ガス（２ＤＥＧ１１５）が発生する。但し、２ＤＥＧ抑制層１０５の下方では、２ＤＥＧ抑制層１０５の作用により２ＤＥＧ１１５が打ち消されている。このため、ノーマリオフ動作が可能である。
更に、本実施形態では、ゲート電極１０８ｇにＭＩＳ形成部１１８が含まれているため、高い閾値電圧を得ることができる。この効果について、第１の参考例を参照しながら説明する。図２（ａ）は、第１の参考例のＧａＮ系ＨＥＭＴを示す断面図であり、図２（ｂ）は、第１の参考例のゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。この第１の参考例は、本願発明者らが作製したものであり、電子供給層１０４として、Ａｌ組成が２０％、厚さが２０ｎｍのＡｌＧａＮ層を用い、２ＤＥＧ抑制層１０５として、Ｍｇが４×１０19ｃｍ-3のドーズ量でドーピングされ、厚さが約８０ｎｍのｐ型ＧａＮ層を用いた。そして、この第１の参考例のＶｇ−Ｉｄ特性を、ドレイン電圧を１Ｖとして測定したところ、図２（ｂ）に示す結果が得られた。つまり、ドレイン電流（Ｉｄ）が１×１０-6Ａであるゲート電圧（Ｖｇ）を閾値電圧と定義すると、第１の参考例の閾値電圧は＋０．５Ｖであった。駆動電流は２．７×１０-2Ａであった。
図３は、第１の実施形態のゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。本願発明者らが第１の実施形態に倣ってＧａＮ系ＨＥＭＴを作製し、そのＶｇ−Ｉｄ特性を、ドレイン電圧を１Ｖとして測定したところ、図３に示す結果が得られた。このＧａＮ系ＨＥＭＴでは、第１の参考例と同様に、電子供給層１０４として、Ａｌ組成が２０％、厚さが２０ｎｍのＡｌＧａＮ層を用い、２ＤＥＧ抑制層１０５として、Ｍｇが４×１０19ｃｍ-3のドーズ量でドーピングされ、厚さが約８０ｎｍのｐ型ＧａＮ層を用いた。ドレイン電流（Ｉｄ）が１×１０-6Ａであるゲート電圧（Ｖｇ）を閾値電圧と定義すると、閾値電圧は＋１．５Ｖであった。つまり、第１の参考例よりも大幅に高い閾値電圧を得ることができた。
このように高い閾値電圧を得ることができることは、図４に示すＭＩＳ形成部１１８を含む断面における深さ方向のオフ時のバンド図からも明らかである。すなわち、第１の実施形態では、図４に示すように、保護膜１０７のバンドが、ＭＩＳ形成部１１８（ゲート電極１０８ｇ）から２ＤＥＧ抑制層１０５に向かうほど高くなっている。従って、保護膜１０７（絶縁膜）が厚いほど、高い閾値電圧が得られるのである。
更に、本実施形態では、ＭＩＳ形成部１１８よりもソース電極１１２ｓ側に接触面１１９が位置するため、正常な動作が可能である。この効果について、ＭＩＳ構造を採用した第２の参考例を参照しながら説明する。図５（ａ）は、第２の参考例のＧａＮ系ＨＥＭＴを示す断面図であり、図５（ｂ）は、ゲート電極を含む断面における深さ方向のオン時のバンド図を示す。この第２の参考例では、図５（ａ）に示すように、２ＤＥＧ抑制層１０５を覆うように絶縁膜１８２が形成され、その上にゲート電極１８１が形成されている。第２の参考例では、図５（ｂ）に示すように、ゲート電極１８１に正の電位を付与しても、絶縁膜１８２と２ＤＥＧ抑制層１０５との界面近傍に電子１８３がトラップされてしまう。このため、電子供給層１０４と電子走行層１０３との界面近傍まで電界が伝わらず、２ＤＥＧが湧き出さない。このため、第２の参考例では、正常な動作が困難である。
図６に、第１の実施形態におけるＭＩＳ形成部１１８を含む断面における深さ方向のオン時のバンド図を示す。第２の参考例とは対照的に、第１の実施形態では、図６に示すように、オン時に、電子１８３が絶縁膜１８２と２ＤＥＧ抑制層１０５との界面近傍にトラップされることはなく、電子走行層１０３と電子供給層１０４との界面近傍に湧き出す。つまり、十分な２ＤＥＧを確保することができる。これは、図７に示すように、ゲート電極１０８ｇがソース電極１１２ｓ側で２ＤＥＧ抑制層１０５と接しており、電子１８３がトラップされることなく接触面１１９を介してゲート電極１０８ｇに流れ込むからである。
上記の第２の参考例に倣ってＧａＮ系ＨＥＭＴを作製し、ドレイン電圧を１ＶとしてＶｇ−Ｉｄ特性を測定したところ、表１に示す結果が得られた。このＧａＮ系ＨＥＭＴでは、電子供給層１０４として、Ａｌ組成が１４％、厚さが１８ｎｍのＡｌＧａＮ層を用い、２ＤＥＧ抑制層１０５として、Ｍｇが４×１０19ｃｍ-3のドーズ量でドーピングされ、厚さが約８０ｎｍのｐ型ＧａＮ層を用いた。第２の参考例では、リーク電流程度のドレイン電流（Ｉｄ）が流れただけであり、オン状態とならなかった。表１には、第１の実施形態、第１の参考例の結果も示す。
Figure 2013157407
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図８Ａ〜図８Ｆは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図８Ａ（ａ）に示すように、Ｓｉ基板等の基板１０１上にバッファ層１０２を形成する。バッファ層１０２としては、例えば厚さが１００ｎｍ〜ら２μｍ程度のＡｌＮ層を形成する。バッファ層１０２として、ＡｌＮ層及びＧａＮ層を交互に複数積層した積層体を形成してもよく、基板１０１との界面から離間するほどＡｌ組成が減少するＡｌxＧａ(1-x)Ｎ（０＜ｘ≦１）層（基板１０１との界面ではＡｌＮ）を形成してもよい。その後、バッファ層１０２上に電子走行層（チャネル層）１０３を形成する。電子走行層１０３としては、例えば厚さが１μｍ〜３μｍ程度のＧａＮ層を形成する。続いて、電子走行層１０３上に電子供給層１０４を形成する。電子供給層１０４としては、例えば厚さが５ｎｍ〜４０ｎｍ程度のＡｌＧａＮ層を形成する。電子走行層１０３のＧａＮのバンドギャップよりも電子供給層１０４のＡｌＧａＮのバンドギャップが大きいので、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、キャリアである２次元電子ガス（２ＤＥＧ）が電子走行層１０３の電子供給層１０４との界面近傍に発生する。次いで、電子供給層１０４上に、２ＤＥＧを減少させる２ＤＥＧ抑制層１０５を形成する。この結果、電子走行層１０３の電子供給層１０４との界面近傍に発生していた２ＤＥＧが消失する。２ＤＥＧ抑制層１０５としては、例えば厚さが１０ｎｍ〜３００ｎｍ程度のｐ型ＧａＮ層を形成する。
その後、図８Ａ（ｂ）に示すように、２ＤＥＧ抑制層１０５上に、ゲートを形成する予定の部分を覆い、他の部分を露出するレジストパターン１５１を形成する。そして、レジストパターン１５１をエッチングマスクとして２ＤＥＧ抑制層１０５のドライエッチングを行う。この結果、２ＤＥＧ抑制層１０５が除去された領域において、２ＤＥＧが電子走行層１０３の電子供給層１０４との界面近傍に再度発生する。このドライエッチングでは、例えば塩素系ガス又はＳＦx系ガスをエッチングガスとして用いる。
続いて、図８Ａ（ｃ）に示すように、レジストパターン１５１を除去する。次いで、素子分離領域を形成する予定の領域を露出し、他の部分を覆うレジストパターン１５２を電子供給層１０４上に形成する。レジストパターン１５２をマスクとして用いたイオン注入により少なくとも電子供給層１０４及び電子走行層１０３の結晶にダメージを与えて、素子領域を区画する素子分離領域１０６を形成する。このイオン注入では、例えばＡｒイオン又はＢ系のイオンの注入を行う。
その後、図８Ｂ（ｄ）に示すように、レジストパターン１５２を除去する。続いて、全面に、保護膜１０７を形成する。保護膜１０７としては、例えば厚さが２０ｎｍ〜５００ｎｍ程度のシリコン窒化膜をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法にて形成する。保護膜１０７として、シリコン酸化膜、又はシリコン窒化膜及びシリコン酸化膜の積層体を形成してもよい。また、保護膜１０７を熱ＣＶＤ法又は原子層堆積（ＡＬＤ：atomic layer deposition）法にて形成してもよい。
次いで、図８Ｂ（ｅ）に示すように、保護膜１０７のゲート電極を形成する予定の領域を露出し、他の部分を覆うレジストパターン１５３を保護膜１０７上に形成する。そして、レジストパターン１５３をマスクとして、フッ酸を含む薬液を用いたウェットエッチングを行う。この結果、保護膜１０７のゲート電極を形成する予定の領域に開口部１０７ａが形成される。
その後、図８Ｂ（ｆ）に示すように、レジストパターン１５３を除去する。続いて、ゲート電極となる導電膜１０８を全面に形成する。導電膜１０８としては、例えば厚さが１０ｎｍ〜５００ｎｍ程度の高仕事関数膜を物理気相成長（ＰＶＤ：physical vapor deposition）法にて形成する。高仕事関数膜としては、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ3Ｓｉ、Ｐｄ等の仕事関数が４．５ｅＶ以上の材料の膜が挙げられる。
次いで、図８Ｃ（ｇ）に示すように、導電膜１０８をパターニングしてゲート電極１０８ｇを形成する。導電膜１０８のパターニングに当たっては、ゲート電極１０８ｇを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを導電膜１０８上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。
その後、図８Ｃ（ｈ）に示すように、ゲート電極１０８ｇを覆う保護膜１０９を保護膜１０７上に形成する。保護膜１０９としては、例えば厚さが１００ｎｍ〜１５００ｎｍ程度のシリコン酸化膜を形成する。保護膜１０９の上面は平坦にすることが好ましい。このためには、例えば、スピンコート法により保護膜１０９の原料を塗布し、その後に、キュアによる固形化処理を行えばよい。また、凹凸のある保護膜１０９を形成し、その後に、化学機械的研磨（ＣＭＰ：chemical mechanical polishing）を行ってもよい。また、これらを組み合わせてもよい。
続いて、図８Ｄ（ｉ）に示すように、保護膜１０９及び保護膜１０７の、ソース電極を形成する予定の領域に開口部１１０ｓを形成し、ドレイン電極を形成する予定の領域に開口部１１０ｄを形成する。開口部１１０ｓ及び開口部１１０ｄの形成に当たっては、例えば、開口部１１０ｓ及び開口部１１０ｄを形成する予定の各領域を露出し、その他の部分を覆うレジストパターンを保護膜１０９上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このドライエッチングでは、例えば、並行平板型エッチング装置を用いて、ＣＦ4、ＳＦ6、ＣＨＦ3又はフッ素を含むガス雰囲気にて、基板温度を２５℃〜２００℃とし、圧力を１０ｍＴ〜２Ｔｏｒｒとし、ＲＦパワーを１０Ｗ〜４００Ｗとする。
次いで、図８Ｄ（ｊ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１１及び導電膜１１２を形成する。導電膜１１１としては、例えば厚さが１ｎｍ〜１００ｎｍ程度のＴａ膜等の低仕事関数膜をＰＶＤ法にて形成する。低仕事関数膜としては、Ａｌ、Ｔｉ、ＴｉＮ（メタルリッチ）、Ｔａ、ＴａＮ（メタルリッチ）、Ｚｒ、ＴａＣ（メタルリッチ）、ＮｉＳｉ2及びＡｇ等の仕事関数が４．５ｅＶ未満の材料の膜が挙げられる。導電膜１１１として低仕事関数金属を用いるのは、ソース電極及びドレイン電極の直下の半導体とのバリア障壁を減じることによって、低コンタクト抵抗を得るためである。導電膜１１２としては、例えば厚さが２０ｎｍ〜５００ｎｍ程度のＡｌを主原料とする膜（例えばＡｌ膜）をＰＶＤ法にて形成する。
その後、図８Ｅ（ｋ）に示すように、導電膜１１２及び導電膜１１１をパターニングしてソース電極１１２ｓ及びドレイン電極１１２ｄを形成する。導電膜１１２及び導電膜１１１のパターニングに当たっては、ソース電極１１２ｓ及びドレイン電極１１２ｄを形成する予定の各領域を覆い、その他の部分を露出するレジストパターンを導電膜１１２上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜１０９の上層部をエッチングしてもよい。
続いて、図８Ｅ（ｌ）に示すように、アニール処理を行って導電膜１１１を、よりコンタクト抵抗が低い導電膜１１１ａに変化させる。例えば、このアニール処理の雰囲気は、希ガス、窒素、酸素、アンモニア及び水素の１種又は２種以上の雰囲気とし、時間は１８０秒間以下とし、温度は５５０℃〜６５０℃とする。このアニール処理によって、導電膜１１１と導電膜１１２中のＡｌとが反応し、半導体部分（電子供給層１０４）に対して微少なＡｌスパイクが生じる。この結果、コンタクト抵抗が低下する。このとき、Ａｌの低い仕事関数も低抵抗化に寄与する。
次いで、図８Ｆ（ｍ）に示すように、全面に保護膜１１３を形成する。保護膜１１３としては、例えば厚さが１００ｎｍ〜１５００ｎｍ程度のシリコン酸化膜を形成する。保護膜１１３の上面は平坦にすることが好ましい。このためには、例えば、スピンコート法により保護膜１１３の原料を塗布し、その後に、キュアによる固形化処理を行えばよい。また、凹凸のある保護膜１１３を形成し、その後に、ＣＭＰを行ってもよい。また、これらを組み合わせてもよい。
その後、保護膜１１３及び保護膜１０９にゲート電極１０８ｇを露出する開口部を形成し、保護膜１１３にソース電極１１２ｓを露出する開口部及びドレイン電極１１２ｄを露出する開口部を形成する。そして、これらの開口部内に、それぞれ、ゲート用の配線、ソース用の配線、及びドレイン用の配線を形成する。これらの開口部は、例えばレジストパターンをマスクとして用いたエッチングにより形成することができる。また、これらの配線は、金属膜の形成及びそのパターニング等により形成することができる。
なお、２ＤＥＧを再度発生させる際に、平面視でゲートを形成する予定の領域以外の領域において、２ＤＥＧ抑制層１０５の全体を除去するのではなく、２ＤＥＧ抑制層１０５を薄くするだけでもよい。この場合、薄膜化後の厚さは１０ｎｍ以下とすることが好ましい。十分な量の２ＤＥＧを発生させるためである。
（第２の実施形態）
次に、第２の実施形態について説明する。図９は、第２の実施形態に係る半導体装置の構造を示す図である。
第２の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図９に示すように、平面視でゲート電極１０８ｇとドレイン電極１１２ｄとの間に位置する領域において、保護膜１０７上にフィールドプレート１２１が形成されている。フィールドプレート１２１はソース電極１１２ｓに電気的に接続されている。つまり、フィールドプレート１２１にはソース電極１１２ｓと同じ電位が付与される。他の構成は第１の実施形態と同様である。
この第２の実施形態によれば、フィールドプレート１２１から延びる電界により、ゲート電極１０８ｇとドレイン電極１１２ｄとの間の電界集中を緩和することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、電界集中を第２の実施形態よりも緩和することができる実施形態である。
ここで、第３の実施形態の具体的な説明に先立って、第２の実施形態の特性について説明する。本願発明者らが第２の実施形態に倣ってＧａＮ系ＨＥＭＴを作製し、そのＶｇ−Ｉｄ特性のドレイン電圧への依存性について調査した結果、図１０に示す結果が得られた。なお、フィールドプレート１２１下方の保護膜１０７の厚さは３００ｎｍとした。図１０に示すように、ドレイン電流（Ｉｄ）が１×１０-6Ａであるゲート電圧（Ｖｇ）を閾値電圧と定義すると、ドレイン電圧が３Ｖ又は１０Ｖのときには、閾値電圧は約＋１．３Ｖであった。しかし、ドレイン電圧が３００Ｖのときの閾値電圧は約＋０．３Ｖであった。このことから、ドレイン電圧が１０Ｖを超えると、電界集中を十分に緩和できない可能性がある。第３の実施形態では、ドレイン電圧が高い場合であっても電界集中を十分に緩和できるようにする。
更に、ＧａＮ系ＨＥＭＴの特性について第３の参考例を参照しながら説明する。図１１は、第３の参考例のＧａＮ系ＨＥＭＴを示す断面図である。この第３の参考例は、本願発明者らが作製したものであり、電子供給層１０４として、Ａｌ組成が１５％、２０％又は２２％、厚さが２０ｎｍのＡｌＧａＮ層を用いた。また、図１１に示すように、２ＤＥＧ抑制層１０５を形成せず、保護膜１０７の開口部１０７ａ内に絶縁膜１９２を介してゲート電極１９１を形成した。
そして、本願発明者らが、電子供給層１０４のＡｌ組成毎の、オフ時のドレイン電圧（Ｖｄ＿ｏｆｆ）に対する、所謂動的オン抵抗と静的オン抵抗との比（動的オン抵抗／静的オン抵抗）の変化について調査した結果、図１２（ａ）に示す結果が得られた。図１２（ａ）に示す結果から、ドレイン電圧が２００Ｖ以上であると、動的オン抵抗が静的オン抵抗に対して高いことが明らかである。また、動的オン抵抗と静的オン抵抗との比はＡｌ組成に大きく依存していることも明らかである。そして、ドレイン電圧が２００Ｖの高耐圧領域では、Ａｌ組成を１５％以上とすることが好ましく、２０％以上とすることが好ましいと考えられる。また、欠陥を少なくし結晶性をよくするためにＡｌ組成は４０％未満とすることが好ましい。なお、図１２（ａ）に示す結果から、第１の参考例（図２）において閾値電圧をより高めようとＡｌ組成を低くすると、動的オン抵抗が静的オン抵抗に対して著しく高くなることも分かる。この傾向は、閾値電圧をより高めようとＡｌＧａＮ層を薄くした場合も同様である。
更に、本願発明者らが、ゲート絶縁膜として機能する絶縁膜１９２（比誘電率：７〜９程度）の厚さとピンチオフ電圧（Ｖｐ）との関係について調査を行った結果、図１２（ｂ）に示す結果が得られた。第３の参考例におけるピンチオフ電圧は、フィールドプレートの作用で電界を緩和することができる電圧と等価である。従って、図１２（ｂ）に示す結果から、第２の実施形態では、保護膜１０７の厚さが３００ｎｍ、電子供給層１０４（ＡｌＧａＮ層）のＡｌ組成が２０％の場合、約４７Ｖまでのドレイン電圧が緩和されずにチャネルに印加され得ることが分かる。また、フィールドプレート１２１下の保護膜１０７が薄いほど、チャネルに印加される電圧が小さいことも分かる。ただし、保護膜１０７の全体を４０ｎｍ程度とすると、ＭＩＳ形成部１１８と２ＤＥＧ抑制層１０５との間の厚さが不十分となり得る。このため、保護膜１０７の厚さは、フィールドプレート１２１の下方において、ＭＩＳ形成部１１８と２ＤＥＧ抑制層１０５との間よりも薄くすることが好ましい。
更に、図１２（ｂ）に示す結果では、フィールドプレート１２１下方の保護膜１０７の厚さを４０ｎｍ程度とすれば、Ａｌ組成が２０％の場合、チャネルに印加される電圧は１０Ｖ程度となると考えられる。電界集中の緩和の観点からは好ましいが、この場合には、フィールドプレート１２１下方の保護膜１０７にドレイン電圧が印加されて耐圧が低下する懸念がある。このような耐圧の低下は、電子供給層１０４の表面へのリセスの形成により抑制することができる。リセスの形成によってその部分では電子供給層１０４の残部が薄くなるため、その下方の２ＤＥＧが減少する。この結果、フィールドプレート１２１下方の保護膜１０７の厚さを４０ｎｍ程度まで低減せずとも、例えば１００ｎｍ程度としても、ピンチオフ電圧を十分に抑制できる。
そこで、第３の実施形態では、これらの知見に基づき、フィールドプレート１２１と電子供給層１０４との間隔を第２の実施形態よりも狭めると共に、電子供給層１０４にリセスを設けている。図１３は、第３の実施形態に係る半導体装置の構造を示す図である。
第３の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図１３に示すように、フィールドプレート１２１の下方において、電子供給層１０４の表面にリセス１３１が形成されており、このリセス１３１を露出するようにして保護膜１０７に開口部１０７ｂ（第２の開口部）が形成されている。そして、保護膜１０７上に保護膜１０７よりも薄い絶縁膜１３２（第２の絶縁膜）が形成されている。絶縁膜１３２は開口部１０７ｂの側面及びリセス１３１の内面を覆っている。そして、フィールドプレート１２１は、開口部１０７ｂ及びリセス１３１に入り込むようにして形成されている。また、開口部１０７ａに代えて、保護膜１０７及び絶縁膜１３２に開口部１３３が形成されており、ゲート電極１０８ｇは、絶縁膜１３２上に開口部１３３を介して２ＤＥＧ抑制層１０５に接するようにして形成されている。そして、ソース電極１１２ｓとフィールドプレート１２１とが配線１３４により互いに電気的に接続されている。他の構成は第２の実施形態と同様である。
この第３の実施形態では、ゲート電極１０８ｇの近傍の耐圧を確保するために保護膜１０７及び絶縁膜１３２の総厚を十分に確保すると共に、フィールドプレート１２１の電界集中を緩和するという作用を十分に発揮させることができる。フィールドプレート１２１と電子供給層１０４との間の厚さ方向の距離が、ＭＩＳ形成部１１８と２ＤＥＧ抑制層１０５との間の厚さ方向の距離よりも短いからである。更に、リセス１３１が形成されているため、耐圧をより高く確保することができる。
次に、第３の実施形態に係る半導体装置の製造方法について説明する。図１４Ａ〜図１４Ｇは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図１４Ａ（ａ）に示すように、第１の実施形態と同様にして２ＤＥＧ抑制層１０５のエッチング及びレジストパターン１５１の除去までの処理を行う。次いで、リセスを形成する予定の領域を露出し、他の部分を覆うレジストパターン１６１を電子供給層１０４上に形成する。そして、レジストパターン１６１をマスクとして用いて電子供給層１０４をエッチングして、リセス１３１を形成する。このエッチングでは、例えば、並行平板型エッチング装置を用いて、塩素ガス雰囲気にて、基板温度を２５℃〜１５０℃とし、圧力を１０ｍＴ〜２Ｔｏｒｒとし、ＲＦパワーを５０Ｗ〜４００Ｗとしてドライエッチングを行う。また、電子サイクロトロン共鳴（ＥＣＲ：electron cyclotron resonance）エッチング装置又は誘導結合型（ＩＣＰ：inductively coupled plasma）エッチング装置を用いて、塩素ガス雰囲気にて、基板温度を２５℃〜１５０℃とし、圧力を１ｍＴ〜５０ｍＴｏｒｒとし、バイアスパワーを５Ｗ〜８０Ｗとしてドライエッチングを行ってもよい。
その後、図１４Ａ（ｂ）に示すように、レジストパターン１６１を除去する。続いて、第１の実施形態と同様に、レジストパターン１５２を電子供給層１０４上に形成し、レジストパターン１５２をマスクとして用いてイオン注入を行って、素子分離領域１０６を形成する。このイオン注入では、例えばＡｒイオン又はＢ系のイオンの注入を行う。
次いで、図１４Ａ（ｃ）に示すように、第１の実施形態と同様にして保護膜１０７を形成する。
その後、図１４Ｂ（ｄ）に示すように、保護膜１０７のフィールドプレートを形成する予定の領域を露出し、他の部分を覆うレジストパターン１６２を保護膜１０７上に形成する。そして、レジストパターン１６２をマスクとして、フッ酸を含む薬液を用いたウェットエッチングを行う。この結果、保護膜１０７のフィールドプレートを形成する予定の領域に開口部１０７ｂが形成される。
続いて、図１４Ｂ（ｅ）に示すように、全面に絶縁膜１３２を形成する。絶縁膜１３２としては、例えば厚さが１０ｎｍ〜２００ｎｍ程度のシリコン窒化膜、シリコン酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、ジルコニウム酸化膜、ハフニウムシリケート膜、窒化ハフニウムシリケート膜又はガリウム酸化膜を形成してもよい。また、これのうちの２種以上の積層体を形成してもよい。絶縁膜１３２の形成後にアニール処理（ＰＤＡ：post deposition anneal）を、例えば５００℃〜８００℃で行うことが好ましい。このアニール処理により、絶縁膜１３２に含まれるＣ及びＨを除去することができる。
次いで、図１４Ｂ（ｆ）に示すように、絶縁膜１３２及び保護膜１０７のゲート電極を形成する予定の領域を露出し、他の部分を覆うレジストパターン１５３を絶縁膜１３２上に形成する。そして、レジストパターン１５３をマスクとして、フッ酸を含む薬液を用いたウェットエッチングを行う。この結果、絶縁膜１３２及び保護膜１０７のゲート電極を形成する予定の領域に開口部１３３が形成される。
その後、図１４Ｃ（ｇ）に示すように、レジストパターン１５３を除去する。続いて、第１の実施形態と同様にしてゲート電極となる導電膜１０８を全面に形成する。
続いて、図１４Ｃ（ｈ）に示すように、導電膜１０８をパターニングしてゲート電極１０８ｇ及びフィールドプレート１２１を形成する。導電膜１０８のパターニングに当たっては、ゲート電極１０８ｇを形成する予定の領域及びフィールドプレート１２１を形成する予定の領域を覆い、その他の部分を露出するレジストパターンを導電膜１０８上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。
次いで、図１４Ｄ（ｉ）に示すように、第１の実施形態と同様にして保護膜１０９を形成する。
その後、図１４Ｄ（ｊ）に示すように、保護膜１０９、絶縁膜１３２及び保護膜１０７の、ソース電極を形成する予定の領域に開口部１１０ｓを形成し、ドレイン電極を形成する予定の領域に開口部１１０ｄを形成する。開口部１１０ｓ及び開口部１１０ｄの形成に当たっては、例えば、開口部１１０ｓ及び開口部１１０ｄを形成する予定の各領域を露出し、その他の部分を覆うレジストパターンを保護膜１０９上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。
続いて、図１４Ｅ（ｋ）に示すように、第１の実施形態と同様にして導電膜１１１及び導電膜１１２を形成する。次いで、図１４Ｅ（ｌ）に示すように、第１の実施形態と同様にして導電膜１１２及び導電膜１１１をパターニングしてソース電極１１２ｓ及びドレイン電極１１２ｄを形成する。その後、図１４Ｆ（ｍ）に示すように、第１の実施形態と同様にしてアニール処理を行って導電膜１１１を、よりコンタクト抵抗が低い導電膜１１１ａに変化させる。続いて、図１４Ｆ（ｎ）に示すように、第１の実施形態と同様にして保護膜１１３を形成する。
次いで、図１４Ｇ（ｏ）に示すように、ソース電極１１２ｓを露出する開口部を保護膜１１３に形成し、フィールドプレート１２１を露出する開口部を保護膜１１３及び保護膜１０９に形成する。そして、これの開口部を介してソース電極１１２ｓ及びフィールドプレート１２１を互いに電気的に接続する配線１３４を形成する。なお、ソース電極１１２ｓを露出する開口部、及びフィールドプレート１２１を露出する開口部を形成する際に、ドレイン電極１１２ｄを露出する開口部、及びゲート電極１０８ｇを露出する開口部も形成し、配線１３４を形成する際に、ゲート用の配線及びドレイン用の配線も形成することが好ましい。これらの開口部は、例えばレジストパターンをマスクとして用いたエッチングにより形成することができる。また、配線１３４等は、金属膜の形成及びそのパターニング等により形成することができる。
（第４の実施形態）
次に、第４の実施形態について説明する。図１５は、第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
第４の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図１５に示すように、電子供給層１０４にリセス１３１が形成されておらず、フィールドプレート１２１下方において電子供給層１０４の表面が平坦となっている。他の構成は第３の実施形態と同様である。
この第４の実施形態によっても、第２の実施形態よりも電界集中を効果的に緩和することができる。
なお、第１〜第４の実施形態において、ＭＩＳ形成部１１８と接触面１１９を含む部分とが、互いに同電位が付与される構造、例えば互いに電気的に接続された構造となっていれば、物理的に離間されていてもよい。
また、窒化物半導体層、例えばＨＥＭＴの電子走行層及び電子供給層の材料はＧａＮ系半導体に限定されず、ＡｌＮ系半導体が用いられてもよい。例えば、電子走行層としてＩｎＡｌＮ層が用いられ、電子供給層としてＡｌＮ層が用いられてもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図１６は、第５の実施形態に係るディスクリートパッケージを示す図である。
第５の実施形態では、図１６に示すように、第１〜第４の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１２ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１２ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１０８ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図１７は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第４の実施形態のいずれかの化合物半導体装置が用いられている。
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図１８は、第７の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第４の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図１９は、第８の実施形態に係る高周波増幅器を示す結線図である。
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第４の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された２次元電子ガス抑制層と、
前記２次元電子ガス抑制層及び前記電子走行層の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成されたゲート電極と、
を有し、
前記ゲート電極は、前記２次元電子ガス抑制層に電気的に接続されていることを特徴とする化合物半導体装置。
（付記２）
前記電子供給層の上方で、平面視で前記２次元電子ガス抑制層を間に挟む位置に形成されたソース電極及びドレイン電極を有し、
前記ゲート電極は、当該ゲート電極の前記絶縁膜上に位置する部分よりも前記ソース電極側において前記２次元電子ガス抑制層に電気的に接続されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記ＡｌＧａＮ層の厚さは５ｎｍ以上４０ｎｍ以下であり、
前記ＡｌＧａＮ層のＡｌ組成は１５％以上４０％未満であることを特徴とする付記３に記載の化合物半導体装置。
（付記５）
前記ゲート電極と前記ドレイン電極との間に位置し、前記ソース電極に電気的に接続されたフィールドプレートを有することを特徴とする付記２乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記フィールドプレートと前記電子供給層との間の厚さ方向の距離は、前記ゲート電極の前記絶縁膜上に位置する部分と前記２次元電子ガス抑制層との間の厚さ方向の距離より短いことを特徴とする付記５に記載の化合物半導体装置。
（付記７）
前記フィールドプレートの下方において、前記電子供給層の表面にリセスが形成されていることを特徴とする付記５又は６に記載の化合物半導体装置。
（付記８）
前記ソース電極と前記ドレイン電極とを結ぶ直線上において、前記ゲート電極は前記２次元電子ガス抑制層の全体を覆っていることを特徴とする付記２乃至７のいずれか１項に記載の化合物半導体装置。
（付記９）
前記絶縁膜の厚さは２０ｎｍ以上５００ｎｍ以下であることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
（付記１２）
電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に２次元電子ガス抑制層を形成する工程と、
前記２次元電子ガス抑制層及び前記電子走行層の上方に絶縁膜を形成する工程と、
前記絶縁膜の上方にゲート電極を形成する工程と、
を有し、
前記ゲート電極を、前記２次元電子ガス抑制層に電気的に接続することを特徴とする化合物半導体装置の製造方法。
（付記１３）
前記電子供給層の上方で、平面視で前記２次元電子ガス抑制層を間に挟む位置にソース電極及びドレイン電極を形成する工程を有し、
前記ゲート電極を、当該ゲート電極の前記絶縁膜上に位置する部分よりも前記ソース電極側において前記２次元電子ガス抑制層に電気的に接続することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１４）
前記ゲート電極を形成する工程は、
前記絶縁膜に前記２次元電子ガス抑制層の一部を露出する開口部を形成する工程と、
前記開口部を介して前記２次元電子ガス抑制層に接する導電膜を形成する工程と、
前記導電膜を、少なくとも一部が、前記２次元電子ガス抑制層と接する面よりも前記ドレイン電極側において前記絶縁膜上に位置するようにパターニングする工程と、
を有することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
（付記１５）
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする付記１２乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）
前記ＡｌＧａＮ層の厚さを５ｎｍ以上４０ｎｍ以下とし、
前記ＡｌＧａＮ層のＡｌ組成を１５％以上４０％未満とすることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１７）
平面視で前記ゲート電極と前記ドレイン電極との間に、前記ソース電極に電気的に接続されるフィールドプレートを形成する工程を有することを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１８）
前記フィールドプレートと前記電子供給層との間の厚さ方向の距離を、前記ゲート電極の前記絶縁膜上に位置する部分と前記２次元電子ガス抑制層との厚さ方向の距離より短くすることを特徴とする付記１７に記載の化合物半導体装置の製造方法。
（付記１９）
前記フィールドプレートを形成する工程の前に、
前記絶縁膜に第２の開口部を形成する工程と、
前記第２の開口部内に前記絶縁膜よりも薄い第２の絶縁膜を形成する工程と、
を有し、
前記フィールドプレートを前記第２の絶縁膜上に形成することを特徴とする付記１８に記載の化合物半導体装置の製造方法。
（付記２０）
前記第２の開口部を形成する工程と前記第２の絶縁膜を形成する工程との間に、前記電子供給層の前記第２の開口部から露出している表面にリセスを形成する工程を有することを特徴とする付記１９に記載の化合物半導体装置の製造方法。
（付記２１）
前記ゲート電極を、前記ソース電極と前記ドレイン電極とを結ぶ直線上において、前記２次元電子ガス抑制層の全体を覆うように形成することを特徴とする付記１３乃至２０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２２）
前記絶縁膜の厚さを２０ｎｍ以上５００ｎｍ以下とすることを特徴とする付記１２乃至２１のいずれか１項に記載の化合物半導体装置の製造方法。
１０３：電子走行層
１０４：電子供給層
１０５：２次元電子ガス（２ＤＥＧ）抑制層
１０８ｇ：ゲート電極
１１２ｓ：ソース電極
１１２ｄ：ドレイン電極
１０７：保護膜
１１８：ＭＩＳ形成部
１１９：接触面
１２１：フィールドプレート
１３１：リセス
１３２：絶縁膜

Claims (22)

  1. 電子走行層と、
    前記電子走行層の上方に形成された電子供給層と、
    前記電子供給層の上方に形成された２次元電子ガス抑制層と、
    前記２次元電子ガス抑制層及び前記電子走行層の上方に形成された絶縁膜と、
    前記絶縁膜の上方に形成されたゲート電極と、
    を有し、
    前記ゲート電極は、前記２次元電子ガス抑制層に電気的に接続されていることを特徴とする化合物半導体装置。
  2. 前記電子供給層の上方で、平面視で前記２次元電子ガス抑制層を間に挟む位置に形成されたソース電極及びドレイン電極を有し、
    前記ゲート電極は、当該ゲート電極の前記絶縁膜上に位置する部分よりも前記ソース電極側において前記２次元電子ガス抑制層に電気的に接続されていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記電子走行層はＧａＮ層であり、
    前記電子供給層はＡｌＧａＮ層であり、
    前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記ＡｌＧａＮ層の厚さは５ｎｍ以上４０ｎｍ以下であり、
    前記ＡｌＧａＮ層のＡｌ組成は１５％以上４０％未満であることを特徴とする請求項３に記載の化合物半導体装置。
  5. 前記ゲート電極と前記ドレイン電極との間に位置し、前記ソース電極に電気的に接続されたフィールドプレートを有することを特徴とする請求項２乃至４のいずれか１項に記載の化合物半導体装置。
  6. 前記フィールドプレートと前記電子供給層との間の厚さ方向の距離は、前記ゲート電極の前記絶縁膜上に位置する部分と前記２次元電子ガス抑制層との間の厚さ方向の距離より短いことを特徴とする請求項５に記載の化合物半導体装置。
  7. 前記フィールドプレートの下方において、前記電子供給層の表面にリセスが形成されていることを特徴とする請求項５又は６に記載の化合物半導体装置。
  8. 前記ソース電極と前記ドレイン電極とを結ぶ直線上において、前記ゲート電極は前記２次元電子ガス抑制層の全体を覆っていることを特徴とする請求項２乃至７のいずれか１項に記載の化合物半導体装置。
  9. 前記絶縁膜の厚さは２０ｎｍ以上５００ｎｍ以下であることを特徴とする請求項１乃至８のいずれか１項に記載の化合物半導体装置。
  10. 請求項１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
  11. 請求項１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
  12. 電子走行層の上方に電子供給層を形成する工程と、
    前記電子供給層の上方に２次元電子ガス抑制層を形成する工程と、
    前記２次元電子ガス抑制層及び前記電子走行層の上方に絶縁膜を形成する工程と、
    前記絶縁膜の上方にゲート電極を形成する工程と、
    を有し、
    前記ゲート電極を、前記２次元電子ガス抑制層に電気的に接続することを特徴とする化合物半導体装置の製造方法。
  13. 前記電子供給層の上方で、平面視で前記２次元電子ガス抑制層を間に挟む位置にソース電極及びドレイン電極を形成する工程を有し、
    前記ゲート電極を、当該ゲート電極の前記絶縁膜上に位置する部分よりも前記ソース電極側において前記２次元電子ガス抑制層に電気的に接続することを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
  14. 前記ゲート電極を形成する工程は、
    前記絶縁膜に前記２次元電子ガス抑制層の一部を露出する開口部を形成する工程と、
    前記開口部を介して前記２次元電子ガス抑制層に接する導電膜を形成する工程と、
    前記導電膜を、少なくとも一部が、前記２次元電子ガス抑制層と接する面よりも前記ドレイン電極側において前記絶縁膜上に位置するようにパターニングする工程と、
    を有することを特徴とする請求項１３に記載の化合物半導体装置の製造方法。
  15. 前記電子走行層はＧａＮ層であり、
    前記電子供給層はＡｌＧａＮ層であり、
    前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする請求項１２乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
  16. 前記ＡｌＧａＮ層の厚さを５ｎｍ以上４０ｎｍ以下とし、
    前記ＡｌＧａＮ層のＡｌ組成を１５％以上４０％未満とすることを特徴とする請求項１５に記載の化合物半導体装置の製造方法。
  17. 平面視で前記ゲート電極と前記ドレイン電極との間に、前記ソース電極に電気的に接続されるフィールドプレートを形成する工程を有することを特徴とする請求項１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
  18. 前記フィールドプレートと前記電子供給層との間の厚さ方向の距離を、前記ゲート電極の前記絶縁膜上に位置する部分と前記２次元電子ガス抑制層との厚さ方向の距離より短くすることを特徴とする請求項１７に記載の化合物半導体装置の製造方法。
  19. 前記フィールドプレートを形成する工程の前に、
    前記絶縁膜に第２の開口部を形成する工程と、
    前記第２の開口部内に前記絶縁膜よりも薄い第２の絶縁膜を形成する工程と、
    を有し、
    前記フィールドプレートを前記第２の絶縁膜上に形成することを特徴とする請求項１８に記載の化合物半導体装置の製造方法。
  20. 前記第２の開口部を形成する工程と前記第２の絶縁膜を形成する工程との間に、前記電子供給層の前記第２の開口部から露出している表面にリセスを形成する工程を有することを特徴とする請求項１９に記載の化合物半導体装置の製造方法。
  21. 前記ゲート電極を、前記ソース電極と前記ドレイン電極とを結ぶ直線上において、前記２次元電子ガス抑制層の全体を覆うように形成することを特徴とする請求項１３乃至２０のいずれか１項に記載の化合物半導体装置の製造方法。
  22. 前記絶縁膜の厚さを２０ｎｍ以上５００ｎｍ以下とすることを特徴とする請求項１２乃至２１のいずれか１項に記載の化合物半導体装置の製造方法。
JP2012015704A 2012-01-27 2012-01-27 化合物半導体装置及びその製造方法 Pending JP2013157407A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012015704A JP2013157407A (ja) 2012-01-27 2012-01-27 化合物半導体装置及びその製造方法
US13/731,759 US20130193485A1 (en) 2012-01-27 2012-12-31 Compound semiconductor device and method of manufacturing the same
CN2013100319099A CN103227198A (zh) 2012-01-27 2013-01-28 化合物半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012015704A JP2013157407A (ja) 2012-01-27 2012-01-27 化合物半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2013157407A true JP2013157407A (ja) 2013-08-15

Family

ID=48837571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012015704A Pending JP2013157407A (ja) 2012-01-27 2012-01-27 化合物半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20130193485A1 (ja)
JP (1) JP2013157407A (ja)
CN (1) CN103227198A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095554A (ja) * 2013-11-12 2015-05-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015115582A (ja) * 2013-12-16 2015-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2015149324A (ja) * 2014-02-05 2015-08-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2018201032A (ja) * 2014-09-01 2018-12-20 蘇州捷芯威半導体有限公司Ｇｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法
JP2019161001A (ja) * 2018-03-13 2019-09-19 株式会社東芝 半導体装置
JP2020191378A (ja) * 2019-05-22 2020-11-26 株式会社東芝 半導体装置
WO2023157452A1 (ja) * 2022-02-17 2023-08-24 ローム株式会社 窒化物半導体装置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP6110163B2 (ja) * 2013-03-06 2017-04-05 トランスフォーム・ジャパン株式会社 半導体装置とその製造方法
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
JP2015122361A (ja) * 2013-12-20 2015-07-02 株式会社東芝 電界効果トランジスタ
TWI548087B (zh) * 2014-06-06 2016-09-01 台達電子工業股份有限公司 半導體裝置與其之製造方法
KR20160012459A (ko) * 2014-07-24 2016-02-03 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9859732B2 (en) 2014-09-16 2018-01-02 Navitas Semiconductor, Inc. Half bridge power conversion circuits using GaN devices
US9960154B2 (en) * 2014-09-19 2018-05-01 Navitas Semiconductor, Inc. GaN structures
JP2016171162A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体装置
DE102015212048A1 (de) * 2015-06-29 2016-12-29 Robert Bosch Gmbh Transistor mit hoher Elektronenbeweglichkeit
TWI617027B (zh) * 2015-07-03 2018-03-01 台達電子工業股份有限公司 半導體裝置
CN106328699B (zh) * 2015-07-03 2020-04-14 台达电子工业股份有限公司 半导体装置
US10056478B2 (en) * 2015-11-06 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
US10249725B2 (en) * 2016-08-15 2019-04-02 Delta Electronics, Inc. Transistor with a gate metal layer having varying width
FR3061355A1 (fr) * 2016-12-22 2018-06-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor hemt normalement bloque a canal contraint
TWI653683B (zh) 2017-10-30 2019-03-11 世界先進積體電路股份有限公司 半導體結構和高電子遷移率電晶體的製造方法
CN109755308B (zh) * 2017-11-08 2022-04-29 世界先进积体电路股份有限公司 半导体结构和高电子迁移率晶体管的制造方法
TWI661555B (zh) * 2017-12-28 2019-06-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件
US11121229B2 (en) 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
WO2019139621A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Transistors including first and second semiconductor materials between source and drain regions and methods of manufacturing the same
US11370669B2 (en) * 2018-01-14 2022-06-28 Applied Materials, Inc. Amorphous silicon doped yttrium oxide films and methods of formation
US11043563B2 (en) * 2018-03-12 2021-06-22 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
JP7137947B2 (ja) * 2018-03-22 2022-09-15 ローム株式会社 窒化物半導体装置
US20190305122A1 (en) * 2018-03-28 2019-10-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure
CN110190116B (zh) * 2019-04-30 2021-12-31 大连理工大学 一种高阈值电压常关型高电子迁移率晶体管及其制备方法
JP7348760B2 (ja) * 2019-06-28 2023-09-21 株式会社東芝 半導体装置
CN112242443A (zh) 2019-07-18 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管及其形成方法
US20230187529A1 (en) * 2020-05-13 2023-06-15 Nuvoton Technology Corporation Japan Semiconductor device for power amplification
US11658234B2 (en) 2020-10-27 2023-05-23 Wolfspeed, Inc. Field effect transistor with enhanced reliability
US11502178B2 (en) * 2020-10-27 2022-11-15 Wolfspeed, Inc. Field effect transistor with at least partially recessed field plate
US11749726B2 (en) 2020-10-27 2023-09-05 Wolfspeed, Inc. Field effect transistor with source-connected field plate
CN114520263A (zh) * 2020-11-19 2022-05-20 联华电子股份有限公司 半导体装置及半导体装置的制作方法
CN115148793A (zh) * 2021-03-30 2022-10-04 三星电子株式会社 功率半导体器件及制造该功率半导体器件的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349095A (ja) * 1999-06-04 2000-12-15 Sony Corp 半導体素子およびその製造方法ならびに電力増幅器および無線通信装置
JP2005244072A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置
JP2008098434A (ja) * 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 窒化物半導体トランジスタ及びその製造方法
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
JP2011181922A (ja) * 2010-02-26 2011-09-15 Infineon Technologies Austria Ag 窒化物半導体デバイス
JP2011204877A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 電界効果トランジスタ及びその評価方法
JP2013074128A (ja) * 2011-09-28 2013-04-22 Sharp Corp スイッチング素子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5130641B2 (ja) * 2006-03-31 2013-01-30 サンケン電気株式会社 複合半導体装置
JP4568118B2 (ja) * 2003-01-29 2010-10-27 株式会社東芝 パワー半導体素子
JP5487613B2 (ja) * 2008-12-19 2014-05-07 富士通株式会社 化合物半導体装置及びその製造方法
JP5564791B2 (ja) * 2008-12-26 2014-08-06 富士通株式会社 化合物半導体装置及びその製造方法
CN102292801B (zh) * 2009-01-22 2013-11-06 松下电器产业株式会社 场效应晶体管及其制造方法
JP5866773B2 (ja) * 2011-02-25 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
JP5694020B2 (ja) * 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349095A (ja) * 1999-06-04 2000-12-15 Sony Corp 半導体素子およびその製造方法ならびに電力増幅器および無線通信装置
JP2005244072A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置
JP2008098434A (ja) * 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 窒化物半導体トランジスタ及びその製造方法
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
JP2011181922A (ja) * 2010-02-26 2011-09-15 Infineon Technologies Austria Ag 窒化物半導体デバイス
JP2011204877A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 電界効果トランジスタ及びその評価方法
JP2013074128A (ja) * 2011-09-28 2013-04-22 Sharp Corp スイッチング素子

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095554A (ja) * 2013-11-12 2015-05-18 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015115582A (ja) * 2013-12-16 2015-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US10014403B2 (en) 2013-12-16 2018-07-03 Renesas Electronics Corporation Semiconductor device
JP2015149324A (ja) * 2014-02-05 2015-08-20 ルネサスエレクトロニクス株式会社 半導体装置
US9837519B2 (en) 2014-02-05 2017-12-05 Renesas Electronics Corporation Semiconductor device
JP2018201032A (ja) * 2014-09-01 2018-12-20 蘇州捷芯威半導体有限公司Ｇｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 斜めフィールドプレートパワーデバイス及び斜めフィールドプレートパワーデバイスの製造方法
JP2019161001A (ja) * 2018-03-13 2019-09-19 株式会社東芝 半導体装置
JP2020191378A (ja) * 2019-05-22 2020-11-26 株式会社東芝 半導体装置
JP7368107B2 (ja) 2019-05-22 2023-10-24 株式会社東芝 半導体装置
WO2023157452A1 (ja) * 2022-02-17 2023-08-24 ローム株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
CN103227198A (zh) 2013-07-31
US20130193485A1 (en) 2013-08-01

Similar Documents

Publication Publication Date Title
JP2013157407A (ja) 化合物半導体装置及びその製造方法
JP5874173B2 (ja) 化合物半導体装置及びその製造方法
TWI594431B (zh) 化合物半導體裝置及其製造方法
JP5775321B2 (ja) 半導体装置及びその製造方法、電源装置
TWI452696B (zh) 化合物半導體裝置及其製造方法
TWI472036B (zh) 化合物半導體裝置及其製造方法
JP6014984B2 (ja) 半導体装置及びその製造方法
JP5888064B2 (ja) 化合物半導体装置及びその製造方法
US9349828B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5789967B2 (ja) 半導体装置及びその製造方法、電源装置
US9966445B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2013207102A (ja) 化合物半導体装置及びその製造方法
KR20130034580A (ko) 화합물 반도체 장치 및 그 제조 방법
TW201349493A (zh) 化合物半導體裝置及其製造方法
JP2013077630A (ja) 半導体装置及びその製造方法
JP6859646B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法、電源装置、及び増幅器
JP5932368B2 (ja) 化合物半導体装置及びその製造方法
JP6983624B2 (ja) 半導体装置、電源装置、高周波増幅器、及び半導体装置の製造方法
JP2017162917A (ja) 化合物半導体装置及びその製造方法
JP6216559B2 (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150827

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160201