WO2016143265A1 - 窒化物半導体装置 - Google Patents

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WO2016143265A1
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nitride semiconductor
semiconductor layer
semiconductor device
electrode
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亮 梶谷
柴田　大輔
田中　健一郎
石田　昌宏
上田　哲三
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パナソニック株式会社
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Definitions

  • the present disclosure relates to a semiconductor device, particularly a nitride semiconductor device.
  • Group III nitride semiconductors are promising as materials for high voltage transistors because they have a larger band gap and dielectric breakdown field than conventional semiconductors such as silicon (Si).
  • a group III nitride semiconductor transistor a lateral transistor using a two-dimensional electron gas generated at a heterojunction interface of a group III nitride semiconductor as a channel is generally used.
  • the lateral transistor since the lateral transistor has a structure in which the respective electrodes are arranged in a plane on the surface, electric field concentration occurs on the end surface of the drain electrode, and the breakdown voltage tends to decrease.
  • the group III nitride semiconductor vertical transistor is required to have a high breakdown voltage and a low on-resistance, and to be normally off from the viewpoint of safety during device operation.
  • an n-type GaN layer doped with Si is generally used as a donor.
  • the Si doping concentration is increased too much in order to reduce the on-resistance, a large amount of crystal defects are formed, and the breakdown voltage is significantly reduced.
  • the vertical transistor is normally on.
  • the Si doping concentration is lowered for normally-off or high breakdown voltage, the on-resistance increases. Therefore, it has been very difficult to achieve both normally-off, low on-resistance and high breakdown voltage in the conventional group III nitride semiconductor vertical transistor.
  • an object of the present invention is to provide a nitride semiconductor device capable of realizing a group III nitride semiconductor vertical transistor having normally-off, high breakdown voltage, and low on-resistance.
  • a nitride semiconductor device is a first conductivity type substrate, which has a first surface and a second surface opposite to the first surface.
  • a first nitride semiconductor layer of the first conductivity type disposed on the first surface of the substrate and containing an acceptor impurity; and disposed on the first nitride semiconductor layer; and
  • Two electrodes, and a gate electrode disposed on the second nitride semiconductor layer.
  • a group III nitride semiconductor vertical transistor having normally-off, high breakdown voltage, and low on-resistance can be realized.
  • FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment taken along line A-A ′ of FIG.
  • FIG. 3 is a plan view of the semiconductor device according to the first modification of the first embodiment.
  • FIG. 4 is a cross-sectional view of the semiconductor device according to Modification 1 of Embodiment 1 taken along line B-B ′ shown in FIG. 3.
  • FIG. 5 is a plan view of the semiconductor device according to the second modification of the first embodiment.
  • FIG. 6 is a cross-sectional view of the semiconductor device according to Modification 2 of Embodiment 1 taken along the line C-C ′ shown in FIG. 5.
  • FIG. 5 is a plan view of the semiconductor device according to the second modification of the first embodiment.
  • FIG. 6 is a cross-sectional view of the semiconductor device according to Modification 2 of Embodiment 1 taken along the line C-C ′ shown in FIG. 5.
  • FIG. 5 is
  • FIG. 7 is a plan view of the semiconductor device according to the third modification of the first embodiment.
  • FIG. 8 is a cross-sectional view of the semiconductor device according to the third modification of the first embodiment taken along the line D-D ′ shown in FIG. 7.
  • FIG. 9 is a plan view of the semiconductor device according to the fourth modification of the first embodiment.
  • FIG. 10 is a cross-sectional view of the semiconductor device according to Modification 4 of Embodiment 1 taken along the line E-E ′ shown in FIG. 9.
  • FIG. 11 is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 12 is a sectional view of the semiconductor device according to the second embodiment taken along the line F-F ′ of FIG. 11.
  • FIG. 13 is a plan view of the semiconductor device according to the third embodiment.
  • FIG. 14 is a cross-sectional view of the semiconductor device according to the third embodiment taken along the line G-G ′ of FIG. 13.
  • FIG. 15 is a cross-sectional view of a semiconductor device according to a modification of the third embodiment.
  • FIG. 16 is a plan view of the semiconductor device according to the fourth embodiment.
  • FIG. 17 is a cross-sectional view of the semiconductor device according to the fourth embodiment taken along line H-H ′ of FIG.
  • FIG. 18 is a plan view of the semiconductor device according to the first modification of the fourth embodiment.
  • FIG. 19 is a cross-sectional view of the semiconductor device according to Modification 1 of Embodiment 4 taken along the line I-I ′ of FIG.
  • FIG. 20 is a plan view of a semiconductor device according to the second modification of the fourth embodiment.
  • FIG. 20 is a plan view of a semiconductor device according to the second modification of the fourth embodiment.
  • FIG. 21 is a cross-sectional view of the semiconductor device according to Modification 2 of Embodiment 4 taken along the line J-J ′ of FIG.
  • FIG. 22 is a plan view of a semiconductor device according to the third modification of the fourth embodiment.
  • 23 is a cross-sectional view of the semiconductor device according to Modification 3 of Embodiment 4 taken along the line K-K ′ of FIG.
  • the first conductivity type is N-type and the second conductivity type is P-type.
  • the plan view is hatched corresponding to the cross-sectional view.
  • FIG. 1 is a plan view of a semiconductor device 100 according to the first embodiment.
  • FIG. 2 is a sectional view of the semiconductor device 100 according to the first embodiment taken along the line AA ′ in FIG.
  • “plan view” means viewing from the normal direction of the main surface of the substrate 101. In order to facilitate understanding of the configuration of the semiconductor device according to the present embodiment, the plan view is given the same pattern as the cross-sectional view.
  • the semiconductor device 100 includes a substrate 101 having a first surface S1 and a second surface S2 facing the first surface S1, and a first nitridation disposed on the first surface S1 of the substrate 101. And a second nitride semiconductor layer disposed on the first nitride semiconductor layer.
  • the substrate 101 and the first nitride semiconductor layer 102 are of the first conductivity type.
  • the second nitride semiconductor layer 103 is of the second conductivity type.
  • the semiconductor device 100 corresponds to the nitride semiconductor device of the present invention.
  • the semiconductor device 100 includes a first electrode 120 disposed on the second surface S2 of the substrate 101, a second electrode 122 disposed on the first nitride semiconductor layer 102, a second And a gate electrode 124 disposed on the nitride semiconductor layer 103.
  • the substrate 101 is of the first conductivity type and is made of, for example, GaN.
  • the first nitride semiconductor layer 102 is of the first conductivity type, and is made of, for example, In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). Composed.
  • the second nitride semiconductor layer 103 is of the second conductivity type, and is made of, for example, In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). Composed.
  • the first nitride semiconductor layer 102 includes an acceptor impurity.
  • An acceptor refers to an atom that supplies holes.
  • acceptor atoms implanted into the semiconductor layer are called acceptor impurities.
  • carbon or a transition metal can be used as the acceptor impurity.
  • the carbon concentration is preferably 1 ⁇ 10 16 / cm 2 to 1 ⁇ 10 19 / cm 2 .
  • nitride semiconductor layer 102 when a nitride semiconductor layer is crystal-grown, it becomes n-type naturally due to crystal defects and residual impurities acting as donors.
  • the acceptor impurity contained in the first nitride semiconductor layer 102 partially compensates for these donors, whereby the first nitride semiconductor layer 102 becomes highly insulating.
  • the Al composition of the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103 (that is, the value of y in In x Al y Ga 1-xy N) is adversely affected by lattice mismatch strain with the substrate 101. It is preferable to increase the height within a range that does not appear. With this configuration, since the band gap of each layer is increased, the breakdown voltage of the semiconductor device is improved.
  • the second nitride semiconductor layer 103 includes, for example, magnesium.
  • the magnesium concentration of the second nitride semiconductor layer 103 is preferably 5 ⁇ 10 17 / cm 2 to 5 ⁇ 10 20 / cm 2 .
  • the substrate 101 is a first conductivity type GaN substrate
  • the first nitride semiconductor layer 102 is a first conductivity type GaN layer
  • the second nitride semiconductor layer 103 is a second conductivity type. It is assumed that it is a conductive GaN layer.
  • the source electrode is an ohmic electrode.
  • the drain electrode may be an ohmic electrode or a Schottky electrode.
  • the first electrode 120 is referred to as a source electrode 120 and the second electrode 122 is referred to as a drain electrode 122.
  • the gate electrode 124 and the drain electrode 122 are arranged side by side (in a direction parallel to the main surface of the substrate), the gate electrode 124 and the drain electrode 122 are arranged so as not to be broken due to electric field concentration on the end surface of the drain electrode 122.
  • the distance between the drain electrode 122 is about 20 ⁇ m. Since the highly insulating first nitride semiconductor layer 102 is formed between the source electrode 120 and the drain electrode 122, high breakdown voltage and normally-off are realized.
  • the source electrode is an ohmic electrode.
  • the drain electrode may be an ohmic electrode or a Schottky electrode.
  • the first electrode 120 is referred to as the drain electrode 120 and the second electrode 122 is referred to as the source electrode 122.
  • a voltage of 0 V is applied to the gate electrode 124
  • a voltage of 0 V is applied to the source electrode 122
  • a voltage of +1000 V is applied to the drain electrode 120. Since the highly insulating first nitride semiconductor layer 102 is formed between the source electrode 122 and the drain electrode 120, high breakdown voltage and normally-off are realized.
  • a voltage of +3.4 V or higher is applied to the gate electrode 124. Then, holes flow from the second nitride semiconductor layer 103 into the first nitride semiconductor layer 102.
  • the first nitride semiconductor layer 102 is highly insulating, there are residual donors that are not completely compensated for by acceptor impurities. Light emission is generated by recombination of electrons and holes generated by the residual donor.
  • the current flows through the first insulating semiconductor layer 102 with high insulation and high withstand voltage, which should be essentially free of current by the above process, by light injection accompanying application of the gate voltage.
  • a first nitride having a carbon concentration of 3 ⁇ 10 16 / cm 2 and a film thickness of 12 ⁇ m is formed by MOCVD (Metal Organic Chemical Deposition), for example.
  • MOCVD Metal Organic Chemical Deposition
  • a second nitride semiconductor layer 103 made of, for example, p-type GaN having a magnesium concentration of 1 ⁇ 10 19 / cm 2 and having a thickness of 500 nm is grown on the first nitride semiconductor layer 102 by MOCVD. To do.
  • a resist is applied over the second nitride semiconductor layer 103 and patterned. After patterning the resist, the second nitride semiconductor layer 103 is dry etched.
  • boron ions are implanted into the first nitride semiconductor layer 102 to form the element isolation portion 202.
  • an Al layer having a thickness of 200 nm is disposed on a Ti layer having a thickness of 20 nm.
  • Two electrodes 122 are formed.
  • the first electrode 120 in which an Al layer having a thickness of 200 nm is disposed on a Ti layer having a thickness of 20 nm is formed.
  • a gate electrode 124 is formed in which an Au layer having a thickness of 500 nm is disposed on a Ni layer having a thickness of 100 nm.
  • a current flows through the high-insulation and high-breakdown-voltage first nitride semiconductor layer 102 where the current should not substantially flow by light injection accompanying the gate voltage application.
  • a group III nitride semiconductor vertical transistor having normally-off, high breakdown voltage, and low on-resistance can be realized.
  • FIG. 3 is a plan view of the semiconductor device 100a according to the first modification of the first embodiment.
  • 4 is a cross-sectional view of the semiconductor device 100a taken along line B-B 'shown in FIG.
  • the semiconductor device 100 a has a plurality of circular second nitride semiconductor layers 103 arranged on the first nitride semiconductor layer 102 in plan view.
  • a gate electrode 124 is disposed on each of the plurality of second nitride semiconductor layers 103 as shown in FIG.
  • a second electrode 122 is disposed between the plurality of second nitride semiconductor layers 103.
  • the plurality of gate electrodes 124 may be electrically connected to each other.
  • each second nitride semiconductor layer 103 in plan view is not limited to a circular shape, and may be a polygonal shape such as a quadrangle. Further, the arrangement of the plurality of second nitride semiconductor layers 103 is not particularly limited as long as the apparatus operates normally.
  • the area occupied by the second electrode 122 in plan view is made larger than the area occupied by the gate electrode 124, that is, between the first electrode 120 and the second electrode 122, that is, Since the channel region between the source electrode and the drain electrode can be widened, the on-resistance can be further suppressed.
  • FIG. 5 is a plan view of the semiconductor device 100b according to the second modification of the first embodiment.
  • 6 is a cross-sectional view of the semiconductor device 100b according to the second modification of the first embodiment taken along the line C-C 'shown in FIG.
  • the semiconductor device 100 b has a plurality of circular second electrodes 122 arranged on the first nitride semiconductor layer 102 in plan view.
  • a second nitride semiconductor layer 103 is disposed between the plurality of second electrodes 122.
  • a gate electrode 124 is disposed on each of the plurality of second nitride semiconductor layers 103 as shown in FIG.
  • the plurality of second electrodes 122 may be electrically connected to each other.
  • each second electrode 122 in plan view is not limited to a circular shape, and may be a polygonal shape such as a quadrangle.
  • the arrangement of the plurality of second electrodes 122 is not particularly limited as long as the apparatus operates normally.
  • the area occupied by the gate electrode 124 can be made larger than the area occupied by the second electrode 122 in plan view. Therefore, since the concentration of injected holes becomes high, it becomes possible to recombine electrons and holes with higher probability.
  • FIG. 7 is a plan view of the semiconductor device 100c according to the third modification of the first embodiment.
  • FIG. 8 is a cross-sectional view of the semiconductor device 100c according to the third modification of the first embodiment taken along the line D-D ′ shown in FIG.
  • the semiconductor device 100 c includes a plurality of linear second nitride semiconductor layers 103 arranged on the first nitride semiconductor layer 102 in plan view.
  • a gate electrode 124 is disposed on each of the plurality of second nitride semiconductor layers 103 as shown in FIG.
  • a second electrode 122 is disposed between the plurality of second nitride semiconductor layers 103.
  • the plurality of gate electrodes 124 may be electrically connected to each other.
  • the area occupied by the second electrode 122 in plan view is made larger than the area occupied by the gate electrode 124, that is, between the first electrode 120 and the second electrode 122, that is, Since the channel region between the source electrode and the drain electrode can be widened, the on-resistance can be further suppressed.
  • FIG. 9 is a plan view of the semiconductor device 100d according to the fourth modification of the first embodiment.
  • FIG. 10 is a cross-sectional view of the semiconductor device 100d according to the fourth modification of the first embodiment taken along the line E-E 'shown in FIG.
  • a plurality of linear second electrodes 122 are arranged on the first nitride semiconductor layer 102 in plan view.
  • a second nitride semiconductor layer 103 is disposed between the plurality of second electrodes 122.
  • a gate electrode 124 is disposed on each of the plurality of second nitride semiconductor layers 103 as shown in FIG.
  • the plurality of second electrodes 122 may be electrically connected to each other.
  • the semiconductor device 100d even when the emission intensity under the gate electrode 124 is weakened by making the area occupied by the gate electrode 124 larger than the area occupied by the second electrode 122 in plan view, The light emitting area can be widened. Therefore, in the semiconductor device 100d, since the concentration of injected holes is high, it is possible to flow current more effectively by recombining electrons and holes with higher probability. Note that the case where the emission intensity becomes weak is assumed, for example, when the Al composition of the first nitride semiconductor layer 102 or the second nitride semiconductor layer 103 is increased in order to increase the breakdown voltage.
  • FIG. 11 is a plan view of the semiconductor device 200 according to the second embodiment.
  • FIG. 12 is a cross-sectional view of the semiconductor device 200 according to the second embodiment taken along the line F-F ′ of FIG. 11.
  • the semiconductor device 200 according to the second embodiment is arranged between the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103, and as shown in FIG. A third nitride semiconductor layer 104 containing a donor impurity is further provided.
  • a material of the third nitride semiconductor layer 104 for example, GaN may be used.
  • the silicon concentration may be, for example, 1 ⁇ 10 17 / cm 2 or more.
  • the film thickness of the third nitride semiconductor layer 104 may be 100 nm, for example.
  • the first electrode 120 may be a drain electrode and the second electrode 122 may be a source electrode. Further, the first electrode 120 may be a source electrode, and the second electrode 122 may be a drain electrode.
  • the third nitride semiconductor layer 104 may be formed by MOCVD, for example, after the formation of the first nitride semiconductor layer 102 and before the formation of the second nitride semiconductor layer 103. .
  • the semiconductor device 200 according to the second embodiment can emit light with higher efficiency than the semiconductor device 100 according to the first embodiment, the on-resistance is lower than that of the semiconductor device 100 according to the first embodiment. be able to.
  • FIG. 13 is a plan view of the semiconductor device 300 according to the third embodiment
  • FIG. 14 is a cross-sectional view of the semiconductor device 300 according to the third embodiment taken along the line G-G ′ of FIG.
  • the semiconductor device 300 is disposed between the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103 and has a band gap larger than that of the first nitride semiconductor layer 102.
  • the fourth nitride semiconductor layer 105 having a large thickness is provided.
  • the first nitride semiconductor layer 102 is made of GaN
  • Al 0.3 Ga 0.7 N may be used as the material of the fourth nitride semiconductor layer 105.
  • the film thickness of Al 0.3 Ga 0.7 N may be about 20 nm, for example.
  • the first electrode 120 may be a drain electrode and the second electrode 122 may be a source electrode. Further, the first electrode 120 may be a source electrode, and the second electrode 122 may be a drain electrode.
  • the fourth nitride semiconductor layer 105 may be formed by MOCVD.
  • a high-density two-dimensional electron gas 126 is formed between the first nitride semiconductor layer 102 and the fourth nitride semiconductor layer 105 by spontaneous polarization and piezoelectric polarization. Therefore, when a voltage is applied to the gate electrode 124, holes are injected into the two-dimensional electron gas 126, whereby high-density electrons and holes can be recombined.
  • the semiconductor device 300 according to the third embodiment can emit light with higher efficiency than the semiconductor device 100 according to the first embodiment, the on-resistance can be lowered as compared with the first embodiment.
  • the third nitride semiconductor layer 104 described in Embodiment 2 is used between the second nitride semiconductor layer 103 and the fourth nitride semiconductor layer 105 or between the first nitride semiconductor layer 102 and the fourth nitride. It may be disposed anywhere between the physical semiconductor layer 105.
  • FIG. 15 is a sectional view of a semiconductor device 300a according to a modification of the third embodiment. Although a plan view of the semiconductor device 300a is omitted, the configuration is substantially the same as that of the semiconductor device 300 shown in FIG.
  • the semiconductor device 300 a is provided with a first recess 128 that penetrates the fourth nitride semiconductor layer 105 and reaches at least the first nitride semiconductor layer 102.
  • a second electrode 122 is disposed in the first recess 128.
  • the second electrode 122 is preferably in contact with the two-dimensional electron gas 126.
  • a resist is applied to the fourth nitride semiconductor layer 105 and patterned. After patterning the resist, the fourth recess semiconductor layer 105 and the first nitride semiconductor layer 102 may be dry-etched to form the first recess 128.
  • FIG. 16 is a plan view of the semiconductor device 400 according to the fourth embodiment.
  • FIG. 17 is a cross-sectional view of the semiconductor device 400 according to the fourth embodiment taken along the line H-H ′ of FIG. 16.
  • the semiconductor device 400 is located between the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103 from the first nitride semiconductor layer 102 side.
  • a fifth nitride semiconductor layer 106, a sixth nitride semiconductor layer 107, and a seventh nitride semiconductor layer 108 are stacked in this order.
  • the band gap of the fifth nitride semiconductor layer 106 is greater than or equal to the band gap of the first nitride semiconductor layer 102.
  • the band gap of the sixth nitride semiconductor layer 107 is smaller than the band gap of the fifth nitride semiconductor layer 106.
  • the band gap of the seventh nitride semiconductor layer 108 is greater than or equal to the band gap of the first nitride semiconductor layer 102 and larger than the band gap of the sixth nitride semiconductor layer 106. Note that the fifth nitride semiconductor layer 106 and the seventh nitride semiconductor layer 108 may be made of the same material.
  • the first electrode 120 may be a drain electrode and the second electrode 122 may be a source electrode. Further, the first electrode 120 may be a source electrode, and the second electrode 122 may be a drain electrode.
  • quantum levels are formed in the sixth nitride semiconductor layer 107 by the electron and hole confinement effect of the fifth nitride semiconductor layer 106 and the seventh nitride semiconductor layer 108.
  • the probability of recombination of electrons and holes is improved.
  • the semiconductor device 400 according to the fourth embodiment can emit light with higher efficiency than the semiconductor device 100 according to the first embodiment, the on-resistance is lower than that of the semiconductor device 100 according to the first embodiment. be able to.
  • the fifth nitride semiconductor layer 106, the sixth nitride semiconductor layer 107, and the seventh nitride semiconductor layer 108 may have a multiple quantum well (MQW) structure formed sequentially and repeatedly. It is desirable that there are three layers of the sixth nitride semiconductor layer 107 in which a period, that is, a quantum level is formed.
  • MQW multiple quantum well
  • the fifth nitride semiconductor layer 106 and the seventh nitride semiconductor layer 108 are made of, for example, Al 0.1 Ga 0.9 N having a thickness of 10 nm.
  • the sixth nitride semiconductor layer 107 is made of, for example, GaN having a thickness of 3 nm.
  • the fifth nitride semiconductor layer 106 and the sixth nitride semiconductor are formed by MOCVD.
  • the layer 107 and the seventh nitride semiconductor layer 108 may be formed sequentially.
  • a resist is applied over the second nitride semiconductor layer 103 and patterned.
  • the second nitride semiconductor layer 103, the fifth nitride semiconductor layer 106, the sixth nitride semiconductor layer 107, and the seventh nitride semiconductor layer 108 are dry-etched to thereby form the first nitride semiconductor layer 102. To expose.
  • the semiconductor device 400 according to the fourth embodiment can emit light with high efficiency, the on-resistance can be lowered as compared with the semiconductor device 100 according to the first embodiment.
  • FIG. 18 is a plan view of a semiconductor device 400a according to the first modification of the fourth embodiment.
  • FIG. 19 is a cross-sectional view of the semiconductor device 400 according to Modification 1 of Embodiment 4 taken along the line I-I ′ of FIG.
  • the second electrode 122 is formed in the second recess 129 formed in the first nitride semiconductor layer 102, and the fifth The nitride semiconductor layer 106, the sixth nitride semiconductor layer 107, and the seventh nitride semiconductor layer 108 are in contact with the side surfaces.
  • a two-dimensional electron gas (not shown) formed at the interface between the fifth nitride semiconductor layer 106 and the first nitride semiconductor layer 102 and the second electrode 122 come into contact with each other, whereby the first nitride semiconductor layer 102 is contacted.
  • the contact resistance between the first electrode 122 and the second electrode 122 can be reduced. Thereby, the on-resistance of the semiconductor device 400a can be further reduced.
  • FIG. 20 is a plan view of the semiconductor device 400b according to the second modification of the fourth embodiment.
  • FIG. 21 is a cross-sectional view of the semiconductor device 400b according to Modification 2 of Embodiment 4 taken along the line J-J 'of FIG.
  • third nitridation including a donor impurity such as silicon is provided between the first nitride semiconductor layer 102 and the fifth nitride semiconductor layer 106.
  • a physical semiconductor layer 104 may be formed.
  • FIG. 22 is a plan view of a semiconductor device 400c according to the third modification of the fourth embodiment.
  • FIG. 23 is a cross-sectional view of the semiconductor device 400c according to Modification 3 of Embodiment 4 taken along the line K-K ′ of FIG.
  • the difference between the semiconductor device 400c according to the present modification and the semiconductor device 400b according to the second modification is that, as shown in FIGS. 22 and 23, the side surface of the third nitride semiconductor layer 104 is the fifth nitride semiconductor layer 106.
  • the sixth nitride semiconductor layer 107, the seventh nitride semiconductor layer 108, and the second nitride semiconductor layer 103 are formed on substantially the same plane.
  • substantially the same means that a manufacturing error is included.
  • the semiconductor device 400c has a shorter distance between the source electrode and the drain electrode than the semiconductor device 400b according to the second modification, and the third nitride semiconductor layer 104 to the sixth nitride semiconductor layer 107. Higher density electrons can flow. As a result, the probability that electrons and holes are recombined in the quantum level of the sixth nitride semiconductor layer 107 is further improved. Therefore, the semiconductor device 400c can further reduce the on-resistance by emitting light with higher efficiency.
  • the first conductivity type is the N type and the second conductivity type is the P type, but the first conductivity type is the P type and the second conductivity type is the N type. It is good.
  • each nitride semiconductor layer in plan view is not limited to a circular shape, and may be a polygonal shape such as a quadrangle.
  • the arrangement of the plurality of nitride semiconductor layers is not particularly limited as long as the device operates normally.
  • the nitride semiconductor device according to the present invention can be used as a high-output, high-breakdown-voltage transistor used in a power supply circuit for consumer equipment.

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Abstract

　窒化物半導体装置（１００）は、第１導電型の基板であって、第１面（Ｓ１）と、第１面（Ｓ１）と対向する第２面（Ｓ２）とを有する基板（１０１）と、基板（１０１）の第１面（Ｓ１）上に配置され、アクセプタ不純物を含む、第１導電型の第１窒化物半導体層（１０２）と、第１窒化物半導体層（１０２）の上に配置され、第１導電型と逆導電型の第２導電型の第２窒化物半導体層（１０３）と、基板（１０１）の第２面（Ｓ２）上に配置された第１電極（１２０）と、第１窒化物半導体層（１０２）の上に配置された第２電極（１２２）と、第２窒化物半導体層（１０３）の上に配置されたゲート電極（１２４）とを備える。

Description

窒化物半導体装置
　本開示は、半導体装置、特に窒化物半導体装置に関する。
　三族窒化物半導体は、シリコン（Ｓｉ）などの従来の半導体よりもバンドギャップ及び絶縁破壊電界が大きいため、高耐圧トランジスタの材料として有望である。三族窒化物半導体トランジスタの構造においては、三族窒化物半導体のヘテロ接合界面に生じる２次元電子ガスをチャネルとして用いる横型トランジスタが一般的である。しかしながら、横型トランジスタはそれぞれの電極が表面に平面的に並ぶ構造であるため、ドレイン電極端面に電界集中が発生して耐圧が低下しやすい。一方、ソース電極を表面側に、ドレイン電極を基板側に設置する縦型トランジスタならば、ドレイン電極に均一に電界がかかるため、高耐圧が期待できる（例えば、特許文献１参照）。
特開２００７－１４２２４３号公報
　三族窒化物半導体縦型トランジスタは、高耐圧かつ低オン抵抗であるとともに、デバイス動作時の安全性の点からノーマリオフであることが要請される。三族窒化物半導体縦型トランジスタのチャネルには、一般的に、ドナーとして、例えば、Ｓｉをドーピングしたｎ型ＧａＮ層を用いる。このとき、オン抵抗を低くするためにＳｉドーピング濃度を高くしすぎると、多量の結晶欠陥が形成されるため、耐圧が著しく低下する。また、ソース電極とドレイン電極との間に電流が流れやすくなるため、該縦型トランジスタは、ノーマリオンとなる。一方、ノーマリオフや高耐圧化のためにＳｉドーピング濃度を低くすると、オン抵抗が高くなる。従って、従来の三族窒化物半導体縦型トランジスタにおいて、ノーマリオフ、低オン抵抗かつ高耐圧を両立することが非常に困難であった。
　上記課題に鑑み、本発明は、ノーマリオフ、高耐圧かつ低オン抵抗の三族窒化物半導体縦型トランジスタを実現することができる窒化物半導体装置を提供することを目的とする。
　上述した課題を達成するため、本発明の一態様にかかる窒化物半導体装置は、第１導電型の基板であって、第１面と、前記第１面と対向する第２面とを有する基板と、前記基板の前記第１面上に配置され、アクセプタ不純物を含む、前記第１導電型の第１窒化物半導体層と、前記第１窒化物半導体層の上に配置され、前記第１導電型と逆導電型の第２導電型の第２窒化物半導体層と、前記基板の前記第２面上に配置された第１電極と、前記第１窒化物半導体層の上に配置された第２電極と、前記第２窒化物半導体層の上に配置されたゲート電極とを備える。
　本開示によれば、ノーマリオフ、高耐圧かつ低オン抵抗の三族窒化物半導体縦型トランジスタを実現することができる。
図１は、実施の形態１に係る半導体装置の平面図である。 図２は、図１のＡ－Ａ’線における実施の形態１に係る半導体装置の断面図である。 図３は、実施の形態１の変形例１に係る半導体装置の平面図である。 図４は、図３で示されたＢ－Ｂ’線における、実施の形態１の変形例１に係る半導体装置の断面図である。 図５は、実施の形態１の変形例２に係る半導体装置の平面図である。 図６は、図５で示されたＣ－Ｃ’線における、実施の形態１の変形例２に係る半導体装置の断面図である。 図７は、実施の形態１の変形例３に係る半導体装置の平面図である。 図８は、図７で示されたＤ－Ｄ’線における、実施の形態１の変形例３に係る半導体装置の断面図である。 図９は、実施の形態１の変形例４に係る半導体装置の平面図である。 図１０は、図９で示されたＥ－Ｅ’線における、実施の形態１の変形例４に係る半導体装置の断面図である。 図１１は、実施の形態２に係る半導体装置の平面図である。 図１２は、図１１のＦ－Ｆ’線における実施の形態２に係る半導体装置の断面図である。 図１３は、実施の形態３に係る半導体装置の平面図である。 図１４は、図１３のＧ－Ｇ’線における実施の形態３に係る半導体装置の断面図である。 図１５は、実施の形態３の変形例に係る半導体装置の断面図である。 図１６は、実施の形態４に係る半導体装置の平面図である。 図１７は、図１６のＨ－Ｈ’線における実施の形態４に係る半導体装置の断面図である。 図１８は、実施の形態４の変形例１に係る半導体装置の平面図である。 図１９は、図１８のＩ－Ｉ’線における実施の形態４の変形例１に係る半導体装置の断面図である。 図２０は、実施の形態４の変形例２に係る半導体装置の平面図である。 図２１は、図２０のＪ－Ｊ’線における実施の形態４の変形例２に係る半導体装置の断面図である。 図２２は、実施の形態４の変形例３に係る半導体装置の平面図である。 図２３は、図２２のＫ－Ｋ’線における実施の形態４の変形例３に係る半導体装置の断面図である。
　以下、本開示に係る窒化物半導体装置の形態について、図面を参照しながら具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。また、以下の実施の形態において、製造方法が実質的に同一であるときは、説明を省略する場合がある。
　本開示は、以下の実施の形態に限定されない。本開示の実施の形態及び変形例同士を組合せることも可能である。以下で説明する実施の形態は、いずれも一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態等は、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　以下の実施の形態にかかる半導体装置において、第１導電型がＮ型であり、第２導電型がＰ型である。また、実施の形態にかかる半導体装置の構成の理解を容易にするために、平面図には、断面図に対応するハッチングを付している。
　（実施の形態１）
　以下、本開示における窒化物半導体装置の一態様として、実施の形態１にかかる半導体装置１００について説明する。
　［１．半導体装置の構造］
　図１は、実施の形態１に係る半導体装置１００の平面図である。図２は、図１のＡ－Ａ’線における実施の形態１に係る半導体装置１００の断面図である。本開示において、「平面視」とは、基板１０１の主面の法線方向から見ることを意味する。また、本実施の形態にかかる半導体装置の構成の理解を容易にするために、平面図には、断面図と同様の模様を付している。
　実施の形態１に係る半導体装置１００は、第１面Ｓ１と、第１面Ｓ１と対向する第２面Ｓ２とを有する基板１０１と、基板１０１の第１面Ｓ１上に配置された第１窒化物半導体層１０２と、第１窒化物半導体層１０２の上に配置された第２窒化物半導体層とを備える。基板１０１及び第１窒化物半導体層１０２は、第１導電型である。第２窒化物半導体層１０３は、第２導電型である。
　ここで、半導体装置１００は、本発明の窒化物半導体装置に相当する。
　実施の形態１に係る半導体装置１００は、基板１０１の第２面Ｓ２上に配置された第１電極１２０と、第１窒化物半導体層１０２の上に配置された第２電極１２２と、第２窒化物半導体層１０３の上に配置されたゲート電極１２４とを備える。
　基板１０１は、第１導電型であって、例えば、ＧａＮから構成される。第１窒化物半導体層１０２は、第１導電型であって、例えば、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）から構成される。第２窒化物半導体層１０３は、第２導電型であって、例えば、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）から構成される。
　第１窒化物半導体層１０２は、アクセプタ不純物を含む。アクセプタとは、正孔を供給する原子のことをいう。本開示では、半導体層に注入されるアクセプタ原子をアクセプタ不純物と呼んでいる。アクセプタ不純物としては、例えば、炭素や遷移金属を用いることができる。第１窒化物半導体層１０２が炭素を含む場合、炭素濃度は、１×１０１６／ｃｍ２から１×１０１９／ｃｍ２であることが好ましい。
　一般的に、窒化物半導体層を結晶成長する場合、結晶欠陥や残留不純物がドナーとして働くことによって、自然にｎ型となる。第１窒化物半導体層１０２に含まれるアクセプタ不純物が、これらのドナーを部分的に補償することによって、第１窒化物半導体層１０２は、高絶縁性となる。
　第１窒化物半導体層１０２及び第２窒化物半導体層１０３のＡｌ組成（すなわち、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮにおけるｙの値）は、基板１０１との格子不整合歪みによる悪影響が出ない範囲において、高くすることが好ましい。この構成によって、各層のバンドギャップが増大するため、半導体装置の耐圧が向上する。
　第２窒化物半導体層１０３は、例えば、マグネシウムを含む。第２窒化物半導体層１０３のマグネシウム濃度は、５×１０１７／ｃｍ２から５×１０２０／ｃｍ２であることが好ましい。
　実施の形態１に係る半導体装置では、一例として、基板１０１は第１導電型のＧａＮ基板、第１窒化物半導体層１０２は第１導電型のＧａＮ層、第２窒化物半導体層１０３は第２導電型のＧａＮ層であるとする。
　［２．半導体装置の動作］
　［２－１．パターン１］
　ここでは、第１電極１２０がソース電極であり、第２電極１２２がドレイン電極である場合の半導体装置１００の動作について説明する。ソース電極は、オーミック電極である。ドレイン電極は、オーミック電極であっても良いし、ショットキー電極であっても良い。以下、理解を容易にするために、第１電極１２０をソース電極１２０と呼び、第２電極１２２をドレイン電極１２２と呼ぶ。
　実施の形態１に係る半導体装置１００において、例えば、ゲート電極１２４に０Ｖ、ソース電極１２０に０Ｖ、ドレイン電極１２２に＋１０００Ｖの電圧が印加されているとする。ここで、ゲート電極１２４とドレイン電極１２２とは横（基板の主面に平行な方向）に並ぶこととなるため、ドレイン電極１２２端面への電界集中による破壊が生じないように、ゲート電極１２４とドレイン電極１２２との間の距離は、２０μｍ程度とする。ソース電極１２０とドレイン電極１２２との間には高絶縁性の第１窒化物半導体層１０２が形成されているため、高耐圧かつノーマリオフが実現される。
　次に、ゲート電極１２４に＋３．４Ｖ以上の電圧を印加すると、第２窒化物半導体層１０３から第１窒化物半導体層１０２に正孔が流入する。基板１０１はｎ型ＧａＮ層であり、第１電極１２０はソース電極であるため、基板１０１から第１窒化物半導体層１０２に電子が流入する。
　第１窒化物半導体層１０２には、電子と正孔とが注入されるため、互いに再結合して発光する。発せられた光のエネルギーが、第１窒化物半導体層１０２を構成する材料のバンドギャップと同等以上であれば、第１窒化物半導体層１０２に直ちに吸収され、電子と正孔との対が形成される。ソース電極１２０とドレイン電極１２２との間において、第１窒化物半導体層１０２には、高電界が印加されているため、これらの電子と正孔との対が再結合する前に、正孔はソース電極１２０側に、電子はドレイン電極１２２側に乖離する。乖離した電子－正孔流が電流となる。
　ゲート電極１２４に電圧が印加されている限り発光は継続するため、電流が流れ続ける。ゲート電極１２４の電圧を０Ｖとすると、発光が止まり、ソース電極１２０とドレイン電極との１２２間に流れる電流はゼロとなる。
　上記の過程により、本来は電流が実質流れないはずの高絶縁性かつ高耐圧の第１窒化物半導体層１０２には、ゲート電圧印加に伴う光注入により電流が流れる。以上の構成から、高耐圧で低オン抵抗かつノーマリオフでのスイッチングが可能となる。
　［２－２．パターン２］
　ここでは、第１電極１２０がドレイン電極、第２電極１２２がソース電極である場合の半導体装置１００の動作について説明する。ソース電極は、オーミック電極である。ドレイン電極は、オーミック電極であっても良いし、ショットキー電極であっても良い。以下、理解を容易にするために、第１電極１２０をドレイン電極１２０と呼び、第２電極１２２をソース電極１２２と呼ぶ。
　例えば、ゲート電極１２４に０Ｖ、ソース電極１２２に０Ｖ、ドレイン電極１２０に＋１０００Ｖの電圧が印加されているとする。ソース電極１２２とドレイン電極１２０との間には高絶縁性の第１窒化物半導体層１０２が形成されているため、高耐圧かつノーマリオフが実現される。
　次に、ゲート電極１２４に＋３．４Ｖ以上の電圧を印加する。すると、第２窒化物半導体層１０３から第１窒化物半導体層１０２に正孔が流入する。第１窒化物半導体層１０２は高絶縁性ではあるものの、アクセプタ不純物により補償しきれていない残留ドナーが存在する。この残留ドナーによって生じた電子と、正孔とが再結合することによって発光が生じる。
　このような構成により、パターン１と同様に、半導体装置１００では、第１窒化物半導体層１０２に光が吸収され、電子と正孔との対となる。該電子と正孔との対がソース電極１２２とドレイン電極１２０との間の電界によって乖離し、電流となる。ゲート電極１２４の電圧を０Ｖとすると発光が止まり、ソース電極１２２とドレイン電極１２０との間の電流はゼロとなる。
　また、パターン１と同様に、上記の過程により、本来は電流が実質流れないはずの高絶縁かつ高耐圧の第１窒化物半導体層１０２には、ゲート電圧印加に伴う光注入により電流が流れる。以上の構成から、高耐圧で低オン抵抗かつノーマリオフでのスイッチングが可能となる。
　［３．半導体装置の製造方法］
　実施の形態１に係る半導体装置の製造方法を説明する。なお、製造方法の順序は、一例であり、下記の順序には限定されず、当業者が適宜改変することが可能である。
　まず、ＧａＮからなる基板１０１の主面上に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、例えば、炭素濃度が３×１０１６／ｃｍ２のＧａＮからなり、膜厚が１２μｍの第１窒化物半導体層１０２を形成する。
　次に、第１窒化物半導体層１０２上に、ＭＯＣＶＤ法により、例えば、マグネシウム濃度が１×１０１９／ｃｍ２のｐ型ＧａＮからなり、膜厚が５００ｎｍの第２窒化物半導体層１０３を成長する。
　次に、第２窒化物半導体層１０３の上方にレジストを塗布し、パターニングを行う。レジストをパターニングした後に、第２窒化物半導体層１０３をドライエッチングする。
　次に、例えば、ボロンイオンを第１窒化物半導体層１０２に注入することによって、素子分離部２０２を形成する。
　次に、第２窒化物半導体層１０３をドライエッチングすることにより露出した第１窒化物半導体層１０２上に、例えば、膜厚が２０ｎｍのＴｉ層上に膜厚が２００ｎｍのＡｌ層を配置した第２電極１２２を形成する。
　次に、基板１０１の第２面Ｓ２上に、例えば、膜厚が２０ｎｍのＴｉ層上に、膜厚が２００ｎｍのＡｌ層を配置した第１電極１２０を形成する。
　次に、第２窒化物半導体層１０３上に、例えば、膜厚が１００ｎｍのＮｉ層上に、膜厚が５００ｎｍのＡｕ層を配置したゲート電極１２４を形成する。
　［４．効果］
　以上、本実施の形態にかかる半導体装置１００によると、電流が実質流れないはずの高絶縁かつ高耐圧の第１窒化物半導体層１０２に、ゲート電圧印加に伴う光注入により電流が流れる。これにより、ノーマリオフ、高耐圧かつ低オン抵抗の三族窒化物半導体縦型トランジスタを実現することができる。
　（実施の形態１の変形例１）
　次に、実施の形態１の変形例１に係る半導体装置１００ａについて説明する。
　図３は、実施の形態１の変形例１に係る半導体装置１００ａの平面図である。図４は、図３で示されたＢ－Ｂ’線における半導体装置１００ａの断面図である。
　図３に示すように、本変形例にかかる半導体装置１００ａは、平面視において、円形状の第２窒化物半導体層１０３が複数、第１窒化物半導体層１０２の上に配置されている。複数の第２窒化物半導体層１０３のそれぞれの上には、図４に示すように、ゲート電極１２４が配置されている。そして、複数の第２窒化物半導体層１０３の間には、第２電極１２２が配置されている。複数のゲート電極１２４は、互いに電気的に接続されていてもよい。
　なお、各第２窒化物半導体層１０３の平面視における形状は、円形状に限らず、四角形等の多角形状であってもよい。また、複数の第２窒化物半導体層１０３の配置の仕方は、装置が正常に動作する限り、特に制限はない。
　本変形例にかかる半導体装置１００ａでは、平面視において、第２電極１２２が占める面積を、ゲート電極１２４が占める面積よりも大きくすることによって、第１電極１２０と第２電極１２２との間、つまり、ソース電極とドレイン電極との間のチャネル領域を広くすることができるため、オン抵抗をさらに抑えることができる。
　（実施の形態１の変形例２）
　次に、実施の形態１の変形例２に係る半導体装置１００ｂについて説明する。
　図５は、実施の形態１の変形例２に係る半導体装置１００ｂの平面図である。図６は、図５で示されたＣ－Ｃ’線における、実施の形態１の変形例２に係る半導体装置１００ｂの断面図である。
　図５に示すように、本変形例にかかる半導体装置１００ｂは、平面視において、円形状の第２電極１２２が複数、第１窒化物半導体層１０２の上に配置されている。そして、複数の第２電極１２２の間には、第２窒化物半導体層１０３が配置されている。複数の第２窒化物半導体層１０３のそれぞれの上には、図６に示すように、ゲート電極１２４が配置されている。複数の第２電極１２２は、互いに電気的に接続されていてもよい。
　なお、各第２電極１２２の平面視における形状は、円形状に限らず、四角形等の多角形状であってもよい。また、複数の第２電極１２２の配置の仕方は、装置が正常に動作する限り、特に制限はない。
　本変形例にかかる半導体装置１００ｂでは、平面視において、ゲート電極１２４が占める面積を、第２電極１２２が占める面積よりも大きくすることができる。したがって、注入される正孔の濃度が高くなるため、より高確率で電子と正孔とを再結合させることが可能となる。
　（実施の形態１の変形例３）
　次に、実施の形態１の変形例３に係る半導体装置１００ｃについて説明する。
　図７は、実施の形態１の変形例３に係る半導体装置１００ｃの平面図である。図８は、図７で示されたＤ－Ｄ’線における、実施の形態１の変形例３に係る半導体装置１００ｃの断面図である。
　図７に示すように、本変形例にかかる半導体装置１００ｃは、平面視において、直線状の第２窒化物半導体層１０３が複数、第１窒化物半導体層１０２上に配置されている。複数の第２窒化物半導体層１０３のそれぞれの上には、図８に示すように、ゲート電極１２４が配置されている。そして、複数の第２窒化物半導体層１０３の間には、第２電極１２２が配置されている。複数のゲート電極１２４は、互いに電気的に接続されていてもよい。
　本変形例にかかる半導体装置１００ｃでは、平面視において、第２電極１２２が占める面積を、ゲート電極１２４が占める面積よりも大きくすることによって、第１電極１２０と第２電極１２２との間、つまり、ソース電極とドレイン電極との間のチャネル領域を広くすることができるため、オン抵抗をさらに抑えることができる。
　（実施の形態１の変形例４）
　次に、実施の形態１の変形例４に係る半導体装置１００ｄについて説明する。
　図９は、実施の形態１の変形例４に係る半導体装置１００ｄの平面図である。図１０は、図９で示されたＥ－Ｅ’線における、実施の形態１の変形例４に係る半導体装置１００ｄの断面図である。
　図９に示すように、本変形例にかかる半導体装置１００ｄは、平面視において、直線状の第２電極１２２が複数、第１窒化物半導体層１０２上に配置されている。そして、複数の第２電極１２２の間には、第２窒化物半導体層１０３が配置されている。複数の第２窒化物半導体層１０３のそれぞれの上には、図１０に示すように、ゲート電極１２４が配置されている。複数の第２電極１２２は、互いに電気的に接続されていてもよい。
　本変形例にかかる半導体装置１００ｄでは、平面視において、ゲート電極１２４が占める面積を、第２電極１２２が占める面積よりも大きくすることによって、ゲート電極１２４下での発光強度が弱くなる場合でも、発光領域を広くすることができる。したがって、半導体装置１００ｄでは、注入される正孔の濃度が高くなるため、より高確率で電子と正孔とを再結合させて有効に電流を流すことが可能となる。なお、発光強度が弱くなる場合とは、例えば、高耐圧化のために第１窒化物半導体層１０２や第２窒化物半導体層１０３のＡｌ組成を高くした場合などが想定される。
　（実施の形態２）
　次に、実施の形態２に係る半導体装置２００について説明する。
　図１１は、実施の形態２に係る半導体装置２００の平面図である。図１２は、図１１のＦ－Ｆ’線における実施の形態２に係る半導体装置２００の断面図である。
　図１１に示すように、実施の形態２に係る半導体装置２００は、第１窒化物半導体層１０２と第２窒化物半導体層１０３との間に配置され、図１２に示すように、シリコン等のドナー不純物を含む第３窒化物半導体層１０４をさらに備えている。第３窒化物半導体層１０４の材料としては、例えば、ＧａＮを用いればよい。シリコン濃度は、例えば、１×１０１７／ｃｍ２以上であればよい。第３窒化物半導体層１０４の膜厚は、例えば、１００ｎｍであればよい。
　半導体装置２００において、第１電極１２０がドレイン電極であり、第２電極１２２がソース電極であってもよい。また、第１電極１２０がソース電極であり、第２電極１２２がドレイン電極であってもよい。
　半導体装置２００の製造方法に関しては、第１窒化物半導体層１０２の形成後、第２窒化物半導体層１０３の形成前に、例えば、ＭＯＣＶＤ法により、第３窒化物半導体層１０４を形成すればよい。
　また、第３窒化物半導体層１０４内には、ドナー不純物により高密度の電子が存在するため、電子と正孔とが再結合する確率が上昇する。
　従って、実施の形態２に係る半導体装置２００においては、実施の形態１に係る半導体装置１００よりも高効率で発光させることができるため、実施の形態１にかかる半導体装置１００よりもオン抵抗を下げることができる。
　（実施の形態３）
　次に、実施の形態３に係る半導体装置３００について説明する。
　図１３は、実施の形態３に係る半導体装置３００の平面図であり、図１４は、図１３のＧ－Ｇ’線における実施の形態３に係る半導体装置３００の断面図である。
　図１３に示すように、実施の形態３に係る半導体装置３００は、第１窒化物半導体層１０２と第２窒化物半導体層１０３の間に配置され、第１窒化物半導体層１０２よりもバンドギャップが大きい第４窒化物半導体層１０５を備えている。第１窒化物半導体層１０２がＧａＮからなる場合は、第４窒化物半導体層１０５の材料は、例えば、Ａｌ０．３Ｇａ０．７Ｎを用いれば良い。Ａｌ０．３Ｇａ０．７Ｎの膜厚は、例えば約２０ｎｍであればよい。
　半導体装置３００において、第１電極１２０がドレイン電極であり、第２電極１２２がソース電極であってもよい。また、第１電極１２０がソース電極であり、第２電極１２２がドレイン電極であってもよい。
　半導体装置３００の製造方法に関しては、第１窒化物半導体層１０２の形成後、第２窒化物半導体層１０３の形成前に、例えば、ＭＯＣＶＤ法により第４窒化物半導体層１０５を形成すればよい。
　また、図１４に示すように、第１窒化物半導体層１０２と第４窒化物半導体層１０５との間には、自発分極と圧電分極により高密度の２次元電子ガス１２６が形成される。そのため、ゲート電極１２４に電圧を印加すると、２次元電子ガス１２６に正孔が注入されることによって、高密度の電子と正孔を再結合させることができる。
　従って、実施の形態３に係る半導体装置３００においては、実施の形態１に係る半導体装置１００よりも高効率で発光させることができるため、実施の形態１よりもオン抵抗を下げることができる。
　なお、本実施の形態と実施の形態２との組み合わせも可能である。つまり、実施の形態２に示した第３窒化物半導体層１０４を、第２窒化物半導体層１０３と第４窒化物半導体層１０５との間、又は、第１窒化物半導体層１０２と第４窒化物半導体層１０５との間の、いずれに配置してもよい。
　（実施の形態３の変形例）
　次に、実施の形態３の変形例に係る半導体装置３００ａについて説明する。
　図１５は、実施の形態３の変形例に係る半導体装置３００ａの断面図を示す。半導体装置３００ａの平面図は省略するが、図１３に示した半導体装置３００と実質同じ構成である。
　本変形例に係る半導体装置３００ａは、図１３に示すように、第４窒化物半導体層１０５を貫通し、少なくとも第１窒化物半導体層１０２に到達する第１リセス１２８が設けられている。第１リセス１２８内には、第２電極１２２が配置されている。第２電極１２２は、２次元電子ガス１２６と接触させることが好ましい。この構成により、第１窒化物半導体層１０２と第２電極１２２とのコンタクト抵抗を低くすることができるため、オン抵抗をさらに下げることができる。
　半導体装置３００ａの製造方法に関しては、例えば、第２窒化物半導体層１０３のドライエッチング後、第４窒化物半導体層１０５に対してレジストを塗布し、パターニングを行う。レジストをパターニングした後、第４窒化物半導体層１０５、及び、第１窒化物半導体層１０２をドライエッチングして、第１リセス１２８を形成すればよい。
　（実施の形態４）
　次に、実施の形態４に係る半導体装置４００について説明する。
　図１６は、実施の形態４に係る半導体装置４００の平面図である。図１７は、図１６のＨ－Ｈ’線における実施の形態４に係る半導体装置４００の断面図である。
　実施の形態４に係る半導体装置４００は、図１６および図１７に示すように、第１窒化物半導体層１０２と第２窒化物半導体層１０３との間に、第１窒化物半導体層１０２側から順に、第５窒化物半導体層１０６、第６窒化物半導体層１０７、第７窒化物半導体層１０８が積層されている。
　第５窒化物半導体層１０６のバンドギャップは、第１窒化物半導体層１０２のバンドギャップ以上である。第６窒化物半導体層１０７のバンドギャップは、第５窒化物半導体層１０６のバンドギャップよりも小さい。第７窒化物半導体層１０８のバンドギャップは、第１窒化物半導体層１０２のバンドギャップ以上であり、かつ、第６窒化物半導体層１０６のバンドギャップよりも大きい。なお、第５窒化物半導体層１０６と第７窒化物半導体層１０８とは、同じ材料で構成されていてもよい。
　半導体装置４００において、第１の電極１２０がドレイン電極であり、第２の電極１２２がソース電極であってもよい。また、第１の電極１２０がソース電極であり、第２の電極１２２がドレイン電極であってもよい。
　この構成により、第６窒化物半導体層１０７には、第５窒化物半導体層１０６及び第７窒化物半導体層１０８の電子および正孔の閉じ込め効果によって量子準位が形成される。この量子準位に電子および正孔が閉じ込められることによって、電子と正孔とが再結合する確率が向上する。
　従って、実施の形態４に係る半導体装置４００においては、実施の形態１に係る半導体装置１００よりも高効率で発光させることができるため、実施の形態１に係る半導体装置１００よりもオン抵抗を下げることができる。
　なお、第５窒化物半導体層１０６、第６窒化物半導体層１０７、第７窒化物半導体層１０８は、順次繰り返し形成された多重量子井戸（ＭＱＷ：Ｍｕｌｔｉｐｌｅ　Ｑｕａｎｔｕｍ　Ｗｅｌｌ）構造であってもよく、三周期、つまり、量子準位が形成される第６窒化物半導体層１０７が３層存在することが望ましい。
　また、第５窒化物半導体層１０６及び第７窒化物半導体層１０８は、例えば、膜厚１０ｎｍのＡｌ０．１Ｇａ０．９Ｎから構成されている。第６窒化物半導体層１０７は、例えば、膜厚３ｎｍのＧａＮから構成されている。
　半導体装置４００の製造方法に関しては、第１窒化物半導体層１０２の形成後、第２窒化物半導体層１０３の形成前に、例えば、ＭＯＣＶＤ法により第５窒化物半導体層１０６、第６窒化物半導体層１０７、第７窒化物半導体層１０８を順次形成すればよい。そして、第２窒化物半導体層１０３の形成後、第２窒化物半導体層１０３の上方にレジストを塗布し、パターニングを行う。レジストのパターニング後、第２窒化物半導体層１０３、第５窒化物半導体層１０６、第６窒化物半導体層１０７、第７窒化物半導体層１０８をドライエッチングすることによって、第１窒化物半導体層１０２を露出させる。
　この構成により、実施の形態４に係る半導体装置４００は、高効率で発光させることができるため、実施の形態１に係る半導体装置１００よりもオン抵抗を下げることができる。
　（実施の形態４の変形例１）
　次に、実施の形態４の変形例１に係る半導体装置４００ａについて説明する。
　図１８は、実施の形態４の変形例１に係る半導体装置４００ａの平面図である。図１９は、図１８のＩ－Ｉ’線における実施の形態４の変形例１に係る半導体装置４００の断面図である。
　本変形例に係る半導体装置４００ａでは、図１８および図１９に示すように、第２電極１２２が、第１窒化物半導体層１０２に形成された第２リセス１２９内に形成され、かつ、第５窒化物半導体層１０６、第６窒化物半導体層１０７、第７窒化物半導体層１０８の側面に接している。第５窒化物半導体層１０６と第１窒化物半導体層１０２との界面に形成された２次元電子ガス（図示せず）と、第２電極１２２とが接することにより、第１窒化物半導体層１０２と第２電極１２２とのコンタクト抵抗を低くすることができる。これにより、半導体装置４００ａのオン抵抗をさらに下げることができる。
　（実施の形態４の変形例２）
　次に、実施の形態４の変形例２に係る半導体装置４００ｂについて説明する。
　図２０は、実施の形態４の変形例２に係る半導体装置４００ｂの平面図である。図２１は、図２０のＪ－Ｊ’線における実施の形態４の変形例２に係る半導体装置４００ｂの断面図である。
　本変形例に係る半導体装置４００ｂでは、図２０および図２１に示すように、第１窒化物半導体層１０２と第５窒化物半導体層１０６との間に、シリコン等のドナー不純物を含む第３窒化物半導体層１０４が形成されていてもよい。この構成により、第３窒化物半導体層１０４から第６窒化物半導体層１０７へ、より高密度の電子が流入する。その結果、第６窒化物半導体層１０７の量子準位において、電子と正孔とが再結合する確率がさらに向上する。したがって、半導体装置４００ｂは、より高効率で発光させることによってさらにオン抵抗を下げることができる。
　（実施の形態４の変形例３）
　次に、実施の形態４の変形例３に係る半導体装置４００ｃについて説明する。
　図２２は、実施の形態４の変形例３に係る半導体装置４００ｃの平面図である。図２３は、図２２のＫ－Ｋ’線における実施の形態４の変形例３に係る半導体装置４００ｃの断面図である。
　本変形例に係る半導体装置４００ｃと変形例２に係る半導体装置４００ｂとの差異は、図２２および図２３に示すように、第３窒化物半導体層１０４の側面が、第５窒化物半導体層１０６、第６窒化物半導体層１０７、第７窒化物半導体層１０８、第２窒化物半導体層１０３の側面と略同一平面上に形成されている点である。ここで、「略同一」とは、製造上の誤差を含む意味である。
　この構成により、半導体装置４００ｃは、変形例２に係る半導体装置４００ｂと比較して、ソース電極とドレイン電極の距離を近くすると共に、第３窒化物半導体層１０４から第６窒化物半導体層１０７へ、より高密度の電子を流入することができる。その結果、第６窒化物半導体層１０７の量子準位において、電子と正孔とが再結合する確率がさらに向上する。したがって、半導体装置４００ｃは、より高効率で発光させることによってさらにオン抵抗を下げることができる。
　以上、本開示の実施の形態に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
　例えば、上述した実施の形態では、半導体基板の導電型について、第１導電型をＮ型、第２導電型をＰ型としたが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
　また、各窒化物半導体層の平面視における形状は、円形状に限らず、四角形等の多角形状であってもよい。また、複数の各窒化物半導体層の配置の仕方は、装置が正常に動作する限り、特に制限はない。
　また、本開示は、上述した実施の形態に限定されるものではなく、本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本発明にかかる窒化物半導体装置は、民生機器の電源回路等で用いられる高出力高耐圧トランジスタとして利用することがきる。
　１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、２００、３００、３００ａ、４００、４００ａ、４００ｂ、４００ｃ　半導体装置（窒化物半導体装置）
　１０１　基板
　１０２　第１窒化物半導体層
　１０３　第２窒化物半導体層
　１０４　第３窒化物半導体層
　１０５　第４窒化物半導体層
　１０６　第５窒化物半導体層
　１０７　第６窒化物半導体層
　１０８　第７窒化物半導体層
　１２０　第１電極
　１２２　第２電極
　１２４　ゲート電極
　１２６　２次元電子ガス
　１２８　第１のリセス
　１２９　第２のリセス
　２０２　素子分離部

Claims (18)

  1. 　第１導電型の基板であって、第１面と、前記第１面と対向する第２面とを有する基板と、
    　前記基板の前記第１面上に配置され、アクセプタ不純物を含む、前記第１導電型の第１窒化物半導体層と、
    　前記第１窒化物半導体層の上に配置され、前記第１導電型と逆導電型の第２導電型の第２窒化物半導体層と、
    　前記基板の前記第２面上に配置された第１電極と、
    　前記第１窒化物半導体層の上に配置された第２電極と、
    　前記第２窒化物半導体層の上に配置されたゲート電極とを備える
    　窒化物半導体装置。
  2. 　前記窒化物半導体装置は、さらに、
    　前記第１窒化物半導体層と前記第２窒化物半導体層との間に配置され、ドナー不純物を含む、前記第１導電型の第３窒化物半導体層を備える
    　請求項１に記載の窒化物半導体装置。
  3. 　前記ドナー不純物は、シリコンである
    　請求項２に記載の窒化物半導体装置。
  4. 　前記窒化物半導体装置は、さらに、
    　前記第１窒化物半導体層と前記第２窒化物半導体層との間に配置され、前記第１窒化物半導体層よりもバンドギャップが大きい、前記第１導電型の第４窒化物半導体層を備える
    　請求項１～３のいずれか１項に記載の窒化物半導体装置。
  5. 　前記窒化物半導体装置は、さらに、
    　前記第４窒化物半導体層を貫通し、少なくとも前記第１窒化物半導体層に到達する第１リセスを備え、
    　前記第２電極は、前記第１リセス内に配置されている
    　請求項４に記載の窒化物半導体装置。
  6. 　前記第１窒化物半導体層と前記第４窒化物半導体層との界面には、２次元電子ガスが形成され、
    　前記第２電極は、前記２次元電子ガスと接触している
    　請求項５に記載の窒化物半導体装置。
  7. 　前記窒化物半導体装置は、さらに、
    　前記第１窒化物半導体層と前記第２窒化物半導体層との間に、前記第１窒化物半導体層側から順に、第５窒化物半導体層、第６窒化物半導体層、第７窒化物半導体層が積層されており、
    　前記第５窒化物半導体層のバンドギャップは、前記第１窒化物半導体層のバンドギャップ以上であり、
    　前記第６窒化物半導体層のバンドギャップは、前記第５窒化物半導体層の前記バンドギャップよりも小さく、
    　前記第７窒化物半導体層のバンドギャップは、前記第１窒化物半導体層の前記バンドギャップ以上であり、かつ、前記第６窒化物半導体層の前記バンドギャップよりも大きい
    　請求項１～３のいずれか１項に記載の窒化物半導体装置。
  8. 　前記第５窒化物半導体層と、前記第７窒化物半導体層とは同じ材料で構成されている
    　請求項７に記載の窒化物半導体装置。
  9. 　前記窒化物半導体装置は、さらに、
    　前記第１窒化物半導体層に形成された第２リセスを備え、
    　前記第２電極は、前記第２リセス内に形成され、かつ、前記第５窒化物半導体層、前記第６窒化物半導体層、前記第７窒化物半導体層の側面に接している
    　請求項８に記載の窒化物半導体装置。
  10. 　前記第１窒化物半導体層と前記第５窒化物半導体層との界面には、２次元電子ガスが形成され、
    　前記第２電極は、前記２次元電子ガスと接触している
    　請求項９に記載の窒化物半導体装置。
  11. 　前記アクセプタ不純物は、炭素又は遷移金属である
    　請求項１～１０のいずれか１項に記載の窒化物半導体装置。
  12. 　前記ゲート電極が複数配置され、
    　前記複数のゲート電極の間には、前記第２電極が配置されている
    　請求項１～１１のいずれか１項に記載の窒化物半導体装置。
  13. 　平面視において、前記ゲート電極は、円形状、多角形状、スリット状のいずれかである
    　請求項１２に記載の窒化物半導体装置。
  14. 　前記第２電極が複数配置され、
    　前記複数の第２電極の間には、前記ゲート電極が配置されている
    　請求項１～１１のいずれか１項に記載の窒化物半導体装置。
  15. 　平面視において、前記第２電極は、円形状、多角形状、スリット状のいずれかである
    　請求項１４に記載の窒化物半導体装置。
  16. 　前記第１電極がドレイン電極であり、前記第２電極がソース電極である
    　請求項１～１５のいずれか１項に記載の窒化物半導体装置。
  17. 　前記第１電極がソース電極であり、前記第２電極がドレイン電極である
    　請求項１～１５のいずれか１項に記載の窒化物半導体装置。
  18. 　前記ドレイン電極が、ショットキー電極である
    　請求項１６または１７に記載の窒化物半導体装置。
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