JP2013125913A - 半導体装置 - Google Patents

Abstract

【課題】耐圧が高く、ノーマリーオフである窒化ガリウム系半導体を用いたＭＯＳＦＥＴを得る。
【解決手段】窒化ガリウム系半導体で形成されたｐ型半導体層１０６と、ｐ型半導体層１０６の上方に、ｎ型の窒化ガリウム系半導体で形成されたチャネル層１１０と、チャネル層１１０上に形成された電子供給層１１２と、ソース電極１１６及びドレイン電極１１８と、電子供給層１１２が除去された領域１２４で、チャネル層上に形成された絶縁層１１４と、絶縁層１１４上に形成されたゲート電極１２０と、を備え、チャネル層１１０に２次元電子ガス１２２が形成され、ゲート電極１２０と、ドレイン電極１１８との間の領域で、チャネル層における活性化しているｎ型のドーパントの面密度と２次元電子ガス１２２のシートキャリア密度との合計が、ｐ型半導体層における活性化しているｐ型のドーパントの面密度と略等しい半導体装置。
【選択図】図１

Description

本発明は、半導体装置に関する。

ｐ−ＧａＮ層上に、ｎ⁻−ＡｌＧａＮ層、絶縁層及びゲート電極が順に形成され、ゲート電極の両側にソース電極及びドレイン電極が形成された、窒化ガリウム系半導体のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)が知られている（特許文献１参照）。
特許文献１ 特開２００４−２６０１４０号公報

窒化ガリウム系半導体を用いたＭＯＳＦＥＴにおいては、例えば、ドレイン電極にゲート電極より高い電圧が印加されたときに、ゲート電極とドレイン電極との間に電界が集中する。そこで、窒化ガリウム系半導体を用いたＭＯＳＦＥＴは、ゲート電極とドレイン電極との間で、絶縁破壊しやすく、耐圧を高くすることが困難であった。また、ＭＯＳＦＥＴのしきい値を制御することが困難であり、このため、しきい値を正の電圧としてノーマリーオフとすることが困難であった。

本発明の第１の態様においては、ｐ型のドーパントを有する窒化ガリウム系半導体で形成されたｐ型半導体層と、ｐ型半導体層の上方に、ｎ型のドーパントを有する窒化ガリウム系半導体で形成されたチャネル層と、チャネル層上に、チャネル層よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成され、一部が除去された電子供給層と、チャネル層の上方に形成され、チャネル層に電気的に接続されたソース電極及びドレイン電極と、電子供給層が除去された領域で、チャネル層上に、絶縁性の物質で形成された絶縁層と、ソース電極及びドレイン電極の間で、絶縁層上に形成されたゲート電極と、を備え、チャネル層に２次元電子ガスが形成され、ゲート電極と、ドレイン電極との間の領域で、チャネル層における活性化しているｎ型のドーパントの面密度と２次元電子ガスのシートキャリア密度との合計が、ｐ型半導体層における活性化しているｐ型のドーパントの面密度と略等しい半導体装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の第１の実施形態に係るＭＯＳＦＥＴの模式的な断面図である。 第１の実施形態に係るＭＯＳＦＥＴのバンド構造を模式的に表す図である。 第１の実施形態に係るＭＯＳＦＥＴにおける不純物濃度の分布を示す模式図である。 第１の実施形態に係るＭＯＳＦＥＴのしきい値電圧とｐ型のドーパントの濃度との関係を示すグラフである。 第１の実施形態に係るＭＯＳＦＥＴのｎ型のドーパントの面密度と破壊電圧との関係を示すグラフである。 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、基板上にバッファ層、ｐ型半導体層、アンドープ半導体層、チャネル層、及び、マスクが形成された状態を示す模式図である。 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、電子供給層が形成された状態を示す模式図である。 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ＳｉＯ膜が形成された状態を示す模式図である。 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、絶縁層が形成された状態を示す模式図である。 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ｐ電極が形成された状態を示す模式図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の第１の実施形態に係るＭＯＳＦＥＴ１００の模式的な断面図である。ＭＯＳＦＥＴ１００は、基板１０２、バッファ層１０４、ｐ型半導体層１０６、アンドープ半導体層１０８、チャネル層１１０、電子供給層１１２、絶縁層１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、ｐ電極１２８、及び、配線１３０を備える。チャネル層１１０には、２ＤＥＧ１２２（２次元電子ガス）が発生している。

ＭＯＳＦＥＴ１００がオフの状態で、ゲート電極１２０の下側で、チャネル層１１０は空乏化している。すなわち、ＭＯＳＦＥＴ１００はノーマリーオフ動作する。ＭＯＳＦＥＴ１００がオンの状態では、チャネル層１１０に、ｐ型半導体層１０６側、及び、絶縁層１１４側から空乏層が広がるので、ＭＯＳＦＥＴ１００は埋込チャネル構造を有する。また、ゲート電極１２０と、ドレイン電極１１８との間の領域で、チャネル層１１０における活性化しているｎ型のドーパントの面密度と、２ＤＥＧ１２２のシートキャリア密度との合計が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度に略等しい。これにより、ゲート電極１２０及びドレイン電極１１８の間の電圧がリサーフ部１２６に均一に分布するので、ＭＯＳＦＥＴ１００は耐圧が大きい。以下に、説明する。

基板１０２は、シリコン基板である。基板１０２の主表面は、例えば、シリコンの（１１１）面である。基板１０２は、導電性を有する。一例として、基板１０２は、ｎ型の導電性を有し、基板１０２におけるｎ型のキャリアの濃度は、１×１０^１３ｃｍ^−３である。基板１０２の厚さは、例えば、５２５μｍである。基板１０２は、シリコン基板に限られず、その他に例えば、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などである。

バッファ層１０４が基板１０２上に形成される。バッファ層１０４は、基板１０２及びｐ型半導体層１０６より高い電気抵抗を有する高抵抗の窒化物半導体で形成される。一例として、バッファ層１０４の抵抗率は、１×１０^５Ωｃｍ以上である。バッファ層１０４は、ｐ型半導体層１０６と、基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層１０４は、基板１０２上にＡｌＮとＧａＮとを、交互にそれぞれ複数積層して形成される。

バッファ層１０４は、例えば、膜厚が１００ｎｍのＡｌＮ（窒化アルミニウム）上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとを含む積層膜を、３層〜２０層有する。一例として、バッファ層１０４は、ＡｌＮからなる層、並びに、当該ＡｌＮからなる層上に形成されたＧａＮとＡｌＮとを含む積層膜を８層有する。バッファ層１０４の厚さは、例えば、１８００ｎｍ以上である。他の例として、バッファ層１０４は、アンドープのＧａＮで形成されてよい。アンドープとは、ｐ型およびｎ型のいずれかの導電性を与えるドーパントを、意図的にドープせずに形成された半導体膜であることを表す。

ｐ型半導体層１０６はバッファ層１０４上にｐ型のドーパントを有する窒化ガリウム系半導体で形成される。例えば、ｐ型半導体層１０６は、ｐ型ＧａＮで形成される。ｐ型半導体層１０６が有するｐ型のドーパントは、例えば、Ｍｇである。ｐ型半導体層１０６には、チャネル層１１０とのｐｎ接合によって、チャネル層１１０側から空乏層が広がる。ここで、ｐ型半導体層１０６に、チャネル層１１０側から空乏層が広がっているときを、ｐ型半導体層１０６の空乏化状態と称する。

ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度は、例えば、１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３である。ここで、活性化しているドーパントの濃度とは、温度を上げることによって、最終的にキャリアを形成することができるドーパントの濃度をいう。Ｍｇはｐ型のドーパントの一例である。そして、ＧａＮにおけるＭｇのアクセプタ準位は１６０ｍｅＶと、深い。したがって、室温では、活性化しているＭｇのうち、１％程度がキャリアの形成に寄与する。

ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度は、ホール測定により測定される。ＭＯＳＦＥＴ１００のしきい値は、ｐｎ接合のｎ側空乏層がなくなり、ｎ層が導通する時の電圧である。空乏層の厚さは活性化しているドーパント濃度により変化するため、ＭＯＳＦＥＴ１００のしきい値は活性化しているドーパントの濃度に影響される。

ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層より、ｐ型半導体層１０６の方が厚い。これにより、ｐ型半導体層１０６に、チャネル層１１０側から空乏層が広がっても、ｐ型半導体層１０６の少なくとも一部は空乏化しない。すなわち、ｐ型半導体層１０６の、チャネル層１１０と反対側の一部は、空乏化せずにｐ型のキャリアが存在する。したがって、ｐ型半導体層１０６の電位を一定に保つことができる。

例えば、ｐ型半導体層１０６は、厚さが６００ｎｍであり、活性化しているｐ型のドーパントの濃度が３×１０^１６ｃｍ^−３である。また、ｐ型半導体層１０６が有するｐ型のドーパントは、Ｍｇに限られず、Ｚｎ及びＢｅのいずれかであってもよい。

アンドープ半導体層１０８はｐ型半導体層１０６上に形成される。アンドープ半導体層１０８は、ドーパントを意図的に添加せずに、アンドープの窒化ガリウム系半導体で形成される。ｐ型半導体層１０６とチャネル層１１０との間に形成されたアンドープ半導体層１０８によって、ドーパントがｐ型半導体層１０６とチャネル層１１０との間で相互に拡散することが抑制される。アンドープ半導体層１０８は、アンドープの窒化ガリウム系半導体で形成されるので、ｐ型半導体層１０６及びチャネル層１１０より高い電気抵抗を有する。アンドープ半導体層１０８の抵抗率は、例えば、１×１０^５Ωｃｍ以上である。アンドープ半導体層１０８は、例えば、アンドープのＧａＮで形成される。アンドープ半導体層１０８の厚さは、一例として、３００ｎｍである。

チャネル層１１０はアンドープ半導体層１０８上に、ｎ型のドーパントを有する窒化ガリウム系半導体で形成される。例えば、チャネル層１１０は、ｎ型ＧａＮで形成される。チャネル層１１０が有するｎ型のドーパントは、例えば、Ｓｉである。チャネル層１１０には、ｐ型半導体層１０６とのｐｎ接合によって、ｐ型半導体層１０６側から空乏層が広がる。ここで、チャネル層１１０に、ｐ型半導体層１０６側から空乏層が広がっているときを、チャネル層１１０の空乏化状態と称する。

チャネル層１１０におけるｎ型のドーパントの濃度は、例えば、１×１０^１７ｃｍ^−３である。

ここで、チャネル層１１０における活性化しているｎ型のドーパントの濃度は、ホール測定により測定される。チャネル層１１０の厚さは、例えば１０ｎｍである。チャネル層１１０が有するｎ型のドーパントは、Ｓｉに限られず、セレン、硫黄、及び、酸素のいずれかでもよい。

電子供給層１１２は、チャネル層１１０上にチャネル層１１０よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成される。電子供給層１１２は、例えば、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成される。Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ＜１）はＡｌＮとＧａＮとの混晶である。ｘで表される構成比で、電子供給層１１２のバンドギャップ、自発分極及びピエゾ分極が変化する。チャネル層１１０と電子供給層１１２との、自発分極およびピエゾ分極並びにバンドギャップエネルギーの差によって、チャネル層１１０の、電子供給層１１２とのヘテロ接合界面付近に、２ＤＥＧ１２２（２次元電子ガス）が形成される。したがって、チャネル層１１０上に電子供給層１１２が形成されている領域で、チャネル層１１０に２ＤＥＧ１２２が形成される。電子供給層１１２は、一例として、Ａｌ_０．２Ｇａ_０．８Ｎで形成され、厚さ１５ｎｍである。２ＤＥＧ１２２の濃度は、一例として、１×１０^１２ｃｍ^−２である。２ＤＥＧ１２２の濃度は、キャリアの面密度であるシートキャリア密度（ｃｍ^−２）で表される。

ソース電極１１６及びドレイン電極１１８は、チャネル層１１０の上方に導電性の材料で、相互に分離して形成されて、チャネル層１１０に電気的に接続される。例えば、電子供給層１１２上に形成されたソース電極１１６及びドレイン電極１１８は、いずれも２ＤＥＧ１２２とオーミック接続される。ソース電極１１６及びドレイン電極１１８は、一例として、いずれもＴｉ層、及び、当該Ｔｉ層上のＡｌ層で形成される。

リセス部１２４が、ソース電極１１６とドレイン電極１１８との間の一部であって、ゲート電極１２０の下側の領域の少なくとも一部に形成される。リセス部１２４において、電子供給層１１２が除去される。リセス部１２４では電子供給層１１２が除去されているので、リセス部１２４の下側のチャネル層１１０には、２ＤＥＧ１２２が形成されない。リセス部１２４においてチャネル層１１０の一部が厚さ方向に除去されて、リセス部１２４におけるチャネル層１１０の厚さが、他の領域のチャネル層１１０より薄くてもよい。

絶縁層１１４は、ソース電極１１６とドレイン電極１１８との間の領域で電子供給層１１２上に形成される。リセス部１２４において、絶縁層１１４はチャネル層１１０に接する。すなわち、リセス部１２４において、絶縁層１１４は電子供給層１１２の側面、及び、チャネル層１１０上に形成される。絶縁層１１４は例えばＳｉＯ_２で形成される。

ゲート電極１２０は、ソース電極１１６とドレイン電極１１８との間で、絶縁層１１４上に導電性の材料で形成される。ゲート電極１２０の長さは、リセス部１２４の長さより長い。したがって、ゲート電極１２０は、リセス部１２４を超えて形成される。ゲート電極１２０の長さとは、ＭＯＳＦＥＴ１００がオン状態のときにソース電極１１６及びドレイン電極１１８間に流れる電流に平行な方向のゲート電極１２０の長さをいう。リセス部１２４の長さとは、ＭＯＳＦＥＴ１００がオン状態のときにソース電極１１６及びドレイン電極１１８間に流れる電流に平行な方向の、絶縁層１１４がチャネル層１１０に接する領域の長さをいう。ゲート電極１２０は、一例として、Ｔｉ層、当該Ｔｉ層上のＡｌ層、及び、当該Ａｌ層上のＴｉ層で形成される。

リセス部１２４において絶縁層１１４がチャネル層１１０に接する領域の長さ（ｄ_Ｇ）は、例えば、４０００ｎｍである。ここで、当該領域の長さ（ｄ_Ｇ）は、ＭＯＳＦＥＴ１００がオン状態のときにソース電極１１６及びドレイン電極１１８間に流れる電流の向きに平行な方向の、絶縁層１１４がチャネル層１１０に接する領域の長さである。絶縁層１１４がチャネル層１１０に接する領域と、ドレイン電極１１８との間の領域をリサーフ部１２６という。リサーフ部１２６の長さは、例えば、２８０００ｎｍである。ソース電極１１６及びドレイン電極１１８の長さは、例えば、１００００ｎｍである。リサーフ部１２６、ソース電極１１６及びドレイン電極１１８の長さとは、ソース電極１１６とドレイン電極１１８との間に流れる電流に平行な方向のそれぞれの長さをいう。また、絶縁層１１４がチャネル層１１０に接する領域と、ソース電極１１６との間の領域の、ソース電極１１６とドレイン電極１１８との間に流れる電流に平行な方向の長さは、例えば、３０００ｎｍである。

ｐ電極１２８は、ｐ型半導体層１０６に接して導電性の材料で形成されて、ｐ型半導体層１０６に電気的に接続される。ＭＯＳＦＥＴ１００においては、ソース電極１１６に対して、ゲート電極１２０とは反対側の領域の一部で、アンドープ半導体層１０８、チャネル層１１０、及び、電子供給層１１２が除去される。アンドープ半導体層１０８、チャネル層１１０、及び、電子供給層１１２が除去された領域で、アンドープ半導体層１０８、チャネル層１１０、及び、電子供給層１１２の側面、並びに、ｐ型半導体層１０６上に絶縁層１１４が形成される。ｐ型半導体層１０６上の少なくとも一部で、絶縁層１１４が除去され、ソース電極１１６上にｐ電極１２８が形成される。ｐ電極１２８の電位を制御することにより、ｐ型半導体層１０６の電位を制御することができる。すなわち、ｐ型半導体層１０６には、チャネル層１１０側の界面から空乏層が広がるが、ｐ型半導体層１０６のチャネル層１１０とは反対側の一部が空乏化していない。したがって、ｐ型半導体層１０６に電気的に接続されたｐ電極１２８によって、ｐ型半導体層１０６の電位が制御される。

ｐ電極１２８は、ソース電極１１６に電気的に接続される。ＭＯＳＦＥＴ１００においては、ｐ電極１２８とソース電極１１６とが、配線１３０で接続される。配線１３０は、絶縁層１１４上にソース電極１１６と同じ材料で、ソース電極１１６と一体で形成される。ｐ電極１２８はこれに限られず、ｐ型半導体層１０６の下方に形成されてもよい。

ゲート電極１２０に印加された電圧が０Ｖであるときに、ゲート電極１２０の下側であって、リセス部１２４の下の領域で、チャネル層１１０は厚さ方向の全体にわたって空乏化している。これにより、ＭＯＳＦＥＴ１００は、ノーマリーオフとなる。チャネル層１１０にアンドープ半導体層１０８側の界面から広がる空乏層の厚さは、ｐ型半導体層１０６及びチャネル層１１０における活性化しているドーパントの濃度によって制御することができる。したがって、チャネル層１１０の厚さを、チャネル層１１０にアンドープ半導体層１０８側の界面から広がる空乏層の厚さより薄くすることによって、リセス部１２４の下の領域においてチャネル層１１０の全体を空乏化することができる。チャネル層１１０の全体が空乏化するように、チャネル層１１０の厚さは５０ｎｍ未満であることが好ましく、３０ｎｍ以下であることがより好ましく、２０ｎｍ以下であることがさらに好ましい。ゲート電極１２０にしきい値電圧を超える電圧を印加すると、ゲート電極１２０の下方において、チャネル層１１０にキャリアが集まり、ＭＯＳＦＥＴ１００がオン状態となる。

図２は、第１の実施形態に係るＭＯＳＦＥＴ１００のバンド構造を模式的に表す図である。リセス部１２４におけるゲート電極１２０とアンドープ半導体層１０８との間のバンド構造が図２に示されており、左側がゲート電極１２０に対応し、右側がアンドープ半導体層１０８に対応する。

図２に示されるように、チャネル層１１０におけるバンドは、アンドープ半導体層１０８側、及び、絶縁層１１４側の、両側で他の領域より高くなる。したがって、ゲート電極１２０の電圧がしきい値電圧を超えたときに、チャネル層１１０に発生するキャリアは、チャネル層１１０と隣接する層との界面ではなく、チャネル層１１０の内側に集中する。すなわち、ＭＯＳＦＥＴ１００は、いわゆる埋込チャネル構造を有する。

図３は、第１の実施形態に係るＭＯＳＦＥＴ１００における不純物濃度の分布を示す模式図である。ＭＯＳＦＥＴ１００において、アンドープ半導体層１０８が形成されず、ｐ型半導体層１０６とチャネル層１１０とが接してもよい。図３は、説明のためにｐ型半導体層１０６上にチャネル層１１０が形成された場合の不純物濃度の分布を模式的に示す。図３の横軸ｘはリセス部１２４における深さ方向を示し、横軸ｘの０は絶縁層１１４とチャネル層１１０との界面に対応し、横軸ｘの正の方向が、基板１０２側である。縦軸はドーパントの濃度を示し、横軸との交点より上側がｎ型ドーパントの濃度、横軸との交点より下側がｐ型ドーパントの濃度である。

図３の横軸ｘのｘ_ｊ'はチャネル層１１０とｐ型半導体層１０６との界面に対応する。また、横軸ｘの０からｘ_ｄは、チャネル層１１０に絶縁層１１４から広がる空乏層、横軸ｘのｘ_１からｘ_ｊ'はチャネル層１１０にｐ型半導体層１０６から広がる空乏層、横軸ｘのｘ_ｊ'からｘ_２は、ｐ型半導体層１０６にチャネル層１１０から広がる空乏層に対応する。図３に示すように、チャネル層１１０の絶縁層１１４との界面付近、及び、ｐ型半導体層１０６との界面付近には、正の電荷が発生して、空乏化する。また、ｐ型半導体層１０６のチャネル層１１０との界面付近には負の電荷が発生して空乏化する。

ＭＯＳＦＥＴ１００のしきい値電圧Ｖ_ｔｈは、フラットバンド電圧Ｖ_ＦＢを用いて、次のように表される。式（１）：Ｖ_ｔｈ＝Ｖ_ＦＢ−ｑ×Ｎ×（ｘ_ｊ'−ｘ_ｎ）×｛１／Ｃ_ｏｘ＋（ｘ_ｊ'−ｘ_ｎ）／（２×ε_Ｓ×ε_０）｝。当該式の第２項はチャネル層１１０の平均ドナー密度を表し、チャネル層１１０の平均ドナー密度が０のときにＶ_ｔｈ＝Ｖ_ＦＢとなる。ここで、ｑは電子の電荷量、Ｎはチャネル層１１０におけるドーパントの濃度、ｘ_ｊ'はチャネル層１１０の厚さ、ｘ_ｎはｐ型半導体層１０６側の界面からチャネル層１１０に広がる空乏層の厚さを表す。また、Ｃ_ｏｘは、ＭＯＳＦＥＴ１００におけるＭＯＳキャパシタの容量、ε_ＳはＭＯＳＦＥＴ１００の誘電率、ε_０は真空中の誘電率を表す。ｘ_ｊ'−ｘ_ｎ＜０となる条件で、Ｖ_ｔｈをプラスにすることができるので、ＭＯＳＦＥＴ１００はノーマリーオフとなる。図３においては、説明のためにｐ型半導体層１０６上にチャネル層１１０が形成された場合について説明したが、第１の実施形態に係るＭＯＳＦＥＴ１００のように、ｐ型半導体層１０６とチャネル層１１０との間にアンドープ半導体層１０８を有する場合も、同様である。

図４は、第１の実施形態に係るＭＯＳＦＥＴ１００のしきい値電圧とｐ型のドーパントの濃度との関係を示すグラフである。横軸はｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度（ｃｍ^−３）を示し、縦軸はしきい値電圧（Ｖ）を示す。

表１は、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度（ｃｍ^−３）を変化させたときの、チャネル層１１０にｐ型半導体層１０６側から広がる空乏層の厚さ（ｎｍ）、しきい値電圧（Ｖ）、及び、ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層の厚さ（ｎｍ）を示す。

表１に示されるように、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度を高くしていくと、チャネル層１１０にｐ型半導体層１０６側から広がる空乏層の厚さが厚くなる。したがって、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度を高くすることによって、ＭＯＳＦＥＴ１００のしきい値電圧が高くなる。ただし、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度が１×１０^１７ｃｍ^−３以上になっても、しきい値電圧は高くならない。これは、１×１０^１７ｃｍ^−３以上のドーパント濃度では、上記式（１）の第２項における、｛１／Ｃ_ｏｘ＋（ｘ_ｊ'−ｘ_ｎ）／（２×ε_Ｓ×ε_０）｝の値が小さくなるか、或いは、負になるためである。

次に、ｐ型半導体層１０６の電位について説明する。ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度が低いと、ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層が厚くなる。ｐ型半導体層１０６全体が空乏化すると、ｐ型半導体層１０６の電位を固定することができないので、ｐ型半導体層１０６の厚さより、ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層が薄いことが好ましい。したがって、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度は１×１０^１６ｃｍ^−３以上であることが好ましい。

次に、ＭＯＳＦＥＴ１００の耐圧について説明する。ゲート電極１２０と、ドレイン電極１１８との間の領域で、チャネル層１１０における活性化しているｎ型のドーパントの面密度と、２ＤＥＧ１２２のシートキャリア密度との合計が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度に略等しい。ここで略等しいとは、厳密に等しい場合に限られるわけではなく、１１．１％程度の差がある場合も含む。ドーパントの面密度は、ドーパントの濃度（ｃｍ^−３）と膜厚（ｃｍ）との乗算で得られる密度（ｃｍ^−２）をいう。すなわち、ｐ型半導体層１０６またはチャネル層１１０を上面から見たときに、それぞれの層の厚さ方向全体にわたる、単位面積あたりのドーパントの密度が、面密度である。

ＭＯＳＦＥＴ１００の耐圧はリサーフ部１２６における、ｐ型及びｎ型の活性化しているドーパントの面密度に影響される。すなわち、リサーフ部１２６において、２ＤＥＧ１２２のシートキャリア密度と、チャネル層１１０の活性化しているｎ型のドーパントの面密度との合計が、ｐ型半導体層１０６の活性化しているｐ型のドーパントの面密度より大きいとき、及び、小さいときには、いずれの場合にも、リサーフ部１２６における電界が均一にならないので、ゲート電極１２０とドレイン電極１１８との間の電位差がリサーフ部１２６のゲート電極１２０側端部に集中する。そのため、ゲート電極１２０とドレイン電極１１８との間に高い電圧がかかると、リサーフ部１２６のゲート電極１２０側端部で破壊が起こりやすい。これに対して、リサーフ部１２６の全体で、チャネル層１１０における活性化しているｎ型のドーパントの面密度と、２ＤＥＧ１２２のシートキャリア密度との合計が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度に略等しいと、ゲート電極１２０及びドレイン電極１１８の間の電圧がリサーフ部１２６に均一に分布するので、ＭＯＳＦＥＴ１００の耐圧が大きくなる。

２ＤＥＧ１２２のシートキャリア密度は、チャネル層１１０及び電子供給層１１２の組成及び膜厚に影響される。チャネル層１１０における活性化しているｎ型のドーパントの面密度は、チャネル層１１０における活性化しているｎ型のドーパントの濃度及びチャネル層１１０の厚さに依存する。ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度は、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度及びｐ型半導体層１０６の厚さに依存する。したがって、以上の要素を制御することによって、チャネル層１１０における活性化しているｎ型のドーパントの面密度＋２ＤＥＧ１２２におけるシートキャリア密度＝ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度とすることができる。本式における等号は、厳密に等しい意味ではなく、１１．１％程度の差を有してもよい。

図５は、第１の実施形態に係るＭＯＳＦＥＴ１００のｎ型ドーパントの面密度と破壊電圧との関係を示すグラフである。横軸はゲート電極１２０と、ドレイン電極１１８との間の領域における、２ＤＥＧ１２２のシートキャリア密度（ｃｍ^−２）と、チャネル層１１０における活性化しているｎ型のドーパントの面密度（ｃｍ^−２）との合計を示す。また、縦軸は、ＭＯＳＦＥＴ１００の破壊電圧（Ｖ）を示す。ここで、破壊電圧は、ＭＯＳＦＥＴ１００が破壊するときのゲート電極１２０とドレイン電極１１８との間の電圧差をいう。第１の実施形態に係るＭＯＳＦＥＴ１００が備えるｐ型半導体層１０６は、厚さが６００ｎｍであり、活性化しているｐ型のドーパントの濃度は３×１０^１６ｃｍ^−３である。このとき、図１に示されるように、しきい値電圧は２．９２Ｖであり、第1の実施形態に係るＭＯＳＦＥＴ１００はノーマリーオフとなる。

２ＤＥＧ１２２のシートキャリア密度（ｃｍ^−２）と、チャネル層１１０における活性化しているｎ型のドーパントの面密度（ｃｍ^−２）との合計が２×１０^１２ｃｍ^−２のときにＭＯＳＦＥＴ１００の破壊電圧（Ｖ）が６５１Ｖと最も大きくなる。これは、上記の２×１０^１２ｃｍ^−２が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度である１．８×１０^１２ｃｍ^−２と略等しいからである。すなわち、１１．１％程度の差がある場合も略等しいといえる。ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度は、活性化しているドーパント濃度とｐ型半導体層１０６との乗算、すなわち（３×１０^１６ｃｍ^−３）×（６００×１０^−７ｃｍ）により算出される。

図６は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、基板１０２上にバッファ層１０４、ｐ型半導体層１０６、アンドープ半導体層１０８、チャネル層１１０、及び、マスク１５２が形成された状態を示す模式図である。バッファ層１０４は、基板１０２上にエピタキシャル成長される。一例として、バッファ層１０４は、ＡｌＮ層、および、ＧａＮ層を繰り返し積層して形成される。

例えば、（１１１）面を主面とするＳｉの基板１０２がＭＯＣＶＤ装置に設置されてから、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＡｌ（トリメチルアルミニウム）およびＮＨ_３（アンモニア）が導入されて、成長温度１０５０℃で、ＡｌＮ層が成長される。ＴＭＡｌ及びＮＨ_３の流量は、例えば、それぞれ１００μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。ＡｌＮ層の厚さは例えば１００ｎｍである。次に、ＴＭＧａ（トリメチルガリウム）およびＮＨ_３が導入されて、ＡｌＮ層上に、厚さ２００ｎｍのＧａＮが形成される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。次に、ＴＭＡｌおよびＮＨ_３が導入されて、厚さ２０ｎｍのＡｌＮが形成される。形成の条件は上記と同様である。以上のように、厚さ１００ｎｍのＡｌＮ層上に、厚さ２００ｎｍのＧａＮおよび厚さ２０ｎｍのＡｌＮの積層を８回繰り返して、バッファ層１０４が形成される。

バッファ層１０４上に、ｐ型半導体層１０６がエピタキシャル成長される。一例として、濃度１００％の窒素ガスをキャリアガスとして用いて、ＴＭＧａ、ＮＨ_３及びＣｐ_２Ｍｇ（ビスシクロペンタディエニルマグネシウム）が導入されて、成長温度１０５０℃で、ｐ型のＧａＮが成長される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。ｐ型半導体層１０６の厚さは例えば６００ｎｍである。Ｃｐ_２Ｍｇの流量は、ｐ型半導体層１０６におけるＭｇの濃度が３×１０^１６ｃｍ^−３となるように調整される。ｐ型半導体層１０６におけるＭｇの濃度は、ＳＩＭＳ（二次元イオン質量分析）で測定することができる。

ｐ型半導体層１０６上にアンドープ半導体層１０８がエピタキシャル成長される。一例として、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＧａ及びＮＨ_３が導入されて、成長温度１０５０℃で、アンドープのＧａＮが成長される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。アンドープ半導体層１０８の厚さは例えば３００ｎｍである。

アンドープ半導体層１０８上にチャネル層１１０がエピタキシャル成長される。一例として、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＧａ、ＮＨ_３及びＳｉＨ_４（モノシラン）が導入されて、成長温度１０５０℃で、ｎ型のＧａＮが成長される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。チャネル層１１０の厚さは例えば１０ｎｍである。ＳｉＨ_４の流量は、チャネル層１１０におけるＳｉの濃度が１×１０^１７ｃｍ^−３となるように調整される。チャネル層１１０におけるＳｉの濃度は、ＳＩＭＳ、あるいは、ホール測定で測定することができる。

マスク１５２が、リセス部１２４となる領域でチャネル層１１０上に形成される。マスク１５２は、例えば、ＳｉＯ_２で形成される。例えば、まずチャネル層１１０上にＳｉＨ_４及びＮ_２Ｏを用いたＰＣＶＤ（プラズマ化学気相成長）法で厚さ１００ｎｍのＳｉＯ_２膜が形成され、次に、フォトリソグラフィ及びフッ酸を用いたエッチングによって当該ＳｉＯ_２膜がパターニングされて、マスク１５２が形成される。

図７は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、電子供給層１１２が形成された状態を示す模式図である。電子供給層１１２は、マスク１５２が形成されていない領域で、チャネル層１１０上に再成長される。一例として、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＧａ、ＴＭＡｌ及びＮＨ_３が導入されて、成長温度１０５０℃で、ＡｌＧａＮ層が成長される。ＮＨ_３の流量は、例えば、１２Ｌ／ｍｉｎである。ＴＭＧａ及びＴＭＡｌの流量は、ＡｌＧａＮ中のＡｌの組成比が、予め定められた値となるように調整される。一例として、電子供給層１１２は、Ａｌの組成比が２０％のＡｌ_０．２Ｇａ_０．８Ｎで形成される。電子供給層１１２の厚さは例えば１５ｎｍである。次に、マスク１５２が除去される。マスク１５２は、例えば、フッ酸を用いたウェットエッチングで除去される。

電子供給層１１２の厚さは、Ｘ線回折法によって測定することができる。また、ＡｌＧａＮ中のＡｌの組成比はフォトルミネッセンス法によって測定することができる。チャネル層１１０と電子供給層１１２とのヘテロ接合によって発生した２ＤＥＧ１２２のシートキャリア密度、及び、チャネル層１１０におけるドーパントの濃度は、ホール測定によって測定することができる。

図８は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ＳｉＯ膜１５４が形成された状態を示す模式図である。電子供給層１１２上、及び、マスク１５２が除去され、リセス部１２４となる領域でチャネル層１１０上に、ＳｉＯ膜１５４がＳｉＯ_２で形成される。例えば、まず電子供給層１１２及びチャネル層１１０上にＳｉＨ_４及びＮ_２Ｏを用いたＰＣＶＤ法で厚さ３００ｎｍのＳｉＯ_２が形成される。次に、当該ＳｉＯ_２は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、ｐ電極１２８が形成される領域で除去されて、ＳｉＯ膜１５４が形成される。

ＳｉＯ膜１５４が除去されていない領域で、電子供給層１１２、チャネル層１１０、及び、アンドープ半導体層１０８がエッチングで除去される。当該エッチングは、塩素系ガスを用いたドライエッチングである。これにより、ＳｉＯ膜１５４が形成されていない領域で、ｐ型半導体層１０６が露出する。次に、ＳｉＯ膜１５４が除去される。ＳｉＯ膜１５４は、例えば、フッ酸を用いたウェットエッチングで除去される。

図９は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、絶縁層１１４が形成された状態を示す模式図である。電子供給層１１２上に絶縁層１１４が形成される。また、リセス部１２４となる領域で、チャネル層１１０上に絶縁層１１４が形成され、電子供給層１１２の側面が絶縁層１１４で覆われる。アンドープ半導体層１０８、チャネル層１１０及び電子供給層１１２が除去された領域で、ｐ型半導体層１０６上に絶縁層１１４が形成され、アンドープ半導体層１０８、チャネル層１１０及び電子供給層１１２の側面が絶縁層１１４で覆われる。一例として、ＳｉＨ_４及びＮ_２Ｏを用いたＰＣＶＤ法により、絶縁層１１４がＳｉＯ_２で形成される。絶縁層１１４の厚さは例えば１２０ｎｍである。

図１０は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ｐ電極１２８が形成された状態を示す模式図である。まずｐ電極１２８が形成される領域で、絶縁層１１４が除去される。絶縁層１１４は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、除去される。絶縁層１１４が除去された領域で、ｐ型半導体層１０６上にｐ電極１２８が、スパッタ法及びリフトオフ法で形成される。ｐ電極１２８は、厚さ５ｎｍのＮｉ層、及び、当該Ｔｉ層上の厚さ１０ｎｍのＡｕ層で形成される。ｐ電極１２８の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。ｐ電極１２８は、アニールされる。当該アニールは、例えば、１００％の酸素雰囲気中で、５００℃で行う。アニールによって、ｐ電極１２８とｐ型半導体層１０６との間の接続抵抗が小さくなる。

ソース電極１１６及びドレイン電極１１８が形成される領域で、絶縁層１１４が除去される。絶縁層１１４は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、除去される。絶縁層１１４が除去された領域で、電子供給層１１２上にソース電極１１６及びドレイン電極１１８が、スパッタ法及びリフトオフ法で形成される。ソース電極１１６及びドレイン電極１１８は、厚さ２５ｎｍのＴｉ層、及び、当該Ｔｉ層上の厚さ３００ｎｍのＡｌ層で形成される。ソース電極１１６及びドレイン電極１１８の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。ソース電極１１６及びドレイン電極１１８は、アニールされる。当該アニールは、例えば、６００℃で１０分間行う。アニールによって、ソース電極１１６及びドレイン電極１１８の接続抵抗が小さくなる。

リセス部１２４を含む領域で、絶縁層１１４上にゲート電極１２０が、スパッタ法及びリフトオフ法で形成される。ゲート電極１２０は、Ｔｉ層、当該Ｔｉ層上のＡｕ層、及び、当該Ａｕ層上のＴｉ層で形成される。ゲート電極１２０の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。以上のようにして、ＭＯＳＦＥＴ１００が形成される。

以上、ＭＯＳＦＥＴ１００について説明したが、ＭＯＳＦＥＴ１００の実施の態様は上記に限られない。例えば、アンドープ半導体層１０８が形成されず、ｐ型半導体層１０６とチャネル層１１０とが接してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ ＭＯＳＦＥＴ、１０２ 基板、１０４ バッファ層、１０６ ｐ型半導体層、１０８ アンドープ半導体層、１１０ チャネル層、１１２ 電子供給層、１１４ 絶縁層、１１６ ソース電極、１１８ ドレイン電極、１２０ ゲート電極、１２２ ２ＤＥＧ、１２４ リセス部、１２６ リサーフ部、１２８ ｐ電極、１３０ 配線、１５２ マスク、１５４ ＳｉＯ膜

Claims (10)

1. ｐ型のドーパントを有する窒化ガリウム系半導体で形成されたｐ型半導体層と、
   前記ｐ型半導体層の上方に、ｎ型のドーパントを有する窒化ガリウム系半導体で形成されたチャネル層と、
   前記チャネル層上に、前記チャネル層よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成され、一部が除去された電子供給層と、
   前記チャネル層の上方に形成され、前記チャネル層に電気的に接続されたソース電極及びドレイン電極と、
   前記電子供給層が除去された領域で、前記チャネル層上に、絶縁性の物質で形成された絶縁層と、
   前記ソース電極及び前記ドレイン電極の間で、前記絶縁層上に形成されたゲート電極と、を備え、
   前記チャネル層に２次元電子ガスが形成され、
   前記ゲート電極と、前記ドレイン電極との間の領域で、前記チャネル層における活性化している前記ｎ型のドーパントの面密度と前記２次元電子ガスのシートキャリア密度との合計が、前記ｐ型半導体層における活性化している前記ｐ型のドーパントの面密度と略等しい
   半導体装置。
2. 前記ゲート電極に印加された電圧が０Ｖのときに、前記ゲート電極の下側の領域で、前記チャネル層は厚さ方向の全体にわたって空乏化している請求項１に記載の半導体装置。
3. 前記ｐ型半導体層と、前記チャネル層との間に、ドーパントを添加せずにアンドープの窒化ガリウム系半導体で形成されたアンドープ層をさらに備える請求項１または２に記載の半導体装置。
4. 前記ｐ型半導体層がｐ型ＧａＮで形成され、
   前記チャネル層がｎ型ＧａＮで形成され、
   前記アンドープ層がアンドープのＧａＮで形成され、
   前記電子供給層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成された請求項３に記載の半導体装置。
5. 前記ｐ型半導体層の少なくとも一部は、空乏化していない請求項１から４のいずれか一項に記載の半導体装置。
6. 前記ｐ型半導体層に電気的に接続されたｐ電極をさらに備える請求項１から５のいずれか一項に記載の半導体装置。
7. 前記ｐ電極が、前記ソース電極に電気的に接続された請求項６に記載の半導体装置。
8. 前記ソース電極及び前記ｐ電極は、前記ソース電極と一体で形成された配線で接続される請求項７に記載の半導体装置。
9. 前記ｐ電極が、前記チャネル層、前記電子供給層、及び、前記絶縁層が除去された領域で、前記ｐ型半導体層上に形成されている請求項６から８のいずれか一項に記載の半導体装置。
10. 前記ｐ型半導体層が、導電性を有する導電性基板の上方に形成され、
    前記ｐ型半導体層と前記導電性基板の間に、前記ｐ型半導体層及び前記導電性基板より高い電気抵抗を有する高抵抗バッファ層をさらに備える、請求項１から９のいずれか一項に記載の半導体装置。

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