以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
[構造説明]
図1は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図1等に示す本実施の形態の半導体装置(半導体素子)は、窒化物半導体を用いたMIS(Metal Insulator Semiconductor)型の電界効果トランジスタ(FET;Field Effect Transistor)である。この半導体装置は、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板S上に、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。核生成層NUCは、窒化物半導体層からなる。バッファ層BUは、窒化物半導体に対し深い準位を形成する不純物を添加した1層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体(超格子層ともいう)を用いている。電位固定層VCは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層UCは、チャネル層CHよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層CHよりも小さい窒化物半導体層からなる。チャネル層CHは、チャネル下地層UCよりも電子親和力が大きい窒化物半導体層からなる。障壁層BAは、チャネル層CHよりも電子親和力が小さく、チャネル下地層UCよりも電子親和力が小さい窒化物半導体層からなる。障壁層BA上には、絶縁膜(図示せず)が形成されている。なお、絶縁膜(保護膜)と障壁層BAとの間に、キャップ層を設けてもよい。キャップ層は、障壁層BAよりも電子親和力が大きい窒化物半導体層からなる。
本実施の形態のMISFETは、チャネル層CHの上方に、ゲート絶縁膜GIを介して形成されたゲート電極GEと、ゲート電極GEの両側の障壁層BA上に形成されたソース電極SEおよびドレイン電極DEとを有している。このMISFETは、素子分離領域ISOで区画された活性領域ACに形成されている。また、ゲート電極GEは、障壁層BAを貫通し、チャネル層CHの途中まで到達する溝Tの内部にゲート絶縁膜GIを介して形成されている。
チャネル層CHと障壁層BAとの界面近傍のチャネル層CH側に、2次元電子ガス(2DEG)が生成される。また、ゲート電極GEに正の電位(閾値電位)が印加された場合には、ゲート絶縁膜GIとチャネル層CHとの界面近傍には、チャネルが形成される。
上記2次元電子ガス(2DEG)は次のメカニズムで形成される。チャネル層CHや障壁層BAを構成する窒化物半導体層(ここでは、窒化ガリウム系の半導体層)は、それぞれ、電子親和力(禁制帯幅(バンドギャップ))が異なり、障壁層BAは、チャネル層CHよりも電子親和力が小さい窒化物半導体層からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層CHと障壁層BAとの界面近傍に、2次元電子ガス(2DEG)が生成される。特に、ここでは、チャネル層CHと障壁層BAをガリウム(あるいはアルミ)面成長の窒化物半導体材料でエピ形成するので、チャネル層CHと障壁層BAの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より2次元電子ガス(2DEG)が形成されやすくなる。
そして、チャネル層CHと障壁層BAとの界面近傍に形成される、2次元電子ガス(2DEG)は、ゲート電極GEが形成されている溝Tにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極GEに正の電位(閾値電位)が印加されていない状態においてオフ状態を維持でき、ゲート電極GEに正の電位(閾値電位)を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極SEの電位は、例えば、接地電位である。
また、チャネル層CHを、チャネル層CHよりも電子親和力の小さい障壁層BAおよびチャネル下地層UCで挟むことにより、電子の閉じ込め効果が向上する。これにより、ショートチャネル効果の抑制、増幅率向上、動作速度の向上を図ることができる。また、チャネル下地層UCがひっぱり歪を受けてひずんでいる場合は、ピエゾ分極と自発分極による負電荷が、チャネル下地層UCとチャネル層CHとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。また、チャネル下地層UCの歪が緩和されている場合は、自発分極による負電荷が、チャネル下地層UCとチャネル層CHとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。
ここで、本実施の形態においては、素子分離領域ISOにおいて、素子分離領域ISOを貫通し、その下方の電位固定層VCまで到達する接続部(ビアともいう)VIAを設け、この接続部VIAをソース電極SEと電気的に接続している。このように、電位固定層VCを設け、ソース電極SEと接続することで、追って詳細に説明するように、閾値電位やオン抵抗などの特性の変動を低減することができる。
図2〜図4を参照しながら、実施の形態1の半導体装置をさらに詳細に説明する。図2は、本実施の形態の半導体装置の構成を示す平面図である。図3および図4は、本実施の形態の半導体装置の構成を示す断面図である。図3は、図2のA−A断面に対応し、図4は、図2のB−B断面に対応する。
図2に示すように、ドレイン電極DEの平面形状は、Y方向に長辺を有する矩形状である。複数のライン状のドレイン電極DEが、X方向に一定の間隔を置いて配置されている。また、ソース電極SEの平面形状は、Y方向に長辺を有する矩形状である。複数のライン状のソース電極SEが、X方向に一定の間隔を置いて配置されている。そして、複数のソース電極SEのそれぞれと、複数のドレイン電極DEのそれぞれは、X方向に沿って互い違いに配置されている。
ドレイン電極DEの下には、ドレイン電極DEとキャップCP(障壁層BA)との接続部となるコンタクトホールC1Dが配置されている。このコンタクトホールC1Dの平面形状は、Y方向に長辺を有する矩形状である。ソース電極SEの下には、ソース電極SEとキャップCP(障壁層BA)との接続部となるコンタクトホールC1Sが配置されている。このコンタクトホールC1Sの平面形状は、Y方向に長辺を有する矩形状である。
そして、ドレイン電極DEの下のコンタクトホールC1Dとソース電極SEの下のコンタクトホールC1Sとの間には、ゲート電極GEが配置されている。ゲート電極GEは、Y方向に長辺を有する矩形状である。1のソース電極SEの下方には、2つ(一対)のゲート電極GEが配置されている。この2つのゲート電極GEは、ソース電極SEの下のコンタクトホールC1Sの両側に配置されている。このように、複数のソース電極SEに対応して、2つのゲート電極GEが繰り返し配置されている。
複数のドレイン電極DEは、ドレインパッド(端子部ともいう)DPにより接続される。このドレインパッドDPは、ドレイン電極DEの一端側(図2においては、下側)において、X方向に延在するように配置される。言い換えれば、X方向に延在するドレインパッドDPからY方向に突き出るように複数のドレイン電極DEが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極SEは、ソースパッド(端子部ともいう)SPにより接続される。このソースパッドSPは、ソース電極SEの他端側(図2においては、上側)において、X方向に延在するように配置される。言い換えれば、X方向に延在するソースパッドSPからY方向に突き出るように複数のソース電極SEが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極GEは、ゲート線GLにより接続される。このゲート線GLは、ゲート電極GEの一端側(図2においては、上側)において、X方向に延在するように配置される。言い換えれば、X方向に延在するゲート線GLからY方向に突き出るように複数のゲート電極GEが配置される。なお、ゲート線GLは、例えば、ゲート線GLのX方向の両側(図2においては、右側および左側)に設けられたゲートパッド(図示せず)と接続される。
ここで、上記ソース電極SE、ドレイン電極DEおよびゲート電極GEは、主として、素子分離領域ISOで囲まれた活性領域AC上に配置されている。活性領域ACの平面形状は、X方向に長辺を有する矩形状である。一方、ドレインパッドDP、ゲート線GLおよびソースパッドSPは、素子分離領域ISO上に配置されている。活性領域ACとソースパッドSPとの間に、ゲート線GLが配置されている。
そして、ソースパッドSPの下には、貫通孔(孔、穴、凹部ともいう)THが配置されている。この貫通孔THには導電性膜が埋め込まれ、接続部VIAを構成している。後述するように、接続部VIAは、電位固定層VCと電気的に接続される。よって、ソースパッドSPおよび接続部VIAを介して、ソース電極SEと電位固定層VCとが電気的に接続される。
図2および図3に示すように、本実施の形態のMISFETは、基板Sの活性領域AC上に形成されたゲート電極GEと、ゲート電極GEの両側のキャップ層CP上であって、コンタクトホール(C1S、C1D)の形成領域に形成されたソース電極SEおよびドレイン電極DEを有している。このソース電極SEおよびドレイン電極DE上には、保護膜(絶縁膜、カバー膜、表面保護膜ともいう)PROが配置されている。
基板S上には、前述したように、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CH、障壁層BA、キャップ層CPおよび絶縁膜IF1が順に形成されている。そして、ゲート電極GEは、絶縁膜IF1、キャップ層CP、障壁層BAを貫通し、チャネル層CHの途中まで到達する溝Tの内部にゲート絶縁膜GIを介して形成されている。
基板Sとしては、例えば、シリコン(Si)からなる半導体基板を用いることができる。基板Sとしては、上記シリコンの他、GaNなどの窒化物半導体からなる基板を用いてもよく、AlN、SiCやサファイアなどからなる基板を用いてもよい。中でも、シリコン基板上に、GaN層などの窒化物半導体層を形成する際には、その結晶性を向上させ、また、基板の歪み(内部応力)を緩和するため、後述するようにバッファ層BUを用いることが多い。よって、後述する電荷の蓄積が生じやすいため、シリコン基板と窒化物半導体とを併用する場合に本実施の形態の半導体装置を用いて効果的である。
核生成層NUCは、バッファ層BUなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Sに、上部に形成される層の構成元素(例えば、Gaなど)が拡散して、基板Sが変質することを防ぐために形成する。核生成層NUCとしては、例えば、窒化アルミニウム(AlN)層を用いることができる。AlN層の膜厚は200nm程度である。基板Sの材料や、半導体装置の用途に応じて、核生成層NUCの材料や厚さを適宜選択することができる。また、基板Sとして、GaN基板などを用いる場合や、バッファ層等の成膜条件によって不要な場合には、核生成層NUCを省略することができる。
バッファ層BUは、格子定数を調整し、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成される。これにより、窒化物半導体の結晶性が向上する。また、基板Sの歪み(内部応力)を緩和することができ、基板Sに反りやクラックが発生することを抑制することができる。バッファ層BUとしては、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、複数周期積層した超格子構造体を用いることができる。超格子構造体は、異なる電子親和力を有する窒化物半導体層の積層体が2以上繰り返し配置されているものである。この超格子構造体には、炭素(C)がドープされている。例えば、GaN層の膜厚は20nm程度、AlN層の膜厚は5nm程度とし、これらの積層膜を80周期堆積した超格子構造体を用いることができる。炭素濃度(ドープ量)は、例えば、1×1019(1E19)cm−3程度である。但し、半導体装置の用途に応じて、積層膜を構成する各膜の材料や厚さを適宜選択すればよい。また、バッファ層BUとして、超格子構造体以外の層を含んでもよい。例えば、超格子構造体上に他の材料膜を形成してもよい。また、バッファ層BUとして、超格子構造体を含まない単層膜などを用いることも可能である。
超格子構造体および上記単層膜の材料としては、AlNおよびGaNの他、InNを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。例えば、上記超格子構造体の積層膜として、AlN/GaN膜の他、AlGaN/GaN膜を用いることができる。また、上記単層膜としては、例えば、AlGaN層やInAlN層などを用いることができる。
また、上記においては、超格子構造体中に炭素がドープ(添加)されているが、他のドープ不純物を用いてよい。ドープ不純物としては、深い準位を形成する元素が好ましく、炭素の他、鉄(Fe)などの遷移金属や、マグネシウム(Mg)、ベリリウム(Be)などを用いてもよい。半導体装置の用途に応じて、ドープ量や不純物元素を適宜選択すればよい。
電位固定層VCとしては、例えば、不純物をドープしたGaN層を用いることができる。GaN層の他、AlN層やInN層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。
電位固定層VCは、不純物がドープされており、導電性を有する。例えば、電位固定層VCとして、不純物としてMgが5×1018(5E18)cm−3程度ドープされたGaN層を用いることができる。電位固定層VCの膜厚は200nm程度である。
このように、導電性が生じる程度の量(例えば、本実施の形態の層構造では、ドープ量が活性化した不純物濃度として5×1016(5E16)cm−3以上)の不純物をドープする必要がある。ドープ不純物としては、n型不純物やp型不純物を用いることができる。n型不純物としては、例えば、Si、硫黄(S)、セレン(Se)などが挙げられ、p型不純物としては、例えば、Be、C、Mgなどが挙げられる。また、縦方向耐圧の観点から不純物のドープ量は、活性化した不純物濃度として1×1018(1E18)cm−3以下が好ましい。例えば、本実施の形態の層構造において、縦方向耐圧として500V以上を確保するためには、ドープ量が、活性化した不純物濃度として5×1017(5E17)cm−3以下とすることが好ましい。
チャネル下地層UCとしては、例えば、AlGaN層を用いることができる。このチャネル下地層UC中には、意図的な不純物のドープは行われていない。なお、不純物のドープにより深い準位が形成されると、追って詳細に説明するように、閾値電位などの特性の変動をもたらす要因となる。よって、不純物のドープ量は、1×1016(1E16)cm−3以下が好ましい。
また、AlGaN層の厚さは、例えば、1000nm、Alの組成は3%程度である。チャネル下地層UCとしては、AlGaN層の他、InAlN層などを用いることができる。
また、本実施の形態においては、エピタキシャル成長により、チャネル下地層UCの面内方向の格子定数が、その上層のチャネル層CHや障壁層BAに引き継がれる。例えば、チャネル下地層UCより上層に、チャネル下地層(AlGaN層)UCよりも格子定数の大きい層、例えば、GaN層、InXGa(1−X)N層(0≦X≦1)やInAlN層などが形成された場合には、上層の層に圧縮ひずみが加わる。逆に、チャネル下地層UCより上層に、チャネル下地層(AlGaN層)UCよりも格子定数の小さい層、例えば、高Al組成比であるInAlN層などが形成された場合には、上層の層に引っ張りひずみが加わる。
チャネル層CHとしては、例えば、GaN層を用いることができる。このチャネル層CH中には、意図的な不純物のドープは行われていない。また、GaN層の厚さは、例えば、80nm程度である。チャネル層CHの材料としては、GaNの他、AlN、InNなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、チャネル層CHの材料や厚さを適宜選択することができる。なお、本実施の形態においては、ノンドープのチャネル層CHを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、n型不純物やp型不純物を用いることができる。n型不純物としては、例えば、Si、S、Seなどが挙げられ、p型不純物としては、例えば、Be、C、Mgなどが挙げられる。
但し、チャネル層CHは、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下する恐れがある。そこで、チャネル層CHへの不純物のドープ量は、1×1017(1E17)cm−3以下が好ましい。
また、チャネル層CHは、チャネル下地層UCや障壁層BAよりも電子親和力が大きい窒化物半導体を用いる必要がある。上記のように、チャネル下地層UCとしてAlGaN層を、チャネル層CHとしてGaN層を用い、これらの層の格子定数が異なる場合には、チャネル層CHの膜厚は転位が増加する臨界膜厚以下である必要がある。
障壁層BAとしては、例えば、Al0.2Ga0.8N層を用いることができる。また、Al0.2Ga0.8N層の厚さは、例えば、30nm程度である。障壁層BAの材料としては、AlGaN層の他、InAlN層などを用いることができる。Alの組成比などを適宜調整してもよい。また、Alの組成比の異なる膜を積層し、多層構造の障壁層BAを用いてもよい。また、障壁層BAの材料としては、GaN層、AlN層、InN層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、障壁層BAの材料や厚さなどを適宜選択することができる。なお、障壁層BAとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、n型不純物やp型不純物を用いることができる。n型不純物としては、例えば、Si、S、Seなどが挙げられ、p型不純物としては、例えば、Be、C、Mgなどが挙げられる。但し、障壁層BA中の不純物のドープ量が多すぎると、後述するゲート電極GEの近傍にいて、ドレイン電極DEの電位の影響を受け易くなり、耐圧が低下し得る。また、障壁層BA中の不純物が、チャネル層CHでのクーロン散乱の要因となり得るため、電子の移動度が低下し得る。そこで、障壁層BAへの不純物のドープ量は、1×1017(1E17)cm−3以下が好ましい。また、ノンドープの障壁層BAを用いる方がより好ましい。
また、チャネル層CHとしてGaN層を、障壁層BAとして、AlGaN層を用い、これらの層の格子定数が異なる場合には、障壁層BAの膜厚は転位が増加する臨界膜厚以下である必要がある。
また、前述したとおり、障壁層BAとしては、チャネル層CHよりも電子親和力が小さい窒化物半導体を用いる必要がある。但し、多層構造の障壁層BAを用いた場合は、多層中に、チャネル層CHよりも電子親和力が大きい層を含んでもよく、少なくとも1層以上がチャネル層CHよりも電子親和力が小さい層であればよい。
キャップ層CPとしては、例えば、GaN層を用いることができる。GaN層の厚さは、例えば、2nm程度である。また、キャップ層CPとしては、GaNの他、AlN層、InN層などを用いることができる。また、これらの窒化物半導体の混晶(例えば、AlGaN、InAlN)を用いてもよい。また、キャップ層CPを省略してもよい。
また、キャップ層CPは、障壁層BAよりも電子親和力が大きい窒化物半導体を用いる必要がある。また、キャップ層CPとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、n型不純物やp型不純物を用いることができる。n型不純物としては、例えば、Si、S、Seなどが挙げられ、p型不純物としては、例えば、Be、C、Mgなどが挙げられる。
また、チャネル下地層UCとしてAlGaN層を、キャップ層CPとして、GaN層を用い、これらの層の格子定数が異なる場合には、キャップ層CPの膜厚は転位が増加する臨界膜厚以下である必要がある。
絶縁膜IF1としては、例えば、窒化シリコン膜を用いることができる。窒化シリコン膜の厚さは、例えば、100nm程度である。また、窒化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、絶縁膜IF1の材料や厚さを適宜選択することができる。絶縁膜IF1としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、窒化シリコン膜(SiN)の他、酸化シリコン(SiO2)膜、酸窒化シリコン膜、酸炭化シリコン(SiOC)膜、酸化アルミニウム(Al2O3、アルミナ)膜、酸化ハフニウム(HfO2)膜、酸化ジルコニウム(ZrO2)膜などが挙げられる。また、各種有機膜も、上記条件を満たす。さらに、これらの中でも、電流コラプス抑制のため、下層の窒化物半導体との界面に形成される界面準位密度が低い膜を選択することが好ましい。
ゲート電極GEは、絶縁膜IF1、キャップ層CPおよび障壁層BAを貫通し、チャネル層CHの途中まで掘り込まれた溝(トレンチ、リセスともいう)Tの内部にゲート絶縁膜GIを介して形成されている。
ゲート絶縁膜GIとしては、酸化アルミニウム(Al2O3)膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、50nm程度である。ゲート絶縁膜GIとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート絶縁膜GIの材料や厚さを適宜選択することができる。ゲート絶縁膜GIとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、酸化アルミニウム膜の他、酸化シリコン(SiO2)膜、窒化シリコン膜(SiN)、酸化ハフニウム(HfO2)膜、酸化ジルコニウム(ZrO2)膜などが挙げられる。このゲート絶縁膜GIは、ゲート電極GIに印加できる電圧や、閾値電圧に影響を及ぼすため、絶縁耐圧、誘電率、膜厚を考慮して設定することが好ましい。
ゲート電極GEとしては、窒化チタン(TiN)膜を用いることができる。窒化チタン膜の厚さは、例えば、200nm程度である。ゲート電極GEとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素(B)やリン(P)などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ti、Al、Ni、Auなどからなる金属を用いてもよい。また、Ti、Al、Ni、Auなどからなる金属とSiとの化合物膜(金属シリサイド膜)を用いてもよい。また、Ti、Al、Ni、Auなどからなる金属膜の窒化物を用いてもよい。また、数種類の導電性膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート電極GEの材料や厚さを適宜選択することができる。
また、ゲート電極GEとしては、下層の膜(例えば、ゲート絶縁膜GI)や上層の膜(例えば、層間絶縁膜IL1)と反応し難い材料を選択することが好ましい。
ゲート電極GE上には、層間絶縁膜IL1が配置されている。この層間絶縁膜IL1は、貫通孔THおよびコンタクトホールC1S、C1Dを有する。
この層間絶縁膜IL1としては、例えば、酸化シリコン膜を用いることができる。酸化シリコン膜の厚さは、例えば、2000nm程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、層間絶縁膜IL1の材料や厚さを適宜選択することができる。層間絶縁膜IL1としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。また、層間絶縁膜IL1としては、接するゲート電極GEと反応し難い材料を選択することが好ましい。このような条件を満たす膜としては、酸化シリコン膜の他、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム(Al2O3)膜、酸化ハフニウム(HfO2)膜、酸化ジルコニウム(ZrO2)膜などが挙げられる。
貫通孔THおよびコンタクトホールC1S、C1Dを含む層間絶縁膜IL1上には、導電性膜が形成されている。ここでは、TiN膜とAl膜との積層膜が形成されている。この積層膜のうち、コンタクトホールC1S、C1D内の積層膜は、ソース電極SEまたはドレイン電極DEとなる。一方、貫通孔TH内の積層膜は接続部VIAとなる。
ソース電極SEおよびドレイン電極DEとしては、TiN膜とその上のAl膜との積層膜を用いることができる。TiN膜の厚さは、例えば、50nm程度、Al膜の厚さは、例えば、1000nm程度である。ソース電極SEおよびドレイン電極DEの材料としては、コンタクトホール(C1S、C1D)の底部の窒化物半導体層(キャップ層CP)と、オーミック接触する材料であればよい。特に、コンタクトホール(C1S、C1D)の底部の窒化物半導体層(キャップ層CP)またはこの層より下層の窒化物半導体層中に、n型不純物がドープされている場合には、オーミック接触し易くなる。よって、ソース電極SEおよびドレイン電極DEとして、幅広い材料群からの選択が可能となる。また、ソース電極SEおよびドレイン電極DEを構成する材料としては、接する層間絶縁膜IL1と反応し難い材料を選択することが好ましい。ソース電極SEおよびドレイン電極DEを構成する材料としては、Ti、Al、Mo(モリブデン)、Nb(ニオブ)、V(バナジウム)などからなる金属膜を用いてもよい。また、これらの金属の混合物(合金)、また、これらの金属とSiとの化合物膜(金属シリサイド膜)、また、これらの金属の窒化物などを用いることができる。また、これらの材料の積層膜を用いてもよい。
接続部VIAとしては、前述したソース電極SEおよびドレイン電極DEと同様に、TiN膜とその上のAl膜との積層膜を用いることができる。TiN膜の厚さは、例えば、50nm程度、Al膜の厚さは、例えば、1000nm程度である。接続部VIAを構成する材料としては、貫通孔THの底部の窒化物半導体層(電位固定層VC)と、オーミック接触する材料であればよい。また、接続部VIAを構成する材料としては、接する層間絶縁膜IL1と反応し難い材料を選択することが好ましい。
例えば、電位固定層VCがp型不純物を含有する場合には、接続部VIAを構成する材料として、Ti、Ni、Pt(白金)、Rh(ロジウム)、Pd(パラジウム)、Ir(イリジウム)、Cu(銅)、Ag(銀)などからなる金属膜、これらの金属の混合物(合金)、これらの金属とSiとの化合物膜(金属シリサイド膜)、または、これらの金属の窒化物などを用いることが好ましい。また、これらの材料の積層膜を用いてもよい。
また、電位固定層VCがn型不純物を含有する場合には、接続部VIAを構成する材料として、Ti、Al、Mo(モリブデン)、Nb(ニオブ)、V(バナジウム)などからなる金属膜、これらの金属の混合物(合金)、これらの金属との化合物膜(金属シリサイド膜)、または、これらの金属の窒化物などを用いることが好ましい。また、これらの材料の積層膜を用いてもよい。
また、本実施の形態においては、貫通孔THの底面を、電位固定層VCの途中に配置し、貫通孔THの内部に接続部VIAを配置しているが、接続部VIAは、電位固定層VCと接するように配置されていればよい。例えば、貫通孔THの底面を、電位固定層VCの上面に配置し、接続部VIAの底部と電位固定層VCとが接するように構成してもよい。また、貫通孔THの底面を、電位固定層VCの底面より下方に配置し、接続部VIAの側面の一部と電位固定層VCとが接するように構成してもよい。例えば、貫通孔THの底面が、バッファ層BUの表面またはバッファ層BUの途中に位置していてもよい。貫通孔THの底面が、核生成層NUCの表面または核生成層NUCの途中に位置していてもよい。また、貫通孔THの底面が、基板Sの表面または基板Sの途中に位置していてもよい。但し、接続部VIAの側面の一部と電位固定層VCとの接触では、接触面積が小さくなる恐れがあるため、貫通孔THの底面は、電位固定層VCの上面以下から電位固定層VCの下面より上に配置することが好ましい。
前述したように、ソースパッドSPおよびドレインパッドDPは、それぞれ、ソース電極SEおよびドレイン電極DEと一体として形成されている。よって、ソースパッドSPおよびドレインパッドDPは、ソース電極SEおよびドレイン電極DEと同じ材料で構成されている。このソースパッドSPの下に、上記接続部VIAが配置される(図4)。
保護膜PROとしては、酸窒化シリコン(SiON)膜などの絶縁膜を用いることができる。
[製法説明]
次いで、図5〜図22を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図5〜図22は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図5に示すように、基板S上に、核生成層NUCおよびバッファ層BUを順次形成する。基板Sとして、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用い、その上部に、核生成層NUCとして、例えば、窒化アルミニウム(AlN)層を、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法などを用いて、200nm程度の膜厚で、ヘテロエピタキシャル成長させる。
なお、基板Sとしては、上記シリコンの他、SiCやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層NUCおよびこの核生成層NUC以降の窒化物半導体層(III−V族の化合物半導体層)は、すべてIII族元素面成長(即ち、本件の場合、ガリウム面成長あるいはアルミ面成長)で形成する。
次いで、核生成層NUC上に、バッファ層BUとして、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、繰り返し積層した超格子構造体を形成する。例えば、20nm程度の膜厚の窒化ガリウム(GaN)層と、5nm程度の膜厚の窒化アルミニウム(AlN)層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を40層形成する。この積層膜を成長させる際に、炭素(C)をドープしながら成長させてもよい。例えば、積層膜中の炭素濃度が1×1019(1E19)cm−3程度となるように、炭素をドープする。
また、バッファ層BU上に、バッファ層BUの一部として、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。
次いで、バッファ層BU上に、電位固定層VCとして、例えば、p型不純物を含有する窒化ガリウム層(p−GaN層)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、p型不純物として、マグネシウム(Mg)を用いる。例えば、マグネシウム(Mg)をドープしながら窒化ガリウム層を200nm程度堆積させる。堆積膜中のMg濃度を、例えば、5×1018(5E18)cm−3程度とする。
次いで、電位固定層VC上に、チャネル下地層UCを形成する。電位固定層VC上に、チャネル下地層UCとして、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、1000nm、Alの組成は3%程度とする。
次いで、チャネル下地層UC上に、チャネル層CHを形成する。例えば、チャネル下地層UC上に、窒化ガリウム層(GaN層)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層CHの膜厚は、例えば、80nm程度である。
次いで、チャネル層CH上に、障壁層BAとして、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Alの組成比を0.2と、Gaの組成比を、0.8とし、Al0.2Ga0.8N層を形成する。この障壁層BAのAlGaN層のAlの組成比を、前述したバッファ層BUのAlGaN層のAlの組成比より大きくする。
このようにして、チャネル下地層UC、チャネル層CHおよび障壁層BAの積層体が形成される。この積層体のうち、チャネル層CHと障壁層BAとの界面近傍には、2次元電子ガス(2DEG)が生成される。
次いで、障壁層BA上に、キャップ層CPを形成する。例えば、障壁層BA上に、窒化ガリウム層(GaN層)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層CPの膜厚は、例えば、2nm程度である。
次いで、図6および図7に示すように、キャップ層CP上に、絶縁膜IF1として、窒化シリコン膜を、PECVD(plasma-enhanced chemical vapor deposition)法などを用いて、例えば、100nm程度の膜厚で堆積する。
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜PR1を絶縁膜IF1上に形成する。次いで、フォトレジスト膜PR1をマスクとして、窒素イオンを打ち込むことにより、素子分離領域ISOを形成する。このように、窒素(N)やホウ素(B)などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
例えば、窒素イオンを、絶縁膜IF1を介してチャネル下地層UC、チャネル層CHおよび障壁層BAからなる積層体中に、5×1014(5E14)cm−2程度の密度で打ち込む。打ち込みエネルギーは、例えば、120keV程度である。なお、打ち込みの深さ、即ち、素子分離領域ISOの底部は、チャネル層CHの底面より下に位置し、かつ、電位固定層VCの底面より上に位置するように、窒素イオンの打ち込み条件を調整する。なお、素子分離領域ISOの底部は、後述する貫通孔TH(接続部VIA)の底部より上に位置する。このようにして、素子分離領域ISOを形成する。この素子分離領域ISOで囲まれた領域が活性領域ACとなる。図8に示すように、活性領域ACは、例えば、X方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜PR1を除去する。
次いで、図9〜図11に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜IF1をパターニングする。例えば、絶縁膜IF1上に、フォトレジスト膜(図示せず)を形成し、フォトリソグラフィ処理により、ゲート電極形成領域のフォトレジスト膜(図示せず)を除去する。言い換えれば、絶縁膜IF1上に、ゲート電極形成領域に開口部を有するフォトレジスト膜(図示せず)を形成する。次いで、このフォトレジスト膜(図示せず)をマスクとして、絶縁膜IF1をエッチングする。絶縁膜IF1として窒化シリコン膜を用いた場合、例えば、SF6などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜(図示せず)を除去する。このようにして、キャップ層CP上に、ゲート電極形成領域に開口部を有する絶縁膜IF1を形成する。
次いで、絶縁膜IF1をマスクとして、キャップ層CP、障壁層BAおよびチャネル層CHをドライエッチングすることにより、キャップ層CPおよび障壁層BAを貫通してチャネル層CHの途中まで達する溝Tを形成する。エッチングガスとしては、例えば、BCl3などの塩素系のガスを含むドライエッチングガスを用いる。この際、素子分離領域ISOに、ゲート線GL用の溝GLTを形成する(図10、図11)。
次いで、図12〜図14に示すように、溝T内を含む絶縁膜IF1上に、ゲート絶縁膜GIを介してゲート電極GEを形成する。例えば、溝T内を含む絶縁膜IF1上に、ゲート絶縁膜GIとして、酸化アルミニウム膜をALD(Atomic Layer Deposition)法などを用いて50nm程度の膜厚で堆積する。
ゲート絶縁膜GIとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、SiN膜(窒化シリコン)、HfO2膜(酸化ハフニウム膜)、ハフニウムアルミネート膜、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、例えば、ゲート絶縁膜GI上に、導電性膜として、例えば、TiN(窒化チタン)膜を、スパッタリング法などを用いて200nm程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜PR2を形成し、このフォトレジスト膜PR2をマスクとして、TiN膜をエッチングすることによりゲート電極GEを形成する。このエッチングの際、TiN膜の下層の酸化アルミニウム膜をエッチングしてもよい。例えば、TiN膜の加工の際には、Cl2などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、BCl3などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われる。
また、このエッチングの際、ゲート電極GEを、一の方向(図12中では右側、ドレイン電極DE側)に張り出した形状にパターニングする。この張り出し部は、フィールドプレート電極部と呼ばれる。このフィールドプレート電極部は、ドレイン電極DE側の溝Tの端部からドレイン電極DE側へ延在するゲート電極GEの一部の領域である。
次いで、図15および図16に示すように、ゲート電極GE上を含む絶縁膜IF1上に、層間絶縁膜IL1として、例えば、酸化シリコン膜をPECVD法などを用いて2000nm程度堆積する。
次いで、図17〜図19に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜IL1および絶縁膜IF1中に、コンタクトホールC1S、C1Dおよび貫通孔THを形成する。コンタクトホールC1S、C1Dは、ソース電極形成領域およびドレイン電極形成領域にそれぞれ形成される。また、貫通孔THは、ソースパッド形成領域に形成される。
例えば、層間絶縁膜IL1上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第1フォトレジスト膜を形成する。次いで、この第1フォトレジスト膜をマスクとして、層間絶縁膜IL1および絶縁膜IF1をエッチングエッチングすることにより、コンタクトホールC1S、C1Dを形成する。
層間絶縁膜IL1として酸化シリコン膜を用い、絶縁膜IF1として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、SF6などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。
次いで、第1フォトレジスト膜を除去した後、コンタクトホールC1S、C1D内を含む層間絶縁膜IL1上に、貫通孔形成領域に開口部を有する第2フォトレジスト膜を形成する。次いで、この第2フォトレジスト膜をマスクとして、層間絶縁膜IL1、絶縁膜IF1、素子分離領域ISO、チャネル下地層UCおよび電位固定層VCの一部をエッチングすることにより、貫通孔THを形成する。言い換えれば、層間絶縁膜IL1、絶縁膜IF1、素子分離領域ISOおよびチャネル下地層UCを貫通して電位固定層VCの途中まで達する貫通孔THを形成する。
前述したように、貫通孔THの底部は、電位固定層VC中であって、素子分離領域ISOの底部より下に位置するようにエッチングを行う。
層間絶縁膜IL1として酸化シリコン膜を用い、絶縁膜IF1として窒化シリコン膜を用いた場合には、まず、例えば、SF6などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離領域ISO、チャネル下地層(AlGaN層)UCおよび電位固定層(pGaN層)VCの途中までを、例えば、BCl3などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
なお、コンタクトホールC1S、C1Dと貫通孔THの形成順序は、上記のものに限られるものではなく、貫通孔THを形成した後に、コンタクトホールC1S、C1Dを形成してもよい。また、貫通孔形成領域、ソース電極接続領域およびドレイン電極接続領域の層間絶縁膜IL1を除去した後、貫通孔形成領域の絶縁膜IF1、素子分離領域ISO、チャネル下地層UCおよび電位固定層VCの途中までを除去し、さらに、ソース電極接続領域およびドレイン電極接続領域の絶縁膜IF1を除去してもよい。このように、コンタクトホールC1S、C1Dおよび貫通孔THの形成工程については、種々の工程を取り得る。
上記工程にて形成されたコンタクトホールC1S、C1Dの底面からはキャップ層CPが露出し、貫通孔THの底面からは電位固定層VCが露出する。
次いで、図20〜図22に示すように、ゲート電極GEの両側のキャップ層CP上に、ソース電極SEおよびドレイン電極DEを形成する。また、ソース電極SEの端部に、ソースパッドSPを形成し、ドレイン電極DEの端部にドレインパッドDPを形成する(図22)。
例えば、コンタクトホールC1S、C1Dおよび貫通孔TH内を含む層間絶縁膜IL1上に導電性膜を形成する。例えば、導電性膜として、窒化チタン(TiN)膜と、その上部のアルミニウム(Al)膜からなる積層膜(Al/TiN)を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、50nm程度の膜厚であり、アルミニウム膜は、例えば、1000nm程度の膜厚である。
次いで、フォトリソグラフィ技術を用いて、ソース電極SE、ドレイン電極DE、ソースパッドSPおよびドレインパッドDPの形成領域にフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜(図示せず)をマスクとして、導電性膜(Al/TiN)をエッチングする。例えば、BCl3などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングを施す。この工程により、貫通孔THに導電性膜が埋め込まれた接続部VIAが形成され、また、ソース電極SE、ドレイン電極DE、ソースパッドSPおよびドレインパッドDPが形成される。ソース電極SEおよびドレイン電極DEの平面形状は、図22に示すように、Y方向に長辺を有する矩形状(ライン状)である。また、ソースパッドSPおよびドレインパッドDPの平面形状は、図22に示すように、X方向に長辺を有する矩形状(ライン状)である。ソースパッドSPは、複数のソース電極SEを接続するように配置され、ドレインパッドDPは、複数のドレイン電極DEを接続するように配置される。
そして、ソースパッドSP下には、貫通孔THが位置し、ソースパッドSPと電位固定層VCとは、接続部VIAを介して電気的に接続される(図21)。
次いで、ソース電極SE、ドレイン電極DE、ソースパッドSPおよびドレインパッドDP上を含む層間絶縁膜IL1上に、保護膜(絶縁膜、カバー膜、表面保護膜ともいう)PROを形成する。例えば、層間絶縁膜IL1上に、保護膜PROとして、例えば、酸窒化シリコン(SiON)膜を、CVD法などを用いて堆積する(図3、図4参照)。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層VCにより、この層より下層の層(例えば、バッファ層BUなど)の電荷量が変化することによるポテンシャルの変化の影響がチャネル層CHにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、電位固定層VCとして、p型の窒化物半導体層を用いたが、n型の窒化物半導体層を用いても良い。例えば、n型不純物として、シリコン(Si)を用いることができる。n型不純物は、ドレイン耐圧が劣化するという問題があるが、濃度制御性が良好であり、活性化率が高いため、より効果的に電位を固定することができる。一方、p型の窒化物半導体層を用いることで、ドレイン電極DEに正電位(正バイアス)が印加されている場合に、電位固定層VCが空乏化し高抵抗層となる。これにより、ドレイン耐圧の劣化を抑制もしくは向上させることができる。
また、本実施の形態においては、貫通孔TH内の接続部VIAを、電子が伝導する活性領域AC外の素子分離領域ISO内であって、ソースパッドSPの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ACを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
以下に、本実施の形態の半導体装置による半導体素子の特性変動の低減について、さらに、詳細に説明する。
例えば、高耐圧化のためバッファ層中にFeなどの不純物が添加されている場合(特許文献1参照)、このFeが深い準位を形成する。このような深い準位は、半導体素子の動作中において、電子やホールの捕獲や放出の拠点となるため、閾値電位などの特性の変動の要因となる。特に、準位が深い場合には、エネルギー深さや位置に応じて、数分から数日間の非常に長い期間において閾値電位などの特性の変動をもたらす場合がある。
これに対し、本実施の形態においては、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。
また、バッファ層BUとして、超格子構造体を用いる場合には、超格子構造体が非常に深い量子井戸(電子やホールの移動にとっては非常に高いバリア)となる。このため、電子やホールなどの電荷が、超格子構造体の近傍に捕獲されると、基板に対して垂直方向に移動することが困難となる。よって、超格子構造体を用いる場合には、不要な電荷が除去し難く、非常に長い期間において閾値電位などの特性の変動をもたらす恐れがある。
これに対し、本実施の形態においては、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。
また、製造工程時において、プラズマ処理が施される場合には、半導体層中に電荷が導入されやすい。プラズマ処理としては、例えば、PECVDや、フォトレジスト膜のプラズマ剥離処理などがある。このような処理中に導入された電荷によっても閾値電位などの特性の変動が生じ得る。特に、窒化物半導体は、バンドギャップが大きく絶縁性も高いため、プラズマ処理などにより導入された電荷が抜けにくく、非常に長い期間において閾値電位などの特性の変動をもたらし得る。
これに対し、本実施の形態においては、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。
図23は、電位固定層(p−GaN層)に代えてノンドープの窒化ガリウム層(i−GaN層)を設けた場合の半導体装置のゲート電極直下のバンド図である。図24は、本実施の形態の電位固定層(p−GaN層)を設けた場合の半導体装置のゲート電極直下のバンド図である。ゲート電極直下とは、溝T内のゲート絶縁膜GIから下側(深さ方向)である。図23および図24において、(A)は、“電荷なし”の場合、即ち、バッファ層BUの不純物濃度をノンドープ相当の1×1014(1E14)cm−3以下とした場合、(B)は、“電荷あり”の場合、即ち、バッファ層BUにドナー不純物をドープし、不純物濃度(キャリア濃度)を5×1017(5E17)cm−3とした場合を示す。また、(A)および(B)に示すグラフについて、横軸は、ゲート電極直下の位置(深さ、DEPTH[μm])を、縦軸は、エネルギー(ENERGY[eV])の大きさを示す。上側のバンドは伝導帯を示し、下側のバンドは、価電子帯を示す。
図23に示すように、電位固定層に代えてi−GaN層を設けた場合には、電荷の有無によって、i−GaN層より表面側の半導体層(CH、UC)のバンドエネルギーの状態が変化している。そして、これにより、電荷の有無によって、チャネル層CHの伝導帯のエネルギーが変化している(図23中の2eV近傍の破線部参照)。
一方、図24に示すように、電位固定層を設けた本実施の形態の場合は、電荷の有無によって、チャネル層CHの伝導帯のエネルギーが変化していない。このように、電位固定層より表面側の半導体層(CH、UC)のバンドエネルギーの変化を抑制することができる。その結果、閾値電位やオン抵抗などの半導体素子の特性変動を抑制することができる。
図25は、縦方向ドレイン耐圧と電位固定層中の活性化したアクセプタ濃度との関係を示すグラフである。このグラフは、縦方向ドレイン耐圧に対する電位固定層中の活性化したアクセプタ濃度依存性を簡易的に計算した結果を示すものである。横軸は、アクセプタ濃度(ACCEPTOR CONCENTRATION [cm−3])を、縦軸は、ドレイン耐圧(BREAKDOWN BOLTAGE[V])を示す。図25に示すように、電位固定層の厚さを一定とした場合、電位固定層のアクセプタ濃度が増加するに伴いドレイン耐圧が低下する。即ち、電位固定層の厚さが、2.0μm、1.0μm、0.5μm、0.2μmおよび0.1μmのいずれの場合も、アクセプタ濃度の増加に伴いドレイン耐圧が低下した。特に、アクセプタ濃度が、1×1017(1E17)cm−3を超えると、ドレイン耐圧が顕著に劣化している。よって、耐圧を確保するという観点からは、電位固定層にp型不純物を用いることが好ましく、その濃度は、所望の耐圧以下とならないようおのずと上限が決まる。
(実施の形態2)
実施の形態1においては、素子分離領域ISOに接続部VIAを設けたが、活性領域ACに接続部VIAを設けてもよい。例えば、本実施の形態においては、ソース電極SEの下に接続部VIAを設ける。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
[構造説明]
図26は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置(半導体素子)は、窒化物半導体を用いたMIS型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ(HEMT)型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、実施の形態1と同様に、基板S上に、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。核生成層NUCは、窒化物半導体層からなる。バッファ層BUは、窒化物半導体に対し深い準位を形成する不純物を添加した1層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層VCは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層UCは、チャネル層CHよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層CHよりも小さい窒化物半導体層からなる。チャネル層CHは、チャネル下地層UCよりも電子親和力が大きい窒化物半導体層からなる。障壁層BAは、チャネル層CHよりも電子親和力が小さく、チャネル下地層UCよりも電子親和力が小さい窒化物半導体層からなる。障壁層BA上には、絶縁膜(図示せず)が形成されている。なお、絶縁膜(保護膜)と障壁層BAとの間に、キャップ層を設けてもよい。キャップ層は、障壁層BAよりも電子親和力が大きい窒化物半導体層からなる。
本実施の形態のMISFETは、実施の形態1と同様に、チャネル層CHの上方に、ゲート絶縁膜GIを介して形成されたゲート電極GEと、ゲート電極GEの両側の障壁層BA上に形成されたソース電極SEおよびドレイン電極DEとを有している。このMISFETは、素子分離領域ISOで区画された活性領域ACに形成されている。また、ゲート電極GEは、障壁層BAを貫通し、チャネル層CHの途中まで到達する溝Tの内部にゲート絶縁膜GIを介して形成されている。
ここで、本実施の形態においては、活性領域ACのソース電極SEの下において、障壁層BA、チャネル層CHおよびチャネル下地層UCを貫通し、その下方の電位固定層VCまで到達する接続部(ビアともいう)VIAを設けている。この接続部VIAは、ソース電極SEと電気的に接続される。このように、電位固定層VCを設け、ソース電極SEと接続することで、実施の形態1において詳細に説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部VIAが、電子が伝導する活性領域AC内に配置されているため、より効果的に電位を固定することができる。
図27および図28を参照しながら、実施の形態2の半導体装置をさらに説明する。図27は、本実施の形態の半導体装置の構成を示す平面図である。図28は、本実施の形態の半導体装置の構成を示す断面図である。図28は、図27のA−A断面に対応する。なお、接続部VIAの形成位置以外の構成は、実施の形態1の場合と同様であるため、実施の形態1と同様の構成についてはその詳細な説明を省略する。
図27に示すように、複数のライン状のドレイン電極DEが、X方向に一定の間隔を置いて配置され、また、複数のライン状のソース電極SEが、X方向に一定の間隔を置いて配置されている。そして、実施の形態1の場合と同様に、複数のソース電極SEのそれぞれと、複数のドレイン電極DEのそれぞれは、X方向に沿って互い違いに配置されている。
実施の形態1の場合と同様に、ドレイン電極DEの下には、ドレイン電極DEとキャップ層CPとの接続部となるコンタクトホールC1Dが配置されている。ソース電極SEの下には、ソース電極SEと電位固定層VCとを電気的に接続する接続部VIAが配置されている。この接続部VIAは、貫通孔THの内部に配置され、その平面形状は、Y方向に長辺を有する矩形状である。
そして、ドレイン電極DEの下のコンタクトホールC1Dとソース電極SEの下の貫通孔THとの間には、ゲート電極GEが配置されている。ゲート電極GEは、実施の形態1の場合と同様に、Y方向に長辺を有する矩形状である。1つのソース電極SEの下方には、2つ(一対)のゲート電極GEが配置されている。この2つのゲート電極GEは、ソース電極SEの下の貫通孔THの両側に配置されている。このように、複数のソース電極SEに対応して、2つのゲート電極GEが繰り返し配置されている。
実施の形態1と同様に、複数のドレイン電極DEは、ドレインパッドDPにより接続され、複数のソース電極SEは、ソースパッドSPにより接続される。
ここで、上記ソース電極SE下には、貫通孔THが配置されている。この貫通孔THには導電性膜が埋め込まれ、接続部VIAを構成している。よって、接続部VIAを介して、ソース電極SEと電位固定層VCとが電気的に接続される(図28)。ソース電極SEおよびドレイン電極DE上には、保護膜(絶縁膜、カバー膜、表面保護膜ともいう)PROが配置されている。
基板S、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CH、障壁層BA、キャップ層CPおよび絶縁膜IF1のそれぞれの構成材料は、実施の形態1で説明したとおりである。
また、ゲート絶縁膜GI、ゲート電極GE、層間絶縁膜IL1および保護膜PROのそれぞれの構成材料は、実施の形態1で説明したとおりである。
また、ソース電極SE、ドレイン電極DE、ソースパッドSP、ドレインパッドDPおよび接続部VIAのそれぞれの構成材料は、実施の形態1で説明したとおりである。
[製法説明]
次いで、図29〜図34を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図29〜図34は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図29に示すように、基板S上に、核生成層NUCおよびバッファ層BUを順次形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。
次いで、バッファ層BU上に、電位固定層VCとして、例えば、p型不純物を含有する窒化ガリウム層(p−GaN層)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、p型不純物として、マグネシウム(Mg)を用いる。例えば、マグネシウム(Mg)をドープしながら窒化ガリウム層を200nm程度堆積させる。堆積膜中のMg濃度を、例えば、5×1018(5E18)cm−3程度とする。
次いで、電位固定層VC上に、チャネル下地層UC、チャネル層CH、障壁層BA、キャップ層CPおよび絶縁膜IF1を順次形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。次いで、実施の形態1と同様にして、素子分離領域(ISO)を形成する。
次いで、図30に示すように、実施の形態1と同様にして、絶縁膜IF1のゲート電極形成領域に開口部を形成し、絶縁膜IF1をマスクとして、キャップ層CP、障壁層BAおよびチャネル層CHをドライエッチングすることにより、キャップ層CP、障壁層BAを貫通してチャネル層CHの途中まで達する溝Tを形成する。なお、この際、素子分離領域(ISO)に、ゲート線GL用の溝(GLT)を形成する。
次いで、図31に示すように、溝T内を含む絶縁膜IF1上に、ゲート絶縁膜GIを介してゲート電極GEを形成する。ゲート絶縁膜GIおよびゲート電極GEは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。
次いで、図32に示すように、ゲート電極GE上を含む絶縁膜IF1上に、層間絶縁膜IL1を、実施の形態1と同様にして形成する。
次いで、層間絶縁膜IL1および絶縁膜IF1中に、コンタクトホールC1Dおよび貫通孔THを形成する(図33)。
例えば、層間絶縁膜IL1上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第1フォトレジスト膜を形成する。次いで、この第1フォトレジスト膜をマスクとして、層間絶縁膜IL1および絶縁膜IF1をエッチングエッチングすることにより、コンタクトホールC1S、C1Dを形成する(図32)。次いで、第1フォトレジスト膜を除去した後、コンタクトホールC1D内を含む層間絶縁膜IL1上に、コンタクトホールC1S上に開口部を有する第2フォトレジスト膜を形成する。次いで、この第2フォトレジスト膜をマスクとして、キャップ層CP、障壁層BA、チャネル層CH、チャネル下地層UCおよび電位固定層VCの一部をエッチングすることにより、貫通孔THを形成する。言い換えれば、キャップ層CP、障壁層BA、チャネル層CH、チャネル下地層UCを貫通して電位固定層VCの途中まで達する貫通孔THを形成する(図33)。なお、貫通孔THの底部は、電位固定層VC中であって、素子分離領域(ISO)の底部より下に位置するようにエッチングを行う。
層間絶縁膜IL1として酸化シリコン膜を用い、絶縁膜IF1として窒化シリコン膜を用いた場合には、まず、例えば、SF6などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、キャップ層(GaN層)CP、障壁層(AlGaN層)BAおよびチャネル層(GaN層)CH、チャネル下地層(AlGaN層)UCおよび電位固定層(pGaN層)VCの途中までを、例えば、BCl3などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。
なお、コンタクトホールC1Dと貫通孔THの形成順序は、上記のものに限られるものではなく、貫通孔THを形成した後に、コンタクトホールC1Dを形成してもよい。また、ソース電極接続領域およびドレイン電極接続領域の層間絶縁膜IL1を除去した後、ソース電極接続領域の絶縁膜IF1、障壁層BA、チャネル層CH、チャネル下地層UCおよび電位固定層VCの途中までを除去し、さらに、ドレイン電極接続領域の絶縁膜IF1を除去してもよい。このように、コンタクトホールC1Dおよび貫通孔THの形成工程については、種々の工程を取り得る。
上記工程にて形成されたコンタクトホールC1Dの底面からはキャップ層CPが露出し、貫通孔THの底面からは電位固定層VCが露出する。
次いで、図34に示すように、コンタクトホールC1Dおよび貫通孔TH内を含む層間絶縁膜IL1上に導電性膜を形成することにより、ソース電極SE、ドレイン電極DE、ソースパッド(SP)、ドレインパッド(DP)および接続部VIAを形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。
次いで、実施の形態1と同様に、ソース電極SE、ドレイン電極DE、ソースパッド(SP)およびドレインパッド(DP)上を含む層間絶縁膜IL1上に、保護膜PROを形成する(図28)。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層VCにより、この層より下層の層(例えば、バッファ層BUなど)の電荷量が変化することによるポテンシャルの変化の影響がチャネル層CHにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、電位固定層VCとして、p型の窒化物半導体層を用いたが、n型の窒化物半導体層を用いても良い。例えば、n型不純物として、シリコン(Si)を用いることができる。n型不純物は、濃度制御性が良好であり、活性化率が高いため、より効果的に電位を固定することができる。一方、p型の窒化物半導体層を用いることで、ドレイン電極DEに正電位(正バイアス)が印加されている場合に、電位固定層VCが空乏化し高抵抗層となる。これにより、ドレイン耐圧を向上させることができる。
また、本実施の形態においては、接続部VIAを、電子が伝導する活性領域AC内に配置したので、より効果的に電位を固定することができる。
(実施の形態3)
実施の形態1および2においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート接合層を配置した接合型の半導体装置を用いてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
[構造説明]
図35は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置(半導体素子)は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ(HEMT)型のパワートランジスタとして用いることができる。
本実施の形態の半導体装置においては、実施の形態1と同様に、基板S上に、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。核生成層NUCは、窒化物半導体層からなる。バッファ層BUは、窒化物半導体に対し深い準位を形成する不純物を添加した1層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層VCは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層UCは、チャネル層CHよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層CHよりも小さい窒化物半導体層からなる。チャネル層CHは、チャネル下地層UCよりも電子親和力が大きい窒化物半導体層からなる。障壁層BAは、チャネル層CHよりも電子親和力が小さく、チャネル下地層UCよりも電子親和力が小さい窒化物半導体層からなる。
本実施の形態の半導体素子は、障壁層BAの上方に、ゲート接合層JLを介して形成されたゲート電極GEと、ゲート電極GEの両側の障壁層BA上に形成されたソース電極SEおよびドレイン電極DEとを有している。この半導体素子は、素子分離領域ISOで区画された活性領域ACに形成されている。このゲート接合層JLには、p型不純物が添加されている。また、ゲート接合層JLとゲート電極GEとは、正孔に対してオーミック接続していることが好ましい。
チャネル層CHと障壁層BAとの界面近傍のチャネル層CH側に、2次元電子ガス(2DEG)が生成されるが、ゲート接合層JLの下においては、アクセプタイオン化による負電荷により、チャネル層CHの伝導帯が引き上げられているため、2次元電子ガス(2DEG)が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極GEに正の電位(閾値電位)が印加されていない状態においてオフ状態を維持でき、ゲート電極GEに正の電位(閾値電位)を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
ここで、本実施の形態においては、素子分離領域ISOにおいて、素子分離領域ISOを貫通し、その下方の電位固定層VCまで到達する接続部(ビアともいう)VIAを設け、この接続部VIAをソース電極SEと電気的に接続している。このように、電位固定層VCを設け、ソース電極SEと接続することで、追って詳細に説明するように、閾値電位やオン抵抗などの特性の変動を低減することができる。
図36〜図40は、本実施の形態の半導体装置の製造工程を示す断面図である。図36〜図40のうち、最終工程を示す断面図である図39および図40を参照しながら、実施の形態3の半導体装置をさらに説明する。なお、本実施の形態の半導体装置の平面図は、溝(T、GLT)以外は、実施の形態1の場合(図2)と同様である。例えば、図39は、図2のA−A断面に対応し、図40は、図2のB−B断面に対応する。なお、本実施の形態においては、ゲート電極部以外の構成は、実施の形態1の場合と同様であるため、実施の形態1と同様の構成についてはその詳細な説明を省略する。
図39および図40に示すように、本実施の形態の半導体装置においては、基板S上に、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。そして、本実施の形態の半導体素子は、障壁層BAの上方に、ゲート接合層JLを介して形成されたゲート電極GEと、ゲート電極GEの両側の障壁層BA上に形成されたソース電極SEおよびドレイン電極DEとを有している。この半導体素子は、素子分離領域ISOで区画された活性領域ACに形成されている。ドレイン電極DEの下には、ドレイン電極DEと障壁層BAとの接続部となるコンタクトホールC1Dが配置されている。ソース電極SEの下には、ソース電極SEと障壁層BAとの接続部となるコンタクトホールC1Sが配置されている。また、ドレイン電極DEは、ドレインパッドDPと接続され、ソース電極SEは、ソースパッドSPと接続される。また、ゲート電極GEは、ゲート線GLと接続される(図2参照)。
ここで、上記ソース電極SE、ドレイン電極DEおよびゲート電極GEは、主として、素子分離領域ISOで囲まれた活性領域AC上に配置されている。一方、ドレインパッドDP、ゲート線GLおよびソースパッドSPは、素子分離領域ISO上に配置されている(図2参照)。
そして、ソースパッドSPの下には、貫通孔THが配置されている。この貫通孔THには導電性膜が埋め込まれ、接続部VIAを構成している。後述するように、接続部VIAは、電位固定層VCと電気的に接続される。よって、ソースパッドSPおよび接続部VIAを介して、ソース電極SEと電位固定層VCとが電気的に接続される。また、ソース電極SEおよびドレイン電極DE上には、保護膜(絶縁膜、カバー膜、表面保護膜ともいう)PROが配置されている。
基板S、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAのそれぞれの構成材料は、実施の形態1で説明したとおりである。
ゲート接合層JLとしては、例えば、GaN層を用いることができる。また、GaN層の厚さは、目標の特性に合わせて所望の厚さとすることができるが、例えば、50nm程度である。ゲート接合層JLの材料としては、GaNの他、AlN、InNなどを用いることができる。なお、ゲート接合層JLとしては、p型不純物が添加されていることが好ましい。p型不純物としては、例えば、Be、C、Mgなどが挙げられる。
また、ゲート電極GE、層間絶縁膜IL1および保護膜PROのそれぞれの構成材料は、実施の形態1で説明したとおりである。
また、ソース電極SE、ドレイン電極DE、ソースパッドSP、ドレインパッドDPおよび接続部VIAのそれぞれの構成材料は、実施の形態1で説明したとおりである。
[製法説明]
次いで、図36〜図40を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
図36に示すように、基板S上に、核生成層NUCおよびバッファ層BUを順次形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。
次いで、バッファ層BU上に、電位固定層VCとして、例えば、p型不純物を含有する窒化ガリウム層(p−GaN層)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、p型不純物として、マグネシウム(Mg)を用いる。例えば、マグネシウム(Mg)をドープしながら窒化ガリウム層を200nm程度堆積させる。堆積膜中のMg濃度を、例えば、5×1018(5E18)cm−3程度とする。
次いで、電位固定層VC上に、チャネル下地層UC、チャネル層CHおよび障壁層BAを順次形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。次いで、実施の形態1と同様にして、素子分離領域ISOを形成する。
次いで、障壁層BA上に、ゲート接合層JLとして、例えば、p型不純物を含有する窒化ガリウム層(p−GaN層)を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、p型不純物として、マグネシウム(Mg)を用いる。例えば、マグネシウム(Mg)をドープしながら窒化ガリウム層を50nm程度堆積させる。
次いで、ゲート接合層JL上に、ゲート電極形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、ゲート接合層JLをドライエッチングする。
次いで、図37および図38に示すように、ゲート接合層JL上に、ゲート電極GEを形成する。例えば、ゲート接合層JL上に、導電性膜として、例えば、TiN(窒化チタン)膜を、スパッタリング法などを用いて200nm程度の膜厚で堆積する。次いで、TiN膜をエッチングすることによりゲート電極GEを形成する。
次いで、ゲート電極GE上を含む障壁層BA上に、層間絶縁膜IL1を、実施の形態1と同様にして形成する。
次いで、実施の形態1と同様にして、層間絶縁膜IL1中に、コンタクトホールC1S、C1Dおよび貫通孔THを形成する。
上記工程にて形成されたコンタクトホールC1S、C1Dの底面からは障壁層BAが露出し、貫通孔THの底面からは電位固定層VCが露出する。
次いで、図39および図40に示すように、コンタクトホールC1S、C1Dおよび貫通孔TH内を含む層間絶縁膜IL1上に導電性膜を形成することにより、ソース電極SE、ドレイン電極DE、ソースパッドSP、ドレインパッド(DP)および接続部VIAを形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。
次いで、実施の形態1と同様に、ソース電極SE、ドレイン電極DE、ソースパッドSPおよびドレインパッド(DP)上を含む層間絶縁膜IL1上に、保護膜PROを形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層VCにより、この層より下層の層(例えば、バッファ層BUなど)の電荷量が変化することによるポテンシャルの変化の影響がチャネル層CHにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、電位固定層VCとして、p型の窒化物半導体層を用いたが、n型の窒化物半導体層を用いても良い。例えば、n型不純物として、シリコン(Si)を用いることができる。n型不純物は、濃度制御性が良好であり、活性化率が高いため、より効果的に電位を固定することができる。一方、p型の窒化物半導体層を用いることで、ドレイン電極DEに正電位(正バイアス)が印加されている場合に、電位固定層VCが空乏化し高抵抗層となる。これにより、ドレイン耐圧を向上させることができる。
また、本実施の形態においては、貫通孔TH内の接続部VIAを、電子が伝導する活性領域AC外の素子分離領域ISO内であって、ソースパッドSPの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ACを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。
(実施の形態4)
実施の形態3においては、素子分離領域ISOに接続部VIAを設けたが、活性領域ACに接続部VIAを設けてもよい。例えば、本実施の形態においては、ソース電極SEの下に接続部VIAを設ける。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
[構造説明]
図41は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置(半導体素子)は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ(HEMT)型のパワートランジスタとして用いることができる。
本実施の形態の半導体装置においては、実施の形態3と同様に、基板S上に、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。核生成層NUCは、窒化物半導体層からなる。バッファ層BUは、窒化物半導体に対し深い準位を形成する不純物を添加した1層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層VCは、窒化物半導体に対しp型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層UCは、チャネル層CHよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層CHよりも小さい窒化物半導体層からなる。チャネル層CHは、チャネル下地層UCよりも電子親和力が大きい窒化物半導体層からなる。障壁層BAは、チャネル層CHよりも電子親和力が小さく、チャネル下地層UCよりも電子親和力が小さい窒化物半導体層からなる。
本実施の形態の半導体素子は、実施の形態3と同様に、障壁層BAの上方に、ゲート接合層JLを介して形成されたゲート電極GEと、ゲート電極GEの両側の障壁層BA上に形成されたソース電極SEおよびドレイン電極DEとを有している。この半導体素子は、素子分離領域ISOで区画された活性領域ACに形成されている。このゲート接合層JLは、障壁層BAよりも電子親和力が大きい窒化物半導体層からなる。また、ゲート接合層JLとゲート電極GEとは、ショットキー接続していることが好ましい。
ここで、本実施の形態においては、活性領域ACのソース電極SEの下において、障壁層BA、チャネル層CHおよびチャネル下地層UCを貫通し、その下方の電位固定層VCまで到達する接続部(ビアともいう)VIAを設けている。この接続部VIAは、ソース電極SEと電気的に接続される。このように、電位固定層VCを設け、ソース電極SEと接続することで、実施の形態3において説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部VIAが、電子が伝導する活性領域AC内に配置されているため、より効果的に電位を固定することができる。
図42を参照しながら、実施の形態4の半導体装置をさらに説明する。図42は、本実施の形態の半導体装置の構成を示す断面図である。
図42に示すように、本実施の形態の半導体装置においては、基板S上に、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。そして、本実施の形態の半導体素子は、障壁層BAの上方に、ゲート接合層JLを介して形成されたゲート電極GEと、ゲート電極GEの両側の障壁層BA上に形成されたソース電極SEおよびドレイン電極DEとを有している。この半導体素子は、素子分離領域ISOで区画された活性領域ACに形成されている。ドレイン電極DEの下には、ドレイン電極DEと障壁層BAとの接続部となるコンタクトホールC1Dが配置されている。ソース電極SEの下には、ソース電極SEと電位固定層VCとを電気的に接続する接続部(ビアともいう)VIAが配置されている。この接続部VIAは、貫通孔THの内部に配置されている。よって、接続部VIAを介して、ソース電極SEと電位固定層VCとが電気的に接続される。
なお、実施の形態3と同様に、ドレイン電極DEは、ドレインパッドDPと接続され、ソース電極SEは、ソースパッドSPと接続される。また、ゲート電極GEは、ゲート線GLと接続される(図2参照)。また、上記ソース電極SE、ドレイン電極DEおよびゲート電極GEは、主として、素子分離領域ISOで囲まれた活性領域AC上に配置されている。一方、ドレインパッドDP、ゲート線GLおよびソースパッドSPは、素子分離領域ISO上に配置されている(図2参照)。
また、ソース電極SEおよびドレイン電極DE上には、保護膜(絶縁膜、カバー膜、表面保護膜ともいう)PROが配置されている。
基板S、核生成層NUC、バッファ層BU、電位固定層VC、チャネル下地層UC、チャネル層(電子走行層ともいう)CHおよび障壁層BAのそれぞれの構成材料は、実施の形態1で説明したとおりである。
ゲート接合層JLとしては、例えば、GaN層を用いることができる。ゲート接合層JLの構成材料は、実施の形態3で説明したとおりである。
また、ゲート電極GE、層間絶縁膜IL1および保護膜PROのそれぞれの構成材料は、実施の形態1で説明したとおりである。
また、ソース電極SE、ドレイン電極DE、ソースパッドSP、ドレインパッドDPおよび接続部VIAのそれぞれの構成材料は、実施の形態1で説明したとおりである。
[製法説明]
次いで、図42を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
まず、実施の形態3の場合と同様にして、基板S上に、核生成層NUCおよびバッファ層BUを順次形成する。次いで、バッファ層BU上に、電位固定層VC、チャネル下地層UC、チャネル層CH、障壁層BA、ゲート接合層JLおよびゲート電極GEを、実施の形態3と同様にして形成する。
次いで、実施の形態2と同様にして、層間絶縁膜IL1等の中に、コンタクトホールC1Dおよび貫通孔THを形成する。
上記工程にて形成されたコンタクトホールC1Dの底面からは障壁層BAが露出し、貫通孔THの底面からは電位固定層VCが露出する。
次いで、コンタクトホールC1Dおよび貫通孔TH内を含む層間絶縁膜IL1上に導電性膜を形成することにより、ソース電極SE、ドレイン電極DE、ソースパッド(SP)、ドレインパッド(DP)および接続部VIAを形成する。これらは、実施の形態1で説明した材料を用い、実施の形態1と同様に形成することができる。
次いで、実施の形態1と同様に、ソース電極SE、ドレイン電極DE、ソースパッド(SP)およびドレインパッド(DP)上を含む層間絶縁膜IL1上に、保護膜PROを形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、バッファ層BUとチャネル層CHとの間に導電層である電位固定層VCを設け、ソース電極SEと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層VCにより、この層より下層の層(例えば、バッファ層BUなど)の電荷量が変化することによるポテンシャルの変化の影響がチャネル層CHにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。
また、本実施の形態においては、電位固定層VCとして、p型の窒化物半導体層を用いたが、n型の窒化物半導体層を用いても良い。例えば、n型不純物として、シリコン(Si)を用いることができる。n型不純物は、濃度制御性が良好であり、活性化率が高いため、より効果的に電位を固定することができる。一方、p型の窒化物半導体層を用いることで、ドレイン電極DEに正電位(正バイアス)が印加されている場合に、電位固定層VCが空乏化し高抵抗層となる。これにより、ドレイン耐圧を向上させることができる。
また、本実施の形態においては、接続部VIAを、電子が伝導する活性領域AC内に配置したので、より効果的に電位を固定することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施の形態1〜4で説明したゲート電極部以外の構成を有する半導体装置に、電位固定層(VC)を適用してもよい。