JP6237183B2 - 静電気保護回路及び半導体集積回路装置 - Google Patents
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Description
本発明の各実施形態に係る静電気保護回路は、半導体集積回路装置において、高電位側の電位が供給される第1の端子と低電位側の電位が供給される第2の端子との間に接続される。ここで、第1の端子が、高電位側の電源電位が供給される電源端子で、第2の端子が、低電位側の電源電位が供給される電源端子であっても良い。また、第1の端子が、高電位側の電源電位が供給される電源端子で、第2の端子が、信号電位が供給される信号端子であっても良い。あるいは、第1の端子が、信号電位が供給される信号端子で、第2の端子が、低電位側の電源電位が供給される電源端子であっても良い。
VF+VW+VPC<VDMG ・・・(1)
ここで、VFはダイオード1の順方向電圧であり、VWは電源配線3の抵抗成分にサージ電流IESDが流れた際に発生する電圧であり、VPCは静電気保護回路10にサージ電流IESDが流れた際に発生する電圧である。
VF+VW+VPC<VDMG ・・・(2)
ここで、VFはダイオード2の順方向電圧であり、VWは電源配線4の抵抗成分にサージ電流IESDが流れた際に発生する電圧であり、VPCは静電気保護回路10にサージ電流IESDが流れた際に発生する電圧である。
図3は、本発明の第1の実施形態に係る静電気保護回路の構成例を示す回路図である。図3に示すように、静電気保護回路10は、第1〜第3のインピーダンス素子としての抵抗素子R1〜R3と、キャパシターC1と、第1のトランジスターとしてのPチャネルMOSトランジスターQP10と、第2のトランジスターとしてのNチャネルMOSトランジスターQN10と、検出回路11と、放電回路12とを含んでいる。
ノードN1とノードN2との間に正の電圧(ノードN1の電位>ノードN2の電位)が印加されると、抵抗素子R1とキャパシターC1との時定数に従って、ノードN1から抵抗素子R1及びキャパシターC1を介してノードN2に電流が流れ、キャパシターC1の充電が行われる。これにより、ノードN3の電位は、抵抗素子R1とキャパシターC1との時定数に従って、ノードN2の電位に対して上昇する。
VH≒VthQN10×(R2+R3)/R3 ・・・(3)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、R2は抵抗素子R2の抵抗値であり、R3は抵抗素子R3の抵抗値である。ただし、抵抗値R2及びR3は、トランジスターQP10のオン抵抗よりも十分大きい値であるものとする。式(3)に従って抵抗素子R2及びR3の抵抗値を選択することにより、所望の保持電圧VHを設定することができる。
図6は、本発明の第2の実施形態に係る静電気保護回路の構成例を示す回路図である。第2の実施形態に係る静電気保護回路10aは、図3に示す第1の実施形態に係る静電気保護回路10に対して、抵抗素子R2と並列に接続された第3のトランジスターとしてNチャネルMOSトランジスターQN13が追加されており、抵抗素子R4をさらに含んでも良い。その他の点に関し、図6に示す静電気保護回路10aは、図3に示す静電気保護回路10と同様である。
VH≒VthQN10×(αR2+R3+R4)/R3 ・・・(4)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、αは0〜1の範囲内の係数であり、R2は抵抗素子R2の抵抗値であり、R3は抵抗素子R3の抵抗値であり、R4は抵抗素子R4の抵抗値である。ただし、抵抗値R2及びR3は、トランジスターQP10のオン抵抗よりも十分大きい値であるものとする。また、抵抗素子R4を設けない場合には、R4=0となる。
VH≒VthQN10×(R2+R3+R4)/R3 ・・・(5)
一方、放電回路12のトランジスターQN12に流れる電流が大きいときには、α=0として、保持電圧VHは、次式(6)によって近似される。
VH≒VthQN10×(R3+R4)/R3 ・・・(6)
式(5)及び式(6)に従って、抵抗素子R2〜R4の抵抗値を設定することにより、所望の電圧範囲で保持電圧VHを変化させることができる。
図8は、本発明の第3の実施形態に係る静電気保護回路の構成例を示す回路図である。第3の実施形態に係る静電気保護回路10bは、図3に示す第1の実施形態に係る静電気保護回路10において、ノードN4とノードN5との間に複数の抵抗素子が直列に接続されており、それらの抵抗素子の内の少なくとも1つと並列に接続された少なくとも1つのNチャネルトランジスターが追加されている。その他の点に関し、図8に示す静電気保護回路10bは、図3に示す静電気保護回路10と同様である。
図9は、本発明の第4の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第1〜第3の実施形態において、第1のインピーダンス素子として、抵抗素子R1(図3等)の替りにPチャネルMOSトランジスターを用いても良い。また、第3のインピーダンス素子として、抵抗素子R3(図3等)の替りにNチャネルMOSトランジスターを用いても良い。
図10は、本発明の第5の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第1〜第3の実施形態において、第1のトランジスターとしてNチャネルMOSトランジスターを用い、第2のトランジスターとしてPチャネルMOSトランジスターを用いて、それに応じて各素子の接続を変更しても良い。
ノードN1とノードN2との間に正の電圧(ノードN1の電位>ノードN2の電位)が印加されると、キャパシターC1と抵抗素子R1との時定数に従って、ノードN1からキャパシターC1及び抵抗素子R1を介してノードN2に電流が流れ、キャパシターC1の充電が行われる。これにより、ノードN3の電位は、キャパシターC1と抵抗素子R1との時定数に従って、ノードN1の電位に対して下降する。
図11は、本発明の第6の実施形態に係る静電気保護回路の構成例を示す回路図である。第6の実施形態に係る静電気保護回路10eにおいては、図10に示す第5の実施形態における検出回路11の替りに検出回路11eが用いられ、放電回路12dの替りに放電回路12が用いられる。その他の点に関し、図11に示す静電気保護回路10eは、図10に示す静電気保護回路10dと同様である。
図12は、本発明の各実施形態において抵抗素子以外に使用可能なインピーダンス素子の例を示す図である。本発明の各実施形態においては、抵抗素子R2及びR4〜R6のいずれかの替りに、図12の(a)〜(h)に示すインピーダンス素子を用いることができる。なお、図12において、「N+」は、高電位側のノードを表しており、「N−」は、低電位側のノードを表している。
VH≒VthQN10+VBD1 ・・・(7)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VBD1はダイオードD1のブレークダウン電圧である。
VH≒VthQN10+VFD2 ・・・(8)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VFD2はダイオードD2の順方向電圧である。
VH≒VthQN10+VthQP1 ・・・(9)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VthQP1はトランジスターQP1の閾値電圧である。
VH≒VthQN10+VBQP2 ・・・(10)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VBQP2はトランジスターQP2のブレークダウン電圧である。
VH≒VthQN10+VthQN1 ・・・(11)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VthQN1はトランジスターQN1の閾値電圧である。
VH≒VthQN10+VBQN2 ・・・(12)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VBQN2はトランジスターQN2のブレークダウン電圧である。
VH≒VthQN10+VFD3+VFD4+VFD5 ・・・(13)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、VFD3はダイオードD3の順方向電圧であり、VFD4はダイオードD4の順方向電圧であり、VFD5はダイオードD5の順方向電圧である。式(13)に示すように、静電気保護回路10の保持電圧VHは、直列に接続されるダイオードの数によって自由に設定することができる。また、ダイオードD2の順方向電圧VFD2の量産ばらつきは小さいので、トランジスターQN10の閾値電圧VthQN10のばらつきに対して保持電圧VHの変動が少ない静電気保護回路を提供することができる。
VH≒VthQN10(R3+R7)/R3+VBD6 ・・・(14)
ここで、VthQN10はトランジスターQN10の閾値電圧であり、R3は抵抗素子R3の抵抗値であり、R7は抵抗素子R7の抵抗値であり、VBD6はダイオードD6のブレークダウン電圧である。式(14)に示すように、抵抗素子R3及びR7の抵抗値を選択することにより、所望の保持電圧VHを設定することができる。また、ダイオードD6のブレークダウン電圧VBD6のばらつきはトランジスターQN10の閾値電圧VthQN10のばらつきと比較して小さいので、抵抗素子のみを用いるよりも保持電圧VHの変動が少ない静電気保護回路を提供することができる。
本発明の各実施形態に係る静電気保護回路の放電回路において、MOSトランジスター(Metal Oxide Semiconductor FET:金属酸化膜型電界効果トランジスター)の他にも、電流を流す機能を有すると共に電流をオン/オフ制御する端子を有する3端子素子や回路等を用いることができる。
Claims (10)
- 半導体集積回路装置において、高電位側の電位が供給される第1の端子に第1のノードを介して接続されると共に、低電位側の電位が供給される第2の端子に第2のノードを介して接続された静電気保護回路であって、
第3のノードにおいて互いに接続された第1のインピーダンス素子及びキャパシターを含み、前記第1のノードと前記第2のノードとの間に接続された直列回路と、
前記第1及び第2のノードの内の一方と第4のノードとの間に接続され、前記第1のインピーダンス素子に発生する電圧の上昇に従ってオンする第1のトランジスターと、
前記第4のノードと第5のノードとの間に接続され、第2のインピーダンス素子を含む少なくとも1つのインピーダンス素子、及び、前記第5のノードと前記第1及び第2のノードの内の他方との間に接続された第3のインピーダンス素子を含み、前記第4のノードと前記第1及び第2のノードの内の他方との間の電圧を分圧する分圧回路と、
前記分圧回路によって分圧された電圧の上昇に従ってオンし、前記第1のインピーダンス素子に流れる電流を増加させる第2のトランジスターと、
前記第2のトランジスターがオン状態であることを検出したときに出力信号を活性化する検出回路と、
前記検出回路の出力信号が活性化されたときに前記第1のノードから前記第2のノードに電流を流す放電回路と、
を具備する静電気保護回路。 - 前記分圧回路が、前記第2のインピーダンス素子と並列に接続され、前記検出回路の出力信号が活性化されたときにオンする第3のトランジスターをさらに含む、請求項1記載の静電気保護回路。
- 前記分圧回路が、前記第4のノードと前記第5のノードとの間に直列に接続された複数のインピーダンス素子と、前記複数のインピーダンス素子の内の少なくとも1つと並列に接続され、前記検出回路の出力信号が活性化されたときにオンする少なくとも1つのトランジスターとを含む、請求項1記載の静電気保護回路。
- 前記第2のインピーダンス素子、又は、前記複数のインピーダンス素子の各々が、抵抗素子と、ダイオードと、ゲートがドレイン又はソースに接続されたPチャネルトランジスター又はNチャネルトランジスターとの内の少なくとも1つを含む、請求項1〜3のいずれか1項記載の静電気保護回路。
- 前記第1のインピーダンス素子が、前記第1のノードと前記第3のノードとの間に接続された抵抗素子と、前記第1のノードに接続されたソース、前記第3のノードに接続されたドレイン、及び、前記第2のノードに接続されたゲートを有するPチャネルトランジスターとの内の1つを含み、
前記第3のインピーダンス素子が、前記第5のノードと前記第2のノードとの間に接続された抵抗素子と、前記第5のノードに接続されたドレイン、前記第2のノードに接続されたソース、及び、前記第1のノードに接続されたゲートを有するNチャネルトランジスターとの内の1つを含む、
請求項1〜4のいずれか1項記載の静電気保護回路。 - 前記第1のトランジスターが、前記第1のノードに接続されたソース、前記第4のノードに接続されたドレイン、及び、前記第3のノードに接続されたゲートを有するPチャネルトランジスターを含み、前記第1のノードと前記第3のノードとの間の電圧の上昇に従って前記Pチャネルトランジスターがオンすることにより、前記分圧回路に電圧が印加される、請求項5記載の静電気保護回路。
- 前記第2のトランジスターが、前記第3のノードに接続されたドレイン、前記第2のノードに接続されたソース、及び、前記第5のノードに接続されたゲートを有するNチャネルトランジスターを含み、前記第5のノードと前記第2のノードとの間の電圧の上昇に従って前記Nチャネルトランジスターがオンすることにより、前記検出回路の出力信号が活性化される、請求項5又は6記載の静電気保護回路。
- 前記検出回路が、前記第3のノードの電位が供給される入力端子を有するインバーターを含み、前記第1のインピーダンス素子に発生する電圧が前記第1のノードと前記第2のノードとの間の電圧に対して所定の割合よりも大きくなったときに出力信号を活性化する、請求項1〜7のいずれか1項記載の静電気保護回路。
- 前記放電回路が、前記第1のノードに接続されたドレイン、前記第2のノードに接続されたソース、及び、前記検出回路の出力信号が供給されるゲートを有するNチャネルトランジスターと、前記第1のノードに接続されたコレクター、前記第2のノードに接続されたエミッター、及び、前記検出回路の出力信号が供給されるベースを有するNPNトランジスターとの内の1つを含む、請求項1〜8のいずれか1項記載の静電気保護回路。
- 請求項1〜9のいずれか1項記載の静電気保護回路を具備する半導体集積回路装置。
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