CN104701311A - 静电保护电路以及半导体集成电路装置 - Google Patents

静电保护电路以及半导体集成电路装置 Download PDF

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Abstract

本发明提供一种静电保护电路以及半导体集成电路装置，静电保护电路包括：串联电路，其被连接于第一节点与第二节点之间，且包括在第三节点处相互连接在一起的阻抗元件以及电容器；第一晶体管，其被连接于第一节点与第四节点之间，且随着阻抗元件上所产生的电压的上升而导通；分压电路，其对第四节点与第二节点间的电压进行分压；第二晶体管，其随着分压后的电压的上升而导通，并使流向阻抗元件的电流增加；检测电路，其在检测到所述第二晶体管的导通状态时将输出信号激活；放电电路，其在检测电路的输出信号被激活时使电流从第一节点流向第二节点。

Description

静电保护电路以及半导体集成电路装置
技术领域
本发明涉及一种静电保护电路，其从ESD(Electro-StaticDischarge：静电的放电)中保护半导体集成电路装置。另外，本发明还涉及内置有这种静电保护电路的半导体集成电路装置。
背景技术
在半导体集成电路装置中，为了防止静电对内部电路的破坏而设置静电保护电路。一般情况下，静电保护电路被连接于被供给有高电位侧电位的第一端子与被供给有低电位侧电位的第二端子之间。例如，当通过静电的放电而使第一端子上施加有正电荷时，正电荷将经由静电保护电路而被放电至第二端子，因此，不会在内部电路上施加过大的电压，从而能够防止对内部电路的破坏。
作为相关的技术，对比文件1中公开了一种静电放电保护电路，其目的在于，在使静电放电的电荷充分放电的同时，在通常工作时除去噪声。这种静电放电保护电路具备：第一电源线以及第二电源线，所述第一电源线通过与直流电源相连接从而成为第一电位，所述第二电源线成为与第一电位相比而较低的第二电位；时间常数电路，其由串联连接在第一电源线与第二电源线之间的电容器以及具有负的阈值电压的第一N沟道晶体管构成；逆变器，其输入侧被连接于电容器与第一N沟道晶体管之间的连接节点上，且输出侧被连接于第一N沟道晶体管的栅极上；第二N沟道晶体管，其被连接于第一电源线与第二电源线之间，其栅极间接地与电容器和第一N沟道晶体管的连接节点相连接，并通过接受该连接节点的电位的上升所导致的栅极的电位上升而被导通。
在该静电放电保护电路中，当接收到ESD事件的产生时，电容器与第一N沟道晶体管之间的连接节点的电位将迅速上升，从而从逆变器输出低电平的信号。该低电平的信号被输入至第一N沟道晶体管的栅极中。因此，第一N沟道晶体管的导通电阻的值较大，因此，第一N沟道晶体管与电容器一起承担构成CR时间常数电路的高电阻的任务。此外，该低电平信号被间接地输入至第二N沟道晶体管的栅极中，第二N沟道晶体管成为导通状态，从而能够释放因ESD事件所产生的波动电流。
如此，在专利文献1的发明中，第二N沟道晶体管以如下时间而成为导通状态，即，由电容器所具有的电容值与第一N沟道晶体管所具有的导通电阻的值(根据低电平的信号的输入，例如为几MΩ等级的值)的乘积所决定的时间常数CR的值所对应的时间，在此期间，使ESD事件所引起的波动电流放电。
然而，在专利文献1的图1中所示的静电放电保护电路中，保护工作是否开始并非由施加在时间常数电路11中的电压的大小决定，而仅由施加在时间常数电路11中的电压的上升沿的陡度来决定。因此，当以相对于静电的放电而能够获得充分的保护特性的方式设定时间常数时，即使在通常工作时刻，也有可能在电压陡度上升时开始进行保护工作。
此外，连接于电源线之间的N沟道晶体管14的导通时间由时间常数电路11的时间常数来决定。因此，例如，当短时间内连续产生了多个ESD事件时，由于将在时间常数电路11的电容器11a被充电了的状态下通过再次的静电的放电而使半导体集成电路装置中进一步蓄积电荷，因此，会在蓄积了电荷的未充分放电的时间点处使N沟道晶体管14成为断开状态，从而可能导致内部电路被破坏。
另外，在时间常数电路11中使用了具有负的阈值电压的N沟道晶体管11b，为了形成这种特殊的晶体管，半导体集成电路装置的制造工序将变得复杂，从而无法避免成本上升。
专利文献1：日本特开2009-182119号公报(第0014-0016段以及图1)
发明内容
因此，鉴于以上问题点，本发明的目的之一在于，提供一种静电保护电路，其通过简单的电路结构而能够在通常工作时不会进行误工作，从而获得相对于静电的放电的充分的保护特性。
为了解决上述课题，本发明的第一观点所涉及的静电保护电路为，经由第一节点而连接于被供给有高电位侧的电位的第一端子，并经由第二节点而连接于被供给有低电位侧的电位的第二电位的第二端子，其中，所述静电保护电路包括在第三节点处相互连接在一起的第一阻抗元件以及电容器，且具备：串联电路，其连接于第一节点与第二节点之间；第一晶体管，其被连接于第一节点及第二节点中的一个节点与第四节点之间，并随着第一阻抗元件上所产生的电压的上升而被导通；分压电路，其包括连接于第四节点与第五节点之间的包括第二阻抗元件的至少一个阻抗元件、以及连接于第五节点与第一节点及第二节点中的另一个节点之间的第三阻抗元件，并对第四节点与第一节点及第二节点中的另一个节点之间的电压进行分压；第二晶体管，其随着被分压电路分压了的电压的上升而被导通，并使流向第一阻抗元件的电流增加；检测电路，其在检测到第二晶体管为导通状态时将输出信号激活；放电电路，其在检测电路的输出信号被激活时使电流从第一节点流向第二节点。
根据本发明的第一观点，在第一晶体管及第二晶体管从断开状态转变为导通状态时，根据第一阻抗元件和电容器的时间常数以及第一节点与第二及节点之间的电压来决定转变条件。另一方面，当第一晶体管及第二晶体管一旦成为导通状态时，在第一节点与第二节点之间的电压较高的状态下，第一晶体管及第二晶体管将继续保持导通状态，而与第一阻抗元件和第二阻抗元件的时间常数无关。
因此，尽管在通常工作时因电源输入而使电源电压急剧上升的情况下，但只要第一节点与第二节点之间的电压小于预定的值，静电保护电路就不会开始保护工作。此外，通过静电的放电而使静电保护电路一旦开始工作时，只要第一节点与第二节点之间的电压在预定的值以上，静电保护电路就不会停止保护工作。如此，根据本发明的第一观点，能够通过简单的电路结构而提供在通常工作时不会进行误工作而可获得相对于静电的放电的充分的保护的静电保护电路。
在本发明的第二观点所涉及的静电保护电路中，分压电路还包括第三晶体管，所述第三晶体管与第二阻抗元件并联连接，并在检测电路的输出信号被激活时导通。根据本发明的第二观点，通过静电放电而使静电保护电路一旦开始工作时，由于分压电路中的分压比上升，因此，第一节点与第二节点之间的电压下降，相对于致使半导体装置的内部电路被破坏的电压的盈余将增加，从而静电耐受量将提高。
在本发明的第三观点所涉及的静电保护电路中，分压电路还包括多个阻抗元件和至少一个晶体管，多个所述阻抗元件被串联连接于第四节点和第五节点之间，所述至少一个晶体管与这些阻抗元件中的至少一个并联连接，并在检测电路的输出信号被激活时导通。根据本发明的第三观点，不仅能够获得本发明第二观点的效果，还能够更细致地自由地设定静电保护电路的电流-电压特性。
在以上方式中，第二阻抗元件、或多个阻抗元件中的各个阻抗元件可以包括电阻元件、二极管、栅极被连接于漏极或源极上的P沟道晶体管或N沟道晶体管中的至少一个元件。通过从这些设备中选择恰当的设备，或将多个设备组合在一起，能够提供可自由地设定静电保护电路的两端电压且不易受到处理误差的影响的静电保护电路。
此外，也可以采用如下方式，即，第一阻抗元件包括连接于第一节点与第三节点之间的电阻元件、和具有连接于第一节点上的源极、连接于第三节点上的漏极、以及连接于第二节点上的栅极的P沟道晶体管之中的至少一个元件，第三阻抗元件包括连接于第五节点与第二节点之间的电阻元件、和具有连接于第五节点上的漏极、连接于第二节点上的源极、以及连接于第一节点上的栅极的N沟道晶体管之中的至少一个元件。
当使用电阻元件作为第一阻抗元件或第三阻抗元件时，由于电阻元件的电阻值是固定的，因此，容易进行第一阻抗元件和电容器的时间常数的设定和第二晶体管的导通条件的设定。另一方面，当使用晶体管作为第一阻抗元件或第三阻抗元件时，由于第一节点与第二节点间的电压减少时晶体管的导通电阻将增加，因此，能够防止在保护工作的过程中第一晶体管或第二晶体管断开的情况。
此时，也可以采用如下方式，即，第一晶体管包括具有连接于第一节点上的源极、连接于第四节点上的漏极、以及连接于第三节点上的栅极的P沟道晶体管，通过随着第一节点与第三节点之间的电压的上升而使P沟道晶体管导通，从而在分压电路上施加电压。由此，当在第一节点与第二及节点之间施加急剧的正电压，从而第一几点与第三节点之间的电压达到P沟道晶体管的阈值电压以上时，P沟道晶体管将导通，第一节点与第二节点之间的电压被施加在分压电路上。
此外，也可以采用如下方式，即，第二晶体管包括具有连接于第三节点上的漏极、连接于第二节点上的源极、以及连接于第五节点上的栅极的N沟道晶体管，通过随着第五节点与第二节点之间的电压的上升而使N沟道晶体管导通，从而使检测电路的输出信号被激活。由此，当被分压电路分压了的电压达到N沟道晶体管的阈值电压以上时，N沟道晶体管将导通，从而检测电路的输出信号被激活，因此，静电保护电路的保护工作开始进行。
在上述方式中，也可以采用如下方式，即，检测电路包括逆变器，所述逆变器具有被供给有第三节点的电位的输入端子，所述检测电路在第一阻抗元件上所产生的电压相对于所述第一节点与所述第二节点之间的电压的比例增大到大于预定比例时，将输出信号激活。通过在检测电路中使用逆变器，从而能够以简单的电路结构对第三节点的电位是高电平还是低电平进行检测。
此外，也可以采用如下方式，即，放电电路包括N沟道晶体管和NPN晶体管之中的至少一个，其中，所述N沟道晶体管具有连接于第一节点上的漏极、连接于第二节点上的源极、以及被供给有检测电路的输出信号的栅极，所述NPN晶体管具有连接于第一节点上的集电极、连接于第二节点上的发射极、以及被供给有检测电路的输出信号的基极。N沟道晶体管或NPN晶体管能够不经由晶片而形成在P型半导体基板上，从而特性优异。
另外，本发明的一个观点所涉及的半导体集成电路装置具备本发明的任意一个观点所涉及的静电保护电路。由此，在各种半导体集成电路装置中，能够防止静电的放电导致的内部电路的破坏。
附图说明
图1为示出了内置有静电保护电路的半导体集成电路装置的结构例的电路图。
图2为示出了内置有静电保护电路的半导体集成电路装置的结构例的电路图。
图3为示出了本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
图4为示出应用了图3中所示的静电保护电路时的I-V特性的图。
图5为示出应用了现有静电保护电路时的I-V特性的图
图6为示出了本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。
图7为示出应用了图6中所示的静电保护电路时的I-V特性的图。
图8为示出了本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。
图9为示出了本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。
图10为示出了本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。
图11为示出了本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。
图12为示出了除电阻元件以外能够使用的阻抗元件的示例的图。
图13为除MOS晶体管以外能够使用的第三端子元件的示例的图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。另外，对相同的结构要素标注相同的参考编号，并省略重复的说明。
本发明的各个实施方式所涉及的静电保护电路，在半导体集成电路装置中被连接于被供给有高电位侧的电位的第一端子与被供给有低电位侧的电位的第二端子之间。在此，可以使第一端子为被供给高电位侧的电源电位的电源端子，第二端子为被供给有低电位侧的电源电位的电源端子。此外，也可以使第一端子为被供给高电位侧电源电位的电源端子，第二端子为被供给有信号电位的信号端子。或者也可以使第一端子为被供给有信号电位的信号端子，第二端子为被供给低电位侧电源电位的电源端子。
图1及图2为示出本发明的各个实施方式所涉及的内置有静电保护电路的半导体集成电路的结构例的电路图。该半导体集成电路装置包括电源端子P1及P2、信号端子P3、二极管1及二极管2、电源配线3及电源配线4、静电保护电路10、内部电路20。电源配线3和电源配线4各自具有电阻部分。此外，内部电路20包括P沟道MOS晶体管QP20、和N沟道MOS晶体管QN20。
在图1及图2中，作为一个示例而示出了如下情况，即，静电保护电路10经由节点N1而被连接于被供给有高电位侧的电源电位VDD的电源端子P1，并且经由节点N2而被连接于被供给有低电位侧的电源电位VSS的电源端子P2。以下对该情况进行说明。
例如，当通过静电的放电而在电源端子P2上施加有正电荷时，正电荷经由二极管2而向信号端子P3放出，或者经由二极管2及二极管1而向电源端子P1放出，因此，不会向内部电路20施加过大的电压，从而能够防止对内部电路20的破坏。因此，问题是在二极管1及二极管2中的至少一方上施加有反电压的情况。
图1示出了通过静电的放电而在信号端子P3上施加有正电荷而电源端子P2被接地的情况下的放电路径。通过静电的放电，波动电流IESD沿着二极管1、电源配线3、静电保护电路10及电源配线4的路径流动。
在放电工作中，只要与被施加有反电压的二极管2并联连接的晶体管QN20的漏极·源极间电压小于致使晶体管QN20破坏的电压VDMG，静电保护电路10就能够保护内部电路20。为此，需要满足下式(1)。
VF+VW+VPC＜VDMG···(1)
在此，VF为二极管1的正向电压，VW为电源配线3的电阻部分有波动电流IESD流过时所产生的电压，VPC为静电保护电路10中有波动电流IESD流过时所产生的电压。
此外，图2中示出了通过静电的放电而在信号端子P3上施加有负电荷而电源端子P1被接地的情况下的放电路径。通过静电的放电，波动电流IESD沿着电源配线3、静电保护电路10、电源配线4以及二极管2的路径流动。
在放电工作中，只要与被施加有反电压的二极管1并联连接的晶体管QP20的源极·漏极间电压小于致使晶体管QN20破坏的电压VDMG，静电保护电路10就能够保护内部电路20。为此，需要满足下式(2)。
VF+VW+VPC＜VDMG···(2)
在此，VF为二极管2的正向电压，VW为电源配线4的电阻部分有波动电流IESD流过时所产生的电压，VPC为静电保护电路10中有波动电流IESD流过时所产生的电压。
由式(1)及式(2)可知，在图1所示的情况和图2所示的情况下，用于保护内部电路20的条件可以用相同的数学式来表示。即，放电路经上的设备上所产生的电压的总和小于致使内部电路20的元件破坏的电压VDMG即为用于保护内部电路20的条件。
第一实施方式
图3为示出本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。如图3所示，静电保护电路10包括：作为第一～第三阻抗元件的电阻元件R1～R3、电容器C1、作为第一晶体管的P沟道MOS晶体管QP10、作为第二晶体管的N沟道MOS晶体管QN10、检测电路11、放电电路12。
静电保护电路10经由节点N1而与被供给有高电位侧的电位的第一端子相连接，并且经由第二节点N2而与被供给有低电位侧的电位的第二端子相连接。包括在节点3处相互连接的电阻元件R1以及电容器C1的串联电路被连接于节点N1与节点N2之间。在本实施方式中，电阻元件R1被连接于节点N1与节点N3之间，电容器C1被连接于节点N3与节点N2之间。
电容器C1可以使用分别形成在多个配线层上的多个电极构成，也可以使用至少一个MOS晶体管而构成。例如，通过将N沟道MOS晶体管的漏极、源极、以及背栅作为第一电极，而将栅极作为第二电极，从而能够构成电容器C1。
晶体管QP10被连接于节点N1与节点N4之间，随着电阻元件R1上产生的电压的上升而导通。即，晶体管QP10具有被连接于节点N1上的源极、被连接于节点N4上的漏极、被连接于节点N3上的栅极，且在节点N1与节点N3之间的电压达到阈值电压以上时被导通。
电阻元件R2被连接于节点N4与节点N5之间。此外，电阻元件R3被连接于节点N5与节点N2之间。在此，电阻元件R2及R3构成了对节点N4与节点N2之间的电压进行分压的分压电路。
晶体管QN10随着被分压电路分压了的电压的上升而被导通，从而使流向电阻元件R1的电流增加。即，晶体管QN10具有连接于节点N3的漏极、连接节点N2的源极以及连接于节点N5的栅极，且在节点N5与节点N2之间的电压达到阈值电压以上时被导通。
检测电路11在检测出晶体管QN10为导通状态时将输出信号激活。例如，检测电路11包括逆变器，所述逆变器由P沟道MOS晶体管QP11和N沟道MOS晶体管QN11构成。晶体管QP11具有连接于节点N1上的源极、连接于输出端子OUT上的漏极、连接于输入端子IN上的栅极。此外，晶体管QN11具有连接于输出端子OUT上的漏极、连接于节点N2上的源极和连接于输入端子IN上的栅极。
逆变器对供给至输入端子IN上的节点N3的电位是高电平还是低电平进行检测，将该电平反相，并将具有反相后的电平的输出信号从输出端子OUT输出。由此，检测电路11在电阻元件R1上产生的电压相对于节点N1与节点N2之间的电压的比例增大到大于预定的比例(例如50％)时，将输出信号激活。作为检测电路11，除逆变器以外，还可以使用比较器。
放电电路12例如包括N沟道MOS晶体管QN12。晶体管QN12具有连接于节点N1上的漏极、连接于节点N2上的源极、被供给有检测电路11的输出信号的栅极。放电电路12在检测电路11的输出信号被激活为高电平时，电流从节点N1流向节点N2。
在此，对图3所示的静电保护电路10的工作进行说明。
当在节点N1与节点N2之间施加有正电压(节点N1的电位＞节点N2的电位)时，根据电阻元件R1以及电容器C1的时间常数，电流从节点N1经由电阻元件R1以及电容器C1而流向节点N2，从而实施电容器C1的充电。由此，节点N3的电位根据电阻元件R1和电容器C1的时间常数，相对于节点N2的电位而上升。
在通常工作时，如果施加在节点N1与节点N2之间的电压缓慢上升，则节点N1与节点N3之间的电压成为小于晶体管QP10的阈值电压的状态，而晶体管QP10维持断开状态。另一方面，在通常工作时或通过静电的放电而使施加在节点N1与节点N2之间的电压急剧上升的情况下，节点N1与节点N3之间的电压达到晶体管QP10的阈值电压以上，晶体管QP10导通。但是，在该时间点处，检测电路11的输入端子IN的电位成为高电平。
由于晶体管QP10被导通，因而由电阻元件R2以及R3构成的分压电路上施加有电压，从而节点N5与节点N2之间的电压从OV开始上升。在此，如果节点N1与节点N2之间的电压小于预定的值，则节点N5与节点N2之间的电压成为小于晶体管QN10的阈值电压的状态，而晶体管QN10维持断开状态。另一方面，如果节点N1与节点N2之间的电压在预定的值以上，则节点N5与节点N2之间的电压成为晶体管QN10的阈值电压以上，晶体管QN10被导通。
由于通过晶体管QN10被导通，从而流向电阻元件R1的电流增加，节点N1与节点N3之间的电压上升，因此，流向晶体管QP10的电流增加(正回归)。同时，检测电路11的输入端子IN的电位成为低电平，检测电路11的输出信号被激活为高电平。由此，放电电路12的晶体管QN12开始使电流从节点N1流向节点N2。
此外，由于流向晶体管QP1O的电流增加，因此流向电阻元件R2及电阻R3的电流增加。其结果为，节点N5与节点N2之间的电压上升，因此，流向晶体管QN10的电流增加(正回归)。同时，流向放电电路12的晶体管12的电流也将增加。
当流向放电电路12的晶体管QN12的电流增加时，节点N1与节点N2之间的电压降降低为低于与预定的值。由此，节点N5与节点N2之间的电压降降低为低于晶体管QN10的阈值电压，因此，晶体管QN10将从导通状态转变为断开状态。其结果为，流向电阻元件R1的电流将减少，因此，检测电路11的输出信号被激活为低电平，放电电路12的晶体管QN12从导通状态转变为断开状态，从而节点N1与节点N2之间的电压大致被保持固定。
如此，在晶体管QP10以及晶体管QN10从断开状态转变为导通状态之际，由电阻元件R1和电容器C1的时间阐述以及节点N1与节点N2之间的电压来决定转变的条件。另一方面，当晶体管QP10以及晶体管QN10一旦成为导通状态时，则无论电阻元件R1和电容器C1的时间常数如何，在节点N1与节点N2之间的电压为较高的状态下，晶体管QP10以及晶体管QN10均继续保持导通状态。
因此，尽管在通常使用时因电源输入而使电源电压急剧上升的情况下，只要节点N1与节点N2之间的电压小于预定的值，静电保护电路10就不会开始保护工作。此外，当通过静电的放电而使静电保护电路10一旦开始进行保护工作时，只要节点N1与节点N2之间的电压在预定的值以上，静电保护电路10就不会停止进行保护工作。如此，根据本实施方式，能够通过简单的电路结构，提供一种在通常工作时不会误工作，可获得相对于静电的放电的充分的保护特性的静电保护电路10。
根据以上的工作原理，在静电保护电路10的两端间的电压保持为预定的值的同时，电流在放电路径中流过。以下，将静电保护电路10的两端间所保持的电压成为“保持电压”。在本实施方式中，保持电压成为大致固定的值。
保持电压VH为晶体管QN10从导通状态转变为断开状态时的节点N1与节点N2之间的电压，可以通过下式(3)来拟合。
VH≒VthQN10×(R2+R3)/R3···(3)
此处，VthQN10为晶体管QN10的阈值电压，R2为电阻元件R2的电阻值，R3为电阻元件R3的电阻值。但是，电阻值R2和R3是充分大于晶体管QP10的导通电阻的值。根据式(3)来选择电阻元件R2以及R3的电阻值，从而能够设定所需的保持电压VH。
当作为第一阻抗元件或第三阻抗元件而采用电阻元件时，由于电阻元件的电阻值是固定的，因此电阻元件R1和电容器C1的时间常数的设定、晶体管QN10的导通条件的设定较为容易。也可以使用电阻元件以外的设备作为阻抗元件，对此将在后文进行详细说明。
图4为示出在图1所示的半导体集成电路装置中采用了图3所示的静电保护电路的情况下的I-V特性的图，图5为示出在图1所示的半导体集成电路装置中采用了现有的静电保护电路的情况下的I-V特性的图。在图4及图5中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示放电路径中流过的电流。
如图4所示，本发明的第一实施方式所涉及的静电保护电路10由于在两端间的电压为绝对最大定格电压VABS以下的区域内不开始进行保护工作，因此在放电路径中不会有电流流过。另一方面，当两端间的电源超过预定的电压VP时，静电保护电路10开始进行保护工作，放电路径中开始有电流流过。当放电电路中流过的电流超过预定的电流IP时，静电保护电路10使两端间的电压保持为大致固定的值。尽管在考虑配线电阻和二极管上产生的电压的情况下，但在放电路径中流过的电流到达了目标电流时，在半导体集成电路装置的段子间的电压与致使内部电路20的元件破坏的电压VDMG之间也存在电压盈余。
另一方面，在专利文献1的图1中示出的现有的静电保护电路中，未设置由多个电阻元件构成的分压电路。在该情况下，如图5所示，在静电保护电路的两端间的电压低于绝对最大额定电压VABS的区域中，静电保护电路开始进行保护工作，放电路径中开始有电流流过。在这种情况下，即使在通常工作的情况下，也会因电源输入所产生的电源电压的急剧上升而使静电保护电路开始进行保护工作从而有电流流过，由此半导体集成电路装置可能进行误工作。因此，当使用现有的静电保护电路的情况下，需要在电源输入时的电源电压的上升特性上设置限制。
第二实施方式
图6为示出本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。第二实施方式所涉及的静电保护电路10a相对于图3所示的第一实施方式所涉及的静电保护电路10而追加了作为与电阻元件R2并联连接的第三晶体管的N沟道MOS晶体管QN13，可以进一步包括电阻元件R4。关于其他点，图6所示的静电保护电路10a与图3所示的静电保护电路10相同。
晶体管13具有连接于电阻元件R2的一端的漏极、连接于电阻元件R2的另一端的源极、连接于检测电路11的输出端子OUT的栅极，且在检测电路11的输出信号被激活为高电平时，晶体管13被导通。此外，电阻元件R4与电阻R2串联连接于节点4与节点5之间。
晶体管QN13与电阻元件R2～R4一同构成了分压电路。通过静电的放电，检测电路11的输出信号被激活为高电平，当静电保护电路10a一旦开始进行保护工作时，晶体管QN13被导通，从而分压电路中的分压比将上升。其结果为，节点N1与节点N2之间的电压降低，相对于致使半导体集成电路装置的内部电路破坏的电压而言的盈余将增加，从而静电耐受量将上升。
保持电压VH为晶体管QN10从导通状态转变为断开状态时的节点N1与节点N2之间的电压，通过下式(4)来拟合。
VH≒VthQN10×(αR2+R3+R4)/R3···(4)
在此，VthQN10为晶体管QN10的阈值电压，α为0～1的范围内的系数，R2为电阻元件R2的电阻值，R3为电阻元件R3的电阻值，R4为电阻元件R4的电阻值。但是，电阻值R2以及R3为与晶体管QP10的导通电阻相比充分大的值。此外，当不设置电阻元件R4时，R4＝0。
在此，放电电路12的晶体管QN12中流过的电流越大，则晶体管QN13的导通电阻越小，因此系数α的值也越小。因此，在式(4)中，放电电路12的晶体管QN12中流过的电流越大，则保持电压VH越小。
即，放电电路12的晶体管QN12中流过的电流较小时，设α＝1，保持电压VH通过下式(5)来拟合。
VH≒VthQN10×(R2+R3+R4)/R3···(5)
另一方面，当放电电路12的晶体管QN12中流过的电流较大时，设α＝0，保持电压VH通过下式(6)来拟合。
VH≒VthQN10×(R3+R4)/R3···(6)
根据式(5)以及式(6)来设定电阻元件R2～R4的电阻值，从而能够使保持电压VH在所需的电压范围内变化。
图7为示出在图1所示的半导体集成电路装置中应用了图6所示的静电保护电路的情况下的I-V特性的图。在图7中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示放电路径上流过的电流。
如图7所示，由于本发明的第二实施方式所涉及的静电保护电路10a在两端间的电源为绝对最大额定电压VABS以下的区域内不开始进行保护工作，因此，放电路径上没有电流流过。另一方面，当端子间的电压超过预定的电压VP1时，静电保护电路10a开始进行保护工作，从而放电路径中开始流有电流。
在放电路径中流过的电流为第一预定电流IP1～第二预定电流IP2的第一工作区域中，放电路径中流过的电流越大，则静电保护电路10a的两端间的电压越降低。在放电路径中流过的电流超过第二预定电流IP2的第二工作区域中，静电保护电路10a的两端间的电源大致保持固定。
由此，尽管在考虑配线电阻和二极管中产生的电压的情况下，但在放电路径中流过的电流达到目标电流时，半导体集成电路装置的端子间的电压与致使内部电路20的元件破坏的电压VDMG之间也会存在与第一实施方式相比更大的电压盈余。
第三实施方式
图8为示出本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。第三实施方式所涉及的静电保护电路10b为，在图3所示的第一实施方式所涉及的静电保护电路10中，于节点N4与节点N5之间串联连接有多个电阻元件，并追加了与这些电阻元件中的至少一个电阻元件并联连接的至少一个N沟道晶体管。关于其他点，图8所示的静电保护电路10b与图3所示的静电保护电路10相同。
在图8中，作为一个示例，示出了在节点N4与节点N5之间串联连接的电阻元件R4～R6、分别并联连接于电阻元件R5以及R6上的N沟道MOS晶体管QN14以及QN15。如此，也可以设置与构成分压电路的多个电阻元件分别并联连接的多个晶体管。
晶体管QU14具有连接于电阻元件R5的一端的漏极、连接于电阻元件R5的另一端的源极、连接于检测电路11的输出端子OUT上的栅极，且晶体管QN14在检测电路11的输出信号被激活为高电平时被导通。此外，晶体管QU15具有连接于电阻元件R6的一段的漏极、连接于电阻元件R6的另一端的源极、连接于检测电路11的输出端子OUT上的栅极，且晶体管QN15在检测电路11的输出信号被激活为高电平时被导通。
晶体管QN14以及晶体管QN15与电阻元件R3～R6一同构成了分压电路。当通过静电的放电而使检测电路11的输出信号被激活为高电平从而静电保护电路10a一旦开始进行保护工作时，晶体管QN14以及晶体管QN15将被导通，从而分压电路中的分压比将上升。其结果为，节点N1与节点N2之间的电压降下降，相对于致使半导体集成电路装置的内部电路破坏的电压的盈余将增加，从而静电耐受量将上升。因此，第三实施方式所涉及的静电保护电路10b也具有与第二实施方式所涉及的静电保护电路10a的I-V特性相同的I-V特性，但与第二实施方式中相比能够细致、自由地设定I-V特性。
图9为示出本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。在本发明的第一～第三实施方式中，作为第一阻抗元件，可以使用P沟道MOS晶体管来替代电阻元件R1(图3等)。此外，作为第三阻抗元件，可以使用N沟道MOS晶体管来替代电阻元件R3(图3等)。
在图9中，作为一个示例，示出了静电保护电路10c，其为在图3所示的第一实施方式所涉及的静电保护电路10中使用了P沟道MOS晶体管QP30作为第一阻抗元件并使用N沟道MOS晶体管QN30作为第三阻抗元件的静电保护电路。关于其他点，图9所示的静电保护电路10c与图3所示的静电保护电路10相同。
晶体管QP30具有连接于节点N1的源极、连接于节点N3的漏极、连接于节点N2的栅极。当在节点N1与节点N2之间施加了与晶体管QP30的阈值电压更大的正电压时，晶体管QP30被导通。
晶体管QP30的导通电阻依赖于节点N1与节点N2之间的电压。由于当放电电路12使电流从节点N1流向节点N2时，节点N1与节点N2之间的电压降减小，节点N1与节点N3之间的电压的减少受到抑制。因此，能够防止在保护工作的中途晶体管QP10断开的情况。
此外，对于制造工序中的P沟道MOS晶体管的误差，由于晶体管QP10的特性变动与晶体管QP30的特性变动相抵消，因此能够提供整体上特性变动较小的静电保护电路。而且，通过将电阻元件置换成P沟道MOS晶体管，从而能够降低半导体集成电路装置的成本。
晶体管QN30具有连接于节点N5的漏极、连接于节点N2的源极、连接于节点N1的栅极。当在节点N1与节点N2之间施加有比晶体管QN30的阈值电压小的正电压时，晶体管QN30将被导通。
晶体管QN30的导通电路依赖于节点N1与节点N2之间的电压。由于当放电电路12时电流从节点N1流向节点N2时，节点N1与节点N2之间的电压降减小，而晶体管QN30的导通电阻将增加，因此能够抑制节点N5与节点N2之间的电压的减小。因此，能够防止在保护工作的中途晶体管QN10断开的情况。
此外，对于制造工序中的N沟道MOS晶体管的误差，由于晶体管QN10的特性变动与晶体管QN30的特性变动相抵消，因此能够提供整体上特性变动较小的静电保护电路。而且，通过将电阻元件置换成N沟道MOS晶体管，从而能够降低半导体集成电路装置的成本。
第五实施方式
图10为示出本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。在本发明的第一～第三实施方式中，可以使用N沟道MOS晶体管作为第一晶体管，使用P沟道MOS晶体管作为第二晶体管并随之而变更各个元件的连接。
在图10中，作为一个示例，示出了静电保护电路10d，其在图6所示的第二实施方式所涉及的静电保护电路10a中使用晶体管QN10作为第一晶体管，使用P沟道MOS晶体管QP10作为第二晶体管，使用P沟道MOS晶体管QP13作为第三晶体管。
静电保护电路10d包括电容器C1、电阻元件R1～R3、N沟道MOS晶体管QN10、P沟道MOS晶体管QP10以及P沟道MOS晶体管QP13、检测电路11、放电电路12d。此外，静电保护电路10d还可以包括电阻元件R4。
包括在节点N3处相互连接在一起的电容器C1以及电阻元件R1的串联电路被连接于节点N1与节点N2之间。在本实施方式中，电容器C1被连接于节点N1与节点N3之间，电阻元件R1被连接于节点N3与节点N2之间。
晶体管QN10被连接于节点N4与节点N2之间，且随着电阻元件R1上产生的电压的上升而被导通。即，晶体管QN10具有连接于节点N4的漏极、连接于节点N2的源极、连接于节点N3的栅极，且晶体管QN10在节点N3与节点N2之间的电压超过阈值电压时被导通。
电阻元件R2及电阻元件R4被连接于节点N4与节点N2之间。电阻元件R3被连接于节点N5与节点N1之间。晶体管QP13与电阻元件R2并联连接。即，晶体管QP13具有连接于电阻元件R2的一端的源极、连接于电阻元件R2的另一端的漏极、连接于检测电路11的输出端子OUT上的栅极。电阻元件R2～R4以及晶体管QP13构成了对节点N1与节点N4之间的电压进行分压的分压电路。
晶体管QP10随着由分压电路分压后的电压的上升而被导通，并使流过电阻元件R1的电流增加。即，晶体管QP10具有连接于节点N1上的源极、连接于节点N3上的漏极、连接于节点N5上的栅极，且晶体管QP10在节点N1与节点N5之间的电压超过阈值电压时被导通。
检测电路11在检测到晶体管QP10为导通状态时将输出信号激活。例如，检测电路11包括由P沟道MOS晶体管QP11和N沟道MOS晶体管QN11构成的逆变器。此时，检测电路11在电阻元件R1上产生的电压相对于节点N1与节点N2之间的电压的比例增大到大于预定的比例(例如50％)时将输出信号激活为低电平。
放电电路12d例如包括P沟道MOS晶体管QP12。晶体管QP12具有连接于节点N1的源极、连接于节点N2的漏极、被供给有检测电路11的输出信号的栅极。放电电路12d在检测电路11的输出信号被激活为低电平时使电流从节点N1流向节点N2。
在此，对图10所示的静电保护电路10的工作进行说明。
当在节点N1与节点N2之间施加有正电压(节点N1的电位＞节点N2的电位)时，根据电容器C1和电阻元件R1的时间常数，而使电流从节点N1经由电容器C1及电阻元件R1而流向节点N2，从而实施电容器C1的充电。由此，节点N3的电位根据电容器C1和电阻元件R1的时间常数而相对于节点N1的电位而下降。
在通常工作时节点N1与节点N2之间被施加的电压缓慢上升的情况下，节点N3与节点N2之间的电压成为比晶体管QN10的阈值电压小的状态，从而晶体管QN10维持断开状态。另一方面，当在通常动作时或通过静电的放电而使节点N1与节点N2之间被施加的电压急剧上升的情况下，节点N3与节点N2之间的电压成为晶体管QN10的阈值电压以上，从而晶体管QN10被导通。但是，在该时间点处，检测电路11的输入端子IN的电位成为低电平。
通过晶体管QN10被导通，从而由电阻元件R2～R4等构成的分压电路上施加有电压，节点N1与节点N5之间的电压从0V起上升。在此，如果节点N1与节点N2之间的电压小于预定的值，则节点N1与节点N5之间的电压成为小于晶体管QP10的阈值电压的状态，从而晶体管QP10维持断开状态。另一方面，如果节点N1与节点N2之间的电压在预定值以上，则节点N1与节点N5之间的电压成为晶体管QP10的阈值电压以上，从而晶体管QP10被导通。
通过晶体管QP10被导通，从而电阻元件R1中流过的电流增加，节点N3与节点N2之间的电压上升，因此晶体管QN10中流过的电流将增加(正回归)。同时，检测电路11的输入端子IN的电位成为高电平，检测电路11的输出信号被激活为低电平，由此，放电电路12d的晶体管QP12使电流开始从节点N1流向节点N2。
当检测电路11的输出信号被激活为低电平，静电保护电路10d一旦开始进行保护工作时，晶体管QP13将被导通，从而分压电路中的分压比上升。其结果为，节点N1与节点N2之间的电压将降低，对于致使半导体集成电路装置的内部电路破坏的电压的盈余将增加，静电耐受量将上升。
当因放电电路12d的晶体管QP12中流过的电流而使节点N1与节点N2之间的电压进一步下降时，由于节点N1与节点N5之间的电压将下降至低于晶体管QP10的阈值电压，因此晶体管QP10将从导通状态转变成断开状态。其结果为，电阻元件R1中流过的电流将减少，因此检测电路11的输出信号被激活为低电平，放电电路12d的晶体管QP12从导通状态转变成断开状态，节点N1与节点N2之间的电压被保持为大致固定。
在本实施方式中，作为第一阻抗元件，可以使用N沟道MOS晶体管来替代电阻元件R1。此时，N沟道MOS晶体管具有连接于节点N3的漏极、连接于节点N2的源极、连接于节点N1的栅极。
该N沟道MOS晶体管的导通电阻依赖于节点N1与节点N2之间的电压。当放电电路12d使电流从节点N1流向节点N2时，节点N1与节点N2之间的电压将减小，但由于N沟道MOS晶体管的导通电阻将增加，因此能够抑制节点N3与节点N2之间的电压的减小。因此，能够防止在保护工作的中途晶体管QN10被断开的情况。
此外，作为第三阻抗元件，可以使用P沟道MOS晶体管来替代电阻元件R3。此时，P沟道MOS晶体管具有连接于节点N1的源极、连接于节点N5的漏极、连接于节点N2的栅极。
该P沟道MOS晶体管的导通电阻依赖于节点N1与节点N2之间的电压。当放电电路12d使电流从节点N1流向节点N2时，节点N1与节点N2之间的电压将减小，但由于P沟道MOS晶体管的导通电阻将增加，因此能够抑制节点N1与节点N5之间的电压的减小。因此，能够防止在保护工作的中途晶体管QP10被断开的情况。
第六实施方式
图11为示出本发明第六实施方式所涉及的静电保护电路的结构例的电路图。在第六实施方式所涉及的静电保护电路10e中，使用了检测电路11e来替代图10所示的第五实施方式中的检测电路11，并使用了放电电路12来替代放电电路12d。关于其他点，图11所示的静电保护电路10e与图10所示的静电保护电路10d相同。
检测电路11e在检测出晶体管QP10为导通状态时将输出信号激活。例如，检测电路11e包括串联连接在一起的第一逆变器及第二逆变器。第一逆变器由P沟道MOS晶体管QP41和N沟道MOS晶体管QN41构成，且第二逆变器由P沟道MOS晶体管QP42和N沟道MOS晶体管QN42构成。
第一逆变器对供给至输入端子IN的节点N3的电位是高电平还是低电平进行检测，将该电平反转，并将具有反转后的电平的第一输出信号从输出端子OUT1输出。此外，第二逆变器对第一输出信号是高电平还是低电平进行检测，将该电平反转，并将具有反转后的电平的第二输出信号从输出端子OUT2输出。
由此，检测电路11e在电阻元件R1上产生的电压相对于节点N1与节点N2之间的电压的比例增大到大于预定的比例(例如50％)时，将第一输出信号激活为低电平，并将第二输出信号激活为高电平。检测电路11e的第一输出信号被供给至分压电路的晶体管QP13的栅极。此外，检测电路11e的第二输出信号被供给至放电电路12的晶体管QN12的栅极。
根据本实施方式，在放电电路12中，能够使用N沟道MOS晶体管或NPN双极晶体管。N沟道MOS晶体管或NPN双极晶体管能够不经由晶片而形成在P型半导体基板上，特性上也较为优异。
阻抗元件的示例
图12为示出本发明的各个实施方式中除电阻元件以外能够使用的阻抗元件的示例的图。在本发明的各个实施方式中，可以使用图12的(a)～(h)所示的阻抗元件来替代电阻元件R2、及R4～R6中的任意一个。另外，在图12中，“N+”表示高电位侧的节点，“N-”表示地电位侧的节点。
图12(a)示出了二极管D1，其具有连接于高电位侧的节点N+的阴极和连接于低电位侧的节点N-的阳极。例如在图3所示的第一实施方式所涉及的静电保护电路10中可以使用该二极管D1来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，当节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使二极管D1击穿时，电阻元件R3中将流有电流，节点N5与节点N2之间的电压降从0V起上升。
使用二极管D1来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(7)来拟合。
VH≒VthQN10+VBD1···(7)
此处，VthQN10为晶体管QN10的阈值电压，VBD1为二极管D1的击穿电压。
在式(3)中，保持电压VH相对于晶体管QN10的阈值电压VthQN10而具有(R2+R3)/R3倍的误差。相对于此，二极管D1的击穿电压VBD1的误差小于晶体管QN10的阈值电压VthQN10的误差，因此，式(7)中的保持电压VH的误差大致依赖于晶体管QN10的阈值电压VthQN10的误差。因此，能够提供相对于晶体管QN10的阈值电压VthQN10的误差而保持电压VH的变动较小的静电保护电路。
图12(b)示出了二极管D2，其具有连接于高电位侧的节点N+的阳极和连接于低电位侧的节点N-的阴极。例如在图3所示的第一实施方式所涉及的静电保护电路10中可以使用该二极管D2来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，当节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使二极管D2上流有正向电流时，电阻元件R3中也将流有电流，节点N5与节点N2之间的电压降从0V起上升。
使用二极管D2来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(8)来拟合。
VH≒VthQN10+VFD2···(8)
此处，VthQN10为晶体管QN10的阈值电压，VFD2为二极管D2的正向电压。
在式(3)中，保持电压VH相对于晶体管QN10的阈值电压VthQN10而具有(R2+R3)/R3倍的误差。相对于此，式(8)中的保持电压VH的误差为晶体管QN10的阈值电压VthQN10的误差与二极管D2的正向电压VFD2的误差之和，二极管D2的正向电压VFD2的量产误差较小。因此，能够提供相对于晶体管QN10的阈值电压VthQN10的误差而保持电压VH的变动较小的静电保护电路。此外，由于二极管D2的正向电压VFD2较小，因此能够将保持电压VH设定得较低。
图12(c)示出了P沟道MOS晶体管QP1，其具有连接于高电位侧的节点N+的源极和连接于低电位侧的节点N-的漏极。例如可以在图3所示的第一实施方式所涉及的静电保护电路10中使用该晶体管QP1来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，当节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使晶体管QP1上流有电流时，电阻元件R3中也将流有电流，节点N5与节点N2之间的电压降从0V起上升。在此，由于晶体管QP1的栅极被连接于漏极，因此晶体管QP1在饱和区域进行工作。因此，在节点电流足够小的范围内，晶体管QP1的源极·漏极间电压降将与阈值电压VthQP1大致相等。
使用晶体管QP1来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(9)来拟合。
VH≒VthQN10+VthQP1···(9)
此处，VthQN10为晶体管QN10的阈值电压，VthQP1为晶体管QP1的阈值电压。
在式(3)中，保持电压VH相对于晶体管QN10的阈值电压VthQN10而具有(R2+R3)/R3倍的误差。相对于此，式(9)中的保持电压VH的误差为晶体管QN10的阈值电压VthQN10的误差与晶体管QP1的阈值电压VthQP1的误差之和。因此，能够提供相对于晶体管QN10的阈值电压VthQN10的误差而保持电压VH的变动较小的静电保护电路。此外，由于晶体管QP1的阈值电压VthQP1较小，因此能够将保持电压VH设定得较低。
图12(d)示出了P沟道MOS晶体管QP2，其具有连接于高电位侧的节点N+的源极及栅极、和连接于低电位侧的节点N-的漏极。例如在图3所示的第一实施方式所涉及的静电保护电路10中可以使用该晶体管QP2来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，如果节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上，则晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使晶体管QP2击穿时，电阻元件R3中将流有电流，节点N5与节点N2之间的电压降从0V起上升。
使用晶体管QP2来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(10)来拟合。
VH≒VthQN10+VBQP2···(10)
此处，VthQN10为晶体管QN10的阈值电压，VBQP2为晶体管QP2的击穿电压。
在式(3)中，保持电压VH相对于晶体管QN10的阈值电压VthQN10而具有(R2+R3)/R3倍的误差。相对于此，式(10)中的保持电压VH的误差为晶体管QN10的阈值电压VthQN10的误差与晶体管QP2的击穿电压VBQP2的误差之和。因此，能够提供相对于晶体管QN10的阈值电压VthQN10的误差而保持电压VH的变动较小的静电保护电路。
图12(e)示出了N沟道MOS晶体管QN1，其具有连接于高电位侧的节点N+的漏极及栅极、和连接于低电位侧的节点N-的源极。例如可以在图3所示的第一实施方式所涉及的静电保护电路10中使用该晶体管QN1来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，当节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使晶体管QN1上流有电流时，电阻元件R3中也将流有电流，节点N5与节点N2之间的电压降从0V起上升。在此，由于晶体管QN1的栅极被连接于漏极，因此晶体管QN1在饱和区域进行工作。因此，在节点电流足够小的范围内，晶体管QN1的漏极·源极间电压降将与阈值电压VthQN1大致相等。
使用晶体管QN1来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(11)来拟合。
VH≒VthQN10+VthQN1···(11)
此处，VthQN10为晶体管QN10的阈值电压，VthQN1为晶体管QN1的阈值电压。
在式(3)中，保持电压VH相对于晶体管QN10的阈值电压VthQN10而具有(R2+R3)/R3倍的误差。相对于此，式(11)中的保持电压VH的误差为晶体管QN10的阈值电压VthQN10的误差与晶体管QN1的阈值电压VthQN1的误差之和。因此，能够提供相对于晶体管QN10的阈值电压VthQN10的误差而保持电压VH的变动较小的静电保护电路。此外，由于晶体管QN1的阈值电压VthQN1较小，因此能够将保持电压VH设定得较低。
图12(f)示出了N沟道MOS晶体管QN2，其具有连接于高电位侧的节点N+的漏极和连接于低电位侧的节点N-的源极及栅极。例如可以在图3所示的第一实施方式所涉及的静电保护电路10中使用该晶体管QN2来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，当节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使晶体管QN2击穿时，电阻元件R3中将流有电流，节点N5与节点N2之间的电压降从0V起上升。
使用晶体管QN2来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(12)来拟合。
VH≒VthQN10+VBQN2···(12)
此处，VthQN10为晶体管QN10的阈值电压，VBQP2为晶体管QN2的击穿电压。
在式(3)中，保持电压VH相对于晶体管QN10的阈值电压VthQN10而具有(R2+R3)/R3倍的误差。相对于此，式(12)中的保持电压VH的误差为晶体管QN10的阈值电压VthQN10的误差与晶体管QN2的击穿电压VBQP2的误差之和。因此，能够提供相对于晶体管QN10的阈值电压VthQN10而保持电压VH的变动较小的静电保护电路。
图12(g)示出了阻抗元件具有多个相同的设备的示例。该阻抗元件为将三个二极管D3～D5串联连接而成的元件，二极管D3的阳极被连接于高电位侧的节点N+，二极管D5的阴极被连接于低电位侧的节点N-。例如可以在图3所示的第一实施方式所涉及的静电保护电路10中使用这些二极管D3～D5来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，当节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使二极管D3～D5上流有正向电流时，电阻元件R3中也将流有电流，节点N5与节点N2之间的电压降从0V起上升。
使用二极管D3～D5来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(13)来拟合。
VH≒VthQN10+VFD3+VFD4+VFD5···(13)
此处，VthQN10为晶体管QN10的阈值电压，VFD3为二极管D3的正向电压，VFD4为二极管D4的正向电压，VFD5为二极管D5的正向电压。如式(13)所示，静电保护电路10的保持电压VH可以根据串联连接的二极管的个数而自由地设定。此外，由于二极管D2的正向电压VFD2的量产误差较小，因此，能够提供相对于晶体管QN10的阈值电压VthQN10的误差而保持电压VH的变动较小的静电保护电路。
图12(h)示出了阻抗元件包括多个不同的设备的示例。该阻抗元件为将二极管D6、和电阻元件R7串联连接而成的元件，二极管D6的阴极被连接于高电位侧的节点N+，电阻元件R7的一端被连接于低电位侧的节点N-。例如在图3所示的第一实施方式所涉及的静电保护电路10中，可以使用该二极管D6、以及电阻元件R7来替代电阻元件R2。
在图3中，在节点N1与节点N2之间被施加的电压急剧上升的情况下，如果节点N1与节点N3之间的电压上升并达到晶体管QP10的阈值电压以上时，晶体管QP10被导通。当通过由晶体管QP10所施加的电压而使二极管D6击穿时，电阻元件R7以及电阻元件R3中将流有电流，节点N5与节点N2之间的电压降从0V起上升。
使用二极管D6及电阻元件R7来替代电阻元件R2的情况下的静电保护电路10的保护电压VH通过下式(14)来拟合。
VH≒VthQN10×(R3+R7)/R3+VBD6···(14)
此处，VthQN10为晶体管QN10的阈值电压，R3为电阻元件R3的电阻值，R7为电阻元件R7的电阻值，VBD6为二极管D6的击穿电压。如式(14)所示，通过选择电阻元件R3及电阻元件R7的电阻值，从而能够对所需的保持电压VH进行设定。此外，由于二极管D6的击穿电压VBD6的误差与晶体管QN10的阈值电压VthQN10的误差相比而较小，因此，能够提供相比于仅适用电阻元件的情况而保持电压VH的变动较小的静电保护电路。
如此，通过从电阻元件、二极管和晶体管中选择恰当的设备或将多个设备组合在一起，从而能够对静电保护电路两端间的电压进行自由设定，并且能够提供不易受到处理误差的影响的静电保护电路。
放电电路的示例
本发明的各个实施方式所涉及的静电保护电路的放电电路中，除MOS晶体管(Metal Oxide Semiconductor FET：金属氧化膜型电场效应晶体管)之外，还可以使用具有使电流流动的功能且具有对电流进行导通/断开控制的端子的三端子元件或电路等。
作为三端子元件，可列举接合型电场效应晶体管(Junction FET)、金属半导体型电场效应晶体管(Metal Semiconductor FET)、双极晶体管、以及闸流晶体管等。这些三端子元件不仅可以作为放电电路，还可以作为其他MOS晶体管的替代品来使用。
图13为示出放电电路中除MOS晶体管以外能够使用的三端子元件的示例的图。另外，在图13中，“NS”表示被供给检测电路的输出信号的节点。
本发明的第一至第六实施方式中，可以使用图13(a)所示的NPN双极晶体管来替代放电电路12的N沟道MOS晶体管QN12。该NPN双极晶体管具有连接于节点N1的集电极、连接于节点N2的发射极和连接于节点NS的基极。
本发明的第五实施方式中，可以使用图13(b)所示的PNP双极晶体管来替代放电电路12d的P沟道MOS晶体管QP12。该PNP双极晶体管具有连接于节点N1的发射极、连接于节点N2的集电极和连接于节点NS的基极。
本发明不仅现定于上述说明的实施方式，也可以由在该技术领域中具有公知常识的技术人员在本发明的技术思想内加以多种改变。
符号说明
1、2：二极管；3、4：电源配线；10、10a～10e：静电保护电路；11、11e：检测电路；12、12d：放电电路；20：内部电路；P1、P2：电源端子；P3：信号端子；R1～R7：电阻元件、C1：电容器；QP1～QP42：P沟道MOS晶体管；QN1～QN42：N沟道MOS晶体管；D1～D6：二极管。

Claims (10)

1.一种静电保护电路，其经由第一节点而连接于被供给有第一电位的第一端子，并经由第二节点而连接于被供给有与所述第一电位相比而为较低电位的第二电位的第二端子，其中，所述静电保护电路包括：
第一阻抗元件，其一端与所述第一节点及所述第二节点中的一个节点相连接，另一端与第三节点相连接；
电容器，其一端与所述第三节点相连接，另一端与所述第一节点及所述第二节点中的另一个节点相连接；
第一晶体管，其被连接于所述第一节点及所述第二节点中的所述一个节点与所述第四节点之间，且随着所述第一阻抗元件两端所产生的电压的上升而成为导通状态；
分压电路，其包括连接于所述第四节点与第五节点之间的第二阻抗元件、和连接于所述第一节点及所述第二节点中的所述另一个节点与所述第五节点之间的第三阻抗元件，并对所述第一节点及所述第二节点中的所述另一个节点与所述第四节点之间的电压进行分压；
第二晶体管，其随着所述第三阻抗元件两端所产生的电压的上升而成为导通状态；
检测电路，其在检测到所述第二晶体管为导通状态时将输出信号激活；
放电电路，其连接于所述第一节点与所述第二节点之间，且在所述检测电路的输出信号被激活时使电流从所述第一节点流向所述第二节点。
2.如权利要求1所述的静电保护电路，其中，
所述分压电路还包括第三晶体管，所述第三晶体管与所述第二阻抗元件并联连接，并在所述检测电路的输出信号被激活时导通。
3.如权利要求1所述的静电保护电路，其中，
所述分压电路还包括多个阻抗元件和至少一个晶体管，多个所述阻抗元件被串联连接于所述第四节点和所述第五节点之间，所述至少一个晶体管与多个所述阻抗元件中的至少一个阻抗元件并联连接，且在所述检测电路的输出信号被激活时导通。
4.如权利要求1至3中任意一项所述的静电保护电路，其中，
所述第二阻抗元件、或多个所述阻抗元件中的各个阻抗元件包括电阻元件、二极管、栅极被连接于漏极或源极上的P沟道晶体管或N沟道晶体管之中的至少一个元件。
5.如权利要求1至3中任意一项所述的静电保护电路，其中，
所述第一阻抗元件包括连接于所述第一节点与所述第三节点之间的电阻元件、和具有连接于所述第一节点上的源极、连接于所述第三节点上的漏极、以及连接于所述第二节点上的栅极的P沟道晶体管之中的至少一个元件，
所述第三阻抗元件包括连接于所述第五节点与所述第二节点之间的电阻元件、和具有连接于所述第五节点上的漏极、连接于所述第二节点上的源极、以及连接于所述第一节点上的栅极的N沟道晶体管之中的至少一个元件。
6.如权利要求5所述的静电保护电路，其中，
所述第一晶体管包括具有连接于所述第一节点上的源极、连接于所述第四节点上的漏极、以及连接于所述第三节点上的栅极的P沟道晶体管，通过随着所述第一节点与所述第三节点之间的电压的上升而使所述P沟道晶体管导通，从而在所述分压电路上施加电压。
7.如权利要求5所述的静电保护电路，其中，
所述第二晶体管包括具有连接于所述第三节点上的漏极、连接于所述第二节点上的源极、以及连接于所述第五节点上的栅极的N沟道晶体管，通过随着所述第五节点与所述第二节点之间的电压的上升而使所述N沟道晶体管导通，从而使所述检测电路的输出信号被激活。
8.如权利要求1至3中任意一项所述的静电保护电路，其中，
所述检测电路包括逆变器，所述逆变器具有被供给有所述第三节点的电位的输入端子，所述检测电路在所述第一阻抗元件上所产生的电压相对于所述第一节点与所述第二节点之间的电压的比例增大到大于预定比例时，将输出信号激活。
9.如权利要求1至3中任意一项所述的静电保护电路，其中，
所述放电电路包括N沟道晶体管和NPN晶体管之中的至少一个，其中，所述N沟道晶体管具有连接于所述第一节点上的漏极、连接于所述第二节点上的源极、以及被供给有所述检测电路的输出信号的栅极，所述NPN晶体管具有连接于所述第一节点上的集电极、连接于所述第二节点上的发射极、以及被供给有所述检测电路的输出信号的基极。
10.一种半导体集成电路装置，具备权利要求1至9中任意一项所述的静电保护电路。
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