JP2010003982A - 電気回路 - Google Patents

Abstract

【課題】ＥＳＤ保護を確実に行うと共に、処理速度の向上および消費電力の削減を行うことのできる電気回路の提供を図る。
【解決手段】第１電源線ＶＤＤと、第２電源線ＶＳＳと、前記第１電源線に接続され、該第１電源線の電位変動を検出して検出信号を出力する出力部Ｉ１を有する検出回路３１と、前記第１電源線と前記第２電源線との間に設けられ、前記検出信号によって制御される第１スイッチ素子３３と、前記第１電源線または前記第２電源線と前記出力部との間に設けられた非線形素子Ｄ１，Ｄ２と、を備えるように構成する。
【選択図】図４

Description

この出願は、電気回路に関し、特に、静電気放電から内部回路を保護する静電気放電保護回路を有する電気回路に関する。

一般的に、半導体製品の外部端子に静電気を帯びた機器や人体が近づくと、それらと半導体製品の外部端子との間で静電気放電（ＥＳＤ：Electro-Static Discharge）が発生する。このＥＳＤにより、半導体製品の内部回路素子の耐圧以上の電圧が印加されると、内部回路素子が破壊されることがある。

ＥＳＤによる内部回路素子の破壊を防ぐために、半導体製品の端子には、内部回路素子の耐圧以上の電圧が発生したときバイパス電流が流れる静電気放電保護回路（ＥＳＤ保護回路）が設けられ、これにより内部回路を保護するようになっている。

ＥＳＤ保護回路は、通常使用における電源投入時にはバイパス電流が流れないようにする必要がある。このＥＳＤ保護回路は、例えば、ＥＳＤによる電圧波形の立ち上がり時間がおよそ１００ｎｓであり、電源投入時の立ち上がり時間である１０μｓ程度より十分短いことを利用して構成されている。

ところで、従来、ＥＳＤ保護回路として、１つの抵抗（Ｒ）および容量（Ｃ）と３つのインバータとで構成した「１ＲＣ３Ｉｎｖ−Ｓｔｄ」ＥＳＤ保護回路などが知られている。

また、近年のＬＳＩ（Large Scale Integration）に対する低消費電力化の要求に伴い、ＬＳＩ内部に電源スイッチを設けて、内部回路が使用されていない期間は、内部回路と電源電圧とを分離したり、或いは、ＬＳＩ内部に電圧レギュレータを設けて降下させた電源電圧で内部回路を動作させる技術が知られている。

特開２００７−１４２４２３号公報

電源スイッチや電圧レギュレータを有する電気回路において、例えば電源スイッチがオンする時にＥＳＤ保護回路が誤って動作し、消費電力を十分に削減することができないという虞れがある。

本発明の実施形態によれば、第１電源線と、第２電源線と、検出回路と、第１スイッチ素子と、非線形素子と、を備える電気回路が提供される。検出回路は、第１電源線に接続され、該第１電源線の電位変動を検出して検出信号を出力する出力部を有し、また、第１スイッチ素子は、記第１電源線と第２電源線との間に設けられ、検出信号によって制御される。非線形素子は、第１電源線または第２電源線と出力部との間に設けられている。

本発明の実施例によれば、ＥＳＤ保護を確実に行うと共に、消費電力の削減を行うことのできる電気回路を提供することが可能になる。

図１は関連技術の電気回路の一例を示す回路図であり、内部回路１、電源スイッチ２（または、電圧レギュレータ２０）およびＥＳＤ保護回路３を備えている。

図１に示されるように、ＬＳＩ内部に電源スイッチ２を設けて不使用時に内部回路１に印加する電源電圧を遮断し、或いは、ＬＳＩ内部に電圧レギュレータ２０を設けてより低い電源電圧で内部回路１を動作させている。すなわち、電源線であるＶＤＤＨ線とＶＤＤ線との間に電源スイッチ２、或いは、電圧レギュレータ２０を設けるようになっている。

ここで、電源スイッチ２または電圧レギュレータ２０を通過した後のＶＤＤ線は、ＬＳＩの外部端子に接続されて試験時や通常動作時に電位をモニタするようになっている。そのため、ＶＤＤ線が接続された電源端子に関してもＥＳＤ保護が必要となり、例えば、「１ＲＣ３Ｉｎｖ−Ｓｔｄ」のようなＥＳＤ保護回路３が設けられることになる。

図１に示す関連技術の電気回路では、外部から高電位の電源電圧（ＶＤＤＨ線の電位）を入力し、それをｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタの電源スイッチ２でオン・オフ制御して電源電圧（ＶＤＤ線の電位）を内部回路１に印加している。或いは、上述したように、電源スイッチ２による電源電圧のスイッチングではなく、例えば、電圧レギュレータ２０によりＶＤＤＨ線の電位よりも低い電圧を生成して内部回路１に印加する場合もある。

図１に示されるように、ＥＳＤ保護回路３は、ＶＤＤ線の電位の立ち上がり時間を検出する立ち上がり時間検出回路３１、プリドライバ３２および電源クランプ３３を備えている。

立ち上がり時間検出回路３１は、電源線（ＶＤＤ線）と接地線（ＶＳＳ線）との間に直列に設けられた抵抗Ｒ１および容量Ｃ１と、Ｒ１およびＣ１の接続ノードＮ０を入力とするインバータＩ１を備え、インバータＩ１から検出信号が出力されるようになっている。

プリドライバ３２は、インバータＩ１の出力ノードＮ１を入力とする二段のインバータＩ２，Ｉ３を備え、また、電源クランプ３３は、ドレインおよびソースがそれぞれＶＤＤ線およびＶＳＳ線に接続され、ゲートがインバータＩ３の出力ノードＮ３に接続されたｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタＴｒを備えている。

図２は図１の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図であり、図３は図１の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。

図２および図３に示されるように、立ち上がり時間検出回路３１の出力（Ｎ０）は、ＶＤＤ線の電位が一定のときはＶＳＳ線の電位レベルとなる。しかし、抵抗Ｒ１および容量Ｃ１の時定数（Ｒ１×Ｃ１）よりも十分短い立ち上がり時間でＶＤＤ線の電位が増加するとき、立ち上がり時間検出回路３１の出力（Ｎ０）には、スパイクが発生する。

しかしながら、立ち上がり時間検出回路３１の出力は、立ち上がり時間がＲ１とＣ１の時定数（Ｒ１×Ｃ１）よりも十分長い場合は、スパイクとならずにＶＳＳ線の電位レベルのままとなる。従って、Ｒ１とＣ１の時定数を、ＥＳＤによるスパイク波形の立ち上がり時間より十分長く、電源投入波形の立ち上がり時間より十分短くすることで、立ち上がり時間検出回路３１は、ＥＳＤスパイク時にスパイクを出力し、電源投入時はスパイクを出力しないようになっている。

これにより、ＥＳＤ印加時のみ、プリドライバ３２を通過した後の電源クランプ回路３３はオン状態になり、電流をバイパスさせることができる。

すなわち、図２に示されるように、外部のＶＤＤ線の端子に対してＥＳＤスパイクが印加された場合は、電源クランプ回路３３に電流（Ｉｂ）が流れ、また、ＶＤＤ線の電位が一定電位の場合は、電源クランプ回路３３のトランジスタＴｒはオフのままである。

しかしながら、図３に示されるように、ＶＤＤ線の電位がＶＳＳ線の電位レベルにあるとき、電源スイッチ２がオンして、ＶＤＤ線の電位がＶＤＤＨ線の電位と同程度の電位まで立ち上がると、例えば、１００ｎｓ程度の立ち上がり時間になるため、電源クランプ３３がオンして、バイパス電流（Ｉｂ）が流れることになる。なお、電圧レギュレータ２０の電位上昇時に関しても、電源スイッチ２の導通時と同様である。

このように、図１に示す関連技術の電気回路において、ＥＳＤ保護回路３が、ＬＳＩ内部の電源スイッチ２や電圧レギュレータ２０を通過した後のＶＤＤ線に設けた場合、電源スイッチ２の導通時やレギュレータの電位上昇時に、電源クランプ３３がオンして電流が流れて電源ノイズが発生し、内部回路１が誤動作する恐れがある。

そのため、電源スイッチ２の導通や電圧レギュレータ３の電位上昇は、ＥＳＤスパイクの立ち上がり時間よりも十分に長い（例えば、１０μｓ以上）時間が必要となり、その期間回路を止めることによる処理性能の低下が発生していた。或いは、十分な処理性能が必要な電気回路については、電源スイッチ２の切断ができなくなり、或いは、電圧レギュレータ２０による電圧が変更できなくなって消費電力を低減する妨げになる。

この出願は、上述した課題に鑑み、ＥＳＤ保護を確実に行うと共に、処理速度の向上および消費電力の削減を行うことのできる電気回路の提供を目的とする。

以下、電気回路の実施例を、添付図面を参照して詳述する。
図４は第１実施例の電気回路の一例を示す回路図であり、内部回路１、電源スイッチ２（または、電圧レギュレータ２０）およびＥＳＤ保護回路３を備えている。

図４と前述した図１との比較から明らかなように、本第１実施例の電気回路は、図１に示す関連技術の電気回路において、インバータＩ１〜Ｉ３とＶＤＤ線（第１電源線）との間にダイオード、例えば二段のダイオードＤ１，Ｄ２を挿入するようになっている。ダイオードは、電流−電圧特性が非線形の特性を示し、非線形素子に含まれるものである。

図４に示されるように、第１実施例は、ＬＳＩ内部に電源スイッチ２を設けて不使用時に内部回路１に印加する電源電圧を遮断し、或いは、ＬＳＩ内部に電圧レギュレータ２０を設けてより低い電源電圧で内部回路１を動作させるようになっている。すなわち、ＶＤＤＨ線（第３電源線）とＶＤＤ線との間に電源スイッチ２、或いは、電圧レギュレータ２０を設けるようになっている。

なお、電源スイッチ２または電圧レギュレータ２０を通過した後のＶＤＤ線は、ＬＳＩの外部端子に接続されて試験時や通常動作時に電位をモニタするようになっており、ＶＤＤ線の電源端子に関してもＥＳＤ保護３が設けられている。

図４に示す第１実施例の電気回路では、外部から高電位の電源電圧をＶＤＤＨ線に入力し、それをｐＭＯＳトランジスタの電源スイッチ２でオン・オフ制御して電源電圧（ＶＤＤ線の電位）を内部回路１に印加している。或いは、上述したように、電源スイッチ２による電源電圧のスイッチングではなく、例えば、電圧レギュレータ２０によりＶＤＤＨ線の電位よりも低い電圧を生成しての内部回路１に印加する場合もある。

図４に示されるように、ＥＳＤ保護回路３は、電源電圧（ＶＤＤ線の電位）の立ち上がり時間を検出する立ち上がり時間検出回路３１、プリドライバ３２および電源クランプ３３を備えている。

立ち上がり時間検出回路３１は、電源線（ＶＤＤ線：第１電源線）と接地線（ＶＳＳ線：第２電源線）との間に直列に設けられた抵抗Ｒ１および容量Ｃ１と、Ｒ１およびＣ１の接続ノードＮ０を入力とするインバータ、例えばＣＭＯＳバッファＩ１を備え、インバータＩ１から検出信号が出力されるようになっている。

プリドライバ３２は、インバータＩ１の出力ノードＮ１を入力とする二段のインバータＩ２，Ｉ３、および、直列接続された二段のダイオードＤ１，Ｄ２を備える。また、電源クランプ３３は、ドレインおよびソースがそれぞれＶＤＤ線およびＶＳＳ線に接続され、ゲートがインバータＩ３の出力ノードＮ３に接続されたｎＭＯＳトランジスタＴｒを備える。

図４から明らかなように、本第１実施例の電気回路においては、ＶＤＤ線とインバータＩ１〜Ｉ３との間に、非線形抵抗素子としてダイオード、ここでは直列接続された二段のダイオードＤ１，Ｄ２を順方向に挿入し、インバータＩ１〜Ｉ３に印加される電圧を制御するようになっている。

ここで、シリコン半導体のｐｎ接合を用いたダイオードの場合、順方向の電流が流れ出す電位差（しきい値：Ｖｔｈ）は０．７Ｖ程度である。従って、例えば、電源電圧（ＶＤＤ線の電位）が１．２Ｖの場合には、ダイオード２個を直列接続して挿入すれば、１．４Ｖ以上の電圧降下が発生するので、それ以下の電位の立ち上がりについてインバータＩ１〜Ｉ３を動作させないようにすることができる。

このように、ダイオードの直列挿入個数ｎは、Ｖｔｈ×ｎが、電源電圧（ＶＤＤ線の電位）以上で、かつ、内部回路の耐圧Ｖｂ未満になるようにすれば簡単に求めることができる。

さらに、インバータＩ１〜Ｉ３が動作する最低電源電圧（Ｖmin-inv）を考慮して、Ｖｂ＞Ｖｔｈ×ｎ＞ＶＤＤ−Ｖmin-invとなるように設定しても良い。

図５は図４の電気回路におけるＥＳＤ保護回路に設けるダイオードの個数を説明するための図であり、図５（ａ）は内部回路１の耐圧が２．０Ｖの場合を示し、また、図５（ｂ）は内部回路１の耐圧が３．４Ｖの場合を示している。

すなわち、図５（ａ）および図５（ｂ）に示されるように、内部回路１の耐圧Ｖｂに関して、予め電源電圧（例えば、ＶＤＤＨ線の電位）とダイオードの個数ｎの関係を定めておき、それに従って、挿入するダイオードの個数を決定してもよい。なお、ここで利用する表は、例えば、予めシミュレーションや実物の測定を行って求めることができる。

図６は図４の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図であり、図７は図４の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図であり、そして、図８は図４の電気回路における電圧レギュレータの電位が上昇した時のＥＳＤ保護回路の動作を説明するための波形図である。

まず、図６に示されるように、ＥＳＤ印加時では、ＥＳＤスパイクが印加されて電流がＥＳＤ保護回路３に流れ込むと、ＶＤＤ線の電位が急峻に立ち上がる。その速さは、およそ１００ｎｓで１Ｖ程度の割合となる。

このとき、ＥＳＤ保護回路３の内部ノードＮ０は、Ｒ１×Ｃ１の時定数だけ遅れて立ち上がる。ここで、Ｒ１×Ｃ１の時定数を１０μｓとすると、ＶＤＤ線の電位が１．４Ｖに達する時点でもノードＮ１はほとんど０のままである。

そして、ＶＤＤ線の電位が１．４Ｖを超えると、３個のインバータＩ１〜Ｉ３が動作して、電源クランプ３３がオンする。これにより、ＥＳＤの電流がトランジスタＴｒの電流Ｉｂとしてバイパスされ、それ以上の電位上昇が妨げられて内部回路１は保護されることになる。

次に、図７に示されるように、電源スイッチ２の導通時、すなわち、制御信号Ｃｎｔｌが高レベル（１．２Ｖ）から低レベル（０Ｖ）に変化して電源スイッチ２がオンすると、ＶＤＤＨ線からＶＤＤ線へ電流が流れ込む。ここで、電源スイッチ２がオンするとき、ＶＤＤ線の電位は０Ｖとする。

そして、電源スイッチ２がオンすると、その直後に電流が流れ込み、ＶＤＤ線の電位は上昇する。その速さは、およそ１００ｎｓで１Ｖ程度の割合とする。これはＥＳＤ印加時と同じである。

しかしながら、図７に示されるように、ＶＤＤ線の電位が１．２Ｖに達すると電位上昇は止まって一定値になる。そして、ダイオードＤ１，Ｄ２が存在することにより、ＶＤＤ線の電位が１．４Ｖ以下の場合はインバータＩ１〜Ｉ３が機能せず、電源クランプ３３がオンすることはない。

また、図８に示されるように、電圧レギュレータ２０の電位が上昇した時、ＶＤＤ線の電位は上昇するが、電圧レギュレータ２０の出力電圧Ｖｒに達すると電位上昇は止まって一定値になる。このとき、ダイオードＤ１，Ｄ２が存在することにより、ＶＤＤ線の電位が１．４Ｖ以下の場合はインバータＩ１〜Ｉ３が機能せず、電源クランプ３３がオンすることはない。

ここで、図４の第１実施例の電気回路において、インバータは３段Ｉ１〜Ｉ３として描いているが、奇数段であれば同様の効果が得られ、また、電源クランプ３３をｐＭＯＳトランジスタで構成すれば偶数段のインバータでも同様の効果が得られるのはもちろんである。

上述したように、本第１実施例の電気回路によれば、スイッチ導通時や電圧レギュレータの電位上昇時のように、電気回路で通常使用される電源電圧の電位変動に対しては、立ち上がり時間が短くても電源クランプ３３をオフ状態に保つことができる。その結果、電源ノイズは発生せず、内部回路１の誤動作は生じない。さらに、スイッチ導通時や電圧レギュレータの電位上昇時に電源電位を短い時間で立ち上げることができ、処理速度を向上させ、また、消費電力の削減を図ることができる。

なお、この第１実施例の電気回路における効果は、以下に説明する第２〜第６実施例の電気回路でも同様に得られることになる。また、以下に説明する第２〜第６実施例においても、電源スイッチ２の代わりに電圧レギュレータ２０を設けることができるのはいうまでもない。

図９は第２実施例の電気回路の一例を示す回路図である。
図９と上述した図４の第１実施例との比較から明らかなように、本第２実施例の電気回路では、接地線（ＶＳＳ線：第２電源線）とインバータＩ１〜Ｉ３との間に、非線形抵抗素子として例えばダイオード、ここでは直列接続された二段のダイオードＤ１，Ｄ２を順方向に挿入し、インバータＩ１〜Ｉ３に印加される電圧を制御するようになっている。また、電源クランプ３３を構成するトランジスタは、ｐＭＯＳトランジスタとして構成されている。

さらに、本第２実施例の電気回路では、立ち上がり検出回路３１における容量Ｃ１と抵抗Ｒ１の配置を、第１実施例とは逆にしてハイパスフィルタを構成している。

図１０は図９の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図であり、図１１は図９の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。

まず、図１０に示されるように、ＥＳＤ印加時では、ＥＳＤスパイクが印加されて電流がＥＳＤ保護回路３に流れ込むと、ＶＤＤ線の電位が急峻に立ち上がり、ＶＤＤ線の電位が１．４Ｖを超えると、３個のインバータＩ１〜Ｉ３が動作して、電源クランプ３３がオンする。これにより、ＥＳＤの電流がトランジスタＴｒの電流Ｉｂとしてバイパスされ、それ以上の電位上昇が妨げられて内部回路１は保護される。

次に、図１１に示されるように、電源スイッチ２の導通時では、電源スイッチ２がオンした直後に電流が流れ込み、ＶＤＤ線の電位は上昇するが、ＶＤＤ線の電位が１．２Ｖに達すると電位上昇は止まって一定値になる。そして、ダイオードＤ１，Ｄ２が存在することにより、ＶＤＤ線の電位が１．４Ｖ以下の場合はインバータＩ１〜Ｉ３が機能せず、インバータＩ１〜Ｉ３の出力ノードＮ１〜Ｎ３が高レベル（１．２Ｖ）のままとなるため電源クランプ３３がオンすることはない。

図１２は第３実施例の電気回路の一例を示す回路図である。
図１２と前述した図４の第１実施例との比較から明らかなように、本第３実施例の電気回路では、電源線（ＶＤＤ線：第１電源線）と立ち上がり時間検出回路３１のインバータＩ１（出力部）との間にのみ、直列接続された二段のダイオードＤ１，Ｄ２を順方向に挿入し、インバータＩ１に印加される電圧を制御するようになっている。すなわち、ＶＤＤ線とプリドライバ３２内のインバータＩ２，Ｉ３との間にはダイオードを挿入しないようになっている。

図１３は図１２の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図であり、図１４は図１２の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。

まず、図１３に示されるように、ＥＳＤ印加時において、ＥＳＤスパイクが印加されて電流がＥＳＤ保護回路３に流れ込むと、ＶＤＤ線の電位が急峻に立ち上がり、ＶＤＤ線の電位が１．４Ｖを超えると、３個のインバータＩ１〜Ｉ３が動作して、電源クランプ３３がオンする。これにより、ＥＳＤの電流がトランジスタＴｒの電流Ｉｂとしてバイパスされ、それ以上の電位上昇が妨げられて内部回路１は保護される。

次に、図１４に示されるように、電源スイッチ２の導通時において、電源スイッチ２がオンした直後に電流が流れ込み、ＶＤＤ線の電位は上昇するが、ＶＤＤ線の電位が１．２Ｖに達すると電位上昇は止まって一定値になる。そして、ダイオードＤ１，Ｄ２が存在することにより、ＶＤＤ線の電位が１．４Ｖ以下の場合はインバータＩ１が機能せず、ノードＮ１およびＮ３がほぼ０ＶのままとなってトランジスタＴｒがオンすることはない。

このように、本第３実施例の電気回路は、ＥＳＤ印加時にオンする電源クランプのゲート電位がＶＤＤ線の電位レベルになるため、バイパス電流Ｉｂを大きくすることができる。なお、電源スイッチ２の導通時には、ノードＮ３のレベルが持ち上がるためバイパス電流Ｉｂが一瞬だけ流れるが、この電流による電源ノイズが内部回路に影響がないように電源設計を行う。この場合、ダイオードＩ１を流れる電流は小さいため、ダイオードＤ１，Ｄ２を耐圧の小さい素子として構成することができ、第１実施例の電気回路より小さい占有面積で実現することができる。

図１５は第４実施例の電気回路の一例を示す回路図である。
図１５と前述した図４の第１実施例との比較から明らかなように、本第４実施例の電気回路では、電源線（ＶＤＤ線：第１電源線）とプリドライバ３２の最終段のインバータＩ３との間にのみ、直列接続された二段のダイオードＤ１，Ｄ２を順方向に挿入し、インバータＩ３に印加される電圧を制御するようになっている。すなわち、ＶＤＤ線と立ち上がり時間検出回路３１のインバータＩ１およびプリドライバ３２の初段のインバータＩ２との間にはダイオードを挿入しないようになっている。

図１６は図１５の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図であり、図１７は図１５の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。

まず、図１６に示されるように、ＥＳＤ印加時において、ＥＳＤスパイクが印加されて電流がＥＳＤ保護回路３に流れ込むと、ＶＤＤ線の電位が急峻に立ち上がり、ＶＤＤ線の電位が１．４Ｖを超えると、３個のインバータＩ１〜Ｉ３が動作して、電源クランプ３３がオンする。これにより、ＥＳＤの電流がトランジスタＴｒの電流Ｉｂとしてバイパスされ、それ以上の電位上昇が妨げられて内部回路１は保護される。

次に、図１７に示されるように、電源スイッチ２の導通時において、電源スイッチ２がオンした直後に電流が流れ込み、ＶＤＤ線の電位は上昇するが、ＶＤＤ線の電位が１．２Ｖに達すると電位上昇は止まって一定値になる。そして、ダイオードＤ１，Ｄ２が存在することにより、ＶＤＤ線の電位が１．４Ｖ以下の場合はインバータＩ３が機能せず、ノードＮ３が０ＶのままとなってトランジスタＴｒがオンすることはない。

ここで、ＶＤＤ線に対して、抵抗Ｒ１と容量Ｃ１の時定数よりも短い時間で変動する電源ノイズがのった場合、立ち上がり検出回路３１のインバータＩ１に貫通電流が流れることがある。本第４実施例の電気回路は、インバータＩ１に流れる電流が他の回路に影響がないようにできる場合に適用することができる。

そして、本第４実施例の電気回路によれば、前述した第１実施例の電気回路より小さい占有面積で実現することができる。

図１８は第５実施例の電気回路の一例を示す回路図である。
図１８と前述した図４の第１実施例との比較から明らかなように、本第５実施例の電気回路では、ＶＤＤ線とインバータＩ１〜Ｉ３との間に設けた二段のダイオードＤ１，Ｄ２の代わりにダイオード接続（ゲートとドレインを接続）したｎ段のｐＭＯＳトランジスタＭＴ１〜ＭＴｎを設けるようになっている。

すなわち、ゲートとドレインを接続したｐＭＯＳトランジスタのソース−ドレイン間の電流−電圧特性はダイオードと同様の特性になるため、ソース−ドレイン間電圧がトランジスタの閾値Ｖｔｈを越えると電流が増加するという特性を利用する。

従って、ダイオードＤ１，Ｄ２を設けるときと同様に、Ｖｔｈ×ｎが、電源電圧（ＶＤＤ線の電位）以上、かつ、内部回路１の耐圧（Ｖｂ）未満になるように、直列接続して挿入するｐＭＯＳトランジスタの個数ｎを決めることができる。なお、ｐＭＯＳトランジスタの代わりに、ｎＭＯＳトランジスタを使用しても同じ効果があることは明らかである。

図１９は第６実施例の電気回路の一例を示す回路図である。
図１９と上述した図１８の第５実施例との比較から明らかなように、本第６実施例の電気回路では、ダイオード接続したｎ段のｐＭＯＳトランジスタＭＴ１〜ＭＴｎの代わりに、ベースとエミッタを接続したｎ段のｎｐｎバイポーラトランジスタＢＴ１〜ＢＴｎを設けるようになっている。

すなわち、ベースとエミッタを接続したｎｐｎバイポーラトランジスタのコレクタ−エミッタ間の電流−電圧特性はダイオードと同様の特性になるため、コレクタ−エミッタ間電圧がｐｎ接合の閾値電圧（Ｖｔｈ）を越えると電流が増加するという特性を利用する。

従って、上述したダイオード接続のｐＭＯＳトランジスタＭＴ１〜ＭＴｎ、或いは、ダイオードＤ１，Ｄ２を設けるときと同様に、Ｖｔｈ×ｎが、電源電圧（ＶＤＤ線の電位）以上、かつ、内部回路１の耐圧（Ｖｂ）未満になるように、直列接続して挿入するｎｐｎバイポーラトランジスタの個数ｎを決めることができる。なお、ｎｐｎバイポーラトランジスタの代わりに、ｐｎｐバイポーラトランジスタを使用しても同じ効果があることは明らかである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１電源線と、
第２電源線と、
前記第１電源線に接続され、該第１電源線の電位変動を検出して検出信号を出力する出力部を有する検出回路と、
前記第１電源線と前記第２電源線との間に設けられ、前記検出信号によって制御される第１スイッチ素子と、
前記第１電源線または前記第２電源線と前記出力部との間に設けられた非線形素子と、
を備えることを特徴とする電気回路。

（付記２）
付記１に記載の電気回路において、さらに、
第３電源線と、
前記第１電源線と前記第３電源線との間に設けられた第２スイッチと、を備えることを特徴とする電気回路。

（付記３）
付記１に記載の電気回路において、さらに、
第３電源線と、
前記第１電源線と前記第３電源線との間に設けられた電圧変更手段と、を備えることを特徴とする電気回路。

（付記４）
付記１〜３のいずれか１項に記載の電気回路において、さらに、
前記第１電源線から電力供給を受ける内部回路を備えることを特徴とする電気回路。

（付記５）
付記１〜４のいずれか１項に記載の電気回路において、さらに、
前記第１電源線に接続された外部端子を備えることを特徴とする電気回路。

（付記６）
付記１〜５のいずれか１項に記載の電気回路において、さらに、
前記検出回路と前記第１スイッチとの間に設けられたドライバ回路を備えることを特徴とする電気回路。

（付記７）
付記６に記載の電気回路において、
前記ドライバ回路は、前記非線形素子を介して前記第１電源線または前記第２電源線に接続されることを特徴とする電気回路。

（付記８）
付記１〜７のいずれか１項に記載の電気回路において、
前記非線形素子は、ＰＮ接合を有するダイオード、ダイオード接続されたＭＯＳトランジスタまたはダイオード接続されたバイポーラトランジスタのいずれかを含むことを特徴とする電気回路。

（付記９）
付記１〜８のいずれか１項に記載の電気回路において、
前記検出回路は、前記第１電源線と前記第２電源線との間に設けられた抵抗素子および容量素子を含むことを特徴とする電気回路。

（付記１０）
付記９に記載の電気回路において、
前記出力回路は、ＣＭＯＳバッファであり、該ＣＭＯＳバッファの入力は、前記抵抗素子および前記容量素子の接続ノードに接続されることを特徴とする電気回路。

（付記１１）
付記１〜１０のいずれか１項に記載の電気回路において、
前記ドライバ回路は、ＣＭＯＳバッファであり、該ドライバ回路を構成するトランジスタの駆動能力は、前記出力回路を構成するトランジスタの駆動能力よりも大きいことを特徴とする電気回路。

（付記１２）
付記１１に記載の電気回路において、
前記出力回路を構成するＣＭＯＳバッファは、インバータであり、
前記ドライバ回路を構成するＣＭＯＳバッファは、複数段のインバータであり、
前記ドライバ回路を構成する前記複数段のインバータは、前記出力回路を構成する前記インバータに接続されるのと共通の前記非線形素子を介して前記第１電源線または前記第２電源線に接続されることを特徴とする電気回路。

（付記１３）
第１電源線と、
第２電源線と、
前記第１電源線に接続され、該第１電源線の電位変動を検出する検出回路と、
前記第１電源線と前記第２電源線との間に設けられた第１スイッチ素子と、
前記検出回路と前記第１スイッチ素子との間に設けられたドライバ回路と、
前記第１電源線または前記第２電源線と前記ドライバ回路との間に設けられた非線形素子と、
を備えることを特徴とする電気回路。

（付記１４）
付記１３に記載の電気回路において、さらに、
第３電源線と、
前記第１電源線と前記第３電源線との間に設けられた第２スイッチと、を備えることを特徴とする電気回路。

（付記１５）
付記１３に記載の電気回路において、さらに、
第３電源線と、
前記第１電源線と前記第３電源線との間に設けられた電圧変更手段と、を備えることを特徴とする電気回路。

（付記１６）
付記１３〜１５のいずれか１項に記載の電気回路において、さらに、
前記第１電源線から電力供給を受ける内部回路を備えることを特徴とする電気回路。

（付記１７）
付記１３〜１６のいずれか１項に記載の電気回路において、さらに、
前記第１電源線に接続された外部端子を備えることを特徴とする電気回路。

（付記１８）
付記１３〜１７のいずれか１項に記載の電気回路において、
前記非線形素子は、ＰＮ接合を有するダイオード、ダイオード接続されたＭＯＳトランジスタまたはダイオード接続されたバイポーラトランジスタのいずれかを含むことを特徴とする電気回路。

（付記１９）
付記１３〜１８のいずれか１項に記載の電気回路において、
前記検出回路は、前記第１電源線と前記第２電源線との間に設けられた抵抗素子および容量素子と、該抵抗素子および該容量素子の接続ノードに接続され、前記第１電源線の電位変動を検出して検出信号を出力する出力部と、を含むことを特徴とする電気回路。

（付記２０）
付記１３〜１９のいずれか１項に記載の電気回路において、
前記ドライバ回路は、複数段のインバータを含み、該複数段のインバータにおける最終段のインバータに対してのみ前記非線形素子が接続されることを特徴とする電気回路。

関連技術の電気回路の一例を示す回路図である。 図１の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図である。 図１の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。 第１実施例の電気回路の一例を示す回路図である。 図４の電気回路におけるＥＳＤ保護回路に設けるダイオードの個数を説明するための図である。 図４の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図である。 図４の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。 図４の電気回路における電圧レギュレータの電位が上昇した時のＥＳＤ保護回路の動作を説明するための波形図である。 第２実施例の電気回路の一例を示す回路図である。 図９の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図である。 図９の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。 第３実施例の電気回路の一例を示す回路図である。 図１２の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図である。 図１２の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。 第４実施例の電気回路の一例を示す回路図である。 図１５の電気回路におけるＥＳＤ印加時のＥＳＤ保護回路の動作を説明するための波形図である。 図１５の電気回路における電源スイッチ導通時のＥＳＤ保護回路の動作を説明するための波形図である。 第５実施例の電気回路の一例を示す回路図である。 第６実施例の電気回路の一例を示す回路図である。

符号の説明

１ 内部回路
２ 電源スイッチ
３ ＥＳＤ保護回路
２０ 電圧レギュレータ
３１ 立ち上がり時間検出回路
３２ プリドライバ
３３ 電源クランプ

Claims (9)

1. 第１電源線と、
   第２電源線と、
   前記第１電源線に接続され、該第１電源線の電位変動を検出して検出信号を出力する出力部を有する検出回路と、
   前記第１電源線と前記第２電源線との間に設けられ、前記検出信号によって制御される第１スイッチ素子と、
   前記第１電源線または前記第２電源線と前記出力部との間に設けられた非線形素子と、
   を備えることを特徴とする電気回路。
2. 第１電源線と、
   第２電源線と、
   前記第１電源線に接続され、該第１電源線の電位変動を検出する検出回路と、
   前記第１電源線と前記第２電源線との間に設けられた第１スイッチ素子と、
   前記検出回路と前記第１スイッチ素子との間に設けられたドライバ回路と、
   前記第１電源線または前記第２電源線と前記ドライバ回路との間に設けられた非線形素子と、
   を備えることを特徴とする電気回路。
3. 請求項１または２に記載の電気回路において、さらに、
   第３電源線と、
   前記第１電源線と前記第３電源線との間に設けられた第２スイッチと、を備えることを特徴とする電気回路。
4. 請求項１または２に記載の電気回路において、さらに、
   第３電源線と、
   前記第１電源線と前記第３電源線との間に設けられた電圧変更手段と、を備えることを特徴とする電気回路。
5. 請求項１〜４のいずれか１項に記載の電気回路において、さらに、
   前記第１電源線から電力供給を受ける内部回路を備えることを特徴とする電気回路。
6. 請求項１〜５のいずれか１項に記載の電気回路において、さらに、
   前記第１電源線に接続された外部端子を備えることを特徴とする電気回路。
7. 請求項１〜６のいずれか１項に記載の電気回路において、
   前記非線形素子は、ＰＮ接合を有するダイオード、ダイオード接続されたＭＯＳトランジスタまたはダイオード接続されたバイポーラトランジスタのいずれかを含むことを特徴とする電気回路。
8. 請求項１〜７のいずれか１項に記載の電気回路において、
   前記ドライバ回路は、ＣＭＯＳバッファであり、該ドライバ回路を構成するトランジスタの駆動能力は、前記出力回路を構成するトランジスタの駆動能力よりも大きいことを特徴とする電気回路。
9. 請求項８に記載の電気回路において、
   前記出力回路を構成するＣＭＯＳバッファは、インバータであり、
   前記ドライバ回路を構成するＣＭＯＳバッファは、複数段のインバータであり、
   前記ドライバ回路を構成する前記複数段のインバータは、前記出力回路を構成する前記インバータに接続されるのと共通の前記非線形素子を介して前記第１電源線または前記第２電源線に接続されることを特徴とする電気回路。

Images