JP5214263B2 - 静電気放電保護回路 - Google Patents
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Description
直流電源が接続されることにより、それぞれ、所定の第1の電位となる第1の電源ラインおよびその第1の電位よりも低い第2の電位となる第2の電源ラインと、
上記第1の電源ラインと上記第2の電源ラインとの間に直列に接続された、第1の電源ライン側のキャパシタ、および第2の電源ライン側の、負の閾値電圧を有する第1のNチャネルトランジスタからなる時定数回路と、
入力側が上記キャパシタと上記第1のNチャネルトランジスタとの接続ノードに接続され、出力側が上記第1のNチャネルトランジスタのゲートに接続されたインバータと、
上記第1の電源ラインと上記第2の電源ラインとの間に接続され、ゲートが、上記キャパシタと上記第1のNチャネルトランジスタとの接続ノードに間接的に接続されその接続ノードの電位の上昇によるそのゲートの電位上昇を受けて導通する第2のNチャネルトランジスタとを備えたことを特徴とする。
10_1 第1の電源ライン
10_2 第2の電源ライン
11 時定数回路
11a,31b,32b キャパシタ
11b Nチャネルトランジスタ
12,13,21_1,21_2,…,21_n インバータ
12a,13a Pチャネルトランジスタ
12b,13b,14 Nチャネルトランジスタ
15 ダイオード
22 電源端子
23,25,31c,32c インダクタンス
24 グラウンド端子
31,32 ESDパルスジェネレータ
31a,32a 交流電源
31d,32d 抵抗
40 DUT
Claims (3)
- 直流電源が接続されることにより、それぞれ、所定の第1の電位となる第1の電源ラインおよび該第1の電位よりも低い第2の電位となる第2の電源ラインと、
前記第1の電源ラインと前記第2の電源ラインとの間に直列に接続された、第1の電源ライン側のキャパシタ、および第2の電源ライン側の、負の閾値電圧を有する第1のNチャネルトランジスタからなる時定数回路と、
入力側が前記キャパシタと前記第1のNチャネルトランジスタとの接続ノードに接続され、出力側が前記第1のNチャネルトランジスタのゲートに接続されたインバータと、
前記第1の電源ラインと前記第2の電源ラインとの間に接続され、ゲートが、前記キャパシタと前記第1のNチャネルトランジスタとの接続ノードに間接的に接続され該接続ノードの電位の上昇による該ゲートの電位上昇を受けて導通する第2のNチャネルトランジスタとを備えたことを特徴とする静電気放電保護回路。 - 前記インバータの出力を入力とする第2のインバータを備え、該第2のインバータの出力と前記第2のNチャネルトランジスタのゲートとが接続されてなることを特徴とする請求項1記載の静電気放電保護回路。
- 前記第1の電源ラインにカソードが接続され前記第2の電源ラインにアノードが接続されたダイオードを備えたことを特徴とする請求項1又は2記載の静電気放電保護回路。
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