JP6627333B2 - 静電気保護回路、半導体集積回路装置、及び、電子機器 - Google Patents

静電気保護回路、半導体集積回路装置、及び、電子機器 Download PDF

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Description

本発明は、半導体集積回路装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等に関する。
半導体集積回路装置において、人体や搬送機器等に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。静電気の放電等によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。
関連する技術として、特許文献１の図９には、高電位側の第１の電源ラインと低電位側の第２の電源ラインとの間に接続された従来の静電気放電保護回路が示されている。この静電気放電保護回路は、第１の電源ラインと第２の電源ラインとの間に直列に接続された抵抗及びキャパシターからなる時定数回路１０１と、第１の電源ラインと第２の電源ラインとの間に接続されたＮチャネルトランジスター１０２からなる放電回路と、入力側が抵抗とキャパシターとの接続ノードに接続され、出力側がトランジスター１０２のゲートに接続された３段のインバーター１０３〜１０５とを備えている。
この静電気放電保護回路において、第１の電源ラインに正の電荷が印加された場合に、第１の電源ラインの電位の立ち上がり時間が時定数回路１０１の時定数に応じた時間よりも短ければ、抵抗とキャパシターとの接続ノードの電位がローレベルに維持される。その期間において、トランジスター１０２のゲートがハイレベルになり、トランジスター１０２がオン状態になる。それにより、第１の電源ラインに印加された正の電荷が第２の電源ラインに放出されて、内部回路が保護される。
特開２００９−１８２１１９号公報（段落０００３−００１０、図９）
しかしながら、特許文献１の図９に示されている静電気放電保護回路においては、第１の電源ラインと第２の電源ラインとの間の電圧が内部回路の最小動作電圧よりも低い動作領域からトランジスター１０２に電流が流れ始める。従って、電源投入時において電源電圧が急峻に立ち上がると、静電気放電保護回路が放電動作を開始して、内部回路が誤動作するおそれがある。このような静電気放電保護回路は、電源投入時における電源電圧の立ち上がり時間に制限を設けて使用する必要がある。
また、第１の電源ラインと第２の電源ラインとの間に電源電圧が供給されている通常動作時においては、時定数回路１０１の抵抗を介してキャパシターに電荷が充電された状態となっているので、インバーター１０３の入力端子がプルアップされている。従って、外部からノイズ又は放電電荷等が印加されてもインバーター１０３が動作せず、Ｎチャネルトランジスター１０２のゲートがローレベルを保つので、放電動作が行われないおそれがある。その結果、Ｎチャネルトランジスター１０２や内部回路が破壊されてしまうという問題がある。
そこで、上記の点に鑑み、本発明の第１の目的は、印加電圧が設定電圧以上である場合にのみ放電動作を開始すると共に、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも放電動作を開始して放電回路や内部回路を保護することができる静電気保護回路を提供することである。また、本発明の第２の目的は、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる静電気保護回路を提供することである。さらに、本発明の第３の目的は、電源投入時に放電動作が開始した場合においても、電源投入から所定の時間が経過した後に放電動作を停止することができる静電気保護回路を提供することである。加えて、本発明の第４の目的は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等を提供することである。
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のインピーダンス素子と、第３のノードと第１及び第２のノードの内の他方との間に接続された第１のクランプ回路と、第１のノードが第２のノードよりも高電位になったときに、第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスターと、第１及び第２のノードの内の一方と第４のノードとの間に接続された第２のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に接続されたキャパシター又は第２のクランプ回路と、第１及び第２のノードの内の一方と第５のノードとの間に第１のトランジスターと直列に接続され、第１のノードが第２のノードよりも高電位になったときに、第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスターと、第５のノードと第１及び第２のノードの内の他方との間に接続された第３のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に接続され、第１のノードが第２のノードよりも高電位になったときに、第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、第１のノードと第２のノードとの間に接続され、第１のノードが第２のノードよりも高電位になったときに、第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って第１のノードから第２のノードに電流を流す放電回路とを備える。
また、本発明の第２の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のクランプ回路と、第３のノードと第１及び第２のノードの内の他方との間に接続された第１のインピーダンス素子と、第１のノードが第２のノードよりも高電位になったときに、第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスターと、第１及び第２のノードの内の一方と第４のノードとの間に接続された第２のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に接続されたキャパシター又は第２のクランプ回路と、第１及び第２のノードの内の一方と第５のノードとの間に接続され、第１のノードが第２のノードよりも高電位になったときに、第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスターと、第５のノードと第１及び第２のノードの内の他方との間に接続された第３のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に第１のトランジスターと直列に接続され、第１のノードが第２のノードよりも高電位になったときに、第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、第１のノードと第２のノードとの間に接続され、第１のノードが第２のノードよりも高電位になったときに、第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って第１のノードから第２のノードに電流を流す放電回路とを備える。
本発明の第１の観点又は第２の観点によれば、第１のノードと第２のノードとの間に印加される電圧が第１のクランプ回路等のクランプ電圧以上である場合にのみ放電動作が開始される。また、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも、第１のノードと第２のノードとの間の電圧が第１のクランプ回路等のクランプ電圧以上になると、放電動作を開始して放電回路や内部回路を保護することができる。
ここで、静電気保護回路が、第５のノードと第６のノードとの間に接続された第４のインピーダンス素子をさらに備え、第３のインピーダンス素子が、第６のノードと第１及び第２のノードの内の他方との間に接続されても良い。第３及び第４のインピーダンス素子は分圧回路を構成し、放電動作が開始されると、第１のノードと第２のノードとの間の電圧が、分圧回路の分圧比で決定される所定の電圧に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
その場合に、静電気保護回路が、第１のクランプ回路と並列に接続された第２のキャパシターをさらに備えても良い。電源投入時に放電動作が開始しても、第１のインピーダンス素子及び第２のキャパシターで構成される直列回路の時定数に応じた時間が経過すると、第１のトランジスターが強制的にオフ状態にされて、放電回路による放電動作が停止する。それにより、電源投入時に放電動作が開始した場合においても、電源投入から所定の時間が経過した後に放電動作を停止することができる。
以上において、放電回路のブレークダウン電圧が、第１のクランプ回路のクランプ電圧よりも高く、かつ、第２のクランプ回路のクランプ電圧よりも高いことが望ましい。それにより、放電回路がブレークダウンするよりも前にクランプ動作が開始して放電回路が放電動作を開始するので、放電回路や内部回路の破壊を防止することができる。
また、第１及び第２のクランプ回路が、第１導電型の不純物拡散領域を有するトランジスターを含み、放電回路が、第２導電型の不純物拡散領域を有するトランジスターを含むようにしても良い。半導体製造プロセスによっては、第１導電型の不純物拡散領域を有するトランジスターのブレークダウン電圧よりも第２導電型の不純物拡散領域を有するトランジスターのブレークダウン電圧を大きくできる場合がある。そのような場合には、放電回路のトランジスターがブレークダウンするよりも前に第１及び第２のクランプ回路のトランジスターがブレークダウンして放電回路が放電動作を開始するので、放電回路や内部回路の破壊を防止することができる。
さらに、放電回路が、直列に接続されたトランジスター及びサイリスターを含むようにしても良い。それにより、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された場合においても、放電回路のトランジスターがスナップバック動作を開始することがないので、放電回路のトランジスターの破壊を回避することができる。
あるいは、放電回路が、直列に接続された複数のトランジスターを含むようにしても良いし、直列に接続されたトランジスター及びダイオードを含むようにしても良い。放電回路において複数のトランジスターをカスケード接続したり、ダイオードをトランジスターに直列に接続することにより、スナップバック開始電圧及びホールド電圧を高くすることができる。それにより、放電回路のトランジスターが破壊する可能性が低減される。
本発明の１つの観点に係る半導体集積回路装置は、上記いずれかの静電気保護回路を備える。それにより、静電気の放電等による半導体集積回路装置の破壊や誤動作を防止することが可能である。
本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。それにより、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも放電動作を開始して放電回路や内部回路を保護することができる半導体集積回路装置を用いて、故障し難く信頼性の高い電子機器を提供することができる。
本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。 従来の静電気保護回路のＩ−Ｖ特性を示す図。 第１の実施形態に係る静電気保護回路のＩ−Ｖ特性を示す図。 第１の実施形態の変形例に係る静電気保護回路の構成例を示す回路図。 本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。 第２の実施形態に係る静電気保護回路のＩ−Ｖ特性を示す図。 本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第８の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第９の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第１０の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第１１の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第１２の実施形態に係る静電気保護回路の構成例を示す図。 本発明の各実施形態において使用可能なインピーダンス素子の例を示す図。 本発明の各実施形態において使用可能なクランプ回路の例を示す図。 本発明の各実施形態において使用可能な３端子素子の例を示す図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、本発明のいずれかの実施形態に係る静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。また、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。
静電気の放電等によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
図１には、静電気の放電等によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
また、図２には、静電気の放電等によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体集積回路装置において、静電気の放電等による内部回路２０の破壊を防止することができる。
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、この静電気保護回路は、第１〜第４のインピーダンス素子としての抵抗素子Ｒ１〜Ｒ４と、キャパシターＣ１及びＣ２と、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２と、ＮチャネルＭＯＳトランジスターＱＮ３及びＱＮ４と、検出回路１１と、放電回路１２とを含んでいる。
キャパシターＣ１及びＣ２の各々は、複数の配線層にそれぞれ形成された複数の電極を用いて構成されても良いし、少なくとも１つのＭＯＳトランジスターを用いて構成されても良い。例えば、ＮチャネルＭＯＳトランジスターのドレイン、ソース、及び、バックゲートを第１の電極とし、ゲートを第２の電極とすることにより、キャパシターＣ１又はＣ２を構成することができる。
抵抗素子Ｒ１は、ノードＮ１とノードＮ３との間に接続されており、トランジスターＱＮ４は、ノードＮ３とノードＮ２との間に接続されている。トランジスターＱＮ４は、ノードＮ３に接続されたドレインと、ノードＮ２に接続されたソース及びゲートとを有しており、クランプ回路として機能する。キャパシターＣ１は、ノードＮ３とノードＮ２との間にトランジスターＱＮ４と並列に接続されている。また、抵抗素子Ｒ２は、ノードＮ１とノードＮ４との間に接続されており、キャパシターＣ２は、ノードＮ４とノードＮ２との間に接続されている。
トランジスターＱＰ１及びＱＰ２は、ノードＮ１とノードＮ５との間に直列に接続されている。トランジスターＱＰ１は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＰ２は、トランジスターＱＰ１のドレインに接続されたソースと、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートとを有している。なお、トランジスターＱＰ１の位置とトランジスターＱＰ２の位置とを入れ替えても良い。
ノードＮ５とノードＮ２との間には、抵抗素子Ｒ４及びＲ３が直列に接続されている。抵抗素子Ｒ４及びＲ３は、ノードＮ５とノードＮ２との間の電圧を分圧する分圧回路を構成している。トランジスターＱＮ３は、ノードＮ４とノードＮ２との間に接続されている。トランジスターＱＮ３は、ノードＮ４に接続されたドレインと、ノードＮ２に接続されたソースと、抵抗素子Ｒ４と抵抗素子Ｒ３との接続点であるノードＮ６に接続されたゲートとを有している。
ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＰ１は、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってオン状態（導通状態）になり、トランジスターＱＰ２は、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってオン状態になる。
トランジスターＱＰ１及びＱＰ２がオン状態になると、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ４及びＲ３で構成される分圧回路によって分圧された電圧がトランジスターＱＮ３のゲートに印加される。従って、トランジスターＱＮ３は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ３の両端に発生する電位差の増大に従ってオン状態になる。
検出回路１１は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ２の両端に発生する電位差の増大に従って出力信号をハイレベルに活性化する。例えば、検出回路１１は、ＰチャネルＭＯＳトランジスターＱＰ１１及びＮチャネルＭＯＳトランジスターＱＮ１１で構成されるインバーターを含んでいる。
トランジスターＱＰ１１は、ノードＮ１に接続されたソースと、出力端子ＯＵＴに接続されたドレインと、入力端子ＩＮに接続されたゲートとを有している。また、トランジスターＱＮ１１は、出力端子ＯＵＴに接続されたドレインと、ノードＮ２に接続されたソースと、入力端子ＩＮに接続されたゲートとを有している。
検出回路１１は、入力端子ＩＮに供給されるノードＮ４の電位がハイレベルであるかローレベルであるかを検出し、そのレベルを反転して、反転されたレベルを有する出力信号を出力端子ＯＵＴから出力する。それにより、検出回路１１は、抵抗素子Ｒ２の両端に発生する電位差がノードＮ１とノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに出力信号をハイレベルに活性化する。なお、検出回路１１は、直列に接続された複数のインバーターを含んでも良い。また、検出回路１１としては、インバーター以外にも、コンパレーター等を用いることができる。
放電回路１２は、ノードＮ１とノードＮ２との間に接続されており、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１の出力電圧が上昇すると、ノードＮ１からノードＮ２に電流を流す。例えば、放電回路１２は、ＮチャネルＭＯＳトランジスターＱＮ１２を含んでいる。トランジスターＱＮ１２は、ノードＮ１に接続されたドレインと、ノードＮ２に接続されたソースと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有している。トランジスターＱＮ１２は、ゲート・ソース間電圧が閾値電圧以上になるとオン状態となって、ノードＮ１からノードＮ２に電流を流す。
図３において、検出回路１１を省略しても良い。その場合には、例えば、放電回路１２のトランジスターＱＮ１２のゲートがノードＮ６に接続される。放電回路１２は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ３の両端に発生する電位差の増大に従ってノードＮ１からノードＮ２に電流を流す。
本実施形態においては、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路と、抵抗素子Ｒ２及びキャパシターＣ２で構成される第２の直列回路とが設けられる。それにより、放電動作を開始する条件を決定する時定数と、放電動作を停止する条件を決定する時定数とを別個に設定して、ノードＮ１とノードＮ２との間に印加される電圧の立ち上がりが急峻な場合にのみ放電動作を開始すると共に、印加電圧の立ち上がりから所定の時間が経過した後に放電動作を停止することができる。
以下においては、第１の直列回路の時定数が、第２の直列回路の時定数よりも大きいものとする。それにより、トランジスターＱＰ１がオン状態を維持する時間を長くして、静電気の放電等によって印加される電荷を過不足なく放出することができる。また、印加電圧の立ち上がりが急峻な場合にのみトランジスターＱＰ２がオン状態になるようにして、電源投入時において電源電圧が立ち上がる際における静電気保護回路の誤動作を防止することができる。
さらに、第１の直列回路の時定数が２００ｎｓ以上であり、第２の直列回路の時定数が５０ｎｓ以下であるようにしても良い。ヒューマンボディモデルにおいて、サージ電流は、発生から２００ｎｓ程度の時間において大きな電流値を示すので、放電動作を開始してから停止するまでの時間を２００ｎｓ以上とすることにより、人体に帯電した静電気が半導体集積回路装置の内部回路に印加されることによる内部回路の破壊を防止することができる。例えば、抵抗素子Ｒ１の抵抗値を２００ｋΩとし、キャパシターＣ１の容量値を１ｐＦとすると、第１の直列回路の時定数は２００ｎｓとなる。
また、ヒューマンボディモデルにおいて、サージ電流の立ち上がり時間は１０ｎｓ程度であるので、印加電圧の立ち上がり時間が５０ｎｓ以下である場合に放電動作を行うようにすれば、通常動作時において電源電圧の立ち上がり時間が５０ｎｓよりも遅い場合に静電気保護回路の誤動作を防止することができる。例えば、抵抗素子Ｒ１の抵抗値を５０ｋΩとし、キャパシターＣ１の容量値を１ｐＦとすると、第１の直列回路の時定数は５０ｎｓとなる。
ここで、図３に示す静電気保護回路の動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、ノードＮ１から第１の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ１の両端に発生する電位差が増大すると共に、キャパシターＣ１の充電が行われる。ノードＮ３の電位は、抵抗素子Ｒ１とキャパシターＣ１との時定数に従って、ノードＮ２の電位に対して上昇する。
また、ノードＮ１から第２の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ２の両端に発生する電位差が増大すると共に、キャパシターＣ２の充電が行われる。ノードＮ４の電位は、抵抗素子Ｒ２とキャパシターＣ２との時定数に従って、ノードＮ２の電位に対して上昇する。第２の直列回路の時定数は第１の直列回路の時定数よりも小さいので、ノードＮ４の電位の上昇速度は、ノードＮ３の電位の上昇速度よりも速い。
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、抵抗素子Ｒ２の両端に発生する電位差がトランジスターＱＰ２の閾値電圧よりも小さいままとなり、トランジスターＱＰ２がオフ状態を維持する。一方、静電気の放電等によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、まず、抵抗素子Ｒ１の両端に発生する電位差がトランジスターＱＰ１の閾値電圧以上になり、トランジスターＱＰ１がオン状態になる。次に、抵抗素子Ｒ２の両端に発生する電位差がトランジスターＱＰ２の閾値電圧以上になり、トランジスターＱＰ２がオン状態になる。ただし、この時点においては、検出回路１１の入力端子ＩＮの電位はハイレベルとなっている。
トランジスターＱＰ１及びＱＰ２がオン状態になることにより、抵抗素子Ｒ４及びＲ３で構成される分圧回路に電圧が印加されて、抵抗素子Ｒ３の両端に発生する電位差が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも小さければ、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも小さいままとなり、トランジスターＱＮ３がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧以上になって、トランジスターＱＮ３がオン状態に移行する。
トランジスターＱＮ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差がさらに増大するので、トランジスターＱＰ２に流れる電流が増加する。トランジスターＱＰ２に流れる電流が増加することにより、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ３の両端に発生する電位差がさらに増大するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。
従って、トランジスターＱＰ２及びＱＮ３が一端オン状態になると、抵抗素子Ｒ２及びキャパシターＣ２で構成される第２の直列回路の時定数に関係なく、ノードＮ１の電位がノードＮ２の電位よりも高い状態においては、トランジスターＱＰ２及びＱＮ３がオン状態を保ち続ける。
また、抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１の出力電圧が上昇すると、放電回路１２のトランジスターＱＮ１２が、ノードＮ１からノードＮ２に電流を流し始める。トランジスターＱＮ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１の出力電圧が下降し、放電回路１２のトランジスターＱＮ１２がオン状態からオフ状態に遷移する。
このようにして、放電動作が開始されると、ノードＮ１とノードＮ２との間の電圧が、分圧回路の分圧比で決定される所定の電圧に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
本願においては、静電気保護回路の両端間に保持される所定の電圧を「保持電圧」という。保持電圧ＶＨは、トランジスターＱＮ３がオン状態からオフ状態に遷移するときのノードＮ１とノードＮ２との間の電圧であり、次式（３）によって近似できる。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋Ｒ４）／Ｒ３ ・・・（３）
ここで、ＶｔｈＱＮ３はトランジスターＱＮ３の閾値電圧であり、Ｒ３は抵抗素子Ｒ３の抵抗値であり、Ｒ４は抵抗素子Ｒ４の抵抗値である。ただし、抵抗値Ｒ３及びＲ４は、トランジスターＱＰ１及びＱＰ２のオン抵抗よりも十分大きいものとする。式（３）に従って抵抗素子Ｒ３及びＲ４の抵抗値を選択することにより、所望の保持電圧ＶＨを設定することができる。
また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数に応じた時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて、放電回路１２のトランジスターＱＮ１２による放電動作が停止する（強制オフ機能）。それにより、電源投入時に放電動作が開始した場合においても、電源投入から所定の時間が経過した後に放電動作を停止することができる。
ただし、電源電圧が供給されている通常動作時においては、抵抗素子Ｒ１を介してキャパシターＣ１に電荷が充電された状態となっているので、トランジスターＱＰ１がオフ状態となっている。従って、通常動作時に外部からノイズ又は放電電荷等が印加されてもトランジスターＱＮ３がオン状態に移行せず、放電回路１２による放電動作が行われないおそれがある。
そこで、本実施形態においては、ノードＮ３とノードＮ２との間に、クランプ回路を構成するトランジスターＱＮ４が接続されている。また、トランジスターＱＮ３も、クランプ回路として動作する。トランジスターＱＮ４及びＱＮ３のブレークダウン電圧（クランプ電圧）以上の電圧がノードＮ１とノードＮ２との間に印加されると、トランジスターＱＮ４がブレークダウンして抵抗素子Ｒ１に電流が流れるので、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってトランジスターＱＰ１がオン状態になる。また、トランジスターＱＮ３がブレークダウンして抵抗素子Ｒ２に電流が流れるので、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってトランジスターＱＰ２がオン状態になる。
トランジスターＱＰ１及びＱＰ２がオン状態になることにより、抵抗素子Ｒ４及びＲ３で構成される分圧回路に電圧が印加されて、抵抗素子Ｒ３の両端に発生する電位差が０Ｖから上昇する。抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧以上になると、トランジスターＱＮ３がオン状態に移行する。
トランジスターＱＮ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差がさらに増大するので、トランジスターＱＰ２に流れる電流が増加する。トランジスターＱＰ２に流れる電流が増加することにより、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ３の両端に発生する電位差がさらに増大するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。
また、抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１の出力電圧が上昇すると、放電回路１２のトランジスターＱＮ１２が、ノードＮ１からノードＮ２に電流を流し始める。トランジスターＱＮ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１の出力電圧が下降し、放電回路１２のトランジスターＱＮ１２がオン状態からオフ状態に遷移する。
その後、ノードＮ１とノードＮ２との間に印加されている電圧がトランジスターＱＮ４又はＱＮ３のブレークダウン電圧（クランプ電圧）よりも小さくなると、トランジスターＱＰ１又はＱＰ２がオフ状態となって、静電気保護動作が停止する。
＜Ｉ−Ｖ特性＞
図４は、図１に示す半導体集積回路装置に従来の静電気保護回路を適用した場合のＩ−Ｖ特性を示す図であり、図５は、図１に示す半導体集積回路装置に本発明の第１の実施形態に係る静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図４及び図５において、横軸は、放電経路における静電気保護回路の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
特許文献１の図９に示されている従来の静電気保護回路には、分圧回路が設けられていない。その場合には、図４に示すように、静電気保護回路の両端間の電圧が内部回路２０の最小動作電圧ＶＭＩＮよりも低い動作領域から放電経路に電流が流れ始める。これでは、通常動作時においても、電源投入による電源電圧の急峻な立ち上がりによって静電気保護回路が放電動作を開始して電流が流れ、内部回路２０が誤動作するおそれがある。従って、従来の静電気保護回路を用いる場合には、電源投入時における電源電圧の立ち上がり特性に制限を設ける必要がある。
図５に示すように、本発明の第１の実施形態に係る静電気保護回路は、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては放電動作を開始しないので、放電経路に電流が流れない。一方、両端間の電圧が所定の電圧ＶＰを超えると、静電気保護回路が放電動作を開始して、放電経路に電流が流れ始める。放電経路に流れる電流が所定の電流ＩＰを超えると、静電気保護回路が両端間の電圧を略一定の電圧（保持電圧ＶＨ）に保つ。配線抵抗やダイオードに発生する電圧を考慮しても、放電経路に流れる電流がターゲット電流に達したときに、半導体集積回路装置の端子間の電圧と内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧとの間には、電圧マージンが存在する。
ところで、近年においては、絶対最大定格電圧ＶＡＢＳと破壊電圧ＶＤＭＧとの差が小さくなる傾向がある。また、半導体集積回路装置の製造ばらつきや電源ノイズ等を考慮すると、絶対最大定格電圧ＶＡＢＳと破壊電圧ＶＤＭＧとの間に保持電圧ＶＨを設定することが困難な場合がある。本実施形態においては、そのような場合に、保持電圧ＶＨを絶対最大定格電圧ＶＡＢＳよりも低く設定することができる。
例えば、保持電圧ＶＨは、内部回路２０の最小動作電圧ＶＭＩＮ以上に設定すれば良い。電源投入時に静電気保護回路１０が放電動作を開始すると、静電気保護回路１０の両端間の電圧が最小動作電圧ＶＭＩＮ以上の電圧を保ちつつ、放電経路に電流が流れる。従って、内部回路２０には最小動作電圧ＶＭＩＮ以上の電源電圧が供給されるので、内部回路２０の誤動作は起こらない。また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数に応じた時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて放電動作が停止する。
図３において、適切なクランプ電圧を有するクランプ回路を用いることにより、キャパシターＣ１又は抵抗素子Ｒ４を省略しても良い。キャパシターＣ１を省略する場合には、ノードＮ１とノードＮ２との間に印加される電圧がクランプ回路のクランプ電圧以上である場合にのみ放電動作が開始される。その場合に、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路による強制オフ機能は失われるが、ノードＮ１とノードＮ２との間に印加されている電圧がクランプ電圧よりも小さくなると、放電回路１２が放電動作を停止する。さらに、抵抗素子Ｒ４を省略する場合には、ノードＮ５とノードＮ６との間がショートされて、抵抗素子Ｒ４及びＲ３で構成される分圧回路による分圧機能は失われるが、クランプ回路がクランプ動作を終了して放電回路１２が放電動作を停止すると、内部回路は正常に動作を行うことができる。
本実施形態によれば、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも、ノードＮ１とノードＮ２との間の電圧がクランプ回路のクランプ電圧以上になると、放電動作を開始して放電回路１２や内部回路を保護することができる。それにより、静電気の放電等による半導体集積回路装置の破壊や誤動作を防止することが可能である。
＜第１の実施形態の変形例＞
図６は、本発明の第１の実施形態の変形例に係る静電気保護回路の構成例を示す回路図である。この静電気保護回路においては、第１のクランプ回路として、図３に示すＮチャネルＭＯＳトランジスターＱＮ４の替りにＰチャネルＭＯＳトランジスターＱＰ４が用いられると共に、第２のクランプ回路として、ＰチャネルＭＯＳトランジスターＱＰ５が追加されている。なお、キャパシターＣ２は省略しても良い。その他の点に関しては、第１の実施形態の変形例は、第１の実施形態と同様でも良い。
一般に、放電回路１２のブレークダウン電圧は、第１のクランプ回路のクランプ電圧よりも高く、かつ、第２のクランプ回路のクランプ電圧よりも高いことが望ましい。それにより、放電回路１２がブレークダウンするよりも前にクランプ動作が開始して放電回路１２が放電動作を開始するので、放電回路１２や内部回路の破壊を防止することができる。
半導体製造プロセスによっては、第１導電型の不純物拡散領域を有するトランジスターのブレークダウン電圧よりも第２導電型の不純物拡散領域を有するトランジスターのブレークダウン電圧を大きくできる場合がある。そのような場合には、第１及び第２のクランプ回路が、第１導電型の不純物拡散領域を有するトランジスターを含み、放電回路１２が、第２導電型の不純物拡散領域を有するトランジスターを含むようにすることが効果的である。
それにより、放電回路１２のトランジスターがブレークダウンするよりも前に第１及び第２のクランプ回路のトランジスターがブレークダウンして放電回路１２が放電動作を開始するので、放電回路１２や内部回路の破壊を防止することができる。ここで、第１導電型がＰ型で第２導電型がＮ型であっても良いし、第１導電型がＮ型で第２導電型がＰ型であっても良い。
図６に示す静電気保護回路は、ＰチャネルＭＯＳトランジスターのブレークダウン電圧よりもＮチャネルＭＯＳトランジスターのブレークダウン電圧が大きい場合に対応したものである。その場合には、放電回路１２のトランジスターＱＮ１２がブレークダウンするよりも前に、第１のクランプ回路のトランジスターＱＰ４及び第２のクランプ回路のＱＰ５がブレークダウンして、放電回路１２のトランジスターＱＮ１２が放電動作を開始するので、放電回路１２や内部回路の破壊を防止することができる。
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図である。第２の実施形態に係る静電気保護回路は、図３に示す第１の実施形態に係る静電気保護回路に対して、抵抗素子Ｒ４と並列に接続されたトランジスターをさらに備えており、抵抗素子Ｒ４と直列に接続されたインピーダンス素子をさらに備えても良い。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。図７においては、一例として、ＮチャネルＭＯＳトランジスターＱＮ６と抵抗素子Ｒ５とが追加された静電気保護回路が示されている。
トランジスターＱＮ６は、抵抗素子Ｒ４の一端に接続されたドレインと、抵抗素子Ｒ４の他端に接続されたソースと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有している。トランジスターＱＮ６は、検出回路１１の出力信号がハイレベルに活性化されたときにオン状態になる。また、抵抗素子Ｒ５は、ノードＮ５と抵抗素子Ｒ４の一端との間に接続されている。
トランジスターＱＮ６及び抵抗素子Ｒ５は、抵抗素子Ｒ４及びＲ３と共に分圧回路を構成している。静電気の放電等により、検出回路１１の出力信号がハイレベルに活性化されて静電気保護回路が放電動作を一旦開始すると、トランジスターＱＮ６のオン抵抗が低下して、分圧回路における分圧比が上昇する。その結果、ノードＮ１とノードＮ２との間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
保持電圧ＶＨは、トランジスターＱＮ３がオン状態からオフ状態に遷移するときのノードＮ１とノードＮ２との間の電圧であり、次式（４）によって近似できる。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋αＲ４＋Ｒ５）／Ｒ３ ・・・（４）
ここで、ＶｔｈＱＮ３はトランジスターＱＮ３の閾値電圧であり、αは０〜１の範囲内の係数であり、Ｒ３は抵抗素子Ｒ３の抵抗値であり、Ｒ４は抵抗素子Ｒ４の抵抗値であり、Ｒ５は抵抗素子Ｒ５の抵抗値である。ただし、抵抗値Ｒ３及びＲ４は、トランジスターＱＰ１及びＱＰ２のオン抵抗よりも十分大きい値であるものとする。また、抵抗素子Ｒ５を設けない場合には、Ｒ５＝０となる。
ここで、放電回路１２のトランジスターＱＮ１２に流れる電流が大きくなるほど、トランジスターＱＮ６のオン抵抗が小さくなるので、係数αの値も小さくなる。従って、式（４）において、放電回路１２のトランジスターＱＮ１２に流れる電流が大きくなるほど、保持電圧ＶＨが小さくなる。
即ち、放電回路１２のトランジスターＱＮ１２に流れる電流が小さいときには、α＝１として、保持電圧ＶＨは、次式（５）によって近似される。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋Ｒ４＋Ｒ５）／Ｒ３ ・・・（５）
一方、放電回路１２のトランジスターＱＮ１２に流れる電流が大きいときには、α＝０として、保持電圧ＶＨは、次式（６）によって近似される。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋Ｒ５）／Ｒ３ ・・・（６）
式（５）及び式（６）に従って、抵抗素子Ｒ３〜Ｒ５の抵抗値を設定することにより、所望の電圧範囲で保持電圧ＶＨを変化させることができる。
＜Ｉ−Ｖ特性＞
図８は、図１に示す半導体集積回路装置に第２の実施形態に係る静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図８において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
図８に示すように、本発明の第２の実施形態に係る静電気保護回路は、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては放電動作を開始しないので、放電経路に電流が流れない。一方、両端間の電圧が所定の電圧ＶＰを超えると、静電気保護回路が放電動作を開始して、放電経路に電流が流れ始める。
放電経路に流れる電流が第１の所定の電流ＩＰ１〜第２の所定の電流ＩＰ２である第１の動作領域においては、放電経路に流れる電流が大きくなるほど、静電気保護回路の両端間の電圧が低下する。放電経路に流れる電流が第２の所定の電流ＩＰ２を超える第２の動作領域においては、静電気保護回路が両端間の電圧を略一定の電圧に保つ。
それにより、配線抵抗やダイオードに発生する電圧を考慮しても、放電経路に流れる電流がターゲット電流に達したときに、半導体集積回路装置の端子間の電圧と内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧとの間には、第１の実施形態におけるよりも大きい電圧マージンが存在する。
本実施形態によれば、静電気の放電等によって静電気保護回路が放電動作を一旦開始すると、抵抗素子Ｒ３〜Ｒ５及びトランジスターＱＮ６で構成される分圧回路における分圧比が上昇するので、ノードＮ１とノードＮ２との間の電圧が低下して、半導体集積回路装置の内部回路が破壊に至る破壊電圧ＶＤＭＧに対するマージンが増えて静電気耐量が向上する。
また、本実施形態においても、保持電圧ＶＨを絶対最大定格電圧ＶＡＢＳよりも低く設定しても良い。例えば、保持電圧ＶＨは、内部回路２０の最小動作電圧ＶＭＩＮ以上に設定すれば良い。電源投入時に静電気保護回路１０が放電動作を開始すると、静電気保護回路１０の両端間の電圧が最小動作電圧ＶＭＩＮ以上の電圧を保ちつつ、放電経路に電流が流れる。従って、内部回路２０には最小動作電圧ＶＭＩＮ以上の電源電圧が供給されるので、内部回路２０の誤動作は起こらない。また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数に応じた時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて放電動作が停止する。
＜第３の実施形態＞
図９は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。第３の実施形態に係る静電気保護回路は、図３に示す第１の実施形態に係る静電気保護回路において、１つのＰチャネルＭＯＳトランジスターをＮチャネルＭＯＳトランジスターに入れ替えたものであり、第１の実施形態に係る静電気保護回路と同様の動作を行う。その他の点に関しては、第３の実施形態は、第１又は第２の実施形態と同様でも良い。
図９に示すように、この静電気保護回路は、キャパシターＣ１及びＣ２と、抵抗素子Ｒ１〜Ｒ４と、ＮチャネルＭＯＳトランジスターＱＮ１及びＱＮ３と、ＰチャネルＭＯＳトランジスターＱＰ２及びＱＰ４と、検出回路１１と、放電回路１２とを含んでいる。
トランジスターＱＰ４は、ノードＮ１とノードＮ３との間に接続されている。トランジスターＱＰ４は、ノードＮ１に接続されたソース及びゲートと、ノードＮ３に接続されたドレインとを有しており、クランプ回路として機能する。キャパシターＣ１は、ノードＮ１とノードＮ３との間に接続されており、抵抗素子Ｒ１は、ノードＮ３とノードＮ２との間に接続されている。また、抵抗素子Ｒ２は、ノードＮ１とノードＮ４との間に接続されており、キャパシターＣ２は、ノードＮ４とノードＮ２との間に接続されている。
トランジスターＱＮ１及びＱＮ３は、ノードＮ４とノードＮ２との間に直列に接続されている。トランジスターＱＮ１は、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＮ３は、ノードＮ４に接続されたドレインと、トランジスターＱＮ１のドレインに接続されたソースと、ノードＮ６に接続されたゲートとを有している。なお、トランジスターＱＮ１の位置とトランジスターＱＮ３の位置とを入れ替えても良い。
トランジスターＱＰ２は、ノードＮ１とノードＮ５との間に接続されている。トランジスターＱＰ２は、ノードＮ１に接続されたソースと、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートとを有している。ノードＮ５とノードＮ２との間には、抵抗素子Ｒ４及びＲ３が直列に接続されている。抵抗素子Ｒ４及びＲ３は、ノードＮ５とノードＮ２との間の電圧を分圧する分圧回路を構成している。
ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＮ１は、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってオン状態になり、トランジスターＱＰ２は、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってオン状態になる。
トランジスターＱＮ１がオン状態になると、トランジスターＱＮ３のソースがトランジスターＱＮ１を介してノードＮ１に接続される。また、トランジスターＱＰ２がオン状態になると、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ４及びＲ３で構成される分圧回路によって分圧された電圧がトランジスターＱＮ３のゲートに印加される。従って、トランジスターＱＮ３は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ３の両端に発生する電位差の増大に従ってオン状態になる。
本実施形態においては、ノードＮ１とノードＮ３との間に、クランプ回路を構成するトランジスターＱＰ４が接続されている。トランジスターＱＰ４及びＱＰ２のブレークダウン電圧以上の電圧がノードＮ１とノードＮ２との間に印加されると、トランジスターＱＰ４がブレークダウンして抵抗素子Ｒ１に電流が流れるので、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってトランジスターＱＮ１がオン状態になる。また、トランジスターＱＰ２がブレークダウンして抵抗素子Ｒ４及びＲ３に電流が流れるので、抵抗素子Ｒ３の両端に発生する電位差の増大に従ってトランジスターＱＮ３がオン状態になる。
トランジスターＱＮ１及びＱＮ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差が増大する。抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１の出力電圧が上昇すると、放電回路１２のトランジスターＱＮ１２が、ノードＮ１からノードＮ２に電流を流し始める。トランジスターＱＮ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１の出力電圧が下降し、放電回路１２のトランジスターＱＮ１２がオン状態からオフ状態に遷移する。このようにして、放電動作が開始されると、ノードＮ１とノードＮ２との間の電圧が、分圧回路の分圧比で決定される所定の電圧（保持電圧）に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
その後、ノードＮ１とノードＮ２との間に印加されている電圧がトランジスターＱＰ４又はＱＰ２のブレークダウン電圧よりも小さくなると、トランジスターＱＮ１又はＱＮ３がオフ状態となるので、抵抗素子Ｒ２の両端に発生する電位差が低下する。それにより、検出回路１１の出力電圧が下降して、放電回路１２の放電動作が停止する。
＜第４の実施形態＞
図３に示すように、放電回路１２における放電素子としてＮチャネルＭＯＳトランジスターが用いられる場合には、外部からノードＮ１に正の電荷が印加されたときに、ＮチャネルＭＯＳトランジスターがスナップバック動作を開始して破壊に至るおそれがある。即ち、ＮチャネルＭＯＳトランジスターのゲートとソースを基準電位として、ＮチャネルＭＯＳトランジスターがオフ状態の状態でドレイン電圧を上昇させると、ドレイン側の空乏層内部の電界が大きくなる。それにより、ホールと電子のペアが発生して、ホールは基準電位のサブストレート（半導体基板）に移動する。
このホールの移動によってサブストレートが正の電圧にバイアスされ、その結果、ＮチャネルＭＯＳトランジスターのドレイン（Ｎ＋）、サブストレート（Ｐ−）、ソース（Ｎ＋）で、コレクター、ベース、エミッターが構成される寄生ＮＰＮバイポーラトランジスターが導通する。従って、図３に示すトランジスターＱＮ４及びＱＮ３がブレークダウンして電流が流れ出す状態においては、放電回路１２のトランジスターＱＮ１２もブレークダウン電圧に達してスナップバック動作を開始する可能性がある。そこで、以下においては、スナップバック動作を回避するための実施形態について説明する。
図１０は、本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図である。第４の実施形態においては、図３に示す第１の実施形態における検出回路１１の替りに検出回路１１ａ及び検出回路１１ｂが用いられると共に、放電回路１２の替りに放電回路１２ａが用いられる。その他の点に関しては、第４の実施形態は、第１の実施形態と同様でも良い。
検出回路１１ａ及び１１ｂの各々の構成は、図３に示す検出回路１１の構成と同じである。検出回路１１ａは、ノードＮ４の電位のレベルを反転して出力し、検出回路１１ｂは、検出回路１１ａの出力信号のレベルを反転して出力する。放電回路１２ａは、直列に接続されたトランジスターＱＮ１２及びサイリスターＳ１２と、抵抗素子Ｒ６とを含んでいる。
サイリスターＳ１２は、ＰＮＰバイポーラトランジスターＱＳ１と、ＮＰＮバイポーラトランジスターＱＳ２とで構成される。トランジスターＱＳ１のエミッターがサイリスターＳ１２のアノードに相当し、トランジスターＱＳ２のエミッターがサイリスターＳ１２のカソードに相当する。
トランジスターＱＳ１のエミッターはノードＮ１に接続され、コレクターは抵抗素子Ｒ６を介してノードＮ２に接続され、ベースは検出回路１１ｂの出力端子に接続されている。トランジスターＱＳ２のコレクターは検出回路１１ｂの出力端子に接続され、エミッターはトランジスターＱＮ１２のドレインに接続され、ベースはトランジスターＱＳ１のコレクターに接続されている。トランジスターＱＮ１２のソースはノードＮ２に接続され、ゲートは検出回路１１ａの出力端子に接続されている。従って、ノードＮ４の電位がローレベルになると、トランジスターＱＮ１２及びサイリスターＳ１２がオン状態になる。
以下においては、電源電圧が供給されている通常動作時において、外部からノイズ又は放電電荷等が印加された場合の動作について説明する。トランジスターＱＮ４及びＱＮ３のブレークダウン電圧（クランプ電圧）以上の電圧がノードＮ１とノードＮ２との間に印加されると、トランジスターＱＮ４がブレークダウンして抵抗素子Ｒ１に電流が流れるので、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってトランジスターＱＰ１がオン状態になる。また、トランジスターＱＮ３がブレークダウンして抵抗素子Ｒ２に電流が流れるので、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってトランジスターＱＰ２がオン状態になる。
トランジスターＱＰ１及びＱＰ２がオン状態になることにより、抵抗素子Ｒ４及びＲ３で構成される分圧回路に電圧が印加されて、抵抗素子Ｒ３の両端に発生する電位差が０Ｖから上昇する。抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧以上になると、トランジスターＱＮ３がオン状態に移行する。
トランジスターＱＮ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差がさらに増大するので、トランジスターＱＰ２に流れる電流が増加する。トランジスターＱＰ２に流れる電流が増加することにより、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ３の両端に発生する電位差がさらに増大するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。
また、抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１ａの出力電圧が上昇を開始すると、放電回路１２ａのトランジスターＱＮ１２のゲート電位も上昇を開始する。トランジスターＱＮ１２のゲート電位が上昇を開始する前後においては、検出回路１１ｂの出力信号はハイレベルであり、サイリスターＳ１２はオフ状態であるので、トランジスターＱＮ１２のドレインはハイインピーダンス状態である。
トランジスターＱＮ１２のゲート・ソース間電圧が閾値電圧以上になると、トランジスターＱＮ１２がオン状態になり、さらに、検出回路１１ｂの出力信号がローレベルになると、サイリスターＳ１２がオン状態になって、ノードＮ１からノードＮ２に電流を流し始める。サイリスターＳ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１ａの出力電圧が下降すると共に検出回路１１ｂの出力電圧が上昇し、放電回路１２ａのトランジスターＱＮ１２及びサイリスターＳ１２がオン状態からオフ状態に遷移する。このようにして、放電動作が開始されると、ノードＮ１とノードＮ２との間の電圧が、分圧回路の分圧比で決定される所定の電圧（保持電圧）に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
その後、ノードＮ１とノードＮ２との間に印加されている電圧がトランジスターＱＮ４又はＱＮ３のブレークダウン電圧（クランプ電圧）よりも小さくなると、トランジスターＱＰ１又はＱＰ２がオフ状態となるので、抵抗素子Ｒ３の両端に発生する電位差が低下する。それにより、トランジスターＱＮ３がオフ状態となって、検出回路１１ａの出力電圧が下降し、放電回路１２ａのトランジスターＱＮ１２がオフ状態となる。その結果、トランジスターＱＮ１２のドレイン電位が上昇して、サイリスターＳ１２のアノード・カソード間の電位差が低下する。また、検出回路１１ｂの出力電圧も上昇するので、サイリスターＳ１２がオフ状態となって、放電回路１２ａの放電動作が停止する。
本実施形態によれば、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された場合においても、放電回路１２ａのトランジスターＱＮ１２がスナップバック動作を開始することがないので、放電回路１２ａのトランジスターＱＮ１２の破壊を回避することができる。
＜第５の実施形態＞
図１１は、本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図である。第５の実施形態においては、図１０に示す第４の実施形態におけるトランジスターＱＮ１２の位置とサイリスターＳ１２の位置とを入れ替えたものである。その他の点に関しては、第５の実施形態は、第４の実施形態と同様でも良い。
図１１に示すように、放電回路１２ｂにおいて、トランジスターＱＮ１２のドレインはノードＮ１に接続され、ゲートは検出回路１１ａの出力端子に接続されている。トランジスターＱＳ１のエミッターはトランジスターＱＮ１２のソースに接続され、コレクターは抵抗素子Ｒ６を介してノードＮ２に接続され、ベースは検出回路１１ｂの出力端子に接続されている。トランジスターＱＳ２のコレクターは検出回路１１ｂの出力端子に接続され、エミッターはノードＮ２に接続され、ベースはトランジスターＱＳ１のコレクターに接続されている。従って、ノードＮ４の電位がローレベルになると、トランジスターＱＮ１２及びサイリスターＳ１２がオン状態になる。
第５の実施形態によれば、トランジスターＱＮ１２のソース電位がサブストレートの電位よりも高くなる。従って、寄生ＮＰＮバイポーラトランジスターのエミッター電位がベース電位よりも高いので、スナップバック動作は起き難くなる。それにより、第４の実施形態と比較して、トランジスターＱＮ１２が破壊する可能性はさらに低減される。
＜第６の実施形態＞
図１２は、本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図である。第６の実施形態においては、図１１に示す第５の実施形態における検出回路１１ａ及び１１ｂの替りに検出回路１１ｃ及び１１ｄが用いられると共に、放電回路１２ｂの替りに放電回路１２ｃが用いられる。その他の点に関しては、第６の実施形態は、第５の実施形態と同様でも良い。
図１２に示すように、検出回路１１ｃは、ＰチャネルＭＯＳトランジスターＱＰ７及び抵抗素子Ｒ７を含んでいる。トランジスターＱＰ７のソースは抵抗素子Ｒ７を介してノードＮ１に接続されており、ドレインはノードＮ２に接続されており、ゲートはノードＮ４に接続されている。検出回路１１ｄは、ＰチャネルＭＯＳトランジスターＱＰ８及び抵抗素子Ｒ８を含んでいる。トランジスターＱＰ８のソースは抵抗素子Ｒ８を介してノードＮ１に接続されており、ドレインはノードＮ２に接続されており、ゲートはノードＮ４に接続されている。トランジスターＱＰ７及びＱＰ８は、ソースフォロワーを構成している。
放電回路１２ｃは、直列に接続されたＰチャネルＭＯＳトランジスターＱＰ１２及びサイリスターＳ１２と、抵抗素子Ｒ６とを含んでいる。トランジスターＱＰ１２のソースはノードＮ１に接続され、ゲートは検出回路１１ｃの出力端子に接続されている。トランジスターＱＳ１のエミッターはトランジスターＱＰ１２のドレインに接続され、コレクターは抵抗素子Ｒ６を介してノードＮ２に接続され、ベースは検出回路１１ｄの出力端子に接続されている。トランジスターＱＳ２のコレクターは検出回路１１ｄの出力端子に接続され、エミッターはノードＮ２に接続され、ベースはトランジスターＱＳ１のコレクターに接続されている。従って、ノードＮ４の電位が低下すると、トランジスターＱＰ１２及びサイリスターＳ１２がオン状態になる。
第６の実施形態によれば、トランジスターＱＮ３のドレインからトランジスターＱＰ１２又はサイリスターＳ１２までの間が１段のソースフォロワーのみを介して接続されるので、その間の相互コンダクタンスが低くなる。従って、静電気保護回路は、一定の動作電圧を保ちつつ電流が流れる状態において、より安定した動作を実現することができる。
＜第７の実施形態＞
図１３は、本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図である。第７の実施形態においては、図３に示す第１の実施形態に対して、ＮチャネルＭＯＳトランジスターＱＮ１３を追加したものである。その他の点に関しては、第７の実施形態は、第１の実施形態と同様でも良い。
図１３に示すように、放電回路１２ｄは、直列に接続された複数のトランジスターＱＮ１２及びＱＮ１３を含んでいる。トランジスターＱＮ１３のドレインはノードＮ１に接続され、ゲートは検出回路１１の出力端子に接続されている。トランジスターＱＮ１２のドレインはトランジスターＱＮ１３のソースに接続され、ソースはノードＮ２に接続され、ゲートは検出回路１１の出力端子に接続されている。従って、ノードＮ４の電位がローレベルになると、トランジスターＱＮ１２及びＱＮ１３がオン状態になる。
第７の実施形態によれば、放電回路１２ｄにおいて複数のトランジスターをカスケード接続することにより、スナップバック開始電圧及びホールド電圧を高くすることができる。それにより、第１の実施形態と比較して、放電回路のトランジスターが破壊する可能性が低減される。なお、トランジスターＱＮ１２及びＱＮ１３の内の一方のゲートをノードＮ１に接続しても良い。その場合には、検出回路１１の負荷容量を小さくすることができる。
＜第８の実施形態＞
図１４は、本発明の第８の実施形態に係る静電気保護回路の構成例を示す回路図である。第８の実施形態においては、図１３に示すＮチャネルＭＯＳトランジスターＱＮ１３の替りにＰチャネルＭＯＳトランジスターＱＰ１３が用いられる。その他の点に関しては、第８の実施形態は、第７の実施形態と同様でも良い。
図１４に示すように、放電回路１２ｅは、直列に接続された複数のトランジスターＱＮ１２及びＱＰ１３を含んでいる。トランジスターＱＰ１３のソースはノードＮ１に接続され、ゲートはノードＮ４に接続されている。トランジスターＱＮ１２のドレインはトランジスターＱＰ１３のドレインに接続され、ソースはノードＮ２に接続され、ゲートは検出回路１１の出力端子に接続されている。従って、ノードＮ４の電位がローレベルになると、トランジスターＱＮ１２及びＱＰ１３がオン状態になる。
第８の実施形態によれば、放電回路１２ｅにおいてＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとをカスケード接続することにより、それらのトランジスターのドレインがノードＮ１又はＮ２に接続されないので、スナップバック開始電圧及びホールド電圧を高くすることができる。それにより、第１の実施形態と比較して、放電回路のトランジスターが破壊する可能性が低減される。
＜第９の実施形態＞
図１５は、本発明の第９の実施形態に係る静電気保護回路の構成例を示す回路図である。第９の実施形態においては、図３に示す第１の実施形態に対して、Ｎ個（Ｎは自然数）のダイオードＤＡ〜ＤＮを追加したものである。その他の点に関しては、第８の実施形態は、第１の実施形態と同様でも良い。
図１５に示すように、放電回路１２ｆは、直列に接続されたトランジスターＱＮ１２及びダイオードＤＡ〜ＤＮを含んでいる。ダイオードＤＡのアノードはノードＮ１に接続されている。トランジスターＱＮ１２のドレインはダイオードＤＮのカソードに接続され、ソースはノードＮ２に接続され、ゲートは検出回路１１の出力端子に接続されている。従って、ノードＮ４の電位がローレベルになると、トランジスターＱＮ１２がオン状態になる。
第９の実施形態によれば、放電回路１２ｆにおいてダイオードをトランジスターに直列に接続することにより、スナップバック開始電圧及びホールド電圧を高くすることができる。それにより、第１の実施形態と比較して、放電回路のトランジスターが破壊する可能性が低減される。
＜第１０の実施形態＞
図１６は、本発明の第１０の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第１〜第９の実施形態において、少なくとも１つのトランジスターについて、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを入れ替えて、それに応じて各素子の接続を変更しても良い。図１６においては、一例として、図３に示す第１の実施形態に係る静電気保護回路においてＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを入れ替えた静電気保護回路が示されている。
図１６に示すように、この静電気保護回路は、第１〜第４のインピーダンス素子としての抵抗素子Ｒ１〜Ｒ４と、キャパシターＣ１及びＣ２と、ＮチャネルＭＯＳトランジスターＱＮ１及びＱＮ２と、ＰチャネルＭＯＳトランジスターＱＰ３及びＱＰ４と、検出回路１１と、放電回路１２ｇとを含んでいる。
抵抗素子Ｒ１は、ノードＮ２とノードＮ３との間に接続されており、トランジスターＱＰ４は、ノードＮ３とノードＮ１との間に接続されている。トランジスターＱＰ４は、ノードＮ３に接続されたドレインと、ノードＮ１に接続されたソース及びゲートとを有しており、クランプ回路として機能する。キャパシターＣ１は、ノードＮ３とノードＮ１との間にトランジスターＱＰ４と並列に接続されている。また、抵抗素子Ｒ２は、ノードＮ２とノードＮ４との間に接続されており、キャパシターＣ２は、ノードＮ４とノードＮ１との間に接続されている。
トランジスターＱＮ１及びＱＮ２は、ノードＮ２とノードＮ５との間に直列に接続されている。トランジスターＱＮ１は、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＮ２は、トランジスターＱＮ１のドレインに接続されたソースと、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートとを有している。なお、トランジスターＱＮ１の位置とトランジスターＱＮ２の位置とを入れ替えても良い。ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＮ１は、抵抗素子Ｒ１の両端に発生する電位差の増大に伴ってオン状態になり、トランジスターＱＮ２は、抵抗素子Ｒ２の両端に発生する電位差の増大に伴ってオン状態になる。
ノードＮ５とノードＮ１との間には、抵抗素子Ｒ４及びＲ３が直列に接続されている。抵抗素子Ｒ４及びＲ３は、ノードＮ５とノードＮ１との間の電圧を分圧する分圧回路を構成している。トランジスターＱＰ３は、ノードＮ４とノードＮ１との間に接続されている。トランジスターＱＰ３は、ノードＮ４に接続されたドレインと、ノードＮ１に接続されたソースと、抵抗素子Ｒ４と抵抗素子Ｒ３との接続点であるノードＮ６に接続されたゲートとを有している。
トランジスターＱＮ１及びＱＮ２がオン状態になると、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ４及びＲ３で構成される分圧回路によって分圧された電圧がトランジスターＱＰ３のゲートに印加される。従って、トランジスターＱＰ３は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ３の両端に発生する電位差の増大に伴ってオン状態になる。
放電回路１２ｇは、ノードＮ１とノードＮ２との間に接続されており、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１の出力電圧が下降すると、ノードＮ１からノードＮ２に電流を流す。例えば、図１６に示す放電回路１２ｇは、ＰチャネルＭＯＳトランジスターＱＰ１２を含んでいる。トランジスターＱＰ１２は、ノードＮ２に接続されたドレインと、ノードＮ１に接続されたソースと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有している。トランジスターＱＰ１２は、ゲート・ソース間電圧が閾値電圧以上になるとオン状態となって、ノードＮ１からノードＮ２に電流を流す。
ここで、図１６に示す静電気保護回路の動作について詳しく説明する。
抵抗素子Ｒ１及びキャパシターＣ１は、第１の直列回路を構成しており、抵抗素子Ｒ２及びキャパシターＣ２は、第２の直列回路を構成している。以下においては、第１の直列回路の時定数が、第２の直列回路の時定数よりも大きいものとする。ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、ノードＮ１から第１の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ１の両端に発生する電位差が増大すると共に、キャパシターＣ１の充電が行われる。また、ノードＮ１から第２の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ２の両端に発生する電位差が増大すると共に、キャパシターＣ２の充電が行われる。
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、抵抗素子Ｒ２の両端に発生する電位差がトランジスターＱＮ２の閾値電圧よりも小さいままとなり、トランジスターＱＮ２がオフ状態を維持する。一方、静電気の放電等によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、まず、抵抗素子Ｒ１の両端に発生する電位差がトランジスターＱＮ１の閾値電圧以上となり、トランジスターＱＮ１がオン状態になる。次に、抵抗素子Ｒ２の両端に発生する電位差がトランジスターＱＮ２の閾値電圧以上となり、トランジスターＱＮ２がオン状態になる。ただし、この時点においては、検出回路１１の入力端子ＩＮの電位はローレベルとなっている。
トランジスターＱＮ１及びＱＮ２がオン状態になることにより、抵抗素子Ｒ４及びＲ３で構成される分圧回路に電圧が印加されて、抵抗素子Ｒ３の両端に発生する電位差が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも小さければ、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＰ３の閾値電圧よりも小さいままとなり、トランジスターＱＰ３がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＰ３の閾値電圧以上になって、トランジスターＱＰ３がオン状態に移行する。
トランジスターＱＰ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差がさらに増大するので、トランジスターＱＮ２に流れる電流が増加する。トランジスターＱＮ２に流れる電流が増加することにより、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ３の両端に発生する電位差がさらに増大するので、トランジスターＱＰ３に流れる電流が増加する（正帰還）。
また、抵抗素子Ｒ２の両端に発生する電位差の増大に伴って検出回路１１の出力電圧が下降すると、放電回路１２ｇのトランジスターＱＰ１２が、ノードＮ１からノードＮ２に電流を流し始める。トランジスターＱＰ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＰ３の閾値電圧よりも低下するので、トランジスターＱＰ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１の出力電圧が上昇し、放電回路１２ａのトランジスターＱＰ１２がオン状態からオフ状態に遷移する。このようにして、放電動作が開始されると、ノードＮ１とノードＮ２との間の電圧が、分圧回路の分圧比で決定される所定の電圧（保持電圧）に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
その後、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数に応じた時間が経過すると、トランジスターＱＮ１が強制的にオフ状態にされて、放電回路１２ｇのトランジスターＱＰ１２による放電動作が停止する（強制オフ機能）。それにより、電源投入時に放電動作が開始した場合においても、電源投入から所定の時間が経過した後に放電動作を停止することができる。
本実施形態においては、ノードＮ３とノードＮ１との間に、クランプ回路を構成するトランジスターＱＰ４が接続されている。また、トランジスターＱＰ３も、クランプ回路として動作する。トランジスターＱＰ４及びＱＰ３のブレークダウン電圧（クランプ電圧）以上の電圧がノードＮ１とノードＮ２との間に印加されると、トランジスターＱＰ４がブレークダウンして抵抗素子Ｒ１に電流が流れるので、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってトランジスターＱＮ１がオン状態になる。また、トランジスターＱＰ３がブレークダウンして抵抗素子Ｒ２に電流が流れるので、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってトランジスターＱＮ２がオン状態になる。
トランジスターＱＮ１及びＱＮ２がオン状態になることにより、抵抗素子Ｒ４及びＲ３で構成される分圧回路に電圧が印加されて、抵抗素子Ｒ３の両端に発生する電位差が０Ｖから上昇する。抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＰ３の閾値電圧以上になると、トランジスターＱＰ３がオン状態に移行する。
トランジスターＱＰ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差がさらに増大するので、トランジスターＱＮ２に流れる電流が増加する。トランジスターＱＮ２に流れる電流が増加することにより、抵抗素子Ｒ４及びＲ３に流れる電流が増加して、抵抗素子Ｒ３の両端に発生する電位差がさらに増大するので、トランジスターＱＰ３に流れる電流が増加する（正帰還）。
また、抵抗素子Ｒ２の両端に発生する電位差の増大に従って検出回路１１の出力電圧が下降すると、放電回路１２ｇのトランジスターＱＰ１２が、ノードＮ１からノードＮ２に電流を流し始める。トランジスターＱＰ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＰ３の閾値電圧よりも低下するので、トランジスターＱＰ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１の出力電圧が上昇し、放電回路１２ｇのトランジスターＱＰ１２がオン状態からオフ状態に遷移する。このようにして、放電動作が開始されると、ノードＮ１とノードＮ２との間の電圧が、分圧回路の分圧比で決定される所定の電圧（保持電圧）に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
その後、ノードＮ１とノードＮ２との間に印加されている電圧がトランジスターＱＰ４又はＱＰ３のブレークダウン電圧（クランプ電圧）よりも小さくなると、トランジスターＱＮ１又はＱＮ２がオフ状態となるので、抵抗素子Ｒ３の両端に発生する電位差が低下する。それにより、トランジスターＱＰ３がオフ状態となって、検出回路１１の出力電圧が上昇し、放電回路１２ｇの放電動作が停止する。
本実施形態によれば、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも、ノードＮ１とノードＮ２との間の電圧がクランプ回路のクランプ電圧以上になると、放電動作を開始して放電回路１２ｇや内部回路を保護することができる。それにより、静電気の放電等による半導体集積回路装置の破壊や誤動作を防止することが可能である。
＜第１１の実施形態＞
図１７は、本発明の第１１の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第１〜第１０の実施形態において、トランジスター以外のクランプ回路を用いても良いし、抵抗素子Ｒ１〜Ｒ６の内の少なくとも１つの替りに、抵抗素子以外のインピーダンス素子を用いても良い。また、キャパシターＣ１又はＣ２を省略しても良い。図１７においては、一例として、図３に示す第１の実施形態において、トランジスターＱＮ４及びキャパシターＣ１をクランプ回路１３に置き換え、キャパシターＣ２をクランプ回路１４に置き換え、抵抗素子Ｒ４をインピーダンス素子１５に置き換えた静電気保護回路が示されている。その他の点に関しては、第１１の実施形態は、第１の実施形態と同様でも良い。
図１７に示すように、この静電気保護回路は、ノードＮ３とノードＮ２との間に接続されたクランプ回路１３と、ノードＮ４とノードＮ２との間に接続されたクランプ回路１４と、ノードＮ５とノードＮ６との間に接続されたインピーダンス素子１５とを含んでいる。インピーダンス素子１５及び抵抗素子Ｒ３は、ノードＮ５とノードＮ２との間の電圧を分圧する分圧回路を構成している。
ノードＮ１とノードＮ２との間に正の高電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、抵抗素子Ｒ１を介してクランプ回路１３に電流が流れ、クランプ回路１３は、その両端間の電圧を略一定の電圧（クランプ電圧）に保つ。また、抵抗素子Ｒ２を介してクランプ回路１４に電流が流れ、クランプ回路１４は、その両端間の電圧を略一定の電圧（クランプ電圧）に保つ。以下においては、クランプ回路１４のクランプ電圧が、クランプ回路１３のクランプ電圧よりも大きいものとする。
通常動作時において、ノードＮ１とノードＮ２との間に印加される正の電圧がクランプ回路１４のクランプ電圧よりも小さい場合には、クランプ回路１４に殆ど電流が流れないので、抵抗素子Ｒ２の両端に発生する電位差がトランジスターＱＰ２の閾値電圧よりも小さいままとなり、トランジスターＱＰ２がオフ状態を維持する。
一方、静電気の放電等によって又は通常動作時において、ノードＮ１とノードＮ２との間にクランプ回路１４のクランプ電圧以上の電圧が印加される場合には、まず、ノードＮ１から抵抗素子Ｒ１及びクランプ回路１３を介してノードＮ２に電流が流れるので、抵抗素子Ｒ１の両端に発生する電位差の増大に伴ってトランジスターＱＰ１がオン状態になる。次に、ノードＮ１から抵抗素子Ｒ２及びクランプ回路１４を介してノードＮ２に電流が流れるので、抵抗素子Ｒ２の両端に発生する電位差の増大に伴ってトランジスターＱＰ２がオン状態になる。ただし、この時点においては、検出回路１１の入力端子ＩＮの電位はハイレベルとなっている。
トランジスターＱＰ１及びＱＰ２がオン状態になることにより、インピーダンス素子１５及び抵抗素子Ｒ３で構成される分圧回路に電圧が印加されて、抵抗素子Ｒ３の両端に発生する電位差が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも小さければ、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも小さいままとなり、トランジスターＱＮ３がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧以上になって、トランジスターＱＮ３がオン状態に移行する。
トランジスターＱＮ３がオン状態になることにより、抵抗素子Ｒ２に流れる電流が増加して、抵抗素子Ｒ２の両端に発生する電位差がさらに増大するので、トランジスターＱＰ２に流れる電流が増加する。トランジスターＱＰ２に流れる電流が増加することにより、インピーダンス素子１５及び抵抗素子Ｒ３に流れる電流が増加して、抵抗素子Ｒ３の両端に発生する電位差がさらに増大するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。
また、抵抗素子Ｒ２の両端に発生する電位差の増大に伴って検出回路１１の出力電圧が上昇すると、放電回路１２のトランジスターＱＮ１２が、ノードＮ１からノードＮ２に電流を流し始める。トランジスターＱＮ１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、抵抗素子Ｒ３の両端に発生する電位差がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１１の出力電圧が下降し、放電回路１２のトランジスターＱＮ１２がオン状態からオフ状態に遷移する。このようにして、放電動作が開始されると、ノードＮ１とノードＮ２との間の電圧が、分圧回路の分圧比で決定される所定の電圧（保持電圧）に保持される。従って、通常動作時に放電動作が開始した場合においても、内部回路の誤動作を防止することができる。
その後、ノードＮ１とノードＮ２との間に印加されている電圧がクランプ回路１３のクランプ電圧よりも小さくなると、トランジスターＱＰ１がオフ状態となるので、抵抗素子Ｒ３の両端に発生する電位差が低下する。それにより、トランジスターＱＮ３がオフ状態となって、検出回路１１の出力電圧が下降し、放電回路１２の放電動作が停止する。このように、本実施形態によれば、放電動作を開始するときの印加電圧を比較的高く設定しつつ、放電動作を停止するときの印加電圧を比較的低く設定することができる。
＜第１２の実施形態＞
図１８は、本発明の第１２の実施形態に係る静電気保護回路の構成例を示すブロック図である。図１８に示すように、この静電気保護回路は、第１の端子Ｐ１にノードＮ１を介して接続されると共に、第２の端子Ｐ２にノードＮ２を介して接続されている。この静電気保護回路は、放電回路１６と、ラッチ回路１７と、スイッチ回路１８と、制御回路１９とを含んでいる。
放電回路１６は、ノードＮ１とノードＮ２との間に接続されており、ラッチ回路１７から出力される信号に従って放電動作を行うことにより、ノードＮ１からノードＮ２に電流を流す。ラッチ回路１７は、第１の端子Ｐ１又は第２の端子Ｐ２に静電気が印加されたときに、放電回路１６を動作させる信号をラッチして放電回路１６に出力する。
スイッチ回路１８は、例えば、ノードＮ１とラッチ回路１７との間に接続されており、開閉動作によってラッチ回路１７を制御する。制御回路１９は、ノードＮ１とノードＮ２との間に印加される電圧が所定の電圧以上である場合に、スイッチ回路１８をオン状態にしてラッチ回路１７を動作させる。
例えば、放電回路１６は、図３に示す放電回路１２等で構成しても良い。ラッチ回路１７は、図３に示す抵抗素子Ｒ２〜Ｒ４、キャパシターＣ２、トランジスターＱＰ２及びＱＮ３等で構成しても良い。スイッチ回路１８は、図３に示すトランジスターＱＰ１等で構成しても良い。制御回路１９は、図３に示す抵抗Ｒ１及びトランジスターＱＮ３及びＱＮ４等で構成しても良い。
本実施形態に係る静電気保護回路においては、第１の端子Ｐ１又は第２の端子Ｐ２に静電気が印加されたときに放電動作を開始させるラッチ回路１７と、ノードＮ１とノードＮ２との間に印加される電圧が所定の電圧以上である場合にスイッチ回路１８をオン状態にする制御回路１９とが設けられる。それにより、ノードＮ１とノードＮ２との間に印加される電圧が所定の電圧以上である場合にのみ放電動作が開始される。また、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上になると、放電動作を開始して放電回路１６や内部回路を保護することができる。
＜インピーダンス素子の例＞
図１９は、本発明の各実施形態において抵抗素子以外に使用可能なインピーダンス素子の例を示す図である。本発明の各実施形態においては、図３〜図１６に示す抵抗素子Ｒ１〜Ｒ６の内の少なくとも１つの替りに、図１９の（ａ）〜（ｈ）に示すインピーダンス素子を用いることができる。なお、図１９において、「Ｎ＋」は高電位側のノードを表しており、「Ｎ−」は低電位側のノードを表している。
図１９（ａ）は、高電位側のノードＮ＋に接続されたカソードと、低電位側のノードＮ−に接続されたアノードとを有するダイオードＤ１を示している。ノードＮ＋からダイオードＤ１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ１のブレークダウン電圧に等しくなる。
図１９（ｂ）は、高電位側のノードＮ＋に接続されたアノードと、低電位側のノードＮ−に接続されたカソードとを有するダイオードＤ２を示している。ノードＮ＋からダイオードＤ２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ２の順方向電圧に等しくなる。
図１９（ｃ）は、高電位側のノードＮ＋に接続されたソースと、低電位側のノードＮ−に接続されたドレイン及びゲートとを有するＰチャネルＭＯＳトランジスターＱＰ３１を示している。ノードＮ＋からトランジスターＱＰ３１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＰ３１の閾値電圧に等しくなる。
図１９（ｄ）は、高電位側のノードＮ＋に接続されたソース及びゲートと、低電位側のノードＮ−に接続されたドレインとを有するＰチャネルＭＯＳトランジスターＱＰ３２を示している。ノードＮ＋からトランジスターＱＰ３２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＰ３２のブレークダウン電圧に等しくなる。
図１９（ｅ）は、高電位側のノードＮ＋に接続されたドレイン及びゲートと、低電位側のノードＮ−に接続されたソースとを有するＮチャネルＭＯＳトランジスターＱＮ３１を示している。ノードＮ＋からトランジスターＱＮ３１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＮ３１の閾値電圧に等しくなる。
図１９（ｆ）は、高電位側のノードＮ＋に接続されたドレインと、低電位側のノードＮ−に接続されたソース及びゲートとを有するＮチャネルＭＯＳトランジスターＱＮ３２を示している。ノードＮ＋からトランジスターＱＮ３２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＮ３２のブレークダウン電圧に等しくなる。
図１９（ｇ）は、インピーダンス素子が複数の同じデバイスを含む例を示している。このインピーダンス素子は、３つのダイオードＤ３〜Ｄ５を直列に接続したものであり、ダイオードＤ３のアノードが高電位側のノードＮ＋に接続され、ダイオードＤ５のカソードが低電位側のノードＮ−に接続されている。ノードＮ＋からダイオードＤ３〜Ｄ５を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ３〜Ｄ５の順方向電圧の和に等しくなる。
図１９（ｈ）は、インピーダンス素子が複数の異なるデバイスを含む例を示している。このインピーダンス素子は、ダイオードＤ６と抵抗素子Ｒ７とを直列に接続したものであり、ダイオードＤ６のカソードが高電位側のノードＮ＋に接続され、抵抗素子Ｒ７の一端が低電位側のノードＮ−に接続されている。ノードＮ＋からダイオードＤ６及び抵抗素子Ｒ７を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ６のブレークダウン電圧と抵抗素子Ｒ７の抵抗値×電流との和に等しくなる。
このように、抵抗素子やダイオードやトランジスターの内から適切なデバイスを選択し、又は、複数のデバイスを組み合わせることにより、静電気保護回路の特性を自由に設定することができると共に、プロセスばらつきの影響を受けにくい静電気保護回路を提供することができる。
＜クランプ回路の例＞
図１９の（ａ）〜（ｇ）に示す素子は、本発明の各実施形態においてクランプ回路としても用いることができる。また、図２０に示すように、図１９の（ａ）〜（ｇ）のいずれかに示す素子とキャパシターとを並列接続したものをクランプ回路として用いても良い。
＜放電回路の例＞
本発明の各実施形態に係る静電気保護回路の放電回路において、ＭＯＳトランジスター（Metal Oxide Semiconductor FET：金属酸化膜型電界効果トランジスター）の他にも、制御信号に従って電流をオン／オフ制御する機能を有する３端子素子や回路等を用いることができる。
３端子素子としては、接合形電界効果トランジスター（Junction FET）、金属半導体形電界効果トランジスター（Metal Semiconductor FET）、バイポーラトランジスター、及び、サイリスター等が挙げられる。これらの３端子素子は、放電回路以外においても、他のＭＯＳトランジスターの替りとして用いることができる。
図２１は、本発明の各実施形態においてＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図である。なお、図２１において、「Ｎ＋」は高電位側のノードを表しており、「Ｎ−」は低電位側のノードを表しており、「ＮＳ」は制御信号が供給されるノードを表している。
図３等に示す放電回路１２のＮチャネルＭＯＳトランジスターＱＮ１２の替りに、図２１（ａ）に示すＮＰＮバイポーラトランジスターＱＢ１を用いることができる。トランジスターＱＢ１は、ノードＮ＋に接続されたコレクターと、ノードＮ−に接続されたエミッターと、ノードＮＳに接続されたベースとを有している。
また、図１６等に示す放電回路１２ｇのＰチャネルＭＯＳトランジスターＱＰ１２の替りに、図２１（ｂ）に示すＰＮＰバイポーラトランジスターＱＢ２を用いることができる。トランジスターＱＢ２は、ノードＮ＋に接続されたエミッターと、ノードＮ−に接続されたコレクターと、ノードＮＳに接続されたベースとを有している。
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図２２は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図２２に示すように、電子機器１１０は、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでも良い。
ここで、ＣＰＵ１２０、及び、ＲＯＭ１４０〜音声出力部１８０の内の少なくとも一部は、本発明の一実施形態に係る半導体集積回路装置に内蔵される。なお、図２２に示す構成要素の一部を省略又は変更しても良いし、あるいは、図２２に示す構成要素に他の構成要素を付加しても良い。
ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。
表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される画像信号に基づいて各種の画像を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。
電子機器１１０としては、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、ビデオプロジェクター、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
本実施形態によれば、電源電圧が供給されている通常動作時に外部からノイズ又は放電電荷等が印加された際にも放電動作を開始して放電回路や内部回路を保護することができる半導体集積回路装置を用いて、故障し難く信頼性の高い電子機器を提供することができる。
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１、２…ダイオード、３、４…電源配線、１０…静電気保護回路、１１、１１ａ〜１１ｄ…検出回路、１２、１２ａ〜１２ｇ、１６…放電回路、１３、１４…クランプ回路、１５…インピーダンス素子、１７…ラッチ回路、１８…スイッチ回路、１９…制御回路、２０…内部回路、１１０…電子機器、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、Ｒ１〜Ｒ８…抵抗素子、Ｃ１、Ｃ２…キャパシター、ＱＰ１〜ＱＰ３２…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３２…ＮチャネルＭＯＳトランジスター、Ｓ１２…サイリスター、ＱＳ１、ＱＳ２、ＱＢ１、ＱＢ２…バイポーラトランジスター、ＤＡ、ＤＮ、Ｄ１〜Ｄ６…ダイオード

Claims (11)

  1. 第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
    前記第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のインピーダンス素子と、
    前記第３のノードと前記第１及び第２のノードの内の他方との間に接続された第１のクランプ回路と、
    前記第１のノードが前記第２のノードよりも高電位になったときに、前記第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスターと、
    前記第１及び第２のノードの内の前記一方と第４のノードとの間に接続された第２のインピーダンス素子と、
    前記第４のノードと前記第１及び第２のノードの内の前記他方との間に接続されたキャパシター又は第２のクランプ回路と、
    前記第１及び第２のノードの内の前記一方と第５のノードとの間に前記第１のトランジスターと直列に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスターと、
    前記第５のノードと前記第１及び第２のノードの内の前記他方との間に接続された第３のインピーダンス素子と、
    前記第４のノードと前記第１及び第２のノードの内の前記他方との間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、
    前記第１のノードと前記第２のノードとの間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って前記第１のノードから前記第２のノードに電流を流す放電回路と、
    を備える静電気保護回路。
  2. 第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
    前記第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のクランプ回路と、
    前記第３のノードと前記第１及び第２のノードの内の他方との間に接続された第１のインピーダンス素子と、
    前記第１のノードが前記第２のノードよりも高電位になったときに、前記第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスターと、
    前記第１及び第２のノードの内の前記一方と第４のノードとの間に接続された第２のインピーダンス素子と、
    前記第４のノードと前記第１及び第２のノードの内の前記他方との間に接続されたキャパシター又は第２のクランプ回路と、
    前記第１及び第２のノードの内の前記一方と第５のノードとの間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスターと、
    前記第５のノードと前記第１及び第２のノードの内の前記他方との間に接続された第３のインピーダンス素子と、
    前記第４のノードと前記第１及び第２のノードの内の前記他方との間に前記第１のトランジスターと直列に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、
    前記第１のノードと前記第２のノードとの間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って前記第１のノードから前記第２のノードに電流を流す放電回路と、
    を備える静電気保護回路。
  3. 前記第５のノードと第６のノードとの間に接続された第４のインピーダンス素子をさらに備え、前記第３のインピーダンス素子が、前記第６のノードと前記第１及び第２のノードの内の前記他方との間に接続されている、請求項１又は２記載の静電気保護回路。
  4. 前記第１のクランプ回路と並列に接続された第２のキャパシターをさらに備える、請求項３記載の静電気保護回路。
  5. 前記放電回路のブレークダウン電圧が、前記第１のクランプ回路のクランプ電圧よりも高く、かつ、前記第２のクランプ回路のクランプ電圧よりも高い、請求項１〜４のいずれか１項記載の静電気保護回路。
  6. 前記第１及び第２のクランプ回路が、第１導電型の不純物拡散領域を有するトランジスターを含み、前記放電回路が、第２導電型の不純物拡散領域を有するトランジスターを含む、請求項１〜５のいずれか１項記載の静電気保護回路。
  7. 前記放電回路が、直列に接続されたトランジスター及びサイリスターを含む、請求項１〜５のいずれか１項記載の静電気保護回路。
  8. 前記放電回路が、直列に接続された複数のトランジスターを含む、請求項１〜５のいずれか１項記載の静電気保護回路。
  9. 前記放電回路が、直列に接続されたトランジスター及びダイオードを含む、請求項１〜５のいずれか１項記載の静電気保護回路。
  10. 請求項１〜９のいずれか１項記載の静電気保護回路を備える半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置を備える電子機器。
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EP3392993A1 (en) * 2017-04-19 2018-10-24 Vestel Elektronik Sanayi ve Ticaret A.S. Electrostatic discharge protection circuit and device
US10935508B2 (en) * 2017-08-28 2021-03-02 Xiamen Eco Lighting Co. Ltd. Liquid detection device and liquid detection system for abnormal liquid on a surface
CN113394762A (zh) * 2020-03-12 2021-09-14 长鑫存储技术有限公司 静电保护电路、集成电路及静电泄放方法
DE102020132568A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Esd-schutzschaltung zum und zugehöriges betriebsverfahren
US11296502B2 (en) * 2020-07-22 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection circuit
KR20220021639A (ko) 2020-08-14 2022-02-22 주식회사 엘엑스세미콘 Esd 프로텍션 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7570468B2 (en) * 2006-07-05 2009-08-04 Atmel Corporation Noise immune RC trigger for ESD protection
JP2008227003A (ja) * 2007-03-09 2008-09-25 Kawasaki Microelectronics Kk 静電気放電保護回路
JP5214263B2 (ja) 2008-01-30 2013-06-19 川崎マイクロエレクトロニクス株式会社 静電気放電保護回路
US8116047B2 (en) * 2008-12-18 2012-02-14 Sandisk Technologies Inc. Electrostatic discharge protective circuit having rise time detector and discharge sustaining circuitry
JP2014132717A (ja) 2013-01-07 2014-07-17 Seiko Epson Corp 静電気放電保護回路及び半導体回路装置
JP6237183B2 (ja) 2013-12-09 2017-11-29 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
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