JP6082297B2

JP6082297B2 - 電流源回路

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Publication number: JP6082297B2
Application number: JP2013065570A
Authority: JP
Inventors: 竜平根本
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2013-03-27
Filing date: 2013-03-27
Publication date: 2017-02-15
Anticipated expiration: 2033-03-27
Also published as: JP2014191542A

Description

本発明は、電流源回路に係り、特に、電源電圧の変動に対する動作の安定性向上等を図ったものに関する。

従来から良く知られている電流源回路としては、例えば、図６に示された構成の回路等がある。
以下、同図を参照しつつ、この従来回路について説明する。
この従来の電流源回路は、カレントミラー回路５１Ａと電流源Ｉとを有し、回路ブロックＣＢにカレントミラー回路５１Ａを介して電流源Ｉによる電流供給が可能となるように構成されてなるものである。
かかる回路において、定電流源Ｉにノイズが発生すると、電流供給を受ける回路ブロックＣＢにもノイズを含んだ電流が供給されてしまう。

そこで、従来、このような不都合を解消する方策としては、図７に示されたように、トランジスタＴ１のゲートと、電流源Ｉに接続されるドレインとの間に抵抗器Ｒを接続すると共に、トランジスタＴ１のゲートと電源との間に、容量素子Ｃ１を接続し、フィルタ回路５２Ａを構成し、ノイズ除去を行うことが良く行われる。なお、図７において、Ｃ２の表記は、寄生容量を意味し、その容量値は１ｐＦ程度である。また、容量素子Ｃ１の容量値は１０ｐＦ程度である。

上記構成において、抵抗器Ｒは、フィルタの効果を増強する機能を果たすものとなっており、その抵抗値が大きい程、容量素子Ｃ１の容量値が小さくとも同等の効果を得ることができる。
このようなノイズ除去のための回路を、電流源回路内に内蔵する技術は、例えば、特許文献１等に開示されたものがある。

特開平９−５４６２１号公報（第３−５頁、図１−図３）

ところで、上述のようなフィルタ回路を設けた電流源回路において、電源電圧が変動した場合に、電源電圧変動除去比（PSRR:Power Supply Rejection Ratio）特性が劣化してしまうという問題が生ずる。
かかるＰＳＲＲの劣化が生ずるのは、電源電圧が変動した場合、トランジスタＴ１のソース電圧が、電源電圧の変動と共に変動する一方、容量素子Ｃ１を介して印加されるゲート電圧は、容量素子Ｃ１と寄生容量Ｃ２との容量値の比に応じて減衰し、カレントミラー回路５１Ａを構成するトランジスタＴ１，Ｔ２のゲート・ソース間電圧Ｖｇｓの変動を招き、回路ブロックＣＢに供給される電流が変動してしまうためである。

本発明は、上記実状に鑑みてなされたもので、電源電圧変動除去比の低下を招くことなく電流源で発生したノイズの低減、抑圧を可能とする電流源回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る電流源回路は、
カレントミラー回路を有し、前記カレントミラー回路の入力側に設けられた定電流源の電流を、前記カレントミラー回路の出力側に接続された回路ブロックへ供給可能に構成されてなる電流源回路であって、
電源とグランドとの間に分圧用第１及び第２の抵抗器を直列接続して設け、前記分圧用第１及び第２の抵抗器により得られた分圧電圧を前記カレントミラー回路の電源電圧として供給せしめる一方、
前記カレントミラー回路を構成するＭＯＳトランジスタのゲートと前記電源との間に設けられた第１の容量素子と、前記カレントミラー回路の入力側のＭＯＳトランジスタと前記定電流源との接続点と前記ＭＯＳトランジスタのゲートとを接続するフィルタ用抵抗器と、前記ＭＯＳトランジスタのゲートに生ずる寄生容量とでフィルタ回路を構成せしめ、前記分圧用第１及び第２の抵抗器の抵抗値の比と、前記寄生容量と前記第１の容量素子の容量値の比とを同一に設定することで、電源電圧変動に対する電源電圧変動除去比の向上を可能としてなるものである。
また、本発明の目的を達成するため、本発明に係る電流源回路は、
カレントミラー回路を有し、前記カレントミラー回路の入力側に設けられた定電流源の電流を、前記カレントミラー回路の出力側に接続された回路ブロックへ供給可能に構成されてなる電流源回路であって、
電源とグランドとの間に分圧用第１及び第２の抵抗器を直列接続して設け、前記分圧用第１及び第２の抵抗器により得られた分圧電圧を前記カレントミラー回路の電源電圧として供給せしめる一方、
前記カレントミラー回路を構成するＭＯＳトランジスタのゲートと前記電源との間に設けられた第１の容量素子と、前記カレントミラー回路の出力側のＭＯＳトランジスタのゲートと前記第１の容量素子との接続点と前記カレントミラー回路の入力側のＭＯＳトランジスタのゲートとを接続するフィルタ用抵抗器と、前記ＭＯＳトランジスタのゲートに生ずる寄生容量とでフィルタ回路を構成せしめ、前記分圧用第１及び第２の抵抗器の抵抗値の比と、前記寄生容量と前記第１の容量素子の容量値の比とを同一に設定することで、電源電圧変動に対する電源電圧変動除去比の向上を可能としてなるものも好適である。

本発明によれば、電源電圧を分圧する抵抗器の抵抗値の比と、フィルタ回路を構成する容量素子と寄生容量の容量値の比とを一致させることで、電流源で発生したノイズをフィルタ回路で抑圧、低減しつつ、電源電圧が変動した場合にあっても、フィルタ動作が影響を受けることなく、回路ブロックへの安定した電流供給が確保されるという効果を奏するものである。

本発明の実施の形態における電流源回路の第１の回路構成例を示す回路図である。本発明の実施の形態における電流源回路のＰＳＲＲ及びノイズの低減度を従来回路と共に説明する説明図である。本発明の実施の形態における電流源回路の第２の回路構成例を示す回路図である。本発明の実施の形態における電流源回路の第３の回路構成例を示す回路図である。本発明の実施の形態における電流源回路の第４の回路構成例を示す回路図である。従来の電流源回路の一回路構成例を示す回路図である。図６に示された電流源回路にノイズ除去のためのフィルタ回路を付加した場合の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における電流源回路の第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における電流源回路は、カレントミラー回路５１と、定電流源５と、フィルタ回路５２と、分圧用第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）１１，１２と主たる構成要素として、回路ブロック（図１においては「ＣＢ」と表記）５３へ定電流供給を可能に構成されてなるものである。

以下、具体的に説明すれば、まず、電源電圧ＶＤＤを供給する電源（図示せず）とグランドとの間には、分圧用第１及び第２の抵抗器１１，１２が直列接続されて設けられている。
一方、カレントミラー回路５１は、第１及び第２のＭＯＳＦＥＴ（以下「ＭＯＳトランジスタ」と称する）１，２と定電流源５とを有して構成されており、本発明の実施の形態においては、第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｔ１」、「Ｔ２」と表記）１，２として、ＰチャンネルＭＯＳトランジスタが用いられている。
第１及び第２のＭＯＳトランジスタ１，２のソースは、相互に接続されると共に、分圧用第１及び第２の抵抗器１１，１２の相互の接続点に接続されている。

また、第１及び第２のＭＯＳトランジスタ１，２のゲートは、相互に接続されると共に、その接続点には、フィルタ回路５２を構成する第１の容量素子（図１においては「Ｃ１」と表記）２１の一端とフィルタ用抵抗器１３の一端が接続されている。
そして、第１の容量素子２１の他端は、図示されない電源に接続されて電源電圧ＶＤＤが印加されるようになっている一方、フィルタ用抵抗器１３の他端は、第１のＭＯＳトランジスタ１のドレインに接続されている。

さらに、第１のＭＯＳトランジスタ１のドレインとグランドとの間には、定電流源５が直列接続されて設けられている。
また、第２のＭＯＳトランジスタ２のドレインとグランドとの間には、回路ブロック５３が直列接続されて設けられている。
かかる構成のカレントミラー回路５１においては、入力側の第１のＭＯＳトランジスタ１と直列接続されて設けられた定電流源５の電流が、出力側の第２のＭＯＳトランジスタ２を介して、回路ブロック５３へ供給されるようになっている。なお、回路ブロック５３は、本発明の実施の形態の電流源回路によって電流供給されて回路動作するものであれば良く、特定の回路構成に限定される必要はないものである。

フィルタ回路５２は、従来同様のもので、第１の容量素子２１と、寄生容量（図１においては「Ｃ２」と表記）２２と、フィルタ用抵抗器１３とから構成されてなるもので、寄生容量は、第１及び第２のトランジスタ１，２の構造上生ずるものであり、特に、図１における寄生容量２２は、第１及び第２のトランジスタ１，２ゲートとグランドとの間、すなわち、ゲートとドレインとの間に生ずる寄生容量成分及びフィルタ用抵抗器１３のグランドとの間に生ずる寄生容量成分である。

次に、かかる構成における回路動作等について説明する。
本発明の実施の形態における電流源回路にあっては、第１及び第２のＭＯＳトランジスタ１，２のゲートには、第１の容量素子２１と寄生容量２２との容量比（容量値の比）に応じて電源電圧ＶＤＤが減衰されたゲート電圧が印加されると共に、そのゲート電圧に対応して、第１及び第２のＭＯＳトランジスタ１，２のソースにも、分圧用第１及び第２の抵抗器１１，１２を設けたことにより減衰された電圧が印加されるものとなっている。

換言すれば、電源電圧ＶＤＤが変動したとしても、カレントミラー回路５１を構成する第１及び第２のＭＯＳトランジスタ１，２のゲート・ソース間電圧は、変動しないように構成されたものとなっている。
かかる作用は、第１の容量素子２１と寄生容量２２の容量比Ｃ１：Ｃ２と、分圧用第２の抵抗器１２と分圧用第１の抵抗器１１の抵抗比（抵抗値の比）Ｒ２：Ｒ１を一致させることで実現可能となっている。

例えば、図１に示された回路において、電源電圧ＶＤＤが変動した場合、第１及び第２のＭＯＳトランジスタ１，２のゲート電圧の変動は、Ｖｇ＝Ｃ１×ＶＤＤ／（Ｃ１＋Ｃ２）となる。
また、第１及び第２のＭＯＳトランジスタ１，２のソース電圧の変動は、Ｖｓ＝Ｒ２×ＶＤＤ／（Ｒ１＋Ｒ２）となる。
したがって、容量比のＣ１：Ｃ２と、抵抗比のＲ２：Ｒ１の比を一致させることで、電源電圧ＶＤＤの値によらず、カレントミラー回路５１を構成する第１及び第２のＭＯＳトランジスタ１，２のゲート・ソース間電圧Ｖｇｓをほぼ一定とすることが可能となり、電源電圧の変動が生じても、回路ブロック５３には、ほぼ一定の電流供給が確保されることとなる。

具体的な数値例を挙げれば、例えば、Ｃ１＝１０ｐＦ、Ｃ２＝１ｐＦの場合、抵抗値は、Ｒ１＝５０ＫΩ、Ｒ２＝５００ＫΩとすれば良い。なお、寄生容量値Ｃ２は、通常、第１及び第２のトランジスタ１，２の具体的な仕様に応じて概略値が定まるので、それを用いると好適である。

図２には、本発明の実施の形態における電流源回路におけるノイズ低減度と電源電圧変動除去比（PSRR:Power Supply Rejection Ratio）を、回路シミュレータにより従来回路と比較した説明図が示されており、以下、同図を参照しつつノイズの低減度とＰＳＲＲについて説明する。
まず、図２において、（Ａ）は、フィルタ回路を設けていない従来の電流源回路であり、（Ｂ）は、フィルタ回路を設けた従来の電流源回路であり、（Ｃ）は、本発明の実施の形態における電流源回路である。また、図２において、符号６は、電源変動ノイズ源を表している。
なお、図２においては、図を見易くするため、ノイズ源６を除いて、他の各構成要素についての符号を省略している。

フィルタ回路の無い従来の電流源回路（図２の（Ａ）参照）において、ノイズレベルが−１００ｄＢＶである場合、これにフィルタ回路を設けると（図２の（Ｂ）参照）、ノイズレベルは−１１１．１ｄＢＶとなり、フィルタ回路によるノイズ低減の効果があることが確認できる。
これに対して、本願発明の電流源回路にあっては、ノイズレベルは、−１１４．０ｄＢＶと、フィルタ回路のみが設けられた従来の電流源回路（図２の（Ｂ）参照）に対してさらに改善されることが確認できる。

一方、ＰＳＲＲについては、従来の２つの回路（図２の（Ａ）及び（Ｂ）参照）が、それぞれ−４４．４ｄＢ、−２０．０ｄＢであるのに対して、本発明の電流源回路は、−８４．８ｄＢと格段に改善されることが確認できる。
特に、フィルタ回路のみを設けた従来の電流源回路（図２の（Ｂ）参照）の場合、ＰＳＲＲについは、フィルタ回路の無い従来の電流源回路（図２の（Ａ）参照）よりも悪化することが確認できるものとなっている。
本願発明の電流源回路においてＰＳＲＲが格段に改善されているのは、第１及び第２のＭＯＳトランジスタ１，２のソースと電源との間に、分圧用第１の抵抗器１１が設けられたことでノイズ低減が図られているものと考えられる。

本発明の実施の形態のような回路構成とすることで、単に電流源回路だけのＰＳＲＲの悪化を抑圧するだけでなく、電流源回路を用いた回路全体のＰＳＲＲの向上を図るように用いることが可能である。
かかる点に関して、図３、図４に示された他の回路構成例として第２、第３の回路構成例の回路図を参照しつつ説明する。
なお、図１に示された回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この２つの回路構成例は、先の図１における回路ブロック５３のさらに具体的な構成例を示したものである。

最初に、第２の回路構成例における具体的な回路構成について、図３を参照しつつ説明する。
この第２の回路構成例において、図１に示された回路ブロック５３は、第１及び第２のバッファ回路（図２においては、それぞれ「Block1」、「Block2」と表記）５４，５５と、ＰチャンネルＭＯＳトランジスタである第３のＭＯＳトランジスタ３と、電流調整用抵抗器１４とを有して構成されたものとなっている。

具体的には、まず、第２のＭＯＳトランジスタ２のドレインとグランドとの間に、電流調整用抵抗器１４と第３のＭＯＳトランジスタ３が直列接続されて設けられている。すなわち、第２のＭＯＳトランジスタ２のドレインには、電流調整用抵抗器１４の一端が接続され、この電流調整用抵抗器１４の他端は、第３のＭＯＳトランジスタ３のソースに接続され、第３のＭＯＳトランジスタ３のドレインはグランドに接続されたものとなっている。

また、第１のバッファ回路５４は、その入力段が外部から入力信号が印加可能になっている一方、出力段は、第３のＭＯＳトランジスタ３のゲートに接続されている。
さらに、第２のバッファ回路５５は、その入力段が第２のＭＯＳトランジスタ２のドレインと電流調整用抵抗器１４の相互の接続点に接続される一方、出力段には出力信号が出力されるようになっている。

次に、第３の回路構成例における具体的な回路構成について、図４を参照しつつ説明する。なお、図１、図３に示された回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、図３に示された回路構成例における電流調整用抵抗器１４が省かれた構成を有するものである。
すなわち、第２のＭＯＳトランジスタ２のドレインは、第３のＭＯＳトランジスタ３のソースに接続され、第３のＭＯＳトランジスタ３のドレインはグランドに接続されたものとなっている。

この２つの回路構成例において、本願発明の回路部分、すなわち、第１の容量素子２１、フィルタ用抵抗器１３、分圧用第１及び第２の抵抗器１，２を設けることは、オフセットを発生することとなる。
しかし、第１のバッファ回路５４と第２のバッファ回路５５にも、それぞれＰＳＲＲがあり、これら第１のバッファ回路５４、第２のバッファ回路５５は、それぞれの電源変動に対して同相出力する回路であったり、また、逆相出力する回路であったりして、その変動の和として最終出力が決定するものである。

本願発明は、ＰＳＲＲを、Ｒ１，Ｒ２とＣ１，Ｃ２の比で、同相でも逆相でも調整することが可能であり、回路全体のＰＳＲＲを最適に設定することが可能である。
例えば、第１及び第２のバッファ回路５４，５５が、共に電源電圧に対して同相出力する構成を有する回路である場合、Ｒ２／（Ｒ１＋Ｒ２）を小さく設定し、Ｃ１／（Ｃ１＋Ｃ２）を大きく設定することで、本願発明の電流源回路の電源に対する変動を逆相で出力するようにして、全体で打ち消すようにすることが可能となる。

また、上述とは逆に、第１及び第２のバッファ回路５４，５５が、共に電源電圧に対して逆相出力する構成を有する回路である場合、Ｒ２／（Ｒ１＋Ｒ２）を大きく設定し、Ｃ１／（Ｃ１＋Ｃ２）を小さく設定することで、本願発明の電流源回路の電源に対する変動を同相で出力するようにして、全体で打ち消すようにすることが可能となる。

上述の第２、第３の回路構成例における違いは、ＰＳＲＲをキャンセルする電流を、電圧変換する際に、第２の回路構成例（図３参照）にあっては、第３のＭＯＳトランジスタ３と電流調整用抵抗器１４で決定するか、第３の回路構成例（図４参照）にあっては、第３のＭＯＳトランジスタ３だけで決定するかの点にある。
これら２つの回路構成例を比較すると、電流調整用抵抗器１４を設けた第２の回路構成例のほうが、電流電圧変換のゲインを高く調整することができ、Ｒ１、Ｒ２、Ｃ１、Ｃ２による調整範囲が、第３の回路構成例に比して広く確保可能である。

図５には、本発明の実施の形態における電流源回路の第４の回路構成例を示す。この第４の回路構成例は、図１で説明したフィルタ用抵抗器１３の接続方法を変更したものである。すなわち、具体的には、フィルタ用抵抗器１３は、第１及び第２のＭＯＳトランジスタ１，２のゲート間に直列接続して設けられたものとなっている。このように接続した場合でも、フィルタ回路５２を構成することができる。

電源電圧変動除去比の低下を招くことなく電流源で発生したノイズの確実な低減、抑圧が所望される電流源回路に適用できる。

１１…分圧用第１の抵抗器
１２…分圧用第２の抵抗器
２１…第１の容量素子
２２…寄生容量
５１…カレントミラー回路
５２…フィルタ回路
５３…回路ブロック

Claims

カレントミラー回路を有し、前記カレントミラー回路の入力側に設けられた定電流源の電流を、前記カレントミラー回路の出力側に接続された回路ブロックへ供給可能に構成されてなる電流源回路であって、
電源とグランドとの間に分圧用第１及び第２の抵抗器を直列接続して設け、前記分圧用第１及び第２の抵抗器により得られた分圧電圧を前記カレントミラー回路の電源電圧として供給せしめる一方、
前記カレントミラー回路を構成するＭＯＳトランジスタのゲートと前記電源との間に設けられた第１の容量素子と、前記カレントミラー回路の入力側のＭＯＳトランジスタと前記定電流源との接続点と前記ＭＯＳトランジスタのゲートとを接続するフィルタ用抵抗器と、前記ＭＯＳトランジスタのゲートに生ずる寄生容量とでフィルタ回路を構成せしめ、前記分圧用第１及び第２の抵抗器の抵抗値の比と、前記寄生容量と前記第１の容量素子の容量値の比とを同一に設定することで、電源電圧変動に対する電源電圧変動除去比の向上を可能としたことを特徴とする電流源回路。
カレントミラー回路を有し、前記カレントミラー回路の入力側に設けられた定電流源の電流を、前記カレントミラー回路の出力側に接続された回路ブロックへ供給可能に構成されてなる電流源回路であって、
電源とグランドとの間に分圧用第１及び第２の抵抗器を直列接続して設け、前記分圧用第１及び第２の抵抗器により得られた分圧電圧を前記カレントミラー回路の電源電圧として供給せしめる一方、
前記カレントミラー回路を構成するＭＯＳトランジスタのゲートと前記電源との間に設けられた第１の容量素子と、前記カレントミラー回路の出力側のＭＯＳトランジスタのゲートと前記第１の容量素子との接続点と前記カレントミラー回路の入力側のＭＯＳトランジスタのゲートとを接続するフィルタ用抵抗器と、前記ＭＯＳトランジスタのゲートに生ずる寄生容量とでフィルタ回路を構成せしめ、前記分圧用第１及び第２の抵抗器の抵抗値の比と、前記寄生容量と前記第１の容量素子の容量値の比とを同一に設定することで、電源電圧変動に対する電源電圧変動除去比の向上を可能としたことを特徴とする電流源回路。