JP5012412B2

JP5012412B2 - 増幅装置及びバイアス回路

Info

Publication number: JP5012412B2
Application number: JP2007277627A
Authority: JP
Inventors: 和明大石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-10-25
Filing date: 2007-10-25
Publication date: 2012-08-29
Anticipated expiration: 2027-10-25
Also published as: US20090108939A1; JP2009105810A; US7629853B2

Description

本発明は増幅装置及びバイアス回路に関する。

図１は増幅装置の一例を示す。増幅装置は増幅器とバイアス回路を有する。増幅器は第１ＦＥＴ、第２ＦＥＴ及び負荷抵抗を直列接続形式で含む。第１ＦＥＴのドレインは第２ＦＥＴを介して増幅器の出力端子に接続される。第１ＦＥＴのソースは低電位源に接続される。第１ＦＥＴのゲートは、キャパシタを介して信号源Ｓに接続される。更に、ゲートにはＧｍ補償バイアス回路からのバイアスが与えられる。

第１ＦＥＴに流れる電流の変化分ΔI_ampは、ゲート電圧Vinの変化分に比例し、比例係数Gmは相互コンダクタンスと呼ばれる：
ΔI_amp＝Gm×ΔVin。
従って負荷抵抗Ｒにかかる電圧変化ΔVoutは、
ΔVout＝R×ΔIamp＝R×Gm×ΔVin
と書ける。増幅器の利得は、R×Gmで定義される。Gm補償バイアス回路は、第１FETの相互コンダクタンスGmが負荷抵抗Rに反比例することを保証するように適切なバイアスをFETのゲートに与える。利得R×Gmが一定値をとるようにすることで、FETの製造プロセスや動作時の温度変動等に起因する増幅特性のばらつきを小さく抑制できる。一般に、集積回路LSIの中では同じ形式の抵抗Rは、製造プロセス変動等に対して同じように変化するからである。FETの相互コンダクタンスGmが負荷抵抗Rに反比例するようにしたバイアス回路例については、例えば特許文献１（第００３０段落、第９図）に記載されている。
特開２００２−１８５２８８号公報

図２は図１の第１ＦＥＴのドレイン電流及びドレイン電圧の関係を示す。FETのソース及びドレイン間の抵抗R_DSが比較的大きい場合、ドレイン電圧が多少変動してもドレイン電流はほとんど変化しない。即ち、ΔVに対するΔIはかなり小さく無視できる。従って第1FETのドレイン電圧V1が多少変化したとしても、各ＦＥＴを流れる電流I_ampはさほど影響を受けない。ＦＥＴを流れる電流Iampが変動してしまうとＦＥＴの相互コンダクタンスＧｍも変動してしまうが、Rdsが比較的大きい場合、前述のようにIampは変動しにくいため、利得変動は小さい。

ところで、トランジスタの微細化が進むにつれて、ソース及びドレイン間の抵抗R_DSが比較的小さくなってくると、ドレイン電圧変動に応じたドレイン電流変動が無視できなくなる。即ち、ΔVに対するΔIが比較的大きくなる。このため、第２ＦＥＴの状態に応じて電流Iampが変化し、第１ＦＥＴのドレイン電圧及び電流も変化しやすくなる。製造プロセス変動や動作温度等に起因してドレイン電流Iampが変化すると、増幅器の利得も変化してしまうことになる。特に、第２ＦＥＴの閾値電圧Ｖｔｈが製造プロセス等に起因してばらついた値をとると、増幅器の利得もかなりばらついてしまうことが懸念される。

本発明の課題は、増幅器の利得の安定化を図るため、増幅器を構成する直列に接続された電界効果トランジスタのバイアスの安定化を図るバイアス回路を提供することである。

本発明で使用される増幅装置は、
負荷抵抗と第２ＦＥＴのドレインが接続され、
第２ＦＥＴのソースと第１ＦＥＴのドレインが接続された構造を有する増幅器と、
前記第１ＦＥＴに第１バイアス電流を供給する第１バイアス回路と、前記第２ＦＥＴのゲートに第２バイアス電圧を供給する第２バイアス回路とを有する。前記第２バイアス回路は、前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記第１バイアス回路の出力電圧とが等しくまたは連動するように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する。

本発明によれば、増幅器を構成する直列に接続された電界効果トランジスタのバイアスの安定化を図り、増幅器の利得の安定化を図ることができる。

本発明の一形態で使用される増幅装置は、負荷抵抗、第１及び第２ＦＥＴが直列に接続された構造を有する増幅器と、前記第１ＦＥＴに第１バイアス電流を供給する第１バイアス回路と、前記第２ＦＥＴのゲートに第２バイアス電圧を供給する第２バイアス回路とを有する。前記第２バイアス回路は、前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記第１バイアス回路の出力電圧とが等しくまたは連動するように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する。

前記第２バイアス回路は、前記第１バイアス回路の出力に接続されたゲートを有する第１補助ＦＥＴと、接続ノードを介して前記第１補助ＦＥＴに直列に接続された第２補助ＦＥＴと、前記第１バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す信号を前記第２ＦＥＴのゲートに及び第２補助ＦＥＴのゲートに与える比較装置とを備えてもよい。

或いは、前記第２バイアス回路は、前記第１及び第２ＦＥＴの接続ノードに接続された入力を有するローパスフィルタと、前記第１バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す信号を前記第２ＦＥＴのゲートに与える比較装置とを備えてもよい。
前記第１バイアス回路は、
第１電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第３ＦＥＴと、
第２電流が流れる第１電極及び第２電極を有し、前記第３ＦＥＴの前記ゲートに接続されたゲートを有する第４ＦＥＴと、
前記第３ＦＥＴの第２電極または前期第４ＦＥＴの第２電極に接続された第１抵抗と、
前記第３ＦＥＴの第１電極の電圧である第１電圧及び前記第４ＦＥＴの第１電極の電圧である第２電圧の比較結果に応じた信号を出力する比較装置と、
を有し、該比較装置から出力される信号により、前記第１電圧と前記第２電圧が等しくなるように制御されてもよい。

前記第４ＦＥＴの相互コンダクタンスは、前記第３ＦＥＴの第１抵抗に反比例するように制御される。

前記第３及び第４ＦＥＴがＮチャネルＦＥＴであり、前記第３ＦＥＴの第１電極と高電位源との間に前記第１流源としてＰチャネルＦＥＴが設けられ、前記第４ＦＥＴの第１電極と高電位源との間に前期第２電流源としてＰチャネルＦＥＴが設けられ、前記第３ＦＥＴの第２電極または前記第４ＦＥＴの一方の第２電極は、第１抵抗を介して低電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は低電位源に接続されてもよい。

前記第１バイアス回路の前記比較装置の出力は、前記ＰチャネルＦＥＴのゲートに与えられてもよい。

前記第１バイアス回路の前記比較装置は、演算増幅器で構成されてもよい。

前記第１ＦＥＴは、歪除去抵抗器を介して低電位源に接続されてもよい。

前記第１ＦＥＴ及び前記第１補助ＦＥＴは、歪除去抵抗器を介して低電位源にそれぞれ接続されてもよい。

前記第１及び第２補助ＦＥＴは、電圧調整抵抗器を介して直列に接続されてもよい。
前記比較装置は、演算増幅器で構成されてもよい。

前記増幅器は、第１信号を入力する第１端子と、第２信号を受信する第２端子を有し、該第１及び第２信号を乗算した第３信号を出力するギルバート型ミキサを構成し、前記第１バイアス回路は前記第１端子にバイアス電圧を供給し、前記第２バイアス回路は前記第２端子にバイアス電圧を供給してもよい。

図３は本発明の第１実施例による増幅装置を示す。増幅装置は、増幅器と、Gm補償バイアス回路と、安定化バイアス回路とを含む。

増幅器は、図１で説明したのと同様な構成及び機能を有する。増幅器は、高電位源と低電位源の間に直列に接続された負荷抵抗Ｒと第１及び第２のＮチャネル電界効果トランジスタＦＥＴ（第１ＦＥＴ及び第２ＦＥＴと言及する）とを有する。第１ＦＥＴのドレインは第２ＦＥＴを介して増幅器の出力端子に接続される。第１ＦＥＴのソースは低電位源に接続される。第１ＦＥＴのゲートは、キャパシタを介して信号源Ｓに接続される。本実施例で使用されるＦＥＴ（少なくとも第１ＦＥＴ）では、ドレイン電圧に応じてドレイン電流が実質的に線形に変化する程度に、ソースドレイン抵抗R_DSは小さいものとする
Gm補償バイアス回路は、第１ＦＥＴのゲートにバイアスを与える。

本実施例では更に安定化バイアス回路が増幅装置に設けられている。安定化バイアス回路は、高電位源と低電位源の間で接続ノードＡを介して直列に接続された第１及び第２のＮチャネル電界効果トランジスタ（第１及び第２補助ＦＥＴと言及する。）を有する。安定化バイアス回路は比較装置COMを更に有する。比較装置COMは、Gm補償バイアス回路の出力に接続された非反転入力（＋）、接続ノードＡに接続された反転入力（−）及び第２ＦＥＴ（及び第２補助ＦＥＴ）に接続された出力を有する。比較装置COMは、入力された信号の大小関係に応じた出力信号を出力する当該技術分野で既知の如何なる回路で構成されてもよい。比較装置は例えば演算増幅器で構成されてもよい。第１補助ＦＥＴは、増幅器の第１ＦＥＴと同じ電気特性を有する。第２補助ＦＥＴは増幅器の第２ＦＥＴと同じ電気特性を有する。比較装置COMは、Gm補償バイアス回路の出力電圧及び接続ノードＡの電圧V1'を比較し、比較結果を示す信号を第２補助ＦＥＴのゲートに及び第２ＦＥＴのゲートに与える。

上述したように、増幅器の第１ＦＥＴに流れる電流の変化分ΔI_ampは、ゲート電圧Vinの変化分に比例し、比例係数Gmは相互コンダクタンスと呼ばれる：
ΔI_amp＝Gm×ΔVin。
従って負荷抵抗Ｒにかかる電圧変化ΔVoutは、
ΔVout＝R×ΔIamp＝R×Gm×ΔVin
と書ける。増幅器の利得は、R×Gmで定義される。Gm補償バイアス回路は、第１FETの相互コンダクタンスGmが負荷抵抗Rに反比例することを保証するように適切なバイアスをFETのゲートに与える。利得R×Gmが一定値をとるようにすることで、FETの製造プロセスや動作時の温度変動等に起因する増幅特性のばらつきを小さくできることが期待される。しかしながら、トランジスタの微細化に伴ってFETのソースドレイン抵抗R_DSが小さくなり、ドレイン電流I_amp及び利得のばらつきが大きくなるおそれがある。この点に関し、本実施例は第２ＦＥＴのゲートに与えるバイアスの安定化を図り、ひいては増幅器の利得の安定化を図ろうとする。

安定化バイアス回路の第1及び第２補助ＦＥＴは、増幅器の第１及び第２ＦＥＴと実質的に同じ電気特性をそれぞれ有する。従って接続ノードＡである第１補助ＦＥＴのドレインの電圧V1'は、第１ＦＥＴのドレイン電圧を反映している。比較装置COMは、Gm補償バイアス回路の出力電圧と接続ノードＡの電圧V1'とを比較し、比較結果の大小関係に応じた信号を出力する。仮に、Gmバイアス回路の出力電圧がより大きかったとする。これは、第１ＦＥＴのドレイン電圧V1が本来の値より小さいことに相当する。この場合、図示の比較装置COMはその大小関係に応じて電圧を上げ、その電圧は第２補助ＦＥＴのゲートに及び第２ＦＥＴのゲートに与えられる。Ｎチャネルトランジスタである第２補助ＦＥＴ及び第２ＦＥＴは、ゲート電圧の上昇を受けたことに応じてソース電圧が上昇する。その結果、接続ノードＡの電位が上昇し、比較装置COMに入力される電圧は等しくなろうとし、ひいては第１ＦＥＴのドレイン電圧も上昇する。

逆に、Gmバイアス回路の出力電圧がより小さかったとする。これは、第１ＦＥＴのドレイン電圧が本来の値より大きいことに相当する。この場合、図示の比較装置COMはその大小関係に応じて電圧を下げ、その電圧は第２補助ＦＥＴのゲートに及び第２ＦＥＴのゲートに与えられる。Ｎチャネルトランジスタである第２補助ＦＥＴ及び第２ＦＥＴは、ゲート電圧の下降を受けたことに応じてソース電圧が加工する。その結果、接続ノードＡの電位V1'が下降し、比較装置COMに入力される電圧は等しくなろうとし、ひいては第１ＦＥＴのドレイン電圧も下降する。このように接続ノードＡの電位V1'が安定し、その電位に対応する第１ＦＥＴのドレイン電圧Ｖ１も安定するようになる。

なお、接続ノードＡの電圧と第１ＦＥＴのドレイン電圧が同一であることは必須でない。例えば、接続ノードＡと第２補助ＦＥＴのソースノードとの間（図中、Ｂで示される付近）に電圧調整抵抗Rxが挿入されたとする。この場合、電圧調整抵抗Rxにかかる電位差の分だけ反転入力（−）の電圧は低くなる。このため、比較装置COMは電圧調整抵抗Rxが無かった場合に比べて、より高い電圧を出力するようになる。この信号が第２ＦＥＴのゲートに入力されることで、第１ＦＥＴのドレイン電圧を、より高くすることができる。より一般的には、比較装置COMの入力に何らかのオフセット電圧を加えることで、第２ＦＥＴに送る制御信号の極性変化点（ゼロ点）を変えることができる。

図１や図３に示される増幅器には第１及び第２ＦＥＴが含まれるので、増幅器の利得の安定化を図る観点からは、第２ＦＥＴのバイアスだけでなく、第１ＦＥＴのバイアスの安定化も考慮した方がよい。本発明の第２実施例は、Gm補償バイアス回路から第１ＦＥＴに与えられるバイアスの安定化も図ろうとする。本実施例によるGm補償バイアス回路を説明する前に、従来のGm補償バイアス回路が使用された場合の問題点を指摘する。

図４は従来のGm補償バイアス回路に使用される回路例を示す。Gm補償バイアス回路は、第１のＰチャネル及びＮチャネルＦＥＴと、第２のＰチャネル及びＮチャネルＦＥＴとを含む。第１のＰチャネルＦＥＴは、高電位源に接続されたソースと、ゲートと、該ゲートに接続されたドレインとを有する。第１のＮチャネルＦＥＴは、第３ＦＥＴと言及され、第１のＰチャネルＦＥＴのドレインに接続されたドレインと、ゲートと、抵抗Ｒｓを介して低電位源に接続されたソースとを有する。第２のＰチャネルＦＥＴは、高電位源に接続されたソースと、第１のPチャネルFETのゲートに接続されたゲートと、ドレインとを有する。第２のＮチャネルＦＥＴは、第４ＦＥＴと言及され、第２のＰチャネルＦＥＴのドレインに接続されたドレインと、該ドレインに接続されたゲートと、低電位源に接続されたソースとを有する。

概して、Gm補償バイアス回路は電流ミラー回路を構成し、第１のPチャネルＦＥＴ及び第３ＦＥＴに流れる基準電流Irefは、第２のPチャネルＦＥＴ及び第４ＦＥＴに流れるバイアス電流Ibiに反映される。この場合において、基準電流Iref及びバイアス電流Ibiが等しかったならば、第４ＦＥＴの相互コンダクタンスgmは、次式のように近似できる。

ここで、Rsは第３ＦＥＴのソースに接続された第１抵抗(Rs)を表す。上記の数式から分かるように、第３ＦＥＴの相互コンダクタンスgmは、Iref=Ibiの場合、第１抵抗Rsに反比例する。従って、バイアス電流Ibiに比例する電流が、後段の増幅器に供給されるならば、バイアスの安定化を図ることができ、増幅器の利得の安定化を図ることができる。

図２に関連して言及したように、FETのソース及びドレイン間の抵抗R_DSが比較的大きい場合、ドレイン電圧が多少変動してもドレイン電流はさほど変化しない。第３及び第４ＦＥＴのドレイン電圧V3,V4が多少異なっていたとしても、Iref=Ioutの関係を保つことができ、上記の近似式 gm∝1/Rs は成立し、所期の動作が保証される。しかしながら、トランジスタの微細化が進むにつれて、ソース及びドレイン間の抵抗R_DSが比較的小さくなってくると、ドレイン電圧変動に応じたドレイン電流変動が無視できなくなる。このため、第３及び第４ＦＥＴのドレイン電圧V3,V4は共に等しいことが要求される。しかしながら実際には、製造プロセス変動や動作温度等に起因して、第３及び第４ＦＥＴのドレイン電圧V3,V4が同じでなくなる場合も生じ、その場合、Iref=Ioutの関係が維持されず、上記の近似式 gm∝1/Rs は成立しなくなる。その結果、所期の動作も保証されなくなる。

図５は本実施例によるGm補償バイアス回路を示す。Gm補償バイアス回路は、図４で説明済みの要素と同様の要素を有し、それらについて重複的な説明は省略される。図５のGm補償バイアス回路は比較装置COMを更に有し、比較装置COMは、第３ＦＥＴのドレインに接続された非反転入力（＋）と、第４ＦＥＴのドレインに接続された反転入力（−）と、第１及び第２のＰチャネルＦＥＴ双方のゲートに接続された出力とを有する。比較装置COMの非反転入力及び出力の間には、位相調整回路が設けられている。位相調整回路は図示の例では、キャパシタ単独で構成されているが、キャパシタ、インダクタ、抵抗器その他の適切な如何なる組み合わせ（例えば、キャパシタと抵抗器の直列接続された回路）で構成されてもよい。また、位相調整回路は、反転入力と出力の間に設けられてもよい。基準電流側及びバイアス電流側の間で相対的な位相を適切に設定し、発振してしまうことを防止できればよいからである。

図４の回路の場合と同様に、図５のGm補償バイアス回路も電流ミラー回路を構成し、第３FETに流れる基準電流Irefは、第４FETに流れるバイアス電流Ibiに反映される。そして、基準電流Iref及びバイアス電流Ibiが等しかったならば、第４FETの相互コンダクタンスgmは、1/Rsに比例する。従ってバイアス電流Ibiに比例する電流が、後段の増幅器に供給されるならば、バイアスの安定化を図ることができ、増幅器の利得の安定化を図ることができる。

Gm補償バイアス回路は、第３及び第４FETのドレイン電圧V3,V4が常に等しくなるように制御される。これを説明するため、第１及び第２FETを等価回路で置換したモデルを考察する。

図６に示されるように、ゲートとドレインの接続された第３FETは、1/(2gm)の値を有する抵抗回路と考えることができる。但し、スケール因子Kが４であることが仮定されている。この場合、第３FETのドレイン電圧変化ΔV3は、
ΔV3＝(1/(2gm)＋Rs)×ΔIref
と書ける。従って、
ΔIref＝2gm/(1＋2gm×Rs)ΔV1≦gm×ΔV3 ・・・（１）
となる。但し、gm×Rs>1/2であることが仮定されている。

一方、第４FETはｇｍ×ΔV3電流源と考えることができる。

ΔIbi＝gm×ΔV3 ・・・（２）
である。（１）式及び（２）式を参照するに、電圧に対する電流の観点からは、基準電流の変化ΔIrefは、バイアス電流の変化ΔIbiよりも緩やかであることが分かる（図５下側のグラフ参照。）。

仮に、Iref<Ibiになってしまったとする。第1及び第２のPチャネルFETのソースドレイン間の抵抗R_DSが同程度であったとすると、V3>V4 となり、この電位差が比較装置COMに入力される。図示の例の場合、比較装置COMの非反転入力（＋）に比較的大きな電圧が印加され、反転入力（−）に比較的小さな電圧が印加される。比較装置COMはこの電圧の大小関係に応じた比較出力信号（図示の例では、電位差に応じた高電位）を出力する。比較出力信号は第１及び第２のPチャネルFETのゲートにそれぞれ入力される。第１及び第２のPチャネルＦＥＴは高電位をゲートでそれぞれ受けるので、電流を減少させる方向にむかう。基準電流Iref及びバイアス電流Ibiは少なくなり、第３及び第４ＦＥＴのドレイン電圧は等しくなる方向に変化し、V3≠V4及びIref<Ibiの状態から、V3＝V4及びIref=Ibi の状態に向かう。

逆に、Iref>Ibiになってしまったとする。この場合は、V3<V4 となり、この電位差が比較装置COMに入力される。図示の例の場合、比較装置COMの非反転入力（＋）に比較的小さな電圧が印加され、反転入力（−）に比較的大きな電圧が印加される。比較装置COMはこの電圧の大小関係に応じた比較出力信号（この場合、電位差に応じた低電位）を出力する。比較出力信号は第１及び第２のＰチャネルFETのゲートにそれぞれ入力される。第１及び第２のＰチャネルFETは電流を増加させる方向にむかう。基準電流Iref及びバイアス電流Ibiは多くなり、第３及び第４ＦＥＴのドレイン電圧は等しくなる方向に変化し、V3≠V4及びIref>Ibiの状態から、V3＝V4及びIref=Ibi の状態に向かう。

本実施例によれば、Gm補償バイアス回路の比較装置COMに入力された電位差（極性も含む）に応じた比較出力信号に応じて、基準電流Iref及びバイアス電流Ibiが増やされる又は減らされ、Iref=Ibiが実現され、V3=V4になるように制御が行われる。更に、安定化バイアス回路の動作と相俟って、V1=V1'=V3=V4となるように、制御が行われる。即ち、第1ＦＥＴ、第1補助ＦＥＴ、第３ＦＥＴ及び第４ＦＥＴのドレイン電圧がそれぞれ等しくなるように制御が行われる。その結果、増幅器の第１及び第２ＦＥＴ双方のバイアスを安定させることができ、増幅器の利得を極めて安定させることができる。

図７は本実施例の変形例を示す。Gm補償バイアス回路の出力は、図５に示されるように第３ＦＥＴのドレイン（電圧V3）から取り出されてもよいし、第４ＦＥＴのドレイン（電圧V4）から取り出されてもよい。それらは等しくなるように制御されるからである。動作の安定性を図る観点からは、その出力は、図７に示されているように、第５ＦＥＴ及び第６ＦＥＴで構成される電流ミラーを介して取り出されてもよい。図示の例では、第５ＦＥＴは比較装置COMの出力に接続されたゲート、高電位源に接続されたソース及び接続ノードＥに接続されたドレインを有する。第６ＦＥＴは接続ノードＥに接続されたドレイン、該ドレインに接続されたゲート及び歪補償抵抗を介して低電位源（典型的には、ＧＮＤ）に接続されたソースを有する。第６ＦＥＴのゲート及びドレインは、安定化バイアス回路の比較装置COMの非反転入力（＋）に接続されている。概して図７に示される回路例は、波線枠で囲まれている要素を含む点で図５の回路例と異なる。歪補償抵抗を設けることで、増幅器に歪補償機能を持たせることができる。ソース又はドレインを歪補償抵抗を介して電位源に接続することは、本実施例だけでなく、他の実施例で行われてもよい。

図８は本発明の第３実施例による増幅装置を示す。増幅装置は、増幅器と、Gm補償バイアス回路と、安定化バイアス回路とを含む。増幅器及びGm補償バイアス回路は第２実施例で説明されたものと同じ構成及び機能を有するので、重複的な説明は省略される。本実施例では、第２実施例のものとは異なる安定化バイアス回路が使用されている。

安定化バイアス回路はローパスフィルタLPF及び比較装置COMを有する。LPFは、増幅器の第１及び第２ＦＥＴの接続ノード（電圧V1）に接続された入力と、比較装置COMの反転入力（−）に接続された出力とを有する。比較装置COMは、Gm補償バイアス回路の出力に接続された非反転入力（＋）と、ローパスフィルタLPFの出力に接続された反転入力（−）と、第２ＦＥＴのゲートに接続された出力とを有する。ローパスフィルタLPFは、増幅器の第1及び第２ＦＥＴの接続ノードの電圧から高周波成分を除去し、低周波成分を出力する。言い換えれば、ローパスフィルタLPFは増幅器のＶ１から小信号成分を除去し、直流電圧に相当する成分を抽出する。簡明化のため、ローパスフィルタＬＰＦは抵抗とキャパシタを有し、抵抗は、比較装置の反転入力（−）と第1及び第２ＦＥＴの接続ノードとの間に接続された、キャパシタはその抵抗に並列に接続されている。しかしながら、当該技術分野で既知の適切な如何なるローパスフィルタ回路が使用されてもよい。ローパスフィルタLPFの出力とGm補償バイアス回路の出力は、比較装置COMで比較され、比較結果の大小関係に応じた信号を出力する。

仮に、Gmバイアス回路の出力電圧がV1より大きかったとする。これは、第１ＦＥＴのドレイン電圧が本来の値より小さいことに相当する。この場合、図示の比較装置COMはその大小関係に応じて電圧を上昇させ、その信号は第２ＦＥＴのゲートに与えられる。Ｎチャネルトランジスタである第２ＦＥＴは、ゲートの上昇に応じてソース電圧を上昇させようとする。その結果、第１ＦＥＴのドレイン電圧V1も上昇する。

逆に、Gmバイアス回路の出力電圧がV1'より小さかったとする。これは、第１ＦＥＴのドレイン電圧が本来の値より大きいことに相当する。この場合、図示の比較装置COMはその大小関係に応じて電圧を減少させ、その信号は第２ＦＥＴのゲートに与えられる。Ｎチャネルトランジスタである第２ＦＥＴは、ゲート電圧の下降に応じてソース電圧を減少させようとする。その結果、第１ＦＥＴのドレイン電圧V1も下降する。

第1及び第２実施例も本実施例も第１ＦＥＴのドレイン電圧V1が、Gm補償バイアス回路の出力電圧に等しくなるように、制御が行われる。第1及び第２実施例では第１及び第２ＦＥＴの複製物に相当する第１及び第２補助ＦＥＴが用意され、第１ＦＥＴのドレイン電圧V1に相当する電圧V3が安定化バイアス回路の比較装置COMに入力されている。これに対して第３実施例では、第１ＦＥＴのドレイン電圧V1がローパスフィルタＬＰＦを介して安定化バイアス回路の比較装置COMに入力されている。第1及び第２補助ＦＥＴを設けなくてよいので、第３実施例は回路構成の簡易化を図る等の点で有利である。第1及び第２実施例は、制御対象となる第1ＦＥＴのドレイン電圧V1を比較装置側にフィードバックしていないので、第１ＦＥＴのドレインに不要な寄生素子が形成されず、増幅器の安定動作の観点から有利である。

図９は本発明の第４実施例による増幅装置を示す。増幅装置は、Gm補償バイアス回路と、安定化バイアス回路と、ミキサとを含む。Gm補償バイアス回路及び安定化バイアス回路は図５で説明済みの回路と同様なので、重複的な説明は省略される。第４実施例では、第１〜３実施例の増幅器に相当する部分がミキサを構成する。ミキサは、信号S1及び信号S2を受け、それらを乗算した信号Soutを出力する。一例としてミキサが無線通信機の周波数変換部に使用され、信号S1が局部発信周波数信号(Lo)に、信号S2が無線周波数信号に対応してもよい。

ミキサは、差動増幅器を２組並列な位置関係で含む。トランジスタ対は２つのNチャネル電界効果トランジスタ（第６及び第７FETと言及する。）を含み、高電位源と、第６及び第７ＦＥＴのドレインとの間に出力抵抗Ｒがそれぞれ接続されている。第６及び第７ＦＥＴのゲートは乗算される一方の信号Ｓ１を受け、ソースは互いに接続され、接続ノードの電位は便宜上V5と言及される。この接続ノードに接続されたドレインと、Gm補償バイアス回路の出力に接続されたゲートと、低電位源に接続されたソースとを有するNチャネル電界効果トランジスタ（第５ＦＥＴと言及する。）有する。第５ＦＥＴのゲートは、乗算される他方の信号Ｓ２を受ける。

他方の差動増幅器もトランジスタ対及び電流源を含む。トランジスタ対は２つのNチャネル電界効果トランジスタ（第９及び第１０FETと言及する。）を含む。第９及び第１０ＦＥＴのドレインは、第６及び第７ＦＥＴのドレインにそれぞれ接続され、従って出力抵抗Ｒにそれぞれ接続されている。第９及び第１０ＦＥＴのゲートは乗算される一方の信号Ｓ１を受け、ソースは互いに接続され、接続ノードの電位は便宜上V5'と言及される。この接続ノードに接続されたドレインと、Gm補償バイアス回路の出力に接続されたゲートと、低電位源に接続されたソースとを有するNチャネル電界効果トランジスタ（第８ＦＥＴと言及する。）を有する。第８ＦＥＴのゲートは、乗算される他方の信号Ｓ２を受ける。

第１〜第３実施例の増幅器の第１ＦＥＴは第４実施例の第５ＦＥＴに関連付けることができる。第１〜第３実施例の増幅器の第２ＦＥＴは第４実施例の第６，第７ＦＥＴに関連付けることができる。第１〜第３実施例で第１ＦＥＴのドレイン電圧V1を安定化させたのと同様に、第４実施例では第５ＦＥＴのドレイン電圧V5及び第８ＦＥＴのドレイン電圧V5'の安定化が図られる。より具体的には、第５及び第８ＦＥＴは第1補助ＦＥＴに関連付けられ、第６及び第７ＦＥＴのトランジスタ対と第９及び第１０ＦＥＴのトランジスタ対は第２補助ＦＥＴに関連付けられる。従って安定化バイアス回路により、Gm補償バイアス回路の出力電圧及び第１補助ＦＥＴのドレイン電圧V1'が等しくなるようにすると、第５ＦＥＴのドレイン電圧V5と、第８ＦＥＴのドレイン電圧V5'と、Gm補償バイアス回路の出力電圧とが等しくなる（V3＝V4＝V1'＝V5＝V5'）。これにより、ミキサで使用される増幅器の利得の安定化を図ることができる。

図１０は、第４実施例と従来例とのシミュレーションによる比較結果を示す。図９のミキサと従来のバイアス例（定電圧源）を含む増幅装置が多数製造された場合、増幅装置の利得がどのような値をとるか（即ち、どのようにばらつくか）がシミュレートされ、利得の典型値(TYP)、最小値(MIN)及び最大値(MAX)が判定された。図９のミキサとバイアス回路を含む増幅装置が多数製造された場合、増幅装置の利得がどのような値をとるか（即ち、どのようにばらつくか）もシミュレートされ、利得の典型値(TYP)、最小値(MIN)及び最大値(MAX)が判定された。シミュレーションでは、製造プロセス変動や動作温度等も考慮された。

図１０左側に示されているように、従来のバイアス回路（定電圧源）が使用された場合、利得の最小値３．３は典型値８．１に対して−４．８ｄＢ（−６０％）も逸脱しており、利得の最大値９．９は典型値８．１に対して＋１．８ｄＢ（＋２２％）も逸脱しており、ばらつきの幅は典型値の８２％にも及んでいる。これに対して第４実施例のバイアス回路が使用された場合、図１０右側に示されているように、利得の最小値５．４は典型値８．１に対して−２．７ｄＢ（−３３％）しか逸脱しておらず、利得の最大値９．１も典型値８．１に対して＋１．０ｄＢ（＋１２％）しか逸脱しておらず、ばらつきの幅は典型値の４５％に過ぎない（従来の約１／２で済む）。従って本実施例によれば、従来よりも利得の安定化を図ることができる。

以上本発明は特定の実施例を参照しながら説明されてきたが、本発明は説明された増幅器の回路構成に限定されず、利得の安定化を図る適切な如何なる増幅器に使用されてもよい。

各実施例は単なる例示に過ぎず、当業者は様々な変形例、修正例、代替例、置換例等を理解するであろう。例えば、FETを組み合わせる論理は正論理でもよいし、負論理でもよい。即ち、Nチャネル及びPチャネルの極性を説明済みのものと逆にしてもよい。発明の理解を促すため具体的な数値例を用いて説明がなされたが、特に断りのない限り、それらの数値は単なる一例に過ぎず適切な如何なる値が使用されてもよい。各実施例の区分けは本発明に本質的ではなく、２以上の実施例が必要に応じて使用されてよい。説明の便宜上、本発明の実施例に係る装置は機能的なブロック図を用いて説明されたが、そのような装置はハードウエアで、ソフトウエアで又はそれらの組み合わせで実現されてもよい。本発明は上記実施例に限定されず、本発明の精神から逸脱することなく、様々な変形例、修正例、代替例、置換例等が本発明に包含される。

以下、本発明により教示される手段を例示的に列挙する。
（付記１）
負荷抵抗と第２ＦＥＴのドレインが接続され、
第２ＦＥＴのソースと第１ＦＥＴのドレインが接続された構造を有する増幅器と、
前記第１ＦＥＴに第１バイアス電流を供給する第１バイアス回路と、
前記第２ＦＥＴのゲートに第２バイアス電圧を供給する第２バイアス回路と、
を有し、前記第２バイアス回路は、
前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記第１バイアス回路の出力電圧とが連動するように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する増幅装置。
（付記２）
付記１において、
前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記第１バイアス回路の出力電圧とが等しくなるように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する増幅装置。
（付記３）
前記第２バイアス回路は、
前記第１バイアス回路の出力に接続されたゲートを有する第１補助ＦＥＴと、
接続ノードを介して前記第１補助ＦＥＴのドレインにソースが直列に接続された第２補助ＦＥＴと、
前記第１バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す信号を前記第２ＦＥＴのゲートに及び第２補助ＦＥＴのゲートに与える比較装置と、
を有する付記１又は２に記載の増幅装置。（３）
（付記４）
前記第２バイアス回路は、
前記第１及び第２ＦＥＴの接続ノードに接続された入力を有するローパスフィルタと、
前記第１バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す信号を前記第２ＦＥＴのゲートに与える比較装置と、
を有する請求項１又は２に記載の増幅装置。
（付記５）
前記第１バイアス回路は、
第１電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第３ＦＥＴと、
第２電流が流れる第１電極及び第２電極を有し、前記第３ＦＥＴの前記ゲートに接続されたゲートを有する第４ＦＥＴと、
前記第３ＦＥＴの第２電極または前記第４ＦＥＴの第２電極に接続された第１抵抗と、
前記第３ＦＥＴの第１電極の電圧である第１電圧及び前記第４ＦＥＴの第１電極の電圧である第２電圧の比較結果に応じた信号を出力する比較装置と、
を有し、該比較装置から出力される信号により、前記第１電圧と前記第２電圧が等しくなるように、前記第１電流および前記第２電流が制御される付記３又は４記載の増幅装置。
（付記６）
前記第３及び第４ＦＥＴがＮチャネルＦＥＴであり、前記第３ＦＥＴの第１電極と高電位源との間に前記第１流源としてＰチャネルＦＥＴが設けられ、前記第４ＦＥＴの第１電極と高電位源との間に前期第２電流源としてＰチャネルＦＥＴが設けられ、前記第３ＦＥＴの第２電極または前記第４ＦＥＴの一方の第２電極は、第１抵抗を介して低電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は低電位源に接続される、付記５記載の増幅装置。
（付記７）
前記第３及び第４ＦＥＴがＰチャネルＦＥＴであり、前記第３ＦＥＴの第１電極と低電位源との間に前記第１流源としてＮチャネルＦＥＴが設けられ、前記第４ＦＥＴの第１電極と低電位源との間に前期第２電流源としてＮチャネルＦＥＴが設けられ、前記第３ＦＥＴの第２電極または前記第４ＦＥＴの一方の第２電極は、第１抵抗を介して高電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は高電位源に接続される、付記５記載の増幅装置。
（付記８）
前記第１バイアス回路の前記比較装置が、演算増幅器で構成される付記１記載の増幅装置。
（付記９）
前記第１ＦＥＴが、歪除去抵抗器を介して低電位源にそれぞれ接続される付記１記載の増幅装置。
（付記１０）
前記第１ＦＥＴ及び前記第１補助ＦＥＴが、歪除去抵抗器を介して低電位源にそれぞれ接続される付記２記載の増幅装置。
（付記１１）
前記第１及び第２補助ＦＥＴが、電圧調整抵抗器を介して直列に接続される付記２記載の増幅装置。
（付記１２）
前記比較装置が、演算増幅器で構成される付記１記載の増幅装置。
（付記１３）
前記第１バイアス回路は、
第１電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第３ＦＥＴと、
第２電流が流れる第１電極及び第２電極を有し、前記第３ＦＥＴの前記ゲートに接続されたゲートを有する第４ＦＥＴと、
前記第３ＦＥＴの第２電極または前期第４ＦＥＴの第２電極に接続された第１抵抗と、
前記第３ＦＥＴの第１電極及び前記第４ＦＥＴの第１電極に接続されたカレントミラー回路と、
を有する付記１〜４記載の増幅装置。
（付記１４）
前記第１信号が前記第１ＦＥＴのゲートに入力され、前記第２信号が前記第２ＦＥＴに入力される付記１１記載の増幅装置。
（付記１５）
前記第１ＦＥＴおよび第１補助ＦＥＴのソースは、抵抗器を介して低電位源または高電位源に接続さる、付記１〜３，４〜６に記載の増幅装置。
（付記１６）
前記増幅器は、第１信号を入力する第１端子と、第２信号を受信する第２端子を有し、該第１及び第２信号を乗算した第３信号を出力するギルバートセル型ミキサを構成し、前記第１バイアス回路は前記第１端子にバイアス電圧を供給し、前記第２バイアス回路は前記第２端子にバイアス電圧を供給する、付記１〜３，４〜６に記載の増幅装置。
（付記１７）
負荷抵抗、第１及び第２ＦＥＴが直列に接続された構造を有し且つ前記第１ＦＥＴに第１バイアス電流を供給するGm補償バイアス回路を有する増幅回路の前記第２ＦＥＴに第２バイアス電流を供給する安定化バイアス回路であって、
前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記Gm補償バイアス回路の出力電圧とが等しくなるように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する安定化バイアス回路。
（付記１８）
前記Gm補償バイアス回路の出力に接続されたゲートを有する第１補助ＦＥＴと、
接続ノードを介して前記第１補助ＦＥＴに直列に接続された第２補助ＦＥＴと、
を有し、前記比較装置は、前記Gm補償バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す制御信号を前記第２ＦＥＴのゲートに及び第２補助ＦＥＴのゲートに与える付記１７記載の安定化バイアス回路。
（付記１９）
前記第１及び第２ＦＥＴの接続ノードに接続された入力を有するローパスフィルタを更に有し、前記比較装置は、前記Gm補償バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す制御信号を前記第２ＦＥＴのゲートに与える付記１７記載の安定化バイアス回路。
（付記２０）
前記第１補助ＦＥＴが、歪除去抵抗器を介して低電位源にそれぞれ接続される付記１８記載の安定化バイアス回路。
（付記２１）
前記第１及び前記第２補助ＦＥＴが、電圧調整抵抗器を介して直列に接続される付記１８記載の安定化バイアス回路。
（付記２２）
前記比較装置が、演算増幅器で構成される付記１７記載の安定化バイアス回路。

増幅器の一例を示す図である。 FETのドレイン電流電圧特性を模式的に示す図である。本発明の第１実施例による増幅装置を示す図である。 Gm補償バイアス回路に従来の回路を用いた様子を示す図である。本発明の第２実施例による増幅装置を示す図である。 Gm補償バイアス回路の動作説明図を示す。変形例を示す図である。本発明の第３実施例による増幅装置を示す図である。本発明の第４実施例による増幅装置を示す図である。シミュレーション結果を示す図である。

符号の説明

Gm,gm 相互コンダクタンス
Rs ソース抵抗
Iref 基準電流
Ibi バイアス電流
COM 比較装置

Claims

負荷抵抗と第２ＦＥＴのドレインが接続され、
第２ＦＥＴのソースと第１ＦＥＴのドレインが接続された構造を有する増幅器と、
前記第１ＦＥＴに第１バイアス電流を供給する第１バイアス回路と、
前記第２ＦＥＴのゲートに第２バイアス電圧を供給する第２バイアス回路と、
を有し、前記第２バイアス回路は、
前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記第１バイアス回路の出力電圧とが連動するように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する増幅装置。
請求項１において、
前記第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、前記第１バイアス回路の出力電圧とが等しくなるように、前記第２ＦＥＴのゲートに制御信号を与える比較装置を有する増幅装置。
前記第２バイアス回路は、
前記第１バイアス回路の出力に接続されたゲートを有する第１補助ＦＥＴと、
接続ノードを介して前記第１補助ＦＥＴのドレインにソースが直列に接続された第２補助ＦＥＴと、
前記第１バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す信号を前記第２ＦＥＴのゲートに及び第２補助ＦＥＴのゲートに与える比較装置と、
を有する請求項１又は２に記載の増幅装置。
前記第２バイアス回路は、
前記第１及び第２ＦＥＴの接続ノードに接続された入力を有するローパスフィルタと、
前記第１バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す信号を前記第２ＦＥＴのゲートに与える比較装置と、
を有する請求項１又は２に記載の増幅装置。
前記第１バイアス回路は、
第１電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第３ＦＥＴと、
第２電流が流れる第１電極及び第２電極を有し、前記第３ＦＥＴの前記ゲートに接続されたゲートを有する第４ＦＥＴと、
前記第３ＦＥＴの第２電極または前記第４ＦＥＴの第２電極に接続された第１抵抗と、
前記第３ＦＥＴの第１電極の電圧である第１電圧及び前記第４ＦＥＴの第１電極の電圧である第２電圧の比較結果に応じた信号を出力する比較装置と、
を有し、該比較装置から出力される信号により、前記第１電圧と前記第２電圧が等しくなるように、前記第１電流および前記第２電流が制御される請求項３又は４記載の増幅装置。
前記第３及び第４ＦＥＴがＮチャネルＦＥＴであり、前記第３ＦＥＴの第１電極と高電位源との間に前記第１流源としてＰチャネルＦＥＴが設けられ、前記第４ＦＥＴの第１電極と高電位源との間に前記第２電流源としてＰチャネルＦＥＴが設けられ、前記第３ＦＥＴの第２電極または前記第４ＦＥＴの一方の第２電極は、第１抵抗を介して低電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は低電位源に接続される、請求項５記載の増幅装置。
前記第３及び第４ＦＥＴがＰチャネルＦＥＴであり、前記第３ＦＥＴの第１電極と低電位源との間に前記第１流源としてＮチャネルＦＥＴが設けられ、前記第４ＦＥＴの第１電極と低電位源との間に前記第２電流源としてＮチャネルＦＥＴが設けられ、前記第３ＦＥＴの第２電極または前記第４ＦＥＴの一方の第２電極は、第１抵抗を介して高電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は高電位源に接続される、請求項５記載の増幅装置。
前記第１バイアス回路は、
第１電流が流れる第１電極及び第２電極を有する第３ＦＥＴと、
第２電流が流れる第１電極及び第２電極を有し、前記第３ＦＥＴのゲートに接続されたゲートを有する第４ＦＥＴと、
前記第３ＦＥＴの第２電極または前記第４ＦＥＴの第２電極に接続された第１抵抗と、
前記第３ＦＥＴの第１電極及び前記第４ＦＥＴの第１電極に接続されたカレントミラー回路と、
を有する請求項１〜４の何れか１項に記載の増幅装置。
前記第１ＦＥＴおよび第１補助ＦＥＴのソースは、抵抗器を介して低電位源または高電位源に接続される、請求項１〜６の何れか１項に記載の増幅装置。
前記増幅器は、第１信号を入力する第１端子と、第２信号を受信する第２端子を有し、該第１及び第２信号を乗算した第３信号を出力するギルバートセル型ミキサを構成し、前記第１バイアス回路は前記第１端子にバイアス電圧を供給し、前記第２バイアス回路は前記第２端子にバイアス電圧を供給する、請求項１〜６の何れか１項に記載の増幅装置。