JP7366692B2

JP7366692B2 - 電源回路

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Publication number: JP7366692B2
Application number: JP2019199795A
Authority: JP
Inventors: 睦夫大東
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-11-01
Filing date: 2019-11-01
Publication date: 2023-10-23
Anticipated expiration: 2039-11-01
Also published as: JP2021072033A

Description

本開示は電源回路に関する。

電源回路は、参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、制御電圧に応じた値の電流を出力端子に出力する出力トランジスタと、出力端子の電圧を分圧してモニタ電圧を生成する分圧器と、モニタ電圧が参照電圧になるように制御電圧を出力する演算増幅器とを備える。

このような電源回路では、電源電圧が変動しても、電源電圧変動の周波数が低い場合には、演算増幅器が電源電圧変動を相殺するように動作し、出力トランジスタのゲート－ソース間電圧が一定に維持されるので、出力電圧に電源電圧変動の影響は現れない。

しかし、電源電圧変動の周波数が高くなると、演算増幅器が電源電圧変動に追随することができなくなり、出力電圧に現れる電源電圧変動の影響を抑制することができなくなる。この対策として、電源回路の出力端子に大容量の外付けコンデンサを接続して、出力電圧の変動を抑制する方法がある。しかし、この方法には、装置の大型化、高価格化を招くという問題がある。

また、特開２０１２－１６４０７８号公報（特許文献１）には、演算増幅器に含まれるトランジスタのバックゲートに、抵抗素子およびコンデンサを含むリップル除去率改善回路を接続する方法が開示されている。

特開２０１２－１６４０７８号公報

しかし、特許文献１では、リップル除去率改善回路が接続されるトランジスタのバックゲートと、他のトランジスタのバックゲートとを分離し、他のトランジスタのバックゲートに一定の電圧を印加する必要があるので、回路構成が複雑化するという問題があった。

それゆえに、本開示の主たる目的は、電源電圧変動の影響の低減化と回路構成の簡単化を図ることが可能な電源回路を提供することである。

本開示の電源回路は、参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、出力トランジスタ、分圧器、および演算増幅器を備えたものである。出力トランジスタは、第１の直流電圧を受ける第１の直流ラインに接続されたソースと、出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する。分圧器は、出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する。演算増幅器は、モニタ電圧が参照電圧になるように制御電圧を出力する。この演算増幅器は、第１のトランジスタおよびコンデンサを含む。第１のトランジスタは、第１の直流ラインに接続されたソースと、出力トランジスタのゲートに接続されるドレインとを有する。コンデンサは、第１のトランジスタのゲートと第２の直流ラインとの間に接続され、第１および第２の直流電圧間の第３の直流電圧に充電される。

この電源回路では、演算増幅器は、第１の直流ラインと出力トランジスタのゲートとの間に接続される第１のトランジスタと、第１のトランジスタのゲートと第２の直流ラインとの間に接続され、第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサとを含む。たとえば、第１の直流電圧が低下すると、第１のトランジスタのゲート－ソース間電圧が減少し、第１のトランジスタに流れる電流が減少して制御電圧が低下し、出力トランジスタのゲート－ソース間電圧の減少が抑制されて出力端子の電圧の低下が抑制される。したがって、出力電圧に現れる電源電圧変動の影響を低減化することができる。また、第１のトランジスタのゲートにコンデンサを接続すればよいので、回路構成の簡単化を図ることができる。

実施の形態１に従う電源回路の構成を示す回路図である。実施の形態２に従う電源回路の構成を示す回路図である。実施の形態３に従う電源回路の構成を示す回路図である。実施の形態４に従う電源回路の構成を示す回路図である。

以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている。なお、図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

実施の形態１．
図１は、実施の形態１に従う電源回路の構成を示す回路図である。図１において、この電源回路は、入力端子Ｔ１、出力端子Ｔ２、電源ラインＬ１、接地ラインＬ２、出力トランジスタ１、分圧器２、および演算増幅器５を備える。

入力端子Ｔ１は、参照電圧発生回路（図示せず）から参照電圧ＶＲを受ける。出力端子Ｔ２には、直流電圧ＶＯが出力される。出力端子Ｔ２は、負荷回路（図示せず）に接続される。電源ラインＬ１（第１の直流ライン）は、外部から電源電圧ＶＤＤ（第１の直流電圧）を受ける。接地ラインＬ２（第２の直流ライン）は、外部から接地電圧ＶＳＳ（第２の直流電圧）を受ける。

出力トランジスタ１は、ＰチャネルＭＯＳトランジスタであり、電源ラインＬ１に接続されるソースと、出力端子Ｔ２に接続されるドレインと、演算増幅器５から制御電圧ＶＣを受けるゲートとを有する。出力トランジスタ１のソース－ドレイン間には、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の大きさに応じた値の電流が流れる。

分圧器２は、出力端子Ｔ２と接地ラインＬ２との間に直列接続された抵抗素子３，４を含み、出力電圧ＶＯを分圧してモニタ電圧ＶＭを生成する。抵抗素子３，４の抵抗値をそれぞれＲ３，Ｒ４とすると、ＶＭ＝ＶＯ×Ｒ４／（Ｒ３＋Ｒ４）となる。

演算増幅器５は、モニタ電圧ＶＭが参照電圧ＶＲになるように制御電圧ＶＣを生成する。ＶＭ＝ＶＲとなったとき、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。演算増幅器５は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、抵抗素子６、コンデンサ７、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２、および電流源９を含む。

ＰチャネルＭＯＳトランジスタＰ１は、電源ラインＬ１に接続されたソースと、ともにノードＮ１に接続されたゲートおよびドレインとを含む。すなわち、ＰチャネルＭＯＳトランジスタＰ１は、ダイオード接続されている。ＰチャネルＭＯＳトランジスタＰ２は、電源ラインＬ１に接続されたソースと、ノードＮ２に接続されたドレインとを含む。

抵抗素子６は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート間に接続される。コンデンサ７は、ＰチャネルＭＯＳトランジスタＰ２のゲートと接地ラインＬ２との間に接続される。抵抗素子６およびコンデンサ７は、ＲＣフィルタ８を構成する。

ＰチャネルＭＯＳトランジスタＰ１で生成される電圧ＶＢ（第３の直流電圧）は、電源電圧ＶＤＤと接地電圧ＶＳＳの間の電圧である。バイアス電圧ＶＢは、抵抗素子６を介してＰチャネルＭＯＳトランジスタＰ２のゲートおよびコンデンサ７に与えられる。コンデンサ７は電圧ＶＢに充電される。

定常状態においては、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）は同じ電圧になるので、ＰチャネルＭＯＳトランジスタＰ１に流れる電流に応じた値の電流がＰチャネルＭＯＳトランジスタＰ２に流れる。ここでは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のサイズは同一であるものとする。この場合、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２には同じ値の電流が流れる。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、電源ラインＬ１とノードＮ１，Ｎ２との間に接続され、ノードＮ１に流れる電流に応じた値の電流をノードＮ２に流すカレントミラー回路を構成する。

ＮチャネルＭＯＳトランジスタＱ１は、ノードＮ１に接続されたドレインと、ノードＮ３に接続されたソースと、モニタ電圧ＶＭを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＱ１には、モニタ電圧ＶＭに応じた値の電流が流れる。

ＮチャネルＭＯＳトランジスタＱ２は、ノードＮ２に接続されたドレインと、ノードＮ３に接続されたソースと、入力端子Ｔ１から参照電圧ＶＲを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＱ２には、参照電圧ＶＲに応じた値の電流が流れる。

ＮチャネルＭＯＳトランジスタＱ１，Ｑ２は、それぞれノードＮ１，Ｎ２に接続された第１および第２のドレインと、ともにノードＮ３に接続された第１および第２のソースと、それぞれモニタ電圧ＶＭおよび参照電圧ＶＲを受ける第１および第２のゲートとを有する差動トランジスタ対を構成する。電流源９は、ノードＮ３から接地ラインＬ２に定電流を流す。したがって、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２に流れる電流の和は、一定値に維持される。

次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧にされて安定している場合について説明する。モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなる。トランジスタＰ１，Ｑ１は直列接続され、トランジスタＰ１，Ｐ２のゲートが互いに接続されているので、トランジスタＱ１，Ｐ１，Ｐ２には同じ値の電流が流れる。

したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、制御電圧ＶＣが低下する。制御電圧ＶＣが低下すると、出力トランジスタ１に流れる電流が増大し、モニタ電圧ＶＭが上昇する。

逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなる。したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、制御電圧ＶＣが上昇する。制御電圧ＶＣが上昇すると、出力トランジスタ１に流れる電流が減少し、モニタ電圧ＶＭが低下する。

このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。

次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下すると、ノードＮ１の電圧が低下し、コンデンサ７から抵抗素子６を介してノードＮ１に電流が流れ、コンデンサ７の端子間電圧が低下する。したがって、電源電圧ＶＤＤに比べてコンデンサ７の端子間電圧（すなわちＰチャネルＭＯＳトランジスタＰ２のゲート電圧）は遅れて低下する。

このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさ（絶対値）が減少し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が減少し、制御電圧ＶＣが低下する。

したがって、電源電圧ＶＤＤが低下すると、制御電圧ＶＣも低下するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の減少が抑制され、出力電圧ＶＯの変化が抑制される。

次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇すると、ノードＮ１の電圧が上昇し、ノードＮ１から抵抗素子６を介してコンデンサ７に電流が流れ、コンデンサ７の端子間電圧が上昇する。したがって、電源電圧ＶＤＤに比べてコンデンサ７の端子間電圧（すなわちＰチャネルＭＯＳトランジスタＰ２のゲート電圧）は遅れて上昇する。

このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が増大し、制御電圧ＶＣが上昇する。

したがって、電源電圧ＶＤＤが上昇すると、制御電圧ＶＣも上昇するので、出力トランジスタ１のゲート－ソース間電圧Ｖｇｓ（＝ＶＣ－ＶＤＤ）の変化が抑制され、出力トランジスタ１に流れる電流の増大が抑制され、出力電圧ＶＯの変化が抑制される。

以上のように、本実施の形態１では、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート間に抵抗素子６を接続し、ＰチャネルＭＯＳトランジスタＰ２のゲートと接地ラインＬ２との間にコンデンサ７を接続したので、電源電圧ＶＤＤの変動による出力電圧ＶＯの変動を小さく抑制することができる。

また、抵抗素子６およびコンデンサ７をＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートに接続するので、トランジスタのバックゲートにリップル除去率改善回路を接続する特許文献１に比べ、回路構成の簡単化を図ることができる。

なお、電源電圧ＶＤＤが変化した場合にＰチャネルＭＯＳトランジスタＰ２のゲート電圧が維持される時間は、抵抗素子６の抵抗値とコンデンサ７の容量値とから求められる時定数によって決まる。したがって、電源電圧ＶＤＤの変動による出力電圧ＶＯの変動が小さくなるように、抵抗素子６の抵抗値とコンデンサ７の容量値は設定される。また、コンデンサ７が初期充電された後には、ＲＣフィルタ８に流れる電流は小さいので、ＲＣフィルタ８を設けたことによる消費電流の増大は小さく抑えられる。

実施の形態２．
図２は、実施の形態２に従う電源回路の構成を示す回路図であって、図１と対比される図である。図２を参照して、この電源回路が図１の電源回路と異なる点は、演算増幅器５が演算増幅器１０で置換されている点である。

演算増幅器１０は、演算増幅器５にＰチャネルＭＯＳトランジスタＰ３、バイアス端子Ｔ３、および電流源１１を追加し、ＲＣフィルタ８をバイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間に接続したものである。

すなわち、ＰチャネルＭＯＳトランジスタＰ２のゲートは、ノードＮ１に直接接続される。ＰチャネルＭＯＳトランジスタＰ３は、電源ラインＬ１に接続されたソースと、ノードＮ２および出力トランジスタ１のゲートに接続されたドレインとを含む。バイアス端子Ｔ３は、バイアス電圧発生回路(図示せず)からバイアス電圧ＶＢを受ける。バイアス電圧ＶＢは、電源電圧ＶＤＤと接地電圧ＶＳＳの間の電圧である。バイアス電圧ＶＢは、電源電圧ＶＤＤに応じて変動してもよいし、電源電圧ＶＤＤに応じて変動しない一定電圧であっても構わない。

抵抗素子６は、バイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間に接続される。コンデンサ７は、ＰチャネルＭＯＳトランジスタＰ３のゲートと接地ラインＬ２との間に接続される。バイアス電圧ＶＢは、抵抗素子６を介してＰチャネルＭＯＳトランジスタＰ２のゲートおよびコンデンサ７に与えられる。コンデンサ７はバイアス電圧ＶＢに充電される。

ＰチャネルＭＯＳトランジスタＰ３には、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流が流れる。電流源１１は、ノードＮ２から接地ラインＬ２に定電流を流す。電源電圧ＶＤＤが定格電圧である場合には、ＰチャネルＭＯＳトランジスタＰ３に流れる電流と電流源１１に流れる定電流とが一致するように、バイアス電圧ＶＢ、定電流などが設定されている。

次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧にされて安定している場合について説明する。電源電圧ＶＤＤが定格電圧である場合には、ＰチャネルＭＯＳトランジスタＰ３に流れる全電流が電流源１１に流れる。

モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなる。トランジスタＰ１，Ｑ１は直列接続され、トランジスタＰ１，Ｐ２のゲートが互いに接続されているので、トランジスタＱ１，Ｐ１，Ｐ２には同じ値の電流が流れる。

逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなる。したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、制御電圧ＶＣが上昇する。制御電圧ＶＣが上昇すると、出力トランジスタ１に流れる電流が減少し、モニタ電圧ＶＭが低下する。このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。

次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下してバイアス電圧ＶＢが低下しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ３のゲート電圧は電源電圧ＶＤＤよりも遅れて低下する。このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが減少し、ＰチャネルＭＯＳトランジスタＰ３に流れる電流が減少し、制御電圧ＶＣが低下する。

次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇してバイアス電圧ＶＢが上昇しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ３のゲート電圧は電源電圧ＶＤＤよりも遅れて上昇する。このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ３に流れる電流が増大し、制御電圧ＶＣが上昇する。

以上のように、本実施の形態２では、バイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間に抵抗素子６を接続し、ＰチャネルＭＯＳトランジスタＰ３のゲートと接地ラインＬ２との間にコンデンサ７を接続したので、電源電圧ＶＤＤの変動による出力電圧ＶＯの変動を小さく抑制することができる。

また、抵抗素子６およびコンデンサ７をＰチャネルＭＯＳトランジスタＰ３のゲートに接続するので、トランジスタのバックゲートにリップル除去率改善回路を接続する特許文献１に比べ、回路構成の簡単化を図ることができる。

なお、本実施の形態２では、バイアス電圧発生回路(図示せず)からバイアス電圧ＶＢを受けるバイアス端子Ｔ３とＰチャネルＭＯＳトランジスタＰ３のゲートとの間にＲＣフィルタ８を接続したので、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート間にＲＣフィルタ８を接続した実施の形態１に比べ、ＲＣフィルタ８が演算増幅動作に与える影響を小さくすることができる。また、コンデンサ７が初期充電された後には、ＲＣフィルタ８に流れる電流は小さいので、ＲＣフィルタ８を設けたことによる消費電流の増大は小さく抑えられる。

実施の形態３．
図３は、実施の形態３に従う電源回路の構成を示す回路図であって、図２と対比される図である。図３を参照して、この電源回路が図２の電源回路と異なる点は、演算増幅器１０が演算増幅器１５で置換されている点である。

演算増幅器１５は、演算増幅器１０の電流源１１をＰチャネルＭＯＳトランジスタＰ４で置換したものである。ＰチャネルＭＯＳトランジスタＰ４は、出力トランジスタ１のゲートに接続されたソースと、接地ラインＬ２に接続されたドレインと、ノードＮ２に接続されたゲートとを含む。ＰチャネルＭＯＳトランジスタＰ３，Ｐ４は、ノードＮ２の電圧に応じた値の制御電圧ＶＣを出力トランジスタ１のゲートに与えるソースフォロワを構成する。

次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧にされて安定している場合について説明する。電源電圧ＶＤＤが定格電圧である場合には、ＰチャネルＭＯＳトランジスタＰ３のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の定電流が流れる。

したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも小さくなり、ノードＮ２の電圧が低下する。ノードＮ２の電圧が低下すると、ＰチャネルＭＯＳトランジスタＰ４に流れる電流が増大し、制御電圧ＶＣが低下し、出力トランジスタ１に流れる電流が増大し、モニタ電圧ＶＭが上昇する。

逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなる。したがって、トランジスタＰ２に流れる電流がトランジスタＱ２に流れる電流よりも大きくなり、ノードＮ２の電圧が上昇する。ノードＮ２の電圧が上昇すると、ＰチャネルＭＯＳトランジスタＰ４に流れる電流が減少し、制御電圧ＶＣが上昇し、出力トランジスタ１に流れる電流が減少し、モニタ電圧ＶＭが低下する。このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。

この実施の形態３では、実施の形態２と同じ効果が得られる他、ノードＮ２に現れる信号をソースフォロワ（Ｐ３，Ｐ４）を介して出力トランジスタ１のゲートに与えるので、電源回路の周波数特性の向上を図ることができる。

実施の形態４．
図４は、実施の形態４に従う電源回路の構成を示す回路図であって、図１と対比される図である。図４を参照して、この電源回路が図２の電源回路と異なる点は、バイアス端子Ｔ４が追加され、演算増幅器５が演算増幅器２０で置換されている点である。

バイアス端子Ｔ４は、バイアス電圧発生回路(図示せず)からバイアス電圧ＶＢ１を受ける。バイアス電圧ＶＢ１（第３の直流電圧）は、電源電圧ＶＤＤと接地電圧ＶＳＳの間の電圧である。バイアス電圧ＶＢ１は、電源電圧ＶＤＤに応じて変動してもよいし、電源電圧ＶＤＤに応じて変動しない一定電圧であっても構わない。

演算増幅器２０は、演算増幅器５にＰチャネルＭＯＳトランジスタＰ５，Ｐ６およびＮチャネルＭＯＳトランジスタＱ３，Ｑ４を追加したものである。ＰチャネルＭＯＳトランジスタＰ１のゲートは、そのドレインに接続される代わりに、バイアス端子Ｔ４に接続される。ＰチャネルＭＯＳトランジスタＰ１は、そのゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流をノードＮ１に流す電流源を構成する。ＰチャネルＭＯＳトランジスタＰ２は、そのゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流をノードＮ２に流す電流源を構成する。

ＰチャネルＭＯＳトランジスタＰ５は、ノードＮ１に接続されたソースと、ノードＮ４に接続されたドレインと、バイアス電圧ＶＢ２を受けるゲートとを有する。ＰチャネルＭＯＳトランジスタＰ６は、ノードＮ２に接続されたソースと、ノードＮ５に接続されたドレインと、バイアス電圧ＶＢ２を受けるゲートとを有する。バイアス電圧ＶＢ２（第４の直流電圧）は、電源電圧ＶＤＤと接地電圧ＶＳＳの間の一定電圧である。ＰチャネルＭＯＳトランジスタＰ５，Ｐ６は、ノードＮ１，Ｎ２の電圧の変動を抑制する。

ＮチャネルＭＯＳトランジスタＱ３は、ノードＮ４に接続されたゲートおよびドレインと、接地ラインＬ２に接続されたソースとを有する。ＮチャネルＭＯＳトランジスタＱ４は、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートと、接地ラインＬ２に接続されたソースとを有する。

ＮチャネルＭＯＳトランジスタＱ３，Ｑ４のゲートはともにノードＮ４に接続されているので、ＮチャネルＭＯＳトランジスタＱ３に流れる電流に応じた値の電流がＮチャネルＭＯＳトランジスタＱ４に流れる。ここでは、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４のサイズは同一であるものとする。この場合、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４には同じ値の電流が流れる。ＮチャネルＭＯＳトランジスタＱ３，Ｑ４は、ノードＮ４，Ｎ５と接地ラインＬ２との間に接続され、ノードＮ４に流れる電流に応じた値の電流をノードＮ５に流すカレントミラー回路を構成する。ノードＮ５は、出力トランジスタ１のゲートに接続される。このような演算増幅器２０は、フォールデッドカスコード増幅器と呼ばれる。

次に、この電源回路の動作について説明する。まず、電源電圧ＶＤＤが定格電圧となって安定している場合について説明する。電源電圧ＶＤＤが定格電圧にされて安定している場合には、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさに応じた値の電流が、電源ラインＬ１からＰチャネルＭＯＳトランジスタＰ１，Ｐ２を介してノードＮ１，Ｎ２に流れる。ノードＮ１に流入した電流はトランジスタＱ１，Ｐ５に分流され、ノードＮ２に流入した電流はトランジスタＱ２，Ｐ６に分流される。

モニタ電圧ＶＭが参照電圧ＶＲよりも低い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも小さくなり、ＰチャネルＭＯＳトランジスタＰ５に流れる電流がＰチャネルＭＯＳトランジスタＰ６に流れる電流よりも大きくなる。

トランジスタＰ５，Ｑ３は直列接続され、トランジスタＱ３，Ｑ４のゲートが互いに接続されているので、トランジスタＰ５，Ｑ３，Ｑ４には同じ値の電流が流れる。したがって、トランジスタＰ６に流れる電流がトランジスタＱ４に流れる電流よりも小さくなり、ノードＮ４の電圧（すなわち制御電圧ＶＣ）が低下し、出力トランジスタ１に流れる電流が増大してモニタ電圧ＶＭが上昇する。

逆に、モニタ電圧ＶＭが参照電圧ＶＲよりも高い場合には、ＮチャネルＭＯＳトランジスタＱ１に流れる電流がＮチャネルＭＯＳトランジスタＱ２に流れる電流よりも大きくなり、ＰチャネルＭＯＳトランジスタＰ５に流れる電流がＰチャネルＭＯＳトランジスタＰ６に流れる電流よりも小さくなる。

トランジスタＰ５，Ｑ３は直列接続され、トランジスタＱ３，Ｑ４のゲートが互いに接続されているので、トランジスタＰ５，Ｑ３，Ｑ４には同じ値の電流が流れる。したがって、トランジスタＰ６に流れる電流がトランジスタＱ４に流れる電流よりも大きくなり、ノードＮ４の電圧（すなわち制御電圧ＶＣ）が上昇し、出力トランジスタ１に流れる電流が減少してモニタ電圧ＶＭが低下する。このような動作が繰り返され、モニタ電圧ＶＭは参照電圧ＶＲに一致し、出力電圧ＶＯは、ＶＯ＝ＶＲ×（Ｒ３＋Ｒ４）／Ｒ４となる。

次に、電源電圧ＶＤＤが変動した場合について説明する。まず、電源電圧ＶＤＤが定格電圧から低下した場合について説明する。電源電圧ＶＤＤが低下してバイアス電圧ＶＢ１が低下しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ２のゲート電圧は電源電圧ＶＤＤよりも遅れて低下する。このため、電源電圧ＶＤＤが低下すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが減少し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が減少し、ノードＮ２，Ｎ５に流入する電流が減少して制御電圧ＶＣが低下する。

次に、電源電圧ＶＤＤが定格電圧から上昇した場合について説明する。電源電圧ＶＤＤが上昇してバイアス電圧ＶＢ１が上昇しても、ＲＣフィルタ８の作用により、ＰチャネルＭＯＳトランジスタＰ２のゲート電圧は電源電圧ＶＤＤよりも遅れて上昇する。このため、電源電圧ＶＤＤが上昇すると、ＰチャネルＭＯＳトランジスタＰ２のゲート－ソース間電圧Ｖｇｓ（＝ＶＢ－ＶＤＤ）の大きさが増大し、ＰチャネルＭＯＳトランジスタＰ２に流れる電流が増大し、ノードＮ２，Ｎ５に流入する電流が増大して制御電圧ＶＣが上昇する。

この実施の形態４では、実施の形態２と同じ効果が得られる他、フォールデッドカスコード型の演算増幅器２０を採用したので、演算増幅器２０のゲインを大きくすることができる。

今回開示された各実施の形態は、技術的に矛盾しない範囲で適宜組み合わせて実施することも予定されている。そして、今回開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。

Ｔ１入力端子、Ｔ２出力端子、Ｔ３，Ｔ４バイアス端子、Ｌ１電源ライン、Ｌ２接地ライン、１出力トランジスタ、２分圧器、３，４，６抵抗素子、５，１０，１５，２０演算増幅器、７コンデンサ、８ＲＣフィルタ、９，１１電流源。

Claims

参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
前記第１の直流ラインに接続されたソースと、ともに第１のノードに接続されたゲートおよびドレインとを有する第２のトランジスタと、
前記第１のノードと前記第１のトランジスタのゲートとの間に接続された抵抗素子と、
それぞれ前記第１のノードおよび前記出力トランジスタのゲートに接続された第１および第２のドレインと、ともに第２のノードに接続された第１および第２のソースと、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートとを有する差動トランジスタ対と、
前記第２のノードと前記第２の直流ラインとの間に定電流を流す電流源とを含む、電源回路。
参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
前記第１の直流ラインと第１および第２のノードとの間に接続され、前記第１のノードに流れる第１の電流に応じた値の第２の電流を前記第２のノードに流すカレントミラー回路と、
前記第１および第２のノードと第３のノードとの間に接続され、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートを有する差動トランジスタ対と、
前記第３のノードと前記第２の直流ラインとの間に第１の定電流を流す第１の電流源と、
一方端子が前記第３の直流電圧を受け、他方端子が前記第１のトランジスタのゲートに接続された抵抗素子と、
前記出力トランジスタのゲートと前記第２の直流ラインとの間に第２の定電流を流す第２の電流源とを含む、電源回路。
参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
前記第１の直流ラインと第１および第２のノードとの間に接続され、前記第１のノードに流れる第１の電流に応じた値の第２の電流を前記第２のノードに流すカレントミラー回路と、
前記第１および第２のノードと第３のノードとの間に接続され、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートを有する差動トランジスタ対と、
前記第３のノードと前記第２の直流ラインとの間に定電流を流す電流源と、
一方端子が前記第３の直流電圧を受け、他方端子が前記第１のトランジスタのゲートに接続された抵抗素子と、
前記出力トランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第２のノードに接続されたゲートを有する第２のトランジスタとを含む、電源回路。
参照電圧に応じた値の直流電圧を出力端子に出力する電源回路であって、
第１の直流電圧を受ける第１の直流ラインに接続されたソースと、前記出力端子に接続されたドレインと、制御電圧を受けるゲートとを有する出力トランジスタと、
前記出力端子と第２の直流電圧を受ける第２の直流ラインとの間の電圧を分圧してモニタ電圧を生成する分圧器と、
前記モニタ電圧が前記参照電圧になるように前記制御電圧を出力する演算増幅器とを備え、
前記演算増幅器は、
前記第１の直流ラインに接続されたソースと、前記出力トランジスタのゲートに接続されるドレインとを有する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第２の直流ラインとの間に接続され、前記第１および第２の直流電圧間の第３の直流電圧に充電されるコンデンサと、
それぞれ第１および第２のノードに接続された第１および第２のドレインと、ともに第３のノードに接続された第１および第２のソースと、それぞれ前記モニタ電圧および前記参照電圧を受ける第１および第２のゲートとを有する差動トランジスタ対と、
前記第３のノードと前記第２の直流ラインとの間に定電流を流す電流源と、
一方端子が前記第３の直流電圧を受け、他方端子が前記第１のトランジスタのゲートに接続された抵抗素子と、
前記第１の直流ラインに接続されたソースと、前記第３の直流電圧を受けるゲートと、前記第１のノードに接続されたドレインとを有する第２のトランジスタと、
前記第１のノードに接続されるソースと、第４のノードに接続されるドレインと、前記第１および第２の直流電圧間の第４の直流電圧を受けるゲートとを有する第３のトランジスタと、
前記第２のノードに接続されるソースと、第５のノードに接続されるドレインと、前記第４の直流電圧を受けるゲートとを有する第４のトランジスタと、
前記第４および第５のノードと前記第２の直流ラインとの間に接続され、前記第４のノードに流れる電流に応じた値の電流を前記第５のノードに流すカレントミラー回路とを含み、
前記第１のトランジスタのドレインは、前記第４のトランジスタを介して前記出力トランジスタのゲートに接続される、電源回路。