JP6132881B2 - 電圧可変利得増幅回路及び差動入力電圧の増幅方法 - Google Patents

Description

本発明は、利得制御電圧に応じて利得（ゲイン）がリニアに変化する電圧可変利得増幅回路及び差動入力電圧の増幅方法に関する。

従来、利得制御電圧に対して利得が離散的に変換するプログラマブル利得増幅回路や、利得制御電圧に対して利得の対数をとったものがリニアに変換する電圧可変利得
増幅回路が知られている。しかしながら、電圧可変利得増幅回路の応用分野によっては、利得の制御性を向上させるために、利得制御電圧に対して利得がリニアに、かつ連続的に変化する電圧可変利得増幅回路の開発が求められている。

特開平５−２１８７６７号公報

そこで、本発明は、利得制御電圧に対して利得がリニアに、かつ連続的に変化する電圧可変利得増幅回路を提供することを目的とする。また、本発明は、そのような電圧可変利得増幅回路の利得の電源電圧依存性を抑制することを目的とする。

さらに、本発明は、そのような電圧可変利得増幅回路の利得の半導体製造プロセスによるばらつき、並びに温度依存性を抑制することを目的とする。

本発明の電圧可変利得増幅回路は、実質的に一定の基準電流を生成する電流源と、
第１及び第２の入力電圧の差に応じて、第１及び第２の電流路に沿って前記基準電流を選択的に向ける差動入力段と、前記第１及び第２の電流路に沿って伝導される電流に応じて、差動出力電圧の第１及び第２の電圧を形成する出力段と、利得制御電圧に応じて、前記第１及び第２の電流路のそれぞれに付加電流を提供する電流バイパス回路と、を備え、該付加電流は前記利得制御電圧の変化に伴いリニアに変化するようにしたものである。

また、本発明の差動入力電圧の増幅方法は、実質的に一定な第１の電流を伝導させ、利得に応じて、第１及び第２の入力電圧の差に基づいて、前記第１の電流を第１及び第２の電流路のそれぞれに沿うように向け、前記第１及び第２の電流路に伝導される電流に応じて、差動出力電圧の第１及び第２の出力電圧を形成し、前記第１及び第２の電流路のそれぞれに付加電流を提供し、前記付加電流を利得制御電圧に応じてリニアに変化させるようにしたものである。

本発明によれば、利得制御電圧に対して利得がリニアに、かつ連続的に変化する電圧可変利得増幅回路及び差動入力電圧の増幅方法を提供することができる。また、本発明によれば、そのような電圧可変利得増幅回路の利得の電源電圧依存性を抑制することができる。さらに、本発明によれば、そのような電圧可変利得増幅回路の利得の半導体製造プロセスによるばらつき、並びに温度依存性を抑制することができる。

本発明の実施形態における電圧可変利得増幅回路のブロック図である。 本発明の実施形態における電圧可変利得増幅回路を構成する第１の差動増幅器の回路図である。 本発明の実施形態における電圧可変利得増幅回路を構成する利得制御電圧電流変換回路の第１の回路例の回路図である。 本発明の実施形態における電圧可変利得増幅回路を構成する電流バイパス回路の回路図である。 利得制御電流と利得制御電圧の関係を示す図である。 電圧可変利得増幅回路の利得と利得制御電圧の関係を示す図である。 本発明の実施形態における電圧可変利得増幅回路を構成する利得制御電圧電流変換回路の第２の回路例の回路図である。 利得制御電圧電流変換回路の第１の回路例における利得の電源電圧依存性を示す図である。 利得制御電圧電流変換回路の第２の回路例における利得の電源電圧依存性を示す図である。 本発明の実施形態における電圧可変利得増幅回路を構成する基準電流発生回路の第１の回路例（カスコード接続を用いる場合）の回路図である。 本発明の実施形態における電圧可変利得増幅回路を構成する基準電流発生回路の第２の回路例（カスコード接続を用いない場合）の回路図である。 図１０、図１１の電圧可変利得増幅回路を用いた２段増幅回路の回路図である。 図１０、図１１の電圧可変利得増幅回路を用いた１段増幅回路の回路図である。

図１は、本発明の実施形態における電圧可変利得増幅回路１００のブロック図である。電圧可変利得増幅回路１００は、第１の差動増幅器１、第２の差動増幅器２、利得制御電圧電流変換回路３、及び基準電流発生回路４を含んで構成されている。図２は、第１の差動増幅器１の回路図である。第２の差動増幅器２は、第１の差動増幅器１の差動出力を受けて動作し、第２の差動増幅器２と同じ回路構成を有している。電圧可変利得増幅回路１００は、半導体集積回路チップとして製造することができる。

＜本発明の基本原理＞
電圧可変利得増幅回路１００は、利得制御電圧に対して利得がリニア（線形）に、かつ連続的に変化するように構成される。先ず、図１、図２に基づき、この電圧可変利得増幅回路１００の基本原理を説明する。

１段目の第１の差動増幅器１の利得Ｇ１は、差動入力トランジスタ１１，１２のトランスコンダクタンスｇｍ（ｇｍ１＝ｇｍ２）と、第１及び第２の出力抵抗素子２２、２３の抵抗値ＲＯ（＝ＲＯ１＝ＲＯ２）により、Ｇ１＝ｇｍ×ＲＯにより決定される。２段目の第２の差動増幅器２の利得Ｇ２も、Ｇ２＝ｇｍ×ＲＯにより決定される。

電圧可変利得増幅回路１００において、第１の差動増幅器１と第２の差動増幅器２を直列接続しているので、２段目の第２の差動増幅器２から得られる全体の利得Ｇは、
Ｇ＝Ｇ１×Ｇ２＝（ｇｍ・ＲＯ）^２となる。後述するように、ｇｍ＝√Ｉｄ１であるから、全体の利得Ｇは、Ｉｄ１に比例することになる。（Ｇ∝Ｉｄ）ここで、Ｉｄ１は、第１の差動増幅器１の第１の差動入力トランジスタ１１のドレイン電流である。第２の差動入力トランジスタ１２のドレイン電流Ｉｄ２は、Ｉｄ１に等しい。（Ｉｄ１＝Ｉｄ２）
利得制御電圧電流変換回路３は、基本的には利得制御電圧ＶＣを利得制御電圧ＶＣに対してリニアに変化する利得制御電流ＩＣに変換する。したがって、第１及び第２の差動入力トランジスタ１１、１２のドレイン電流Ｉｄ１、Ｉｄ２が利得制御電流ＩＣに対してリニアに変化するように構成すれば、利得Ｇは、図６に示すように、利得制御電圧ＶＣに対してリニアに変化することになる。

＜第１の差動増幅器１の構成＞
第１の差動増幅器１の構成を図２に基づいて説明する。第２の差動増幅器２は、前述のように、第１の差動増幅器１と同じ構成を有している。

第１の差動増幅器１は、Ｐチャネル型ＭＯＳトランジスタからなる第１の差動入力トランジスタ１１、Ｐチャネル型ＭＯＳトランジスタからなる第２の差動入力トランジスタ１２、Ｐチャネル型ＭＯＳトランジスタからなる定電流源トランジスタ１３、１４、１５、Ｎチャネル型ＭＯＳトランジスタ１６、１７から成る第１のカレントミラー回路、Ｎチャネル型ＭＯＳトランジスタ１８、１９からなる第２のカレントミラー回路、位相補償用コンデンサと零点消去用抵抗からなる第１の位相補償回路２０及び第２の位相補償回路２１、第１の出力抵抗素子２２、第２の出力抵抗素子２３、第１のコンデンサＣ１、第２のコンデンサＣ２と、を含んで構成される。

実際には、第１の差動増幅器１には、後述する図４の電流バイパス回路５０が設けられるが、ここでは、電流バイパス回路５０を除いた構成を説明する。

定電流源トランジスタ１３、１４、１５のソースには、電源電圧ＶＤＤが印加される。定電流源トランジスタ１３のドレインには第１及び第２の差動入力トランジスタ１１，１２の共通ソースが接続される。定電流源トランジスタ１３のゲートには基準電流発生回路４からのバイアス電圧が印加され、一定のドレイン電流２×Ｉｄ１が基準電流として流れるように構成されている。第１及び第２の差動入力トランジスタ１１，１２には、それぞれドレイン電流Ｉｄ１、Ｉｄ２が流れるが、Ｉｄ１＝Ｉｄ２となるように、第１及び第２の差動入力トランジスタ１１、１２は、同じサイズ及び電気的特性を有しているものとする。

第１のカレントミラー回路は、第１の差動入力トランジスタ１１のドレインに接続され、第２のカレントミラー回路は、第２の差動入力トランジスタ１２のドレインに接続される。

定電流源トランジスタ１４、１５のゲートには、共通のバイアス電圧が印加される。第１及び第２の差動入力トランジスタ１１、１２の各ゲートには、それぞれ差動入力電圧ＶＩＮ、ＶＩＰが印加される。定電流源トランジスタ１４とＮチャネル型ＭＯＳトランジスタ１６の第１の接続ノードに接続された第１の出力端子２４と、定電流源トランジスタ１５とＮチャネル型ＭＯＳトランジスタ１９の第２の接続のノードに接続された第２の出力端子２５から、それぞれ差動出力電圧ＶＯＰ，ＶＯＮが出力される。

第１の出力端子２４と第２の出力端子２５の間には、第１の出力抵抗素子２２と第２の出力抵抗素子２３が直列に接続されている。第１の出力抵抗素子２２の抵抗値ＲＯ１と第２の出力抵抗素子２３の抵抗ＲＯ２は、等しい抵抗値ＲＯに設定されている。（ＲＯ１＝ＲＯ２＝ＲＯ）
第１のコンデンサＣ１は、第１の出力抵抗素子２２に並列に接続され、第２のコンデンサＣ２は、第２の出力抵抗素子２３に並列に接続される。また、第１の出力抵抗素子ＲＯ１と第２の出力抵抗素子ＲＯ２の接続ノードは、一定のコモン電圧ＶＣＯＭ（中心電圧）に調整される。

以下で、電圧可変利得増幅回路１００の利得Ｇ１を求める。いま、ＶＩＮがΔＶＩＮだけ変動し、それに応じて第１の差動入力トランジスタ１１のドレイン電流Ｉｄ１がΔＩｄ１だけ変動したとする。すると、ΔＩｄ１は、数式１で表わすことができる。

ｇｍ１は、第１の差動入力トランジスタ１１のトランスコンダクタンスであり、第２の差動入力トランジスタ１２のトランスコンダクタンスｇｍ２と等しい値ｇｍであるとする。（ｇｍ１＝ｇｍ２＝ｇｍ）
Ｎチャネル型ＭＯＳトランジスタ１６には、定電流源トランジスタ１４からの定電流が流れるので、ドレイン電流Ｉｄ１の変動分ΔＩｄ１は、第２の出力抵抗素子２２に流れ込むことになる。そのため、差動出力電圧ＶＯＮは、ΔＶＯＮだけ変動する。したがって、ΔＶＯＮは、数式２で表わすことができる。

同様に、ＶＩＰがΔＶＩＰだけ変動し、それに応じて第２の差動入力トランジスタ１２のドレイン電流Ｉｄ２がΔＩｄ２だけ変動したとする。すると、ΔＩｄ２は、数式３で表わすことができる。

また、ΔＩｄ２による差動出力電圧ＶＯＮの変動分ΔＶＯＮは、数式４で表わすことができる。

したがって、利得Ｇ１は、数式５で表わすことができる。

また、第１の差動入力トランジスタ１１の飽和領域における電流式から、Ｉｄ１は、数式６で表わされる。

μｐは移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｓ１はゲートサイズ比、Ｖｇｓ１はゲートソース間電圧、Ｖｔｐ１はしきい値電圧である。ゲートサイズ比とは、
第１の差動入力トランジスタ１１のチャネル幅をＷ、チャネル長をＬとすると、Ｗ／Ｌの比のことである。以下においても同様である。

すると、ｇｍ１は数式７で表わされる。

したがって、利得Ｇ１は、数式８で表わすことができる。利得Ｇ１は、√Ｉｄ１に比例することになる。

よって、電圧可変利得増幅回路１００の全体の利得Ｇは、数式９で表わされる。

ここで、β１は数１０で与えられる。

前述のように、利得制御電圧電流変換回路３は、利得制御電圧ＶＣを利得制御電圧ＶＣに対してリニアに変化する利得制御電流ＩＣに変換する。また、電流バイパス回路５０は、第１及び第２の差動入力トランジスタ１１、１２のドレイン電流Ｉｄ１、Ｉｄ２が利得制御電流ＩＣに対してリニアに変化するように構成される。

以下に、利得制御電圧電流変換回路３、電流バイパス回路５０の具体的な構成を説明する。

＜利得制御電圧電流変換回路３の構成＞
利得制御電圧電流変換回路３は、基本的には、抵抗素子３４を用いて電圧電流変換を行う回路であって、利得制御電圧ＶＣを利得制御電圧ＶＣに対してリニアに変化する第１の利得制御電流ＩＣ１、第２の利得制御電流ＩＣ２に変換する。ＩＣ１、ＩＣ２はカレントミラー回路により、それぞれ第１の差動増幅器１、第２の差動増幅器２に供給される。

図３（ａ）は、利得制御電圧電流変換回路３の回路図である。図示のように、利得制御電圧電流変換回路３は、利得電圧制御回路３１、オペアンプ３２、Ｐチャネル型ＭＯＳトランジスタからなる制御トランジスタ３３、電圧電流変換用の抵抗素子３４、バッファアンプ３５、発振防止用の位相補償回路３６、Ｐチャネル型ＭＯＳトランジスタからなる第１及び第２のミラートランジスタ３７、３８を含んで構成される。

利得電圧制御回路３１は、利得制御電圧ＶＣを直流レベルの基準電圧ＶＲＥＦに対して反転して反転利得制御電圧ＶＣ２を作成する回路である。利得電圧制御回路３１は、例えば、図３（ｂ）に示すように、反転入力端子（−）に入力抵抗素子３１１を介して利得制御電圧ＶＣが印加され、非反転入力端子（＋）に基準電圧ＶＲＥＦが印加されたオペアンプ３１０と、オペアンプ３１０の反転入力端子（−）と出力端子の間に接続された帰還抵抗素子３１２により構成される。入力抵抗素子３１１と帰還抵抗素子３１２の抵抗値をＲｘとする。

利得電圧制御回路３１から出力される反転利得制御電圧ＶＣ２は、オペアンプ３２の反転入力端子（−）に印加される。制御トランジスタ３３のゲートには、オペアンプ３２の出力電圧が印加され、そのソースに電源電圧ＶＤＤが印加される。

制御トランジスタ３３のドレインには、抵抗値ＲＣ２を有する抵抗素子３４の一方の端子が接続される。制御トランジスタ３３と抵抗素子３４の接続ノードは、オペアンプ３２の非反転入力端子（＋）に接続される。抵抗素子３４の他方の端子には、バッファアンプ３５を介して最小基準電圧ＶＲＥＦ_ＭＩＮが印加される。オペアンプ３２は、抵抗素子３４の一方の端子電圧がＶＣ２になるように、制御トランジスタ３３に制御電流ＩＣ０を流す。

以下、この利得制御電圧電流変換回路３の動作を説明する。まず、ΔＶＣ、ΔＶＣ２を数式１１、１２のように定義する。

ΔＶＣは、基準電圧ＶＲＥＦを基準とした利得制御電圧であり、ΔＶＣ２は、基準電圧ＶＲＥＦを基準とした反転利得制御電圧である。

反転利得制御電圧ＶＣ２は、利得制御電圧ＶＣをＶＲＥＦに対して反転したものなので、ΔＶＣ２は、数式１３のように、ΔＶＣの極性を反転したものである。

また、ΔＶＣ０を数式１４のように定義する。

−ΔＶＣ０〜ΔＶＣ０の範囲は利得制御電圧ΔＶＣが変化する範囲である。また、制御トランジスタ３３に制御電流ＩＣ０が流れ、第１及び第２のミラートランジスタ３７、３８にはそれぞれ第１及び第２の利得制御電流ＩＣ１、ＩＣ２が流れる。ＩＣ０、ＩＣ１、ＩＣ２は、各トランジスタサイズを等しくすることにより、同じ値に設定されることが好ましい。（ＩＣ０＝ＩＣ１＝ＩＣ２）
制御電流ＩＣ０は、数式１５で表わされる。

数式１２〜１４を用いて、数式１５のＩＣ０を変形すると、数式１６が導かれる。

数式１６の−１／ＲＣ２・ΔＶＣは、ΔＶＣについてリニアであり、ΔＶＣ０／ＲＣ２は固定値である。つまり、ＩＣ０は、ΔＶＣに対してリニアに変化する。図５に、ＩＣ０とΔＶＣの関係を示す。

この場合、ΔＶＣ０／ＲＣ２を数１７のように設定している。

Ｉｄ１は、上述のように、第１の差動入力トランジスタ１１のドレイン電流である。
（Ｉｄ１＝Ｉｄ２）したがって、利得制御電流ＩＣ１は、数式１８で表わされる。

＜電流バイパス回路５０の構成＞
電流バイパス回路５０は、第１及び第２の差動増幅器１、２における第１及び第２の差動入力トランジスタ１１、１２のドレイン電流Ｉｄ１、Ｉｄ２（Ｉｄ１＝Ｉｄ２）が、利得制御電流ＩＣ１に対してリニアに変化するように構成される。図４（ａ）は、電流バイパス回路５０の回路図である。図４（ｂ）は、電流バイパス回路５０と利得制御電圧電流変換回路３との接続関係を示す回路図である。

電流バイパス回路５０は、Ｎチャネル型ＭＯＳトランジスタからなる一対の第１のバイパストランジスタ５１、５２と、Ｐチャネル型ＭＯＳトランジスタからなる一対の第２のバイパストランジスタ５３、５４を含んで構成される。第１のバイパストランジスタ５１は、第１の差動入力トランジスタ１１と定電流源トランジスタ１３との接続ノードにドレインが接続され、ソースが接地されている。もう１つの第１のバイパストランジスタ５２は、第２の差動入力トランジスタ１２と定電流源トランジスタ１３との接続ノードにドレインが接続され、ソースが接地されている。

また、第２のバイパストランジスタ５３のドレインは、第１の差動入力トランジスタ１１と第１のカレントミラー回路を構成するＮチャネル型ＭＯＳトランジスタ１７のドレインとの接続ノードに接続されている。第２のバイパストランジスタ５３のソースには電源電圧ＶＤＤが印加される。もう１つの第２のバイパストランジスタ５４のドレインは、第２の差動入力トランジスタ１２と第２のカレントミラー回路を構成するＮチャネル型ＭＯＳトランジスタ１９のドレインとの接続ノードに接続されている。第２のバイパストランジスタ５４のソースには電源電圧ＶＤＤが印加される。

そして、一対の第２のバイパストランジスタ５３、５４の共通接続されたゲートには、利得制御電圧電流変換回路３のオペアンプ３２の出力が印加される。

また、第１のミラートランジスタ３７にはＮチャネル型ＭＯＳトランジスタ５５が直列に接続されている。Ｎチャネル型ＭＯＳトランジスタ５５のゲートとドレインは接続され、そのソースは接地される。Ｎチャネル型ＭＯＳトランジスタ５５のゲート
は、一対の第１のバイパストランジスタ５１、５２の共通接続されたゲートに接続される。Ｎチャネル型ＭＯＳトランジスタ５５と第１のバイパストランジスタ５１とは
カレントミラー回路を形成し、Ｎチャネル型ＭＯＳトランジスタ５５と第１のバイパストランジスタ５２は、もう１つのカレントミラー回路を形成する。

これにより、一対の第１のバイパストランジスタ５１，５２、及び一対の第２のバイパストランジスタ５３、５４には、それぞれ利得制御電圧電流変換回路３からの
利得制御電流ＩＣ１が流れるようになっている。

もし第１のバイパストランジスタ５１が無ければ、第１の差動入力トランジスタ１１には、定電流源トランジスタ１３のドレイン電流２×Ｉｄ１の半分のドレイン電流Ｉｄ１が流れるが、第１のバイパストランジスタ５１を設けることにより、利得制御電流ＩＣ１が第１の差動入力トランジスタ１１をバイパスして接地に流れるバイパス路が形成される。これにより、第１の差動入力トランジスタ１１に流れるドレイン電流Ｉｄ１’は、数式１９のように、元のドレイン電流Ｉｄ１から利得制御電流ＩＣ１を差し引いた電流となる。

第１のバイパストランジスタ５２も、第２の差動入力トランジスタ１２に関して同じ機能を発揮する。第２のバイパストランジスタ５３は、第１のバイパストランジスタ５２により、バイパスされた利得制御電流ＩＣ１を第１の差動入力トランジスタのドレインに接続されたＮチャネル型ＭＯＳトランジスタ１７のドレイン電流経路に合流させる。これにより、Ｎチャネル型ＭＯＳトランジスタ１７には、一定のドレイン電流Ｉｄ１が流れるようにしている。第２のバイパストランジスタ５４も同じ機能を発揮する。

そこで、数式９を用いて、全体の利得Ｇを求めると数式２０が得られる。

また、ＧのΔＶＣに関する偏微分は、数式２１で導かれる。

したがって、電圧可変利得増幅回路１００の全体の利得Ｇは、利得制御電圧ＶＣの基準電圧ＶＲＥＦからの差分ΔＶＣに対してリニアに変化することが分かる。つまり、ΔＶＣが増加すると、利得Ｇはリニアに増加する。なお、当然であるが、利得Ｇは、利得制御電圧ＶＣに対してリニアに変化する。（ΔＶＣ＝ＶＣ−ＶＲＥＦ）
なお、本実施形態の利得制御電圧電流変換回路３では、利得電圧制御回路３１を含んでいるが、この回路は、利得制御電圧ＶＣの極性を基準電圧ＶＲＥＦに対して反転しているだけなので、利得Ｇのリニア特性には関係は無く、省略することもできる。この場合、ΔＶＣが増加すると、利得Ｇはリニアに減少することになる。

＜利得制御電圧電流変換回路の他の構成例＞
電圧可変利得増幅回路１００の利得Ｇは、電源電圧依存性を持たないことが望まれる。基準電流発生回路４として電源電圧依存性を持たない回路（例えば、後述するｇｍ一定型基準電流発生回路）を用いることで、利得Ｇの電源電圧依存性を改善することができる。

しかしながら、上述の利得制御電圧電流変換回路３は、電源電圧依存性を持った回路である。通常、基準電圧ＶＲＥＦ、最小基準電圧ＶＲＥＦ_ＭＩＮは、電源電圧ＶＤＤを用いて作成される。（例えば、ＶＲＥＦ＝０．５ＶＤＤ、ＶＲＥＦ_ＭＩＮ＝０．４ＶＤＤ）ＶＣ＝ＶＣ２＝ＶＲＥＦという中心設定の場合を考えると、数式１５より、ＩＣ１＝（ＶＲＥＦ−ＶＲＥＦ_ＭＩＮ）／ＲＣ２＝０．１ＶＤＤ／ＲＣ２となり、
利得制御電流ＩＣ１は電源電圧依存性を持つことになる。その結果、利得制御電流ＩＣ１によって制御される利得Ｇも電源電圧依存性を持つことになる。

したがって、利得Ｇの電源電圧依存性を抑制するためには、利得制御電圧電流変換回路３は、電源電圧依存性を持たない回路で構成することが必要である。図７は、そのような利得制御電圧電流変換回路３Ａの回路図である。

利得制御電圧電流変換回路３Ａは、図３（ａ）の利得制御電圧電流変換回路３に、利得制御電流ＩＣ１の電源電圧依存性を抑制するための制御回路を設けたものである。
この制御回路は、抵抗素子６５(第２の抵抗素子)、第１の電流発生回路、第２の電流発生回路を含んで構成される。抵抗素子６５は抵抗値ＲＣ２２を有し、抵抗素子３４（第１の抵抗素子）に直列に接続されている。抵抗素子６５は、バッファアンプ３５と抵抗素子３４の間に挿入される。この場合、抵抗素子３４の抵抗値をＲＣ２１とする。また、制御トランジスタ３３を介して抵抗素子３４に流れる電流をＩ２とする。

第１の電流発生回路は、２つの抵抗素子３４、６５の接続ノードと接地に間に接続されたＮチャネル型ＭＯＳトランジスタ６６と、Ｎチャネル型ＭＯＳトランジスタ６６に電源電圧依存性を有しない電流Ｉｓが流れるように、Ｎチャネル型ＭＯＳトランジスタ６６を制御する基準電圧発生回路４を含んで構成される。基準電圧発生回路４は、後述するｇｍ一定型基準電流発生回路で構成することができる。

なお、基準電圧発生回路４は、Ｎチャネル型ＭＯＳトランジスタ６７にも電源電圧依存性を有しない電流ＩＲＡが流れるように、Ｎチャネル型ＭＯＳトランジスタ６７を制御する。電流ＩＲＡは、不図示のカレントミラー回路を介して、第１及び第２の差動増幅器１，２の定電流トランジスタ１３に一定のドレイン電流２×Ｉｄ１を基準電流として供給する。

第２の電流発生回路は、オペアンプ６１、Ｐチャネル型ＭＯＳトランジスタからなる制御トランジスタ６２，６３、抵抗値ＲＣ１を有する抵抗素子６４を含んで構成される。制御トランジスタ６２と抵抗素子６４は、電源電圧ＶＤＤとバッファアンプ３５の出力端子の間に直列に接続される。制御トランジスタ６３は、電源電圧ＶＤＤと抵抗素子３４，６５の接続のノードの間に接続される。制御トランジスタ６２、６３のゲートにはオペアンプ６１の出力が印加される。

また、オペアンプ６１に反転入力端子（−）には、基準電圧ＶＲＥＦが印加され、非反転入力端子（＋）には、制御トランジスタ６２と抵抗素子６４の接続ノードの電圧が印加される。制御トランジスタ６２と抵抗素子６４の接続ノードの電圧は、基準電圧ＶＲＥＦになるので、抵抗素子６４に流れる電流をＩ１とすると、Ｉ１は、数式２２で表わすことができる。

制御トランジスタ６２、６３のトランジスタサイズを同じにすると、制御トランジスタ６３にも電流Ｉ１が流れる。電流Ｉ１は、制御トランジスタ６３から抵抗素子３４，６５の接続ノードに流れ込む。抵抗素子３４、６５の接続ノードの電圧をＶｘとする。

この制御回路は、電源電圧ＶＤＤが変動した場合に、電源電圧ＶＤＤの変動によるＩ１の電流変動分（ΔＩ１）が抵抗素子６５に流れることにより、電圧Ｖｘが変化し、抵抗素子３４に流れる電流Ｉ２の電源電圧依存性を抑制する。例えば、電源電圧ＶＤＤが上昇すると、電圧Ｖｘはそれに応じて上昇する。電流Ｉ２は、前述のように、第１及び第２のミラートランジスタ３７、３８に流れるＩＣ１、ＩＣ２と等しく設定することができる。

以下、この利得制御電圧電流変換回路３Ａの動作を、数式を用いて説明する。この場合、ＶＲＥＦ＝０．５ＶＤＤ、ＶＲＥＦ_ＭＩＮ＝０．４ＶＤＤとする。また、ＶＣ＝ＶＣ２＝ＶＲＥＦ とする。

すると、電流Ｉ１は、数式２２に基づき、数式２３で表わされる。

また、電流保存則から数式２４が成り立つ。

一方、Ｉ２は数式２５で表わされる。

数２５からＶｘを求めると、数式２６が得られる。

数２４に数式２３及び数式２５代入すると、

数式２７からＩ２を求めると、数式２８が得られる。

数式２８によれば、電流Ｉ２の電源電圧ＶＤＤに対する依存性が抑制されることが分かる。 さらに、ＲＣ１＝ＲＣ２２と設定することにより、（１／ＲＣ２２−１／ＲＣ１）＝０となるので、電流Ｉ２は電源電圧ＶＤＤに依存しなくなる。前述のようにＩＣ１＝ＩＣ２＝Ｉ２ と設定することができる。

図８は、改善前の利得制御電圧電流変換回路３において、電源電圧ＶＤＤが３．３Ｖと５Ｖの時の、利得Ｇの特性を示す図である。図９は、改善された利得制御電圧電流変換回路３Ａにおいて、電源電圧ＶＤＤが３．３Ｖと５Ｖの時の、利得Ｇの特性を示す図である。改善された利得制御電圧電流変換回路３Ａにおいては、利得Ｇの電源電圧依存性が大幅に改善されていることが分かる。

＜基準電圧発生回路４の構成＞
以下、ｇｍ一定型の基準電流発生回路４の構成を説明する。この基準電圧発生回路４は、前述のように、第１及び第２の差動増幅器１、２の定電流トランジスタ１３に電源電圧ＶＤＤに依存しないドレイン電流２×Ｉｄ１を基準電流として供給する。また、利得制御電圧電流変換回路３Ａの電源電圧依存性を抑制するために用いられる。

さらに、ｇｍ一定型の基準電流発生回路４は、電圧可変利得増幅回路１００の利得Ｇの半導体製造プロセスによるばらつき、並びに温度依存性を抑制するために用いられる。

図１０は、ｇｍ一定型の基準電流発生回路４の回路図である。ｇｍ一定型の基準電流発生回路４は、抵抗値ＲＢを有する抵抗７０、Ｐチャネル型ＭＯＳトランジスタ７１、７２、７３、７４と、バイアス回路７５と、Ｎチャネル型ＭＯＳトランジスタ７６、７７、７８、７９を含んで構成される。

Ｐチャネル型ＭＯＳトランジスタ７１、７２は、ミラートランジスタであり、第１のカレントミラー回路を形成している。Ｐチャネル型ＭＯＳトランジスタ７１のソースと電源電圧の間に抵抗素子７０が接続されている。Ｐチャネル型ＭＯＳトランジスタ７２のソースには電源電圧ＶＤＤが印加される。

Ｎチャネル型ＭＯＳトランジスタ７６、７７は、ミラートランジスタであり、第２のカレントミラー回路を形成している。Ｎチャネル型ＭＯＳトランジスタ７６、７７のソースは接地される。第２のカレントミラー回路は、第１のカレントミラー回路に直列に接続されている。

Ｐチャネル型ＭＯＳトランジスタ７３、７４は、Ｐチャネル型ＭＯＳトランジスタ７１、７２にそれぞれカスコード接続されている。Ｎチャネル型ＭＯＳトランジスタ７８、７９は、Ｎチャネル型ＭＯＳトランジスタ７６、７７にそれぞれカスコード接続されている。図１１に示すように、カスコード接続を採用しない場合は、Ｐチャネル型ＭＯＳトランジスタ７３、７４と、Ｎチャネル型ＭＯＳトランジスタ７８、７９とは省略される。

カスコード接続されたＮチャネル型ＭＯＳトランジスタ８０、８１は基準電流発生回路４の出力トランジスタを構成している。バイアス回路７５は、Ｐチャネル型ＭＯＳトランジスタ７３、７４のゲートに共通の第１のバイアス電圧を印加する。また、バイアス回路７５は、Ｎチャネル型ＭＯＳトランジスタ７６、７７、８０のゲートに共通の第２のバイアス電圧を印加する。

Ｎチャネル型ＭＯＳトランジスタ７６、８１は第３のカレントミラー回路を形成する。図１１に示すように、カスコード接続を採用しない場合、Ｎチャネル型ＭＯＳトランジスタ８０は省略される。

Ｐチャネル型ＭＯＳトランジスタ８２と、Ｎチャネル型ＭＯＳトランジスタ８０、８１は電源電圧ＶＤＤと接地の間に直列に接続される。第１及び第２の差動増幅器１、２の定電流トランジスタ１３とＰチャネル型ＭＯＳトランジスタ８２とは第４のカレントミラー回路を形成する。

Ｐチャネル型ＭＯＳトランジスタ７１のゲートソース間電圧をＶｇｓ３、Ｐチャネル型ＭＯＳトランジスタ７２のゲートソース間電圧をＶｇｓ４、抵抗７０及びチャネル型ＭＯＳトランジスタ７１に流れる電流をＩ_ＲＯ（基準電流）とすると、数式２９が成り立つ。

ここで、飽和領域の電流式（数式６）より、数式３０が成り立つ。ただし、Ｐチャネル型ＭＯＳトランジスタ７１のゲートサイズ比をＳ３とし、Ｐチャネル型ＭＯＳトランジスタ７２のゲートサイズ比をＳ４とすると、Ｓ３＝Ｋ・Ｓ４の関係に設定されているとする。また、μｐはＰチャネル型ＭＯＳトランジスタ７１、７２の移動度、Ｃｏｘは単位面積当たりのゲート容量である。

Ｖｔ３，Ｖｔ４はそれぞれＰチャネル型ＭＯＳトランジスタ７１、７２のしきい値電圧である。基板バイアス効果を無視し、Ｖｔ３＝Ｖｔ４とすると、数式３０は数式３１のように整理することができる。

したがって、数式３１から電流Ｉ_ＲＯは、数式３２で表わすことができる。

すなわち、基準電流Ｉ_ＲＯは、抵抗値ＲＢの２乗の逆数に比例する。また、Ｉ_ＲＯは、電源電圧ＶＤＤの影響は受けないが、Ｐチャネル型ＭＯＳトランジスタ７１の特性（μｐ・Ｃｏｘ）の影響を受ける。また、抵抗値ＲＢの温度依存性の影響も受ける。

また、第４のカレントミラー回路により、ＰチャネルＭＯＳトランジスタ８２には、
基準電流Ｉ_ＲＯが流れる。（ミラー比αを１とした場合）これにより、第１及び第２の差動増幅器１、２の定電流トランジスタ１３に電流Ｉ_ＲＯ（＝２×Ｉｄ１）が流れる。（ミラー比を１とした場合）ここで、電流Ｉ_ＲＯを２×Ｉｄ１と置くと、図２の第１及び第２の差動入力トランジスタ１１、１２にはそれぞれＩｄ１（＝１／２・Ｉ_Ｒ）が流れることになる。

次に、ｇｍ一定型の基準電流発生回路４によって得られる基準電流Ｉ_ＲＯに基づき、第１の差動増幅器１の利得Ｇ１を求める。利得Ｇ１は、数式８で表わされる。数式８において、Ｉｄ１＝１／２・Ｉ_ＲＯである。すると、利得Ｇ１は、数式３３で表わされる。

数式３３に数式３２のＩ_ＲＯを代入すると、数式３４が得られる。

したがって、電圧可変利得増幅回路１００の全体の利得Ｇは、数式９より、数式３５で表わされる。

数式３５のγは数式３６で表わされる。

ここで、γは、第１の差動入力トランジスタ１１とＰチャネル型ＭＯＳトランジスタ７２のサイズ比で決定される値であり、（ＲＯ／ＲＢ）^２は、抵抗値の比で決定される値である。したがって、ｇｍ一定型の基準電流発生回路４を採用することにより、電圧可変利得増幅回路１００の全体の利得Ｇは、電源電圧依存性、半導体製造プロセスによるばらつき、並びに温度依存性をそれぞれ抑制することができる。

このように、ｇｍ一定型の基準電流発生回路４は、電圧可変利得増幅回路１００に用いて好適であるが、図１２に示すような２段構成の増幅回路１００Ａ、図１３に示すような１段構成の増幅回路１００Ｂにも用いることもできる。すなわち、数式３４から分かるように、第１の差動増幅器１の利得Ｇ１についても、半導体製造プロセスによるばらつき、並びに温度依存性をそれぞれ抑制することができる。

１ 第１の差動増幅器
２ 第２の差動増幅器
３、３Ａ 利得制御電圧電流変換回路
４ 基準電流発生回路４
１００ 電圧可変利得増幅回路
１１ 第１の差動入力トランジスタ
１２ 第２の差動入力トランジスタ
１３、１４、１５ 定電流トランジスタ
２０、２１ 位相補償回路
２２ 第１の出力抵抗素子
２３ 第２の出力抵抗素子
５０ 電流バイパス回路

Claims (10)

1. 一定の基準電流を生成する電流源と、
   第１及び第２の入力信号の電圧差に応じて、第１及び第２の電流路に沿うように前記基準電流を選択的に向ける差動入力段と、
   前記第１及び第２の電流路に沿って伝導される電流に応じて、差動出力電圧の第１及び第２の電圧を形成する出力段と、
   利得制御電圧に応じて、前記第１及び第２の電流路のそれぞれに電流を提供する電流バイパス回路と、を備え、該電流は前記利得制御電圧の変化に伴いリニアに変化する、電圧制御可変利得増幅回路。
2. 前記電流源は、
   電源電圧端子に結合された第１の電流電極、制御電極、及び前記第１及び第２の電流路のそれぞれに結合された第２の電流電極を有するトランジスタと、
   前記トランジスタを通して前記基準電流を反映するために前記トランジスタの前記制御電極に結合された基準電流発生回路と、を備える請求項１に記載の電圧制御可変利得増幅回路。
3. 前記電流バイパス回路は、
   第１の電源電圧端子に結合された第１の電流電極、第１の制御電圧を受ける制御電極、及び前記第１の電流路に結合された第２の電流電極を有する第１のトランジスタと、
   前記第１の電源電圧端子に結合された第１の電流電極、前記第１の制御電圧を受ける制御電極、及び前記第２の電流路に結合された第２の電流電極を有する第２のトランジスタと、
   前記電流源に結合された第１の電流電極、第２の制御電圧を受ける制御電極、及び第２の電源電圧端子に結合された第２の電流電極を有する第３のトランジスタと、を備える請求項１に記載の電圧制御可変利得増幅回路。
4. 前記電流バイパス回路は、前記電流源に結合された第１の電流電極、前記第２の制御電圧を受ける制御電極、及び前記第２の電源電圧端子に結合された第２の電流電極を有する第４のトランジスタを備え、前記第１、第２、第３及び第４のトランジスタのそれぞれは第１の電流を伝導する請求項３に記載の電圧制御可変利得増幅回路。
5. 前記出力段は、
   前記第１の電流路に結合された入力、及び前記第１の電圧を形成するための出力を有する第１のカレントミラーと、
   前記第２の電流路に結合された入力、及び前記第２の電圧を形成するための出力を有する第２のカレントミラーを備える請求項１に記載の電圧制御可変利得増幅回路。
6. 前記出力段は、さらに、
   第１の電源電圧端子と前記第１のカレントミラーの出力との間に結合された第２の電流源と、
   前記第１の電源電圧端子と前記第２のカレントミラーの出力との間に結合された第３の電流源と、を備える請求項５に記載の電圧制御可変利得増幅回路。
7. 前記出力段は、さらに、
   前記第１のカレントミラーの出力に結合された第１の端子、及び第２の端子を有する第１の抵抗と、
   前記第２のカレントミラーの出力に結合された第１の端子、及び前記第１の抵抗の前記第２の端子に結合された第２の端子を有する第２の抵抗と、
   前記第１のカレントミラーの出力に結合された第１の端子、及び第２の端子を有する第１のキャパシタと、
   前記第２のカレントミラーの出力に結合された第１の端子、及び前記第１のキャパシタの前記第２の端子に結合された第２の端子を有する第２のキャパシタと、を備える請求項５に記載の電圧制御可変利得増幅回路。
8. 実質的に一定な第１の電流を伝導させるステップと、
   利得に応じて、第１及び第２の入力電圧の差に基づいて、前記第１の電流を第１及び第２の電流路のそれぞれに沿うように向けるステップと、
   前記第１及び第２の電流路に沿って伝導される電流に応じて、差動出力電圧の第１及び第２の出力電圧を形成するステップと、
   前記第１及び第２の電流路のそれぞれに電流を提供するステップと、
   前記電流を利得制御電圧に応じてリニアに変化させるステップと、を備える差動入力電圧の増幅方法。
9. 前記向けるステップは、第１及び第２のＭＯＳトランジスタを用いて、前記第１及び第２の電流路のそれぞれに沿うように前記第１の電流を向けるステップを備える請求項８に記載の方法。
10. 前記形成するステップは、
    前記第１及び第２の電流路に伝導される電流を第３及び第４の電流路のそれぞれに反映させるステップと、
    前記第３及び第４の電流路に伝導される電流に応じて、前記第１及び第２の出力電圧をそれぞれ提供するステップと、を備える請求項８に記載の方法。

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