WO2019039245A1 - オペアンプ - Google Patents

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power supply
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current setting
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浩之 槇本
佑介 吉井
勇気 井上
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ローム株式会社
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Definitions

  • the invention disclosed herein relates to an operational amplifier.
  • Operational amplifiers are conventionally used in various fields.
  • patent document 1 can be mentioned as an example of the prior art relevant to the above.
  • the conventional operational amplifier has room for improvement in its noise characteristics.
  • the conventional operational amplifier has room for improvement in its noise characteristics.
  • the digitization and densification of component parts there is a growing demand for improvement in noise characteristics also for operational amplifiers.
  • the invention disclosed in this specification aims at providing an operational amplifier with excellent noise characteristics in view of the above problems found by the inventors of the present application.
  • the operational amplifier disclosed in the present specification is configured (first configuration) to have a transistor forming an input stage and an input resistor forming a filter with a parasitic capacitor associated with the transistor.
  • the operational amplifier having the first or second configuration may be configured (third configuration) to further include a power supply resistor that forms a filter together with a parasitic capacitor attached to the power supply line.
  • the semiconductor device disclosed in the present specification includes an operational amplifier having any of the first to third configurations, a reference current setting unit for setting a reference current of the operational amplifier, a power supply terminal, the operational amplifier, and A power supply line laid between the reference current setting unit, a ground line laid between the ground terminal and the operational amplifier and the reference current setting unit, and a laying between the operational amplifier and the reference current setting unit It is preferable to have a configuration (fourth configuration) including the reference current setting line.
  • the semiconductor device having the fourth configuration further has a configuration (fifth configuration) further including a capacitor connected between the power supply line and the reference current setting line.
  • the capacitor is a parasitic capacitor attached between the power supply line and the reference current setting line (sixth configuration).
  • the power supply line and the reference current setting line are provided so as to be stacked such that parts of them overlap each other in a plan view of the semiconductor device It is good to set it as the 7th composition).
  • the reference current setting line has a configuration (eighth configuration) in which a portion overlapping the power supply line is laid in a grid shape in plan view of the semiconductor device. Good.
  • a transistor functioning as a reference current source of the operational amplifier is formed in a region surrounded by the reference current setting line laid in a lattice shape. It is preferable to have the configuration (the ninth configuration).
  • the transistor is a combination of a plurality of unit transistors, and the period is surrounded by the reference current setting line laid in a lattice shape in plan view of the semiconductor device.
  • the plurality of unit transistors may be formed in each of the plurality of regions (10th configuration).
  • an area ratio of the power supply line occupying an area surrounded by the reference current setting line laid in a grid shape is 1/00. It is good to set it as the structure (11th structure) which is two or more.
  • the reference current setting line is laid using a first wiring layer, and the power supply line is laid using a second wiring layer.
  • the capacitor forms the first wiring layer and the second wiring layer as electrodes and the insulating layer sandwiched between the electrodes as a dielectric in a region where the power supply line and the reference current setting line overlap.
  • the semiconductor device having any one of the fourth to twelfth configurations may have a configuration (a thirteenth configuration) having a shield member inserted between the power supply line and the other wirings and elements.
  • the shield member may have the configuration (the fourteenth configuration) as the ground line.
  • each of the ground line and the reference current setting line may have a configuration (fifteenth configuration) narrower than the power supply line.
  • the widths of the ground line and the reference current setting line may each be equal to or less than half the width of the power supply line (a sixteenth configuration).
  • the semiconductor device having any one of the fourth to sixteenth configurations may have a configuration (the seventeenth configuration) in which the operational amplifiers of a plurality of channels are integrated.
  • the external terminals for the first channel are all provided on the first side of the package, and the external terminals for the second channel are all the second of the package.
  • the configuration provided on the side is preferable.
  • the electronic device disclosed in the present specification has a configuration (19th configuration) including a semiconductor device having any of the 4th to 18th configurations.
  • the vehicle disclosed in the present specification is configured to have an electronic device having a nineteenth configuration (a twentieth configuration).
  • Diagram for explaining the basic concept of noise characteristic improvement by impedance adjustment Figure showing how a low pass filter is formed inside the op amp using resistors A diagram showing a first embodiment of a semiconductor device Diagram showing one configuration example of an operational amplifier A diagram showing a second embodiment of the semiconductor device A diagram showing an exemplary configuration of a reference current setting unit Longitudinal section of pnp type bipolar transistor Longitudinal section of npn type bipolar transistor Diagram showing an example of wiring layout Diagram showing measurement circuit of DPI test Diagram showing measurement circuit of radio wave radiation test Figure showing an example of DPI test results Figure showing an example of radio wave radiation test Terminal layout showing a third embodiment of the semiconductor device Semiconductor device bonding diagram Plan view showing an example of wiring layout and pad arrangement Longitudinal sectional view showing an example of formation of a capacitor External view of the vehicle
  • FIG. 1 is a diagram for explaining the basic concept of noise characteristic improvement of an operational amplifier by impedance adjustment.
  • noise signals N0 input to the power supply terminal VCC and non-inverted input terminals IN + are mainly input as noise signals input from the outside to the operational amplifier 1 of this configuration example.
  • FIG. 2 is a diagram showing how a low pass filter (so-called EMI [electro-magnetic interference] filter) is formed inside the operational amplifier 1 using the resistors R0 to R2.
  • EMI electro-magnetic interference
  • the resistor R 0 forms a low pass filter together with the parasitic capacitor C 0 attached to the power supply line of the operational amplifier 1.
  • the resistors R1 and R2 form a low pass filter together with parasitic capacitors C1 and C2 associated with pnp bipolar transistors Q1 and Q2 forming the input stage of the operational amplifier 1, respectively.
  • the parasitic capacitors C0 to C2 attached to the respective parts are used as components of the low pass filter.
  • the resistance value R of each of the resistors R1 and R2 may be set based on the following equation (1) from the capacitance value C of each of the parasitic capacitors C1 and C2 and the target cutoff frequency fc of the low pass filter.
  • R ⁇ 900 ⁇ may be set.
  • the resistance value of the resistor R0 may also be basically set based on the equation (1). However, since the resistor R0 is inserted in the power supply line of the operational amplifier 1, it is necessary to pay attention to the setting of the resistance value so that the power supply voltage of the operational amplifier 1 does not fall below the drive lower limit voltage. If only a minimal resistance can be used as the resistance R0, a minimum necessary capacitor may be additionally added together with the parasitic capacitor C0.
  • FIG. 3 is a view showing a first embodiment of the semiconductor device.
  • the semiconductor device 10 of the present embodiment is a monolithic semiconductor integrated circuit device called a so-called operational amplifier IC, and includes the operational amplifier 1, the reference current setting unit 2, the power supply line L1, the ground line L2, and the drive current setting line L3.
  • An output line L4 and electrostatic protection diodes D1 and D2 are integrated.
  • the semiconductor device 10 also has a plurality of external terminals (power supply terminal VCC, non-inverted input terminal IN +, inverted input terminal IN-, ground terminal VEE, and the like) as means for establishing electrical connection with the outside of the apparatus.
  • An output terminal (OUT) is provided.
  • the operational amplifier 1 includes the resistors R1 and R2 which form a low pass filter together with parasitic capacitors C1 and C2 (see FIG. 2) (not shown). More specifically, the noninverting input node (+) of the operational amplifier 1 is connected to the noninverting input terminal IN + of the semiconductor device 10 through the resistor R1. The inverting input node (-) of the operational amplifier 1 is connected to the inverting input terminal IN- of the semiconductor device 10 through the resistor R2. Note that, although an example in which the one-channel operational amplifier 1 is integrated in the semiconductor device 10 has been described in the drawing, the multiple-channel operational amplifiers 1 may be integrated.
  • the reference current setting unit 2 sets a reference current Iref that flows inside the operational amplifier 1.
  • the circuit configuration of the reference current setting unit 2 will be described later.
  • the power supply line L1 is laid between the power supply terminal VCC of the semiconductor device 10 and the power supply node of each of the operational amplifier 1 and the reference current setting unit 2.
  • the ground line L2 is laid between the ground terminal VEE of the semiconductor device 10 and the ground nodes of the operational amplifier 1 and the reference current setting unit 2.
  • the reference current setting line L 3 is laid between the reference current setting node of the operational amplifier 1 and the output node of the reference current setting unit 2.
  • the output line L4 is laid between the output node of the operational amplifier 1 and the output terminal OUT of the semiconductor device 10.
  • the cathode of the electrostatic protection diode D1 is connected to the non-inversion input terminal IN + of the semiconductor device 10.
  • the cathode of the electrostatic protection diode D 2 is connected to the inverting input terminal IN ⁇ of the semiconductor device 10.
  • the anodes of the electrostatic protection diodes D1 and D2 are both connected to the ground terminal VEE of the semiconductor device 10.
  • a bypass capacitor for example, 100 pF for stabilizing the power supply voltage is often inserted between the power supply terminal and the ground terminal.
  • no bypass capacitor is connected between the power supply terminal VCC and the ground terminal VEE, and further, the power supply line L1 and the ground are connected.
  • the parasitic capacitance associated with the line L2 is also reduced as much as possible (eg, 20 pF or less).
  • FIG. 4 is a diagram showing an exemplary configuration of the operational amplifier 1.
  • the operational amplifier 1 of this configuration example includes, in addition to the pnp bipolar transistors Q1 and Q2 described above, pnp bipolar transistors Q3 to Q6, npn bipolar transistors Q7 to Q13, a resistor R3, a capacitor C3, and a current source. And I1 to I7.
  • Each of the current sources I1 to I7 flows the reference current Iref (or a constant current corresponding thereto) set by the reference current setting unit 2.
  • the first ends of the current sources I1 to I3 are all connected to the power supply terminal VCC.
  • the second end of the current source I1 is connected to the emitter of the transistor Q2 and the base of the transistor Q3.
  • the second end of the current source I2 is connected to the emitters of the transistors Q3 and Q4, respectively.
  • the second end of the current source I3 is connected to the emitter of the transistor Q1 and the base of the transistor Q4.
  • the base of the transistor Q1 is connected to the non-inverting input terminal IN + via a resistor R1 (see FIG. 2 or 3) not shown.
  • the base of the transistor Q2 is connected to the inverting input terminal IN- via a resistor R2 (see FIG. 2 or 3) not shown.
  • the collectors of the transistors Q1 and Q2 are both connected to the ground terminal VEE.
  • the collector of the transistor Q3 is connected to the collector of the transistor Q7.
  • the collector of the transistor Q4 is connected to the collector of the transistor Q8.
  • the bases of the transistors Q7 and Q8 are both connected to the collector of the transistor Q7.
  • the emitters of the transistors Q7 and Q8 are both connected to the ground terminal VEE.
  • the current sources I1 to I3, the transistors Q1 to Q4, and the transistors Q7 and Q8 thus connected form the input stage or amplification stage of the operational amplifier 1.
  • the first ends of the current sources I4 and I5 are both connected to the power supply terminal VCC.
  • the second end of the current source I4 is connected to the emitter of the transistor Q5 and the base of the transistor Q9.
  • the second end of the current source I5 is connected to the collector of the transistor Q9.
  • the base of the transistor Q5 is connected to the collector of the transistor Q8 and the first end of the capacitor C3.
  • the second end of the capacitor C3 is connected to the collector of the transistor Q10.
  • the emitter of the transistor Q9 is connected to the base of the transistor Q10.
  • the collector of the transistor Q5 and the emitter of the transistor Q10 are both connected to the ground terminal VEE.
  • the first end of the current source I6 and the collectors of the transistors Q12 and Q13 are both connected to the power supply terminal VCC.
  • the second end of the current source I6 is connected to the collectors of the transistors Q10 and Q11 and to the base of the transistor Q12.
  • the emitter of the transistor Q12 is connected to the base of the transistor Q13.
  • the emitter of the transistor Q13 is connected to the base of the transistor Q11 and the first end of the resistor R3.
  • the emitters of the transistors Q6 and Q11, the second end of the resistor R3, and the first end of the current source I7 are all connected to the output terminal OUT.
  • the base of the transistor Q6 is connected to the collector of the transistor Q10.
  • the second end of the current source I7 and the collector of the transistor Q6 are both connected to the ground terminal VEE.
  • the current sources I4 to I7, the transistors Q5 and Q6, the transistors Q9 to Q13, the capacitor C3 and the resistor R3 thus connected form the output stage of the operational amplifier 1.
  • circuit configuration of this figure is merely an example, and any circuit configuration may be adopted as long as a desired operation can be realized as the operational amplifier 1.
  • FIG. 5 is a view showing a second embodiment of the semiconductor device 10.
  • the semiconductor device 10 according to this embodiment further includes a capacitor C4 connected between the power supply line L1 and the reference current setting line L3 based on the first embodiment (FIG. 3).
  • FIG. 6 is a view showing an example of the configuration of the reference current setting unit 2.
  • the reference current setting unit 2 of this configuration example includes a pnp bipolar transistor Q14 and an npn bipolar transistor Q16.
  • the operational amplifier 1 includes a pnp type bipolar transistor Q15.
  • the emitters of the transistors Q14 and Q15 are both connected to the power supply terminal VCC.
  • the bases of the transistors Q14 and Q15 are both connected to the collector of the transistor Q14.
  • the transistors Q14 and Q15 function as a current mirror that generates the collector current of the transistor Q15 by copying the collector current of the transistor Q14 at a predetermined mirror ratio (for example, 10 times).
  • the collector current of the transistor Q15 is supplied as the reference current Iref of the operational amplifier 1 to the above-described current sources I1 to I7 (see FIG. 4). That is, transistor Q15 depicted as if it were a single element in this figure is actually a combination of a plurality of unit transistors, and a current mirror formed using each unit transistor Functions as current sources I1 to I7.
  • the collector of the transistor Q14 is connected to the collector of the transistor Q16.
  • the emitter of the transistor Q16 is connected to the ground terminal VEE.
  • a predetermined bias voltage Vb is applied to the base of the transistor Q16.
  • the capacitor C4 is connected between the power supply line L1 and the reference current setting line L3. Therefore, even if noise is input to the power supply terminal VCC, the power supply line L1 and the reference current line L3 can be similarly oscillated, so that the base-emitter voltage of the transistor Q14 can be maintained at a constant value. .
  • a parasitic capacitor Cx is attached between the low concentration n-type semiconductor region N ⁇ and the epitaxial growth layer EPI. The same applies to the transistor Q15.
  • a parasitic capacitor Cz is attached between the reference current setting line L3 and the ground line L2.
  • Cx 550 fF
  • Cy 700 fF
  • Cz 50 fF
  • FIG. 9 is a plan view schematically showing an example of a wiring layout in the semiconductor device 10 of the second embodiment.
  • the reference current setting line L3 (width w3) laid on the lower side is transparently depicted by a broken line.
  • the power supply line L1 and the reference current setting line L3 are laid in layers so that parts of each overlap each other in a plan view of the semiconductor device 10. More specifically, the reference current setting line L3 is not laid along the shortest path between the operational amplifier 1 and the reference current setting unit 2 (in the figure, a path orthogonal to the power supply line L1), It is laid in the route diverted to run parallel. Furthermore, by laying so that the center of the reference current setting line L3 and the center of the power supply line L1 overlap, the generation of noise can be further reduced.
  • the dielectric constant ⁇ r and the film thickness d, and the area S where the power supply line L1 and the reference current setting line L3 overlap with each other are calculated based on the following equation (3).
  • the inter-wiring distance dx between the power supply line L1 and the ground line L2 it is desirable to design the inter-wiring distance dx between the power supply line L1 and the ground line L2 to a sufficiently large value (for example, 10 ⁇ m).
  • the wiring distance dx it is preferable that the wiring distance dx be larger than the width w2 of the ground line L2.
  • the ground line L2 may be disposed at the center of the wiring 3 and the power supply line L1, but the ground line L2 may be shifted toward the wiring 3.
  • FIGS. 10 and 11 are diagrams showing measurement circuits of DPI (direct power injection) test and radio wave emission test, respectively, in which the semiconductor device 10 is a DUT (device under test).
  • the power supply terminal VCC of the semiconductor device 10 is connected to the output node of the bias tee 104 via a coaxial cable (impedance: 50 ⁇ ) with an SMA [sub-miniature type A] connector.
  • the non-inverting input terminal IN + of the semiconductor device 10 is connected to the output node of the DC power supply 106 via a coaxial cable (impedance: 50 ⁇ ) with an SMA connector.
  • the inverting input terminal IN ⁇ and the output terminal OUT of the semiconductor device 10 are shorted.
  • a noise signal having a predetermined intensity (for example, 17 dBM) is directly injected into the power supply terminal VCC of the semiconductor device 10.
  • a plot of frequency vs output voltage can be obtained by sequentially reading the output voltage appearing at the output terminal OUT of the semiconductor device 10 while sweeping the frequency of the noise signal in a predetermined range (for example, 1 MHz to 1 GHz). .
  • the antenna 203, the pseudo power supply 204, the wire harness 250, and the semiconductor device 10 to be the DUT are all disposed in the anechoic chamber 207.
  • a noise signal having a predetermined electric field strength (for example, 200 V / m) is radiated from the antenna 203 toward the noise injection point of the wire harness 205.
  • the total length of the wire harness 205 is 150 cm, and the distance from the noise injection point to the semiconductor device 10 is 75 cm.
  • the distance from the antenna 203 to the noise injection point is 100 cm.
  • a noise signal is indirectly injected into the power supply terminal VCC of the semiconductor device 10.
  • a plot of frequency vs output voltage can be obtained by sequentially reading the output voltage appearing at the output terminal OUT of the semiconductor device 10 while sweeping the frequency of the noise signal in a predetermined range (for example, 200 MHz to 1 GHz). .
  • FIGS. 12 and 13 are diagrams showing an example of the DPI test result and the radio wave emission test result, respectively.
  • the horizontal axis (logarithmic axis) of each drawing indicates the frequency of the noise signal, and the vertical axis of each drawing indicates the output voltage of the semiconductor device 10.
  • the test conditions in FIG. 12 are noise applied level: 17 dBm and frequency: 100 MHz to 1 GHz.
  • the test conditions in FIG. 13 are: measurement circuit: voltage follower, Vcc: 12 V, Vin: 6 V, temperature: room temperature, test method: displacement method (traveling wave power), electric field strength: 200 V / m, test wave: CW ( Continuous wave and frequency: 200 MHz to 1 GHz (2% step).
  • the semiconductor device 10 of the second embodiment in any of the tests, no peak exceeding ⁇ 5% appears over the entire sweep range of the frequency.
  • the semiconductor device 10 of the second embodiment has very excellent noise characteristics, and the output fluctuation is extremely small even if noise is input. Therefore, since measures against noise in the set on which the semiconductor device 10 is mounted can be simplified, the usability is extremely improved.
  • FIG. 14 is a terminal layout diagram showing a third embodiment of the semiconductor device.
  • SOP Small Outline Package
  • SSOP Small Outline Package
  • MSOP Micro SOP
  • Pin 1 is the output terminal OUT1 of the first channel, and is connected to the output end of the operational amplifier 1a.
  • Pin 2 is the inverting input terminal IN1- of the first channel, and is connected to the inverting input terminal (-) of the operational amplifier 1a.
  • Pin 3 is the noninverting input terminal IN1 + of the first channel, and is connected to the noninverting input terminal (+) of the operational amplifier 1a.
  • Pin 4 is a ground terminal VEE.
  • Pin 5 is the non-inverting input terminal IN2 + of the second channel and is connected to the non-inverting input terminal (+) of the operational amplifier 1b.
  • Pin 6 is the inverting input terminal IN2- of the second channel, and is connected to the inverting input terminal (-) of the operational amplifier 1b.
  • Pin 7 is the output terminal OUT2 of the second channel, and is connected to the output end of the operational amplifier 1b.
  • Pin 8 is a power supply terminal VCC.
  • the external terminals (pins 1 to 3) for the first channel are all provided on the first side of the package, and the external terminals (pins 5 to 7) for the second channel are all provided. It is provided on the second side of the package.
  • FIG. 15 is a bonding diagram inside the package of the semiconductor device 10.
  • the semiconductor chip 300 in which the operational amplifiers 1a and 1b and the like are integrated is sealed by a mold resin 320 in a state of being mounted on the island 310.
  • the top, bottom, left, and right directions in the drawing are defined as the top, bottom, left, and right directions in plan view of the semiconductor device 10 (or the semiconductor chip 300).
  • the semiconductor chip 10 has eight pads P1 to P8.
  • the pad P1 is a pad corresponding to the output end of the operational amplifier 1a, and is connected to the tip side of the 1st pin (OUT1) through the wire W1.
  • the pad P2 is a pad corresponding to the inverting input terminal (-) of the operational amplifier 1a, and is connected to the two pins (IN1-) via the wire W2.
  • the pad P3 is a pad corresponding to the non-inverting input terminal (+) of the operational amplifier 1a, and is connected to the three pins (IN1 +) via the wire W3.
  • the pad P4 is a ground pad, and is connected to the tip of the 4-pin (VEE) via the wire W4.
  • the pad P5 is a pad corresponding to the non-inverting input terminal (+) of the operational amplifier 1b, and is connected to the five pins (IN2 +) via the wire W5.
  • the pad P6 is a pad corresponding to the inverting input terminal (-) of the operational amplifier 1b, and is connected to the six pins (IN2-) through the wire W6.
  • the pad P7 is a pad corresponding to the output end of the operational amplifier 1b, and is connected to the tip end side of the 7th pin (OUT7) through the wire W7.
  • the pad P8 is a power supply pad, and is connected to the tip of the 8-pin (VCC) via the wire W8.
  • the pads P1 to P8 are arranged along the outer edge of the semiconductor chip 300 in the order corresponding to the 1st to 8th pins. Therefore, the wires W1 to W8 connecting between each pad and each pin can be laid at the shortest distance.
  • pin 1 (OUT1), pin 4 (VEE), pin 5 (IN2 +), and pin 8 (VCC) are all pin 2 (IN-) and pin 3 (pin Larger than IN1 +), 6 pins (IN2-), and 7 pins (OUT2).
  • the 1-pin (OUT1) and the 4-pin (VEE) have portions projecting more than the 2-pin (IN1-) and the 3-pin (IN1 +).
  • the 5-pin (IN2 +) and 8-pin (VCC) have portions that project more than the 6-pin (IN2-) and the 7-pin (OUT2).
  • support frames 330 and 340 supporting the island 310 are formed between the 1 pin (OUT) and the 8 pin (VCC) and between the 4 pin (VEE) and the 5 pin (IN2 +), respectively. ing.
  • FIG. 16 is a plan view showing an example of the wiring layout and pad arrangement on the semiconductor chip 300 (around the operational amplifier 1a). .
  • the reference current setting line L3 (width w3) laid under the layer) is transparently depicted by a broken line.
  • top, bottom, left, and right directions of the paper are defined as the top, bottom, left, and right directions in a plan view of the semiconductor chip 300, and the wiring layout and the pad arrangement will be described with reference to FIGS. Do.
  • pads P1 to P4 and P8 are depicted in the figure.
  • the positions where the pads P1 to P4 and P8 are provided correspond to the positions shown in FIG. 15 described above.
  • the pads P1 to P3 are arranged in the order of the pad P1, the pad P2 and the pad P3 from the left side to the right side of the paper surface in the plan view of the semiconductor chip 300, respectively.
  • the pad P1 is provided in the vicinity of the upper right corner of the semiconductor chip 300.
  • the pad P2 is provided slightly to the left from the center in the left-right direction near the upper side of the semiconductor chip 300.
  • the pad P3 is provided in the vicinity of the upper left corner of the semiconductor chip 300.
  • the pad P1 is the farthest from the upper side of the semiconductor chip 300
  • the pad P3 is the closest to the upper side of the semiconductor chip 300. That is, assuming that the distance between the pad P1 and the upper side of the semiconductor chip 300 is d1x, the distance between the pad P2 and the upper side of the semiconductor chip 300 is d2, and the distance between the pad P3 and the upper side of the semiconductor chip 300 is d3x d2> d3x holds.
  • the distance d1y between the pad P1 and the right side of the semiconductor chip 300 is longer than the distance d3y between the pad P3 and the left side of the semiconductor chip 300 (d1y> d3y).
  • the distance d12 between the pad P1 and the pad P2 is longer than the distance d23 between the pad P2 and the pad P3 (d12> d23).
  • the pad P4 is provided substantially at the center in the vertical direction near the left side of the semiconductor chip 300 in plan view of the semiconductor chip 300.
  • the distance d4 between the pad P4 and the left side of the semiconductor chip 300 is substantially the same as the distance d3y between the pad P3 and the left side of the semiconductor chip 300 (d4 ⁇ d3y).
  • the pad P8 is provided substantially at the center in the vertical direction near the right side of the semiconductor chip 300 in plan view of the semiconductor chip 300.
  • the distance d8 between the pad P8 and the right side of the semiconductor chip 300 is shorter than the distance d1y between the pad P1 and the right side of the semiconductor chip 300 (d8 ⁇ d1y).
  • the pads P1 to P3 are all arranged in the formation region of the operational amplifier 1a.
  • the pad P4 is disposed in the formation region of the reference current generation unit 2.
  • the power supply line L1 is laid from the pad P8 (VCC) to the emitters of the transistors Q14 and Q15 and each part of the operational amplifier 1a (for example, the power transistor POW). Specifically, the power supply line L1 first extends from the pad P8 toward the upper side of the semiconductor chip 300, and further branches into a first path L1a toward the upper side of the semiconductor chip 300 and a second path L1b toward the left side. A tapered portion L1x is formed at the upper left corner of the branch point between the first path L1a and the second path L1b. In the vicinity of the pad P8 (VCC), the electrostatic protection element ESD is formed.
  • the first path L1a bends toward the right side of the semiconductor chip 300 after being branched to the second path L1b.
  • the second path L1b is a third path L1c that changes the course toward the lower side of the semiconductor chip 300 toward the emitter of the transistor Q14, and the emitter of the transistor Q15 as it is.
  • a branch is made to a fourth path L1d extending toward the left side.
  • the fourth path L1d is formed in a comb shape in the formation region of the transistor Q15.
  • the transistor Q15 is a combination of a plurality of unit transistors, and the current mirror formed by using each unit transistor functions as the current sources I1 to I7 (see FIG. 4 described above).
  • the ground line L2 is laid from the pad P4 (VEE) toward each part of the semiconductor chip 300. Specifically, after extending from the pad P4 to the upper side of the semiconductor chip 300, the path is changed in the direction of the right side of the semiconductor chip 300 before reaching the pad P3, and between the power supply line L1 and the pads P1 to P3. Through the region between the two, and through several turns to reach the vicinity of the right side of the semiconductor chip 300.
  • the reference current setting line L3 is laid between the bases of the transistors Q14 and Q15 arranged in the vertical direction of the semiconductor chip 300. More specifically, reference current setting line L3 is bypassed so as to partially run parallel to power supply line L1 (fourth path L1d), not just the shortest path connecting the bases of transistors 14 and Q15. Are laid along the route. Further, the center of the reference current setting line L3 and the center of the power supply line L1 (fourth path L1d) are laid so as to overlap with each other.
  • the power supply line L1 and the reference current setting line L3 are laid in layers so that parts of the power supply line L1 and the reference current setting line L3 overlap with each other in plan view of the semiconductor chip 300 (see, for example, the region ⁇ ). Therefore, it is possible to use a parasitic capacitor attached between the power supply line L1 and the reference current setting line L3 as the aforementioned capacitor C4.
  • a portion overlapping the power supply line L1 is laid in a grid shape. According to such a wiring layout, it is possible to increase the overlapping area of the power supply line L1 and the reference current setting line L3.
  • a plurality of unit transistors forming the transistor Q15 may be disposed in a plurality of regions ⁇ surrounded by the reference current setting line L3 in the lattice-like portion of the reference current setting line L3.
  • the area ratio of the power supply line L1 occupied in each of the plurality of regions ⁇ be 1/2 or more.
  • a shield member for preventing electromagnetic interference between them is provided. Is desirable.
  • FIG. 17 is a longitudinal sectional view showing an example of formation of the capacitor C4 in the region ⁇ .
  • the p-type semiconductor substrate (P-sub) the n-type buried layer (B / L), the n-type epitaxial growth layer (EPI), and the p-type well in this order from the lower layer.
  • P / W high concentration p-type semiconductor region
  • P + high concentration p-type semiconductor region
  • P + high concentration p-type semiconductor region
  • ISO insulating layer
  • TOP METAL top metal layer
  • the power supply line L1 is laid using a top metal layer (TOP METAL), and the reference current setting line L3 is laid using a first metal layer (1st METAL). Therefore, in the region ⁇ where the power supply line L1 and the reference current setting line L3 overlap in the vertical direction, the insulating layer sandwiched between these metal layers with the top metal layer (TOP METAL) and the first metal layer (1st METAL) as electrodes.
  • a capacitor C4 whose dielectric is (ISO) is formed.
  • FIG. 18 is an external view showing a configuration example of the vehicle X. As shown in FIG. The vehicle X of this configuration example is mounted with various electronic devices X11 to X18 which operate by receiving supply of a power supply voltage from a battery. The mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual ones for convenience of illustration.
  • the electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
  • the electronic device X12 is a lamp control unit that performs on / off control such as HID [high intensity discharged lamp] or DRL [daytime running lamp].
  • the electronic device X13 is a transmission control unit that performs control related to the transmission.
  • the electronic device X14 is a braking unit that performs control related to movement of the vehicle X (ABS (anti-lock brake system) control, EPS (electric power steering) control, electronic suspension control, and the like).
  • ABS anti-lock brake system
  • EPS electric power steering
  • electronic suspension control and the like.
  • the electronic device X15 is a security control unit that performs drive control of a door lock, a security alarm, and the like.
  • the electronic device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as a standard accessory or a manufacturer option such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat. It is.
  • the electronic device X17 is an electronic device optionally mounted on the vehicle X as a user option item such as an on-board A / V [audio / visual] apparatus, a car navigation system, and an ETC [electronic toll collection system].
  • the electronic device X18 is an electronic device equipped with a high voltage system motor such as a vehicle blower, an oil pump, a water pump, and a battery cooling fan.
  • a high voltage system motor such as a vehicle blower, an oil pump, a water pump, and a battery cooling fan.
  • the operational amplifier used for in-vehicle devices is taken as an example, but the application target is not limited to this, and it is widely applied to general applications regardless of applications such as home appliances and industrial devices. It is possible.
  • the operational amplifier disclosed in the present specification can be used, for example, in in-vehicle devices, home appliances, or industrial devices.

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Abstract

オペアンプ１は、入力段を形成するトランジスタＱ１及びＱ２と、トランジスタＱ１及びＱ２に付随する寄生コンデンサＣ１及びＣ２と共にフィルタを形成する入力抵抗Ｒ１及びＲ２と、を有する。なお、抵抗Ｒ１及びＲ２それぞれの抵抗値Ｒは、寄生コンデンサＣ１及びＣ２それぞれの容量値Ｃとフィルタの目標カットオフ周波数ｆｃから、Ｒ＝１／（２π・ｆｃ・Ｃ）に設定しておくとよい。また、オペアンプ１は、電源ラインに付随する寄生コンデンサＣ０と共にフィルタを形成する電源抵抗Ｒ０を有してもよい。

Description

オペアンプ
　本明細書中に開示されている発明は、オペアンプに関する。
　従来より、様々な分野でオペアンプが用いられている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１１－９８００号公報
　しかしながら、従来のオペアンプは、そのノイズ特性について改善の余地があった。特に、産業機器や車載機器の分野では、構成部品の電子化や高密度化に伴い、オペアンプについてもノイズ特性の向上を求める声が高まっている。
　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ノイズ特性の優れたオペアンプを提供することを目的とする。
　本明細書中に開示されているオペアンプは、入力段を形成するトランジスタと、前記トランジスタに付随する寄生コンデンサと共にフィルタを形成する入力抵抗と、を有する構成（第１の構成）とされている。
　なお、第１の構成から成るオペアンプにおいて、前記入力抵抗の抵抗値Ｒは、前記寄生コンデンサの容量値Ｃと前記フィルタの目標カットオフ周波数ｆｃから、Ｒ＝１／（２π・ｆｃ・Ｃ）に設定されている構成（第２の構成）にするとよい。
　また、第１又は第２の構成から成るオペアンプは、電源ラインに付随する寄生コンデンサと共にフィルタを形成する電源抵抗をさらに有する構成（第３の構成）にするとよい。
　また、本明細書中に開示されている半導体装置は、第１～第３いずれかの構成から成るオペアンプと、前記オペアンプの基準電流を設定する基準電流設定部と、電源端子と前記オペアンプ及び前記基準電流設定部との間に敷設された電源ラインと、接地端子と前記オペアンプ及び前記基準電流設定部との間に敷設された接地ラインと、前記オペアンプと前記基準電流設定部との間に敷設された基準電流設定ラインとを有する構成（第４の構成）にするとよい。
　また、第４の構成から成る半導体装置は、前記電源ラインと前記基準電流設定ラインとの間に接続されたコンデンサをさらに有する構成（第５の構成）にするとよい。
　また、第５の構成から成る半導体装置において、前記コンデンサは、前記電源ラインと前記基準電流設定ラインとの間に付随する寄生コンデンサである構成（第６の構成）にするとよい。
　また、第６の構成から成る半導体装置において、前記電源ラインと前記基準電流設定ラインは、前記半導体装置の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されている構成（第７の構成）にするとよい。
　また、第７の構成から成る半導体装置において、前記基準電流設定ラインは、前記半導体装置の平面視において、前記電源ラインと重なり合う部分が格子状に敷設されている構成（第８の構成）にするとよい。
　また、第８の構成から成る半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域には、前記オペアンプの基準電流源として機能するトランジスタが形成されている構成（第９の構成）にするとよい。
　また、第９の構成から成る半導体装置において、前記トランジスタは、複数の単位トランジスタを組み合わせたものであり、前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周期を取り囲まれた複数の領域には、それぞれ、前記複数の単位トランジスタが形成されている構成（第１０の構成）にするとよい。
　また、第８～第１０いずれかの構成から成る半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域に占める前記電源ラインの面積比率は、１／２以上である構成（第１１の構成）にするとよい。
　また、第６～第１１いずれかの構成から成る半導体装置において、前記基準電流設定ラインは、第１配線層を用いて敷設されており、前記電源ラインは、第２配線層を用いて敷設されており、前記コンデンサは、前記電源ラインと前記基準電流設定ラインが重なる領域で、前記第１配線層及び前記第２配線層を電極とし、これらの電極に挟まれた絶縁層を誘電体として形成される構成（第１２の構成）にするとよい。
　また、第４～第１２いずれかの構成から成る半導体装置は、前記電源ラインと他の配線及び素子との間に挿入されたシールド部材を有する構成（第１３の構成）にするとよい。
　また、第１３の構成から成る半導体装置において、前記シールド部材は、前記接地ラインである構成（第１４の構成）にするとよい。
　また、第４～第１４いずれかの構成から成る半導体装置において、前記接地ライン及び前記基準電流設定ラインは、それぞれ、前記電源ラインよりも幅狭である構成（第１５の構成）にするとよい。
　また、第１５の構成から成る半導体装置において、前記接地ラインと前記基準電流設定ラインそれぞれの幅は、前記電源ラインの幅の半分以下である構成（第１６の構成）にするとよい。
　また、第４～第１６いずれかの構成から成る半導体装置は、複数チャンネルの前記オペアンプを集積化して成る構成（第１７の構成）にするとよい。
　また、第１７の構成から成る半導体装置において、第１チャンネル用の外部端子は、いずれもパッケージの第１辺に設けられており、第２チャンネル用の外部端子は、いずれも前記パッケージの第２辺に設けられている構成（第１８の構成）にするとよい。
　また、本明細書中に開示されている電子機器は、第４～第１８いずれかの構成から成る半導体装置を有する構成（第１９の構成）とされている。
　また、本明細書中に開示されている車両は、第１９の構成から成る電子機器を有する構成（第２０の構成）とされている。
　本明細書中に開示されている発明によれば、ノイズ特性の優れたオペアンプを提供することが可能となる。
インピーダンス調整によるノイズ特性改善の基本概念を説明するための図 抵抗を用いてオペアンプ内部でローパスフィルタが形成される様子を示す図 半導体装置の第１実施形態を示す図 オペアンプの一構成例を示す図 半導体装置の第２実施形態を示す図 基準電流設定部の一構成例を示す図 ｐｎｐ型バイポーラトランジスタの縦断面図 ｎｐｎ型バイポーラトランジスタの縦断面図 配線レイアウトの一例を示す図 ＤＰＩ試験の測定回路を示す図 電波放射試験の測定回路を示す図 ＤＰＩ試験結果の一例を示す図 電波放射試験の一例を示す図 半導体装置の第３実施形態を示す端子配置図 半導体装置のボンディング図 配線レイアウト及びパッド配置の一例を示す平面図 コンデンサの一形成例を示す縦断面図 車両の外観図
＜基本概念＞
　図１は、インピーダンス調整によるオペアンプのノイズ特性改善について、その基本概念を説明するための図である。
　本図で示したように、本構成例のオペアンプ１に対して、外部から入力されるノイズ信号としては、主に、電源端子ＶＣＣに入力されるノイズ信号Ｎ０、非反転入力端子ＩＮ＋に入力されるノイズ信号Ｎ１、及び、出力端子ＯＵＴの揺れやノイズ入力ラインからの干渉により反転入力端子ＩＮ－に入力されるノイズ信号Ｎ２などを挙げることができる。
　そこで、本構成例のオペアンプ１は、電源端子ＶＣＣに接続された抵抗Ｒ０（＝電源抵抗に相当）と、非反転入力端子ＩＮ＋及び反転入力端子ＩＮ－にそれぞれ接続された抵抗Ｒ１及びＲ２（＝入力抵抗に相当）とを有する。このような構成であれば、電源端子ＶＣＣ、非反転入力端子ＩＮ＋、及び、反転入力端子ＩＮ－それぞれの端子インピーダンスを引き上げることができるので、ノイズ信号Ｎ０～Ｎ２の入力を抑えることが可能となる。
　図２は、抵抗Ｒ０～Ｒ２を用いてオペアンプ１の内部でローパスフィルタ（いわゆるＥＭＩ［electro-magnetic　interference］フィルタ）が形成される様子を示す図である。
　本図で示したように、抵抗Ｒ０は、オペアンプ１の電源ラインに付随する寄生コンデンサＣ０と共にローパスフィルタを形成している。また、抵抗Ｒ１及びＲ２は、それぞれ、オペアンプ１の入力段を形成するｐｎｐ型バイポーラトランジスタＱ１及びＱ２に付随する寄生コンデンサＣ１及びＣ２と共にローパスフィルタを形成している。
　このように、本構成例のオペアンプ１では、その各部に付随する寄生コンデンサＣ０～Ｃ２がローパスフィルタの構成要素として利用されている。このような構成であれば、ローパスフィルタを形成するために別途のコンデンサを追加する必要がないので、オペアンプ１における位相余裕の悪化や回路面積の増大を招かずに済む。
　なお、抵抗Ｒ１及びＲ２それぞれの抵抗値Ｒは、寄生コンデンサＣ１及びＣ２それぞれの容量値Ｃと、ローパスフィルタの目標カットオフ周波数ｆｃから、次の（１）式に基づいて設定すればよい。
　Ｒ＝１／（２π・ｆｃ・Ｃ）　…　（１）
　例えば、Ｃ＝８．５ｐＦであり、ｆｃ＝２０ＭＨｚである場合には、Ｒ≒９００Ωに設定すればよい。
　なお、抵抗Ｒ０の抵抗値についても、基本的には、上記（１）式に基づいて設定すればよい。ただし、抵抗Ｒ０は、オペアンプ１の電源ラインに挿入されているので、オペアンプ１の電源電圧がその駆動下限電圧を下回ってしまわないように、抵抗値の設定には十分留意すべきである。なお、抵抗Ｒ０として極小抵抗しか用いることができない場合には、寄生コンデンサＣ０と共に、必要最小限のコンデンサを別途追加してもよい。
＜半導体装置（第１実施形態）＞
　図３は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置１０は、いわゆるオペアンプＩＣと呼ばれるモノリシック半導体集積回路装置であり、オペアンプ１と、基準電流設定部２と、電源ラインＬ１と、接地ラインＬ２と、駆動電流設定ラインＬ３と、出力ラインＬ４と、静電保護ダイオードＤ１及びＤ２と、を集積化して成る。
　また、半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（電源端子ＶＣＣ、非反転入力端子ＩＮ＋、反転入力端子ＩＮ－、接地端子ＶＥＥ、及び、出力端子ＯＵＴ）を備えている。
　オペアンプ１は、先にも説明した通り、不図示の寄生コンデンサＣ１及びＣ２（図２を参照）と共にローパスフィルタを形成する抵抗Ｒ１及びＲ２を有している。より具体的に述べると、オペアンプ１の非反転入力ノード（＋）は、抵抗Ｒ１を介して半導体装置１０の非反転入力端子ＩＮ＋に接続されている。また、オペアンプ１の反転入力ノード（－）は、抵抗Ｒ２を介して半導体装置１０の反転入力端子ＩＮ－に接続されている。なお、本図では、半導体装置１０に１チャンネルのオペアンプ１を集積化した例を挙げたが、複数チャンネルのオペアンプ１を集積化しても構わない。
　基準電流設定部２は、オペアンプ１の内部に流れる基準電流Ｉｒｅｆを設定する。基準電流設定部２の回路構成については後述する。
　電源ラインＬ１は、半導体装置１０の電源端子ＶＣＣとオペアンプ１及び基準電流設定部２それぞれの電源ノードとの間に敷設されている。接地ラインＬ２は、半導体装置１０の接地端子ＶＥＥとオペアンプ１及び基準電流設定部２それぞれの接地ノードとの間に敷設されている。基準電流設定ラインＬ３は、オペアンプ１の基準電流設定ノードと基準電流設定部２の出力ノードとの間に敷設されている。出力ラインＬ４は、オペアンプ１の出力ノードと半導体装置１０の出力端子ＯＵＴとの間に敷設されている。
　静電保護ダイオードＤ１のカソードは、半導体装置１０の非反転入力端子ＩＮ＋に接続されている。静電保護ダイオードＤ２のカソードは、半導体装置１０の反転入力端子ＩＮ－に接続されている。静電保護ダイオードＤ１及びＤ２それぞれのアノードは、いずれも半導体装置１０の接地端子ＶＥＥに接続されている。このように、静電保護ダイオードＤ１及びＤ２を有する構成であれば、サージ耐性を高めることが可能となる。
　ところで、一般的な半導体装置では、その電源端子と接地端子との間に、電源電圧を安定化するためのバイパスコンデンサ（例えば１００ｐＦ）を挿入することが多い。しかしながら、本願発明者らは、鋭意研究の末、半導体装置１０の電源端子ＶＣＣと接地端子ＶＥＥとの間にバイパスコンデンサを挿入すると、高周波信号に対する電源端子ＶＣＣの入力インピーダンスが低下してしまい、ノイズ信号（＝高周波信号）がオペアンプ１の電源ノードに届きやすくなるので、オペアンプ１のノイズ特性が悪化するという知見を得た。
　そこで、本実施形態の半導体装置１０では、本図中の破線で示したように、電源端子ＶＣＣと接地端子ＶＥＥとの間にバイパスコンデンサが接続されておらず、さらには、電源ラインＬ１と接地ラインＬ２との間に付随する寄生コンデンサも極力低減されている（例えば２０ｐＦ以下）。このような構成であれば、高周波信号に対する電源端子ＶＣＣの入力インピーダンスが上がり、ノイズ信号がオペアンプ１の電源ノードに届きにくくなるので、オペアンプ１のノイズ特性を向上することが可能となる。
　図４は、オペアンプ１の一構成例を示す図である。本構成例のオペアンプ１は、先出のｐｎｐ型バイポーラトランジスタＱ１及びＱ２に加えて、ｐｎｐ型バイポーラトランジスタＱ３～Ｑ６と、ｎｐｎ型バイポーラトランジスタＱ７～Ｑ１３と、抵抗Ｒ３と、コンデンサＣ３と、電流源Ｉ１～Ｉ７と、を含む。なお、電流源Ｉ１～Ｉ７は、それぞれ、基準電流設定部２により設定された基準電流Ｉｒｅｆ（またはこれに応じた定電流）を流す。
　電流源Ｉ１～Ｉ３それぞれの第１端は、いずれも、電源端子ＶＣＣに接続されている。電流源Ｉ１の第２端は、トランジスタＱ２のエミッタとトランジスタＱ３のベースに接続されている。電流源Ｉ２の第２端は、トランジスタＱ３及びＱ４それぞれのエミッタに接続されている。電流源Ｉ３の第２端は、トランジスタＱ１のエミッタとトランジスタＱ４のベースに接続されている。
　トランジスタＱ１のベースは、不図示の抵抗Ｒ１（図２または図３を参照）を介して、非反転入力端子ＩＮ＋に接続されている。トランジスタＱ２のベースは、不図示の抵抗Ｒ２（図２または図３を参照）を介して、反転入力端子ＩＮ－に接続されている。トランジスタＱ１及びＱ２それぞれのコレクタは、いずれも、接地端子ＶＥＥに接続されている。
　トランジスタＱ３のコレクタは、トランジスタＱ７のコレクタに接続されている。トランジスタＱ４のコレクタは、トランジスタＱ８のコレクタに接続されている。トランジスタＱ７及びＱ８それぞれのベースは、いずれもトランジスタＱ７のコレクタに接続されている。トランジスタＱ７及びＱ８それぞれのエミッタは、いずれも、接地端子ＶＥＥに接続されている。
　このように接続された電流源Ｉ１～Ｉ３、トランジスタＱ１～Ｑ４、並びに、トランジスタＱ７及びＱ８は、オペアンプ１の入力段ないしは増幅段を形成する。
　電流源Ｉ４及びＩ５それぞれの第１端は、いずれも電源端子ＶＣＣに接続されている。電流源Ｉ４の第２端は、トランジスタＱ５のエミッタとトランジスタＱ９のベースに接続されている。電流源Ｉ５の第２端は、トランジスタＱ９のコレクタに接続されている。
　トランジスタＱ５のベースは、トランジスタＱ８のコレクタとコンデンサＣ３の第１端に接続されている。コンデンサＣ３の第２端は、トランジスタＱ１０のコレクタに接続されている。トランジスタＱ９のエミッタは、トランジスタＱ１０のベースに接続されている。トランジスタＱ５のコレクタとトランジスタＱ１０のエミッタは、いずれも、接地端子ＶＥＥに接続されている。
　電流源Ｉ６の第１端とトランジスタＱ１２及びＱ１３それぞれのコレクタは、いずれも電源端子ＶＣＣに接続されている。電流源Ｉ６の第２端は、トランジスタＱ１０及びＱ１１それぞれのコレクタと、トランジスタＱ１２のベースに接続されている。トランジスタＱ１２のエミッタは、トランジスタＱ１３のベースに接続されている。トランジスタＱ１３のエミッタは、トランジスタＱ１１のベースと抵抗Ｒ３の第１端に接続されている。
　トランジスタＱ６及びＱ１１それぞれのエミッタ、抵抗Ｒ３の第２端、及び、電流源Ｉ７の第１端は、いずれも、出力端子ＯＵＴに接続されている。トランジスタＱ６のベースは、トランジスタＱ１０のコレクタに接続されている。電流源Ｉ７の第２端とトランジスタＱ６のコレクタは、いずれも、接地端子ＶＥＥに接続されている。
　このように接続された電流源Ｉ４～Ｉ７、トランジスタＱ５及びＱ６、トランジスタＱ９～Ｑ１３、コンデンサＣ３、並びに、抵抗Ｒ３は、オペアンプ１の出力段を形成する。
　ただし、本図の回路構成は、あくまで一例であり、オペアンプ１として所望の動作を実現し得る限り、いかなる回路構成を採用しても構わない。
＜半導体装置（第２実施形態）＞
　図５は、半導体装置１０の第２実施形態を示す図である。本実施形態の半導体装置１０は、先の第１実施形態（図３）をベースとしつつ、電源ラインＬ１と基準電流設定ラインＬ３との間に接続されたコンデンサＣ４をさらに有する。
　このような構成とすることにより、電源端子ＶＣＣへのノイズ入力時に、電源ラインＬ１と基準電流ラインＬ３を同じ挙動で揺らすことができるので、トランジスタＱ１４のベース・エミッタ間電圧が一定値に維持される。その結果、オペアンプ１の内部に流れる基準電流Ｉｒｅｆ（不図示）がノイズの影響を受け難くなるので、オペアンプ１のノイズ特性を向上することが可能となる。
　図６は、基準電流設定部２の一構成例を示す図である。本図で示すように、本構成例の基準電流設定部２は、ｐｎｐ型バイポーラトランジスタＱ１４と、ｎｐｎ型バイポーラトランジスタＱ１６を含む。また、オペアンプ１は、ｐｎｐ型バイポーラトランジスタＱ１５を含む。
　トランジスタＱ１４及びＱ１５それぞれのエミッタは、いずれも電源端子ＶＣＣに接続されている。トランジスタＱ１４及びＱ１５それぞれのベースは、いずれもトランジスタＱ１４のコレクタに接続されている。このように、トランジスタＱ１４及びＱ１５は、トランジスタＱ１４のコレクタ電流を所定のミラー比（例えば１０倍）でコピーすることにより、トランジスタＱ１５のコレクタ電流を生成するカレントミラーとして機能する。
　なお、トランジスタＱ１５のコレクタ電流は、オペアンプ１の基準電流Ｉｒｅｆとして先出の電流源Ｉ１～Ｉ７（図４を参照）に流される。すなわち、本図で単一の素子であるかのように描写されているトランジスタＱ１５は、実際には、複数の単位トランジスタを組み合わせたものであり、それぞれの単位トランジスタを用いて形成されるカレントミラーが電流源Ｉ１～Ｉ７として機能する。
　トランジスタＱ１４のコレクタは、トランジスタＱ１６のコレクタに接続されている。トランジスタＱ１６のエミッタは、接地端子ＶＥＥに接続されている。トランジスタＱ１６のベースには、所定のバイアス電圧Ｖｂが印加されている。
　また、先にも述べたように、電源ラインＬ１と基準電流設定ラインＬ３との間には、コンデンサＣ４が接続されている。従って、電源端子ＶＣＣにノイズが入力されても、電源ラインＬ１と基準電流ラインＬ３を同じように揺らすことができるので、トランジスタＱ１４のベース・エミッタ間電圧を一定値に維持することが可能となる。
　ところで、トランジスタＱ１４には、図７で示したように、そのエミッタ（＝高濃度ｐ型半導体領域Ｐ＋）とベース（＝高濃度ｎ型半導体領域Ｎ＋であるｎ型埋設層Ｂ／Ｌ、及び、低濃度ｎ型半導体領域Ｎ－であるエピタキシャル成長層ＥＰＩ）との間に寄生コンデンサＣｘが付随している。なお、トランジスタＱ１５についてもこれと同様である。
　また、トランジスタＱ１６には、図８で示したように、そのコレクタ（＝高濃度Ｎ型半導体領域Ｎ＋であるｎ型埋設層Ｂ／Ｌ、及び、低濃度ｎ型半導体領域Ｎ－であるエピタキシャル成長層ＥＰＩ）とｐ型半導体基板（＝Ｐ－ｓｕｂ）との間に寄生コンデンサＣｙが付随している。
　さらに、基準電流設定ラインＬ３と接地ラインＬ２との間には、寄生コンデンサＣｚが付随している。
　上記した寄生コンデンサＣｘ～Ｃｚの存在を鑑みると、コンデンサＣ４の容量値は、次の（２）式に基づいて設定することが望ましい。
　Ｃ４＝（Ｃｙ＋Ｃｚ）－Ｃｘ　…　（２）
　例えば、Ｃｘ＝５５０ｆＦ、Ｃｙ＝７００ｆＦ、Ｃｚ＝５０ｆＦである場合には、Ｃ４＝２００ｆＦに設定すればよい。
　このような容量調整を行うことにより、電源ラインＬ１と基準電流設定ラインＬ２との配線間容量値と、基準電流設定ラインＬ２と接地ラインＬ３との配線間容量値を一致させることができるので、電源端子ＶＣＣへのノイズ入力時に電源ラインＬ１と基準電流ラインＬ３を同じように揺らすという先述の効果を最大限に享受することが可能となる。
＜配線レイアウト＞
　図９は、第２実施形態の半導体装置１０における配線レイアウトの一例を模式的に示す平面図である。なお、本図では、第２配線層に敷設された電源ラインＬ１（幅ｗ１）と接地ラインＬ２（幅ｗ２）が実線で描写されており、第１配線層（＝第２配線層の直下）に敷設された基準電流設定ラインＬ３（幅ｗ３）が破線で透過的に描写されている。また、それぞれの幅ｗ１～ｗ３について述べると、基準電流設定ラインＬ３の幅ｗ３は、電源ラインＬ１の幅ｗ１の半分以下に設計することが好ましく、例えば、ｗ１＝２０μｍ、ｗ２＝５μｍ、ｗ３＝５μｍとすればよい。
　本図の配線レイアウトにおいて、電源ラインＬ１と基準電流設定ラインＬ３は、半導体装置１０の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されている。より具体的に述べると、基準電流設定ラインＬ３は、オペアンプ１と基準電流設定部２との最短経路（本図では電源ラインＬ１と直交する経路）に敷設するのではなく、電源ラインＬ１と部分的に並走するように迂回された経路に敷設されている。更に、基準電流設定ラインＬ３の中心と電源ラインＬ１の中心が重なるように敷設することで、ノイズの発生をさらに低減することができる。
　このような配線レイアウトを採用することにより、先述のコンデンサＣ４として、電源ラインＬ１と基準電流設定ラインＬ３との間に付随する寄生コンデンサを利用することが可能となる。
　なお、コンデンサＣ４の容量値は、真空中の誘電率ε０（＝８．８５×１０－１２）、電源ラインＬ１と基準電流設定ラインＬ３との間を隔てる層間絶縁膜（例えばＳｉＮ膜）の比誘電率εｒ及び膜厚ｄ、並びに、電源ラインＬ１と基準電流設定ラインＬ３が互いに重なり合う面積Ｓから、次の（３）式に基づいて算出される。
　Ｃ４＝ε０×εｒ×Ｓ／ｄ　…　（３）
　従って、例えば、εｒ＝６．０、ｄ＝１００００Åである半導体装置１０において、Ｃ４≒２００ｆＦに調整したい場合には、Ｓ＝３８００μｍ２となるように、電源ラインＬ１及び基準電流設定ラインＬ３を敷設すればよい。
　また、電源ラインＬ１は、これと接続されない配線３や素子４から極力離して敷設することが望ましい。また、オペアンプ１の電源ノードは、その他のノード（＝入力ノードや出力ノード）からできるだけ離れた位置に配置するとよい。
　さらに、電源ラインＬ１と配線３及び素子４との間には、相互間の電磁干渉を妨げるシールド部材（本図では接地ラインＬ２）を敷設することが望ましい。その際、電源ラインＬ１と接地ラインＬ２との配線間距離ｄｘについては、十分大きな値（例えば１０μｍ）に設計しておくことが望ましい。言い方を変えれば、配線間距離ｄｘは、接地ラインＬ２の幅ｗ２よりも大きい方が好ましい。さらに、接地ラインＬ２は、配線３と電源ラインＬ１の中央に配置した方がよいが、接地ラインＬ２を配線３の方に寄せても構わない。
　このような配線レイアウトを採用することにより、電源ラインＬ１に付随する寄生コンデンサとしては、Ｌ１－Ｌ３間の寄生コンデンサ（＝コンデンサＣ４）及びＬ１－Ｌ２間の寄生コンデンサが主となる。従って、電源ラインＬ１から配線３及び素子４への電磁干渉が減少し、オペアンプ１のノイズ特性を向上することが可能となる。
＜ノイズ特性評価＞
　図１０及び図１１は、それぞれ、半導体装置１０をＤＵＴ［device　under　test］とするＤＰＩ［direct　power　injection］試験及び電波放射試験の測定回路を示す図である。
　図１０で示したように、ＤＰＩ試験の測定回路１００は、ＤＵＴとなる半導体装置１０のほかに、信号発生器１０１と、増幅器１０２と、減衰器１０３と、バイアスティー１０４と、バッテリ１０５（例えばＶｃｃ＝１２Ｖ）と、直流電源１０６（例えばＶｉｎ＝６Ｖ）と、オシロスコープ１０７と、を有する。
　半導体装置１０の電源端子ＶＣＣは、ＳＭＡ［sub　miniature　type　A］コネクタ付きの同軸ケーブル（インピーダンス：５０Ω）を介してバイアスティー１０４の出力ノードに接続されている。半導体装置１０の非反転入力端子ＩＮ＋は、ＳＭＡコネクタ付きの同軸ケーブル（インピーダンス：５０Ω）を介して直流電源１０６の出力ノードに接続されている。半導体装置１０の反転入力端子ＩＮ－と出力端子ＯＵＴは、短絡されている。
　測定回路１００を用いたＤＰＩ試験では、所定の強度（例えば１７ｄＢＭ）を持つノイズ信号が半導体装置１０の電源端子ＶＣＣに直接注入される。その際、ノイズ信号の周波数を所定の範囲（例えば１ＭＨｚ～１ＧＨｚ）で掃引しつつ、半導体装置１０の出力端子ＯＵＴに現れる出力電圧を逐次読み取ることにより、周波数ｖｓ出力電圧のプロットを得ることができる。
　また、図１１で示したように、電波放射試験の測定回路２００は、ＤＵＴとなる半導体装置１０のほかに、信号発生器２０１と、増幅器２０２と、アンテナ２０３と、疑似電源２０４（例えばＶｃｃ＝１２Ｖ）と、ワイヤーハーネス２０５と、オシロスコープ２０６と、を有する。このうち、アンテナ２０３、疑似電源２０４、ワイヤーハーネス２５０、及び、ＤＵＴとなる半導体装置１０は、いずれも、電波暗室２０７に配置される。
　測定回路２００を用いた電波放射試験では、所定の電界強度（例えば２００Ｖ／ｍ）を持つノイズ信号がアンテナ２０３からワイヤーハーネス２０５のノイズ注入点に向けて放射される。なお、ワイヤーハーネス２０５の全長は１５０ｃｍであり、ノイズ注入点から半導体装置１０までの距離は７５ｃｍである。また、アンテナ２０３からノイズ注入点までの距離は１００ｃｍである。これらの寸法は、ＩＳＯ１１４５２－２に準拠する。
　上記の測定回路２００において、ワイヤーハーネス２０５を半導体装置１０の電源端子ＶＣＣに接続しておけば、ノイズ信号が半導体装置１０の電源端子ＶＣＣに間接注入される。その際、ノイズ信号の周波数を所定の範囲（例えば２００ＭＨｚ～１ＧＨｚ）で掃引しつつ、半導体装置１０の出力端子ＯＵＴに現れる出力電圧を逐次読み取ることにより、周波数ｖｓ出力電圧のプロットを得ることができる。
　図１２及び図１３は、それぞれ、ＤＰＩ試験結果及び電波放射試験結果の一例を示す図である。各図の横軸（対数軸）は、ノイズ信号の周波数を示しており、各図の縦軸は、半導体装置１０の出力電圧を示している。
　また、各図の実線は、第２実施形態（図５）の半導体装置１０をＤＵＴとしたときの試験結果である。一方、各図の破線は、従来のオペアンプ（＝抵抗Ｒ１及びＲ２なし、コンデンサＣ４なし、バイパスコンデンサあり）をＤＵＴとしたときの試験結果である。
　なお、図１２の試験条件は、ノイズ印加レベル：１７ｄＢｍ、周波数：１００ＭＨｚ～１ＧＨｚとする。また、図１３の試験条件は、測定回路：ボルテージフォロワ、Ｖｃｃ：１２Ｖ、Ｖｉｎ：６Ｖ、温度：室温、試験方法：置換法（進行波電力）、電界強度：２００Ｖ／ｍ、試験波：ＣＷ（連続波）、及び、周波数：２００ＭＨｚ～１ＧＨｚ（２％ステップ）とする。
　各図から分かるように、第２実施形態（図５）の半導体装置１０であれば、いずれの試験でも、周波数の掃引範囲全域に亘り、±５％を超えるようなピークは一切現れない。このように、第２実施形態（図５）の半導体装置１０は、そのノイズ特性が非常に優れており、ノイズが入力されても出力変動が極めて小さい。従って、半導体装置１０を搭載するセットでのノイズ対策が簡単になるので、非常に使い勝手が良くなる。
＜半導体装置（第３実施形態）＞
　図１４は、半導体装置の第３実施形態を示す端子配置図である。本実施形態の半導体装置１０は、２チャンネルのオペアンプ１ａ及び１ｂ（＝それぞれ、先出のオペアンプ１に相当）を集積化して成る。なお、図示の便宜上、オペアンプ１ａ及び１ｂ以外の構成要素については、その描写が省略されている。
　また、半導体装置１０のパッケージとしては、対向する２辺から４本ずつ、合計８本の外部端子（１ピン～８ピン）が導出されたＳＯＰ［Small　Outline　Package］、ＳＳＯＰ［Shrink　SOP］、又は、ＭＳＯＰ［Micro　SOP］を採用するとよい。なお、本図では、パッケージの第１辺に１ピン～４ピンが設けられており、パッケージの第２辺に５ピン～８ピンが設けられている。
　１ピンは、第１チャンネルの出力端子ＯＵＴ１であり、オペアンプ１ａの出力端に接続されている。２ピンは、第１チャンネルの反転入力端子ＩＮ１－であり、オペアンプ１ａの反転入力端（－）に接続されている。３ピンは、第１チャンネルの非反転入力端子ＩＮ１＋であり、オペアンプ１ａの非反転入力端（＋）に接続されている。４ピンは、接地端子ＶＥＥである。
　５ピンは、第２チャンネルの非反転入力端子ＩＮ２＋であり、オペアンプ１ｂの非反転入力端（＋）に接続されている。６ピンは、第２チャンネルの反転入力端子ＩＮ２－であり、オペアンプ１ｂの反転入力端（－）に接続されている。７ピンは、第２チャンネルの出力端子ＯＵＴ２であり、オペアンプ１ｂの出力端に接続されている。８ピンは、電源端子ＶＣＣである。
　このように、第１チャンネル用の外部端子（１ピン～３ピン）は、いずれもパッケージの第１辺に設けられおり、第２チャンネル用の外部端子（５ピン～７ピン）は、いずれもパッケージの第２辺に設けられている。
　なお、本図では、２チャンネルのオペアンプ１ａ及び１ｂを集積化した例を挙げたが、例えば、４チャンネルのオペアンプを集積化することも可能である。その場合には、例えば、１４ピンのＳＯＰまたはＳＳＯＰ若しくはＭＳＯＰを好適に用いることができる。
　図１５は、半導体装置１０のパッケージ内部におけるボンディング図である。半導体チップ１０において、オペアンプ１ａ及び１ｂなどを集積化した半導体チップ３００は、アイランド３１０上に実装された状態で、モールド樹脂３２０により封止されている。以下では、紙面の上下左右方向を半導体装置１０（ないし半導体チップ３００）の平面視における上下左右方向と定義する。
　半導体チップ１０は、８つのパッドＰ１～Ｐ８を有する。パッドＰ１は、オペアンプ１ａの出力端に相当するパッドであり、ワイヤＷ１を介して１ピン（ＯＵＴ１）の先端側に接続されている。パッドＰ２は、オペアンプ１ａの反転入力端（－）に相当するパッドであり、ワイヤＷ２を介して２ピン（ＩＮ１－）に接続されている。パッドＰ３は、オペアンプ１ａの非反転入力端（＋）に相当するパッドであり、ワイヤＷ３を介して３ピン（ＩＮ１＋）に接続されている。パッドＰ４は、接地パッドであり、ワイヤＷ４を介して４ピン（ＶＥＥ）の先端側に接続されている。
　パッドＰ５は、オペアンプ１ｂの非反転入力端（＋）に相当するパッドであり、ワイヤＷ５を介して５ピン（ＩＮ２＋）に接続されている。パッドＰ６は、オペアンプ１ｂの反転入力端（－）に相当するパッドであり、ワイヤＷ６を介して６ピン（ＩＮ２－）に接続されている。パッドＰ７は、オペアンプ１ｂの出力端に相当するパッドであり、ワイヤＷ７を介して７ピン（ＯＵＴ７）の先端側に接続されている。パッドＰ８は、電源パッドであり、ワイヤＷ８を介して８ピン（ＶＣＣ）の先端側に接続されている。
　なお、パッドＰ１～Ｐ８は、１ピン～８ピンとそれぞれ対応する順序で、半導体チップ３００の外縁に沿って並べられている。従って、各パッドと各ピンとの間を結ぶワイヤＷ１～Ｗ８を最短距離で敷設することができる。
　また、パッケージ内部のフレーム面積に着目すると、１ピン（ＯＵＴ１）、４ピン（ＶＥＥ）、５ピン（ＩＮ２＋）、及び、８ピン（ＶＣＣ）は、いずれも２ピン（ＩＮ－）、３ピン（ＩＮ１＋）、６ピン（ＩＮ２－）、及び、７ピン（ＯＵＴ２）よりも大きい。
　すなわち、紙面上下方向に着目すると、１ピン（ＯＵＴ１）及び４ピン（ＶＥＥ）は、２ピン（ＩＮ１－）及び３ピン（ＩＮ１＋）よりも突出する部分を有する。同様に、５ピン（ＩＮ２＋）及び８ピン（ＶＣＣ）は、６ピン（ＩＮ２－）及び７ピン（ＯＵＴ２）よりも突出する部分を有する。
　また、紙面左右方向に着目すると、１ピン（ＯＵＴ１）及び４ピン（ＶＥＥ）は、その一部がアイランド３１０と重なる。これと同じく、５ピン（ＩＮ２＋）及び８ピン（ＶＣＣ）は、その一部がアイランド３１０と重なる。
　さらに、１ピン（ＯＵＴ）と８ピン（ＶＣＣ）との間、並びに、４ピン（ＶＥＥ）と５ピン（ＩＮ２＋）との間には、それぞれ、アイランド３１０を支える支持フレーム３３０及び３４０が形成されている。
　図１６は、半導体チップ３００上における配線レイアウト及びパッド配置の一例（オペアンプ１ａの周辺）を示す平面図である。。なお、本図では、第２配線層に敷設された電源ラインＬ１（幅ｗ１）と接地ラインＬ２（幅ｗ２）が実線（ハッチング領域）で描写されており、第１配線層（＝第２配線層の直下）に敷設された基準電流設定ラインＬ３（幅ｗ３）が破線で透過的に描写されている。また、それぞれの幅ｗ１～ｗ３について述べると、接地ラインＬ２の幅ｗ２、及び、基準電流設定ラインＬ３の幅ｗ３は、それぞれ、電源ラインＬ１の幅ｗ１よりも狭い幅（例えば、幅ｗ１の半分以下）に設計することが好ましく、例えば、ｗ１＝２０μｍ、ｗ２＝５μｍ、ｗ３＝５μｍとすればよい。
　以下では、紙面の上下左右方向を半導体チップ３００の平面視における上下左右方向と定義し、先出の図４、図６、及び、図１５も適宜参照しながら、配線レイアウト及びパッド配置の説明を行う。
　オペアンプ１ａに関連するパッドとして、本図には、パッドＰ１～Ｐ４及びＰ８が描写されている。なお、半導体チップ３００の平面視において、パッドＰ１～Ｐ４及びＰ８がそれぞれ設けられている位置は、先出の図１５で示した位置と対応している。
　具体的に述べると、パッドＰ１～Ｐ３は、半導体チップ３００の平面視において、それぞれ、紙面の左側から右側に向かって、パッドＰ１、パッドＰ２、及び、パッドＰ３の順に並べられている。
　さらに具体的に述べると、パッドＰ１は、半導体チップ３００の右上隅近傍に設けられている。パッドＰ２は、半導体チップ３００の上辺近傍の左右方向中央からやや左寄りに設けられている。パッドＰ３は、半導体チップ３００の左上隅近傍に設けられている。
　パッドＰ１～Ｐ３のうち、パッドＰ１が半導体チップ３００の上辺から最も遠く、パッドＰ３が半導体チップ３００の上辺に最も近い。すなわち、パッドＰ１と半導体チップ３００の上辺との距離をｄ１ｘとし、パッドＰ２と半導体チップ３００の上辺との距離をｄ２とし、パッドＰ３と半導体チップ３００の上辺との距離をｄ３ｘとすると、ｄ１ｘ＞ｄ２＞ｄ３ｘが成り立つ。
　また、パッドＰ１と半導体チップ３００の右辺との距離ｄ１ｙは、パッドＰ３と半導体チップ３００の左辺との距離ｄ３ｙよりも長い（ｄ１ｙ＞ｄ３ｙ）。
　また、パッドＰ１とパッドＰ２との距離ｄ１２は、パッドＰ２とパッドＰ３との距離ｄ２３よりも長い（ｄ１２＞ｄ２３）。
　パッドＰ４は、半導体チップ３００の平面視において、半導体チップ３００の左辺近傍のほぼ上下方向中央に設けられている。パッドＰ４と半導体チップ３００の左辺との距離ｄ４は、なお、パッドＰ３と半導体チップ３００の左辺との距離ｄ３ｙとほぼ同じである（ｄ４≒ｄ３ｙ）。
　パッドＰ８は、半導体チップ３００の平面視において、半導体チップ３００の右辺近傍のほぼ上下方向中央に設けられている。パッドＰ８と半導体チップ３００の右辺との距離ｄ８は、なお、パッドＰ１と半導体チップ３００の右辺との距離ｄ１ｙよりも短い（ｄ８＜ｄ１ｙ）。
　なお、パッドＰ１～Ｐ３は、いずれもオペアンプ１ａの形成領域内に配置されている。一方、パッドＰ４は、基準電流生成部２の形成領域内に配置されている。
　電源ラインＬ１は、パッドＰ８（ＶＣＣ）から、トランジスタＱ１４及びＱ１５それぞれのエミッタやオペアンプ１ａの各部（例えばパワートランジスタＰＯＷ）に向けて敷設されている。具体的に述べると、電源ラインＬ１は、まずパッドＰ８から半導体チップ３００の上辺に向けて伸び、さらに半導体チップ３００の上辺に向かう第１経路Ｌ１ａと、左辺に向かう第２経路Ｌ１ｂに分岐する。なお、第１経路Ｌ１ａと第２経路Ｌ１ｂとの分岐点には、その左上隅にテーパ部Ｌ１ｘが形成されている。また、パッドＰ８（ＶＣＣ）の近傍には、静電保護素子ＥＳＤが形成されている。
　第１経路Ｌ１ａは、第２経路Ｌ１ｂと分岐した後、半導体チップ３００の右辺に向けて屈曲する。一方、第２経路Ｌ１ｂは、パワートランジスタＰＯＷを経た後、トランジスタＱ１４のエミッタに向けて半導体チップ３００の下辺方向に進路を変える第３経路Ｌ１ｃと、トランジスタＱ１５のエミッタに向けてそのまま半導体チップ３００の左辺向きに延伸する第４経路Ｌ１ｄに分岐する。なお、第４経路Ｌ１ｄは、トランジスタＱ１５の形成領域内で櫛歯状に形成されている。このように形成された第４経路Ｌ１ｄの櫛歯部分（＝上下方向に突出する部分）、及び、主軸部分（＝左右方向に伸びる部分）は、それぞれ、トランジスタＱ１５を形成する複数の単位トランジスタのエミッタに接続される。このように、トランジスタＱ１５は、複数の単位トランジスタを組み合わせたものであり、それぞれの単位トランジスタを用いて形成されるカレントミラーが電流源Ｉ１～Ｉ７（先出の図４を参照）として機能する。
　接地ラインＬ２は、パッドＰ４（ＶＥＥ）から、半導体チップ３００の各部に向けて敷設されている。具体的に述べると、まずパッドＰ４から半導体チップ３００の上辺に向けて伸びた後、パッドＰ３に至る前に半導体チップ３００の右辺方向に進路を変え、電源ラインＬ１とパッドＰ１～Ｐ３との間に挟まれた領域を通過し、幾度かの屈曲を経て半導体チップ３００の右辺近傍に至る。
　基準電流設定ラインＬ３は、半導体チップ３００の上下方向に並べて配設されたトランジスタＱ１４及びＱ１５それぞれのベース間に敷設されている。より具体的に述べると、基準電流設定ラインＬ３は、トランジスタ１４及びＱ１５それぞれのベース間を結ぶ最短経路だけではなく、電源ラインＬ１（第４経路Ｌ１ｄ）と部分的に並走するように迂回された経路に敷設されている。また、基準電流設定ラインＬ３の中心と電源ラインＬ１（第４経路Ｌ１ｄ）の中心が重なるように敷設されている。
　このように、電源ラインＬ１と基準電流設定ラインＬ３は、半導体チップ３００の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されている（例えば領域αを参照）。従って、先述のコンデンサＣ４として、電源ラインＬ１と基準電流設定ラインＬ３との間に付随する寄生コンデンサを利用することが可能となる。
　特に、基準電流設定ラインＬ３は、電源ラインＬ１と重なり合う部分が格子状に敷設されている。このような配線レイアウトによれば、電源ラインＬ１と基準電流設定ラインＬ３との重なり合う面積を増大することが可能となる。
　なお、基準電流設定ラインＬ３の格子状部分において、基準電流設定ラインＬ３に周囲を取り囲まれた複数の領域βには、それぞれ、トランジスタＱ１５を形成する複数の単位トランジスタを配置するとよい。
　また、複数の領域βそれぞれに占める電源ラインＬ１の面積比率は、１／２以上であることが望ましい。
　また、電源ラインＬ１とパッドＰ１～Ｐ３（及びこれらに接続されるオペアンプ１ａの構成素子）との間には、相互間の電磁干渉を妨げるシールド部材（本図では接地ラインＬ２）を敷設することが望ましい。
　なお、本図では、オペアンプ１ａに着目して図示を行ったが、オペアンプ１ｂについても、これと同様の配線レイアウト及びパッド配置を採用すればよい。具体的には、先の図１５で描写されたパッドＰ１～Ｐ３とパッドＰ５～Ｐ７とを比較参照すれば明らかなように、上記した配線レイアウト及びパッド配置を紙面上下方向に反転させればよい。
　図１７は、領域αにおけるコンデンサＣ４の一形成例を示す縦断面図である。本図で示すように、半導体チップ３００の領域αでは、下層から順に、ｐ型半導体基板（Ｐ－ｓｕｂ）、ｎ型埋設層（Ｂ／Ｌ）、ｎ型エピタキシャル成長層（ＥＰＩ）、ｐ型ウェル（Ｐ／Ｗ）、高濃度ｐ型半導体領域（Ｐ＋）、第１メタル層（１ｓｔＭＥＴＡＬ）、絶縁層（ＩＳＯ）、及び、トップメタル層（ＴＯＰ　ＭＥＴＡＬ）が積層形成されている。
　ここで、電源ラインＬ１は、トップメタル層（ＴＯＰ　ＭＥＴＡＬ）を用いて敷設されており、基準電流設定ラインＬ３は、第１メタル層（１ｓｔ　ＭＥＴＡＬ）を用いて敷設されている。従って、電源ラインＬ１と基準電流設定ラインＬ３が縦方向に重なる領域αでは、トップメタル層（ＴＯＰ　ＭＥＴＡＬ）及び第１メタル層（１ｓｔ　ＭＥＴＡＬ）を電極とし、これらのメタル層に挟まれた絶縁層（ＩＳＯ）を誘電体とするコンデンサＣ４が形成される。
＜車両への適用＞
　図１８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電源電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
　電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
　電子機器Ｘ１２は、ＨＩＤ［high　intensity　discharged　lamp］やＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。
　電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
　電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、ＥＰＳ［electric　power　steering］制御、電子サスペンション制御など）を行う制動ユニットである。
　電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
　電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
　電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic　toll　collection　system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
　電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
　なお、先に説明したオペアンプＩＣ１０は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
＜その他の変形例＞
　なお、上記の実施形態では、車載機器に用いられるオペアンプを例に挙げたが、その適用対象は何らこれに限定されるものではなく、家電機器や産業機器など、アプリケーションを問わず、広く一般に適用することが可能である。
　また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本明細書中に開示されているオペアンプは、例えば、車載機器、家電機器、ないしは、産業機器に利用することが可能である。
　　　１、１ａ、１ｂ　　オペアンプ
　　　２　　基準電流設定部
　　　３　　配線
　　　４　　素子
　　　１０　　半導体装置（オペアンプＩＣ）
　　　１００　　測定回路（ＤＰＩ試験）
　　　１０１　　信号発生器
　　　１０２　　増幅器
　　　１０３　　減衰器
　　　１０４　　バイアスティー
　　　１０５　　バッテリ
　　　１０６　　直流電源
　　　１０７　　オシロスコープ
　　　２００　　測定回路（電波放射試験）
　　　２０１　　信号発生器
　　　２０２　　増幅器
　　　２０３　　アンテナ
　　　２０４　　疑似電源
　　　２０５　　ワイヤーハーネス
　　　２０６　　オシロスコープ
　　　２０７　　電波暗室
　　　３００　　半導体チップ
　　　３１０　　アイランド
　　　３２０　　モールド樹脂
　　　３３０、３４０　　支持フレーム
　　　Ｃ０、Ｃ１、Ｃ２、Ｃｘ、Ｃｙ、Ｃｚ　　寄生コンデンサ
　　　Ｃ３　　コンデンサ
　　　Ｃ４　　コンデンサ（寄生コンデンサ）
　　　Ｄ１、Ｄ２　　静電保護ダイオード
　　　ＥＳＤ　　静電保護素子
　　　Ｉ１～Ｉ７　　電流源
　　　Ｌ１　　電源ライン
　　　Ｌ１ａ　　第１経路
　　　Ｌ１ｂ　　第２経路
　　　Ｌ１ｃ　　第３経路
　　　Ｌ１ｄ　　第４経路
　　　Ｌ１ｘ　　テーパ部
　　　Ｌ２　　接地ライン
　　　Ｌ３　　基準電流設定ライン
　　　Ｌ４　　出力ライン
　　　Ｐ１～Ｐ８　　パッド
　　　ＰＯＷ　　パワートランジスタ
　　　Ｑ１～Ｑ６、Ｑ１４、Ｑ１５　　ｐｎｐ型バイポーラトランジスタ
　　　Ｑ７～Ｑ１３、Ｑ１６　　ｎｐｎ型バイポーラトランジスタ
　　　Ｒ０　　抵抗（電源抵抗）
　　　Ｒ１、Ｒ２　　抵抗（入力抵抗）
　　　Ｒ３　　抵抗
　　　Ｗ１～Ｗ８　　ワイヤ
　　　Ｘ　　車両
　　　Ｘ１１～Ｘ１８　　電子機器
　　　α、β　　領域

Claims (20)

  1. 　入力段を形成するトランジスタと、
    　前記トランジスタに付随する寄生コンデンサと共にフィルタを形成する入力抵抗と、
    　を有することを特徴とするオペアンプ。
  2. 　前記入力抵抗の抵抗値Ｒは、前記寄生コンデンサの容量値Ｃと前記フィルタの目標カットオフ周波数ｆｃから、Ｒ＝１／（２π・ｆｃ・Ｃ）に設定されていることを特徴とする請求項１に記載のオペアンプ。
  3. 　電源ラインに付随する寄生コンデンサと共にフィルタを形成する電源抵抗をさらに有することを特徴とする請求項１または請求項２に記載のオペアンプ。
  4. 　請求項１～請求項３のいずれか一項に記載のオペアンプと、
    　前記オペアンプの基準電流を設定する基準電流設定部と、
    　電源端子と前記オペアンプ及び前記基準電流設定部との間に敷設された電源ラインと、
    　接地端子と前記オペアンプ及び前記基準電流設定部との間に敷設された接地ラインと、
    　前記オペアンプと前記基準電流設定部との間に敷設された基準電流設定ラインと、
    　を有することを特徴とする半導体装置。
  5. 　前記電源ラインと前記基準電流設定ラインとの間に接続されたコンデンサをさらに有することを請求項４に記載の半導体装置。
  6. 　前記コンデンサは、前記電源ラインと前記基準電流設定ラインとの間に付随する寄生コンデンサであることを特徴とする請求項５に記載の半導体装置。
  7. 　前記電源ラインと前記基準電流設定ラインは、前記半導体装置の平面視において、それぞれの一部同士が互いに重なり合うように積層して敷設されていることを特徴とする請求項６に記載の半導体装置。
  8. 　前記基準電流設定ラインは、前記半導体装置の平面視において、前記電源ラインと重なり合う部分が格子状に敷設されていることを特徴とする請求項７に記載の半導体装置。
  9. 　前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域には、前記オペアンプの基準電流源として機能するトランジスタが形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 　前記トランジスタは、複数の単位トランジスタを組み合わせたものであり、
    　前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周期を取り囲まれた複数の領域には、それぞれ、前記複数の単位トランジスタが形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 　前記半導体装置の平面視において、格子状に敷設された前記基準電流設定ラインに周囲を取り囲まれた領域に占める前記電源ラインの面積比率は、１／２以上であることを特徴とする請求項８～請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記基準電流設定ラインは、第１配線層を用いて敷設されており、
    　前記電源ラインは、第２配線層を用いて敷設されており、
    　前記コンデンサは、前記電源ラインと前記基準電流設定ラインが重なる領域で、前記第１配線層及び前記第２配線層を電極とし、これらの電極に挟まれた絶縁層を誘電体として形成されることを特徴とする請求項６～請求項１１のいずれか一項に記載の半導体装置。
  13. 　前記電源ラインとその他の配線及び素子との間に挿入されたシールド部材を有することを特徴とする請求項４～請求項１２のいずれか一項に記載の半導体装置。
  14. 　前記シールド部材は、前記接地ラインであることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記接地ライン及び前記基準電流設定ラインは、それぞれ、前記電源ラインよりも幅狭であることを特徴とする請求項４～請求項１４のいずれか一項に記載の半導体装置。
  16. 　前記接地ライン及び前記基準電流設定ラインそれぞれの幅は、前記電源ラインの幅の半分以下であることを特徴とする請求項１５に記載の半導体装置。
  17. 　複数チャンネルの前記オペアンプを集積化して成ることを特徴とする請求項４～請求項１６のいずれか一項に記載の半導体装置。
  18. 　第１チャンネル用の外部端子は、いずれもパッケージの第１辺に設けられており、第２チャンネル用の外部端子は、いずれも前記パッケージの第２辺に設けられていることを特徴とする請求項１７に記載の半導体装置。
  19. 　請求項４～請求項１８のいずれか一項に記載の半導体装置を有する電子機器。
  20. 　請求項１９に記載の電子機器を有する車両。
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