JP6068193B2 - 受信装置及び送受信システム - Google Patents
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- Synchronisation In Digital Transmission Systems (AREA)
Description
2 :レシーバ
3、4 :伝送線路
11、12:送信側アンプ
21、22:受信側アンプ
23 :可変遅延回路
23A :データ可変遅延部
23B :クロック可変遅延部
24 :ラッチ回路
25 :スキュー検出回路
26〜29 :スイッチ
31〜33:遅延回路
34 :選択回路
41〜43:遅延回路
44〜46:Dフリップフロップ
47 :タイミング検出回路
51、52:Dフリップフロップ
53 :デシリアライザ回路
61、62:遅延回路
63 :選択回路
64 :遅延回路
71〜73:遅延回路
74〜76:Dフリップフロップ
77 :タイミング検出回路
81、82:遅延回路
83 :選択回路
84、85:遅延回路
86 :選択回路
91 :遅延回路
92 :Dフリップフロップ
93a :タイミング検出回路
93b :遅延選択回路
94 :遅延回路
101 :入力端子
102 :遅延回路
103 :選択回路
104 :出力端子
Claims (16)
- 外部クロック信号を受け取ってクロック信号を出力する第1受信部と、
外部データ信号を受け取ってデータ信号を出力する第2受信部と、
前記クロック信号と前記データ信号の少なくとも一方の信号を遅延することにより遅延調整後クロック信号及び遅延調整後データ信号とを生成するように構成された可変遅延回路と、
前記遅延調整後クロック信号に同期して前記遅延調整後データ信号をラッチして出力データ信号を生成するラッチ回路部と、
前記データ信号又は前記データ信号を遅延して得られる遅延データ信号によって伝送される特定データ列を、前記クロック信号からの遅延時間が異なる第1〜第Nクロック信号(Nは、2以上の整数)に同期してラッチすることでスキュー検出データを生成し、前記スキュー検出データに応じて、前記少なくとも一方の信号が前記可変遅延回路において遅延される遅延時間を制御するスキュー検出回路
とを具備する
受信装置。 - 請求項1に記載の受信装置であって、
前記スキュー検出回路は、前記スキュー検出データに応じて前記可変遅延回路に前記少なくとも一方の信号が遅延される遅延時間を制御する制御信号を生成し、
前記可変遅延回路は、前記第1〜第Nクロック信号を生成すると共に、前記制御信号に応じて前記第1〜第Nクロック信号のいずれかを選択して前記遅延調整後クロック信号として出力し、
前記第1〜第Nクロック信号が前記可変遅延回路から前記スキュー検出回路に供給される
受信装置。 - 請求項2に記載の受信装置であって、
前記可変遅延回路は、前記データ信号を所定の遅延時間だけ遅延して前記遅延データ信号を生成すると共に、前記遅延データ信号から前記遅延調整後データ信号を生成し、
前記遅延データ信号が前記可変遅延回路から前記スキュー検出回路に供給され、
前記スキュー検出回路は、前記遅延データ信号によって伝送される前記特定データ列を、前記第1〜第Nクロック信号に同期してラッチすることで前記スキュー検出データを生成する
受信装置。 - 請求項1に記載の受信装置であって、
前記スキュー検出回路は、前記スキュー検出データに応じて前記可変遅延回路に前記少なくとも一方の信号が遅延される遅延時間を制御する制御信号を生成し、
前記可変遅延回路は、
前記データ信号を遅延して前記遅延調整後データ信号を生成するデータ可変遅延部と、
前記クロック信号を遅延して前記遅延調整後クロック信号を生成するクロック可変遅延部
とを含み、
前記データ可変遅延部は、
前記データ信号を、第1遅延時間だけ遅延して第1遅延信号を出力する第1遅延回路と、
前記第1遅延信号を、第2遅延時間だけ遅延して第2遅延信号を出力する第2遅延回路と、
前記制御信号に応じて前記第1遅延信号と前記第2遅延信号のいずれかを前記遅延調整後データ信号として選択する第1選択回路
とを含み、
前記クロック可変遅延部は、
前記クロック信号を、前記第1遅延時間だけ遅延して第3遅延信号を出力する第3遅延回路と、
前記クロック信号を、前記第2遅延時間だけ遅延して第4遅延信号を出力する第4遅延回路と、
前記制御信号に応じて前記第3遅延信号と前記第4遅延信号のいずれかを前記遅延調整後クロック信号として選択する第2選択回路
とを含み、
前記第2遅延時間は、実質的に前記クロック信号の周期の半分に一致する
受信装置。 - 請求項4に記載の受信装置であって、
更に、
前記クロック信号からの遅延時間が異なる複数の第1順次遅延信号を前記クロック信号から生成する第1順次遅延部と、
前記クロック信号を前記複数の第1順次遅延信号に同期してラッチし、又は、前記複数の第1順次遅延信号を前記クロック信号でラッチして遅延制御データを取得する遅延制御データ取得部と、
タイミング検出回路と、
第1遅延選択回路
とを具備し、
前記第2遅延回路は、前記第1遅延信号からの遅延時間が異なる複数の第2順次遅延信号を前記第1遅延信号から生成する第2順次遅延部を備え、
前記タイミング検出回路は、前記遅延制御データに応答して前記複数の第2順次遅延信号のいずれかを前記第2遅延信号として決定し、
前記第1遅延選択回路は、前記タイミング検出回路による決定に応じて、前記複数の第2順次遅延信号のいずれかを前記第2遅延信号として出力する
受信装置。 - 請求項5に記載の受信装置であって、
前記第4遅延回路は、前記第3遅延信号からの遅延時間が異なる複数の第3順次遅延信号を前記第3遅延信号から生成する第3順次遅延部と、
第2遅延選択回路
とを備え、
前記タイミング検出回路は、前記遅延制御データに応答して前記複数の第3順次遅延信号のいずれかを前記第3遅延信号として決定し、
前記第2遅延選択回路は、前記タイミング検出回路による決定に応じて、前記複数の第3順次遅延信号のいずれかを前記第3遅延信号として出力する
受信装置。 - 請求項1乃至6のいずれかに記載の受信装置であって、
前記受信装置への前記外部クロック信号及び前記外部データ信号への伝送は、MIPI D−PHY規格に準拠して行われ、
前記特定データ列は、HY−SYNCコードに含まれるデータ列である
受信装置。 - 請求項1に記載の受信装置であって、
更に、
前記スキュー検出回路に前記データ信号又は前記遅延データ信号を供給する第1信号ラインと、
前記スキュー検出回路の前記クロック信号を供給する第2信号ラインと、
前記第1信号ラインに設けられた第1スイッチと、
前記第2信号ラインに設けられた第2スイッチ
とを具備し、
前記スキュー検出回路は、前記スキュー検出データに応じて前記可変遅延回路に前記少なくとも一方の信号が遅延される遅延時間を制御する制御信号を生成し、
前記第1スイッチと前記第2スイッチとは、前記特定データ列が伝送される期間を含む特定期間において、前記データ信号又は前記遅延データ信号を前記スキュー検出回路に供給すると共に前記クロック信号を前記スキュー検出回路に供給し、
前記第1スイッチと前記第2スイッチとは、前記特定期間以外の期間において、前記データ信号又は前記遅延データ信号の前記スキュー検出回路への供給、及び、前記クロック信号の前記スキュー検出回路への供給を遮断し、
前記スキュー検出回路は、前記特定期間以外の期間において、前記制御信号の値をホールドする
受信装置。 - 請求項1に記載の受信装置であって、
更に、
前記スキュー検出回路に前記データ信号又は前記遅延データ信号を供給する第1信号ラインと、
前記スキュー検出回路の前記第1〜第Nクロック信号を供給する第2信号ラインと、
前記第1信号ラインに設けられた第1スイッチと、
前記第2信号ラインに設けられた第2スイッチ
とを具備し、
前記スキュー検出回路は、前記スキュー検出データに応じて前記可変遅延回路に前記少なくとも一方の信号が遅延される遅延時間を制御する制御信号を生成し、
前記第1スイッチと前記第2スイッチとは、前記特定データ列が伝送される期間を含む特定期間において、前記データ信号又は前記遅延データ信号を前記スキュー検出回路に供給すると共に前記第1〜第Nクロック信号を前記スキュー検出回路に供給し、
前記第1スイッチと前記第2スイッチとは、前記特定期間以外の期間において、前記データ信号又は前記遅延データ信号の前記スキュー検出回路への供給、及び、前記クロック信号の前記スキュー検出回路への供給を遮断し、
前記スキュー検出回路は、前記特定期間以外の期間において、前記制御信号の値をホールドする
受信装置。 - 請求項1に記載の受信装置であって、
第2外部データ信号を受け取って第2データ信号を出力する第3受信部と、
前記クロック信号と前記第2データ信号の少なくとも一方の信号を遅延することにより第2遅延調整後クロック信号及び第2遅延調整後データ信号とを生成するように構成された第2可変遅延回路と、
前記第2遅延調整後クロック信号に同期して前記第2遅延調整後データ信号をラッチして第2出力データ信号を生成する第2ラッチ回路部と、
前記第2データ信号又は前記第2データ信号を遅延して得られる第2遅延データ信号によって伝送される特定データ列を、前記クロック信号からの遅延時間が異なる第1〜第Nクロック信号(Nは、2以上の整数)に同期してラッチすることで第2スキュー検出データを生成し、前記第2スキュー検出データに応じて、前記少なくとも一方の信号が前記第2可変遅延回路において遅延される遅延時間を制御する第2スキュー検出回路
とを具備する
受信装置。 - 外部クロック信号を受け取ってクロック信号を出力する第1受信部と、
外部データ信号を受け取ってデータ信号を出力する第2受信部と、
前記クロック信号と前記データ信号の少なくとも一方の信号を遅延することにより遅延調整後クロック信号及び遅延調整後データ信号とを生成する可変遅延回路と、
前記遅延調整後クロック信号に同期して前記遅延調整後データ信号をラッチして出力データ信号を生成するラッチ回路部と、
前記データ信号からの遅延時間が異なる第1〜第Nデータ信号(Nは、2以上の整数)によって伝送される特定データ列を前記クロック信号又は前記クロック信号を遅延して得られる遅延クロック信号に同期してラッチすることでスキュー検出データを生成し、前記スキュー検出データに応じて、前記少なくとも一方の信号が遅延される遅延時間を制御するスキュー検出回路
とを具備する
受信装置。 - 請求項11に記載の受信装置であって、
前記スキュー検出回路は、前記スキュー検出データに応じて前記可変遅延回路に前記少なくとも一方の信号が遅延される遅延時間を制御する制御信号を生成し、
前記可変遅延回路は、前記第1〜第Nデータ信号を生成すると共に、前記制御信号に応じて前記第1〜第Nデータ信号のいずれかを選択して前記遅延調整後データ信号として出力し、
前記第1〜第Nデータ信号が前記可変遅延回路から前記スキュー検出回路に供給される
受信装置。 - 請求項12に記載の受信装置であって、
前記可変遅延回路は、前記クロック信号を所定の遅延時間だけ遅延して前記遅延クロック信号を生成すると共に、前記遅延クロック信号から前記遅延調整後クロック信号を生成し、
前記遅延クロック信号が前記可変遅延回路から前記スキュー検出回路に供給され、
前記スキュー検出回路は、前記第1〜第Nデータ信号によって伝送される前記特定データ列を、前記遅延クロック信号に同期してラッチすることで前記スキュー検出データを生成する
受信装置。 - 送信装置と、
前記送信装置から外部クロック信号及び外部データ信号を受け取る受信装置
とを具備し、
前記受信装置は、
前記外部クロック信号を受け取ってクロック信号を出力する第1受信部と、
前記外部データ信号を受け取ってデータ信号を出力する第2受信部と、
前記クロック信号と前記データ信号の少なくとも一方の信号を遅延することにより遅延調整後クロック信号及び遅延調整後データ信号とを生成するように構成された可変遅延回路と、
前記遅延調整後クロック信号に同期して前記遅延調整後データ信号をラッチして出力データ信号を生成するラッチ回路部と、
前記データ信号又は前記データ信号を遅延して得られる遅延データ信号によって伝送される特定データ列を、前記クロック信号からの遅延時間が異なる第1〜第Nクロック信号(Nは、2以上の整数)に同期してラッチすることでスキュー検出データを生成し、前記スキュー検出データに応じて、前記少なくとも一方の信号が前記可変遅延回路において遅延される遅延時間を制御するスキュー検出回路
とを具備する
送受信システム。 - 送信装置と、
前記送信装置から外部クロック信号及び外部データ信号を受け取る受信装置
とを具備し、
前記受信装置は、
前記外部クロック信号を受け取ってクロック信号を出力する第1受信部と、
前記外部データ信号を受け取ってデータ信号を出力する第2受信部と、
前記クロック信号と前記データ信号の少なくとも一方の信号を遅延することにより遅延調整後クロック信号及び遅延調整後データ信号とを生成する可変遅延回路と、
前記遅延調整後クロック信号に同期して前記遅延調整後データ信号をラッチして出力データ信号を生成するラッチ回路部と、
前記データ信号から生成された、前記データ信号からの遅延時間が異なる第1〜第Nデータ信号(Nは、2以上の整数)によって伝送される特定データ列を前記クロック信号又は前記クロック信号を遅延して得られる遅延クロック信号に同期してラッチすることでスキュー検出データを生成し、前記スキュー検出データに応じて、前記少なくとも一方の信号が遅延される遅延時間を制御するスキュー検出回路
とを具備する
送受信システム。 - 請求項14又は15に記載の送受信システムであって、
前記送信装置から前記受信装置への前記外部クロック信号及び前記外部データ信号への伝送は、MIPI D−PHY規格に準拠して行われ、
前記特定データ列は、HY−SYNCコードに含まれるデータ列である
送受信システム。
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