JP2004127147A - デスキュー回路およびそれを用いたディスクアレイ制御装置 - Google Patents
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Abstract
【解決手段】クロックおよびデータ各々1bit毎に、データを受信するレシーバと最初にデータをラッチするフリップフロップの間に可変なディレイ回路を設け、データ転送を実施する前に受信データの安定領域を検出する検出パターンを繰り返し送信し、データの始点と終点がクロックの立ち上がりエッジに合う可変なディレイ回路のディレイ値を求め、そこから転送データが安定して受信できるディレイ値に設定する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は大量データをパッケージ間で高速に転送し且つ、クロックとデータを並行して転送するデータ転送において、クロックとデータ間および、データバスのデータ間のスキューを補正するデスキュー回路に関する。
【0002】
【従来の技術】
従来、データのスキューを考慮しながら、データの伝送を高速なものにするという技術が示されていた。例えば、特許文献1の特開2000−196571号公報には位相調整用パターンを使用して受信側でデータの1ビット毎に遅延量を調整しているものが開示されている。しかしながら、位相を合わせる対象が送受信側に共通に供給されている外部クロックであり、クロックとデータの並送方式ではない。
【0003】
【特許文献1】
特開2000−196571号公報
【0004】
【発明が解決しようとする課題】
従来技術はディスクアレイ制御装置のようにパッケージ枚数が多いためバックプレーンでのスキューが大きく、低消費電力のためにクロックとデータ(バスデータ)を並列転送するデータ転送方式で高速転送を実施しなければならない装置において、クロックのみを調整する方式である。このため、転送速度が遅くデータのパルス幅が広い場合には有効であるが、転送速度が速くデータのパルス幅が狭い場合には、全てのデータを正しく読み取れる位置にクロックを補正することは困難である。そのような回路を内蔵したLSIのジャンクション温度変動、電源電圧変動、フリップフロップのセットアップ時間、ホールド時間を考慮するとさらに困難となる。また、同一基板(パッケージ)内で送受信するような送受信間の距離が短い(10cm〜20cm程度)場合はスキューも小さくクロック補正可能であるが、バックプレーンのように送受信間の距離が長い(数10cm〜100cm程度)場合、スキューも大きくクロックを補正することは非常に困難である。以上述べたようにバックプレーンのような送受信間の距離が長い場合でのスキュー調整が難しく、そのために、転送速度にも限界があり、高速転送できない問題点があった。本発明の目的はデータとクロックを並列転送し、且つ、バックプレーンを経由するなどのように伝送路が長くスキューが大きな場合において、高速転送が可能なデスキュー制御方式を提供することにある。
【0005】
【課題を解決するための手段】
上記の目的を達成するためクロックおよびデータ各々1bit毎に、データを受信するレシーバと最初にデータをラッチするフリップフロップの間に可変なディレイ回路を設け、データ転送を実施する前に受信データの安定領域を検出する検出パターンを繰り返し送信し、各可変なディレイ回路をデータを確実に読み取れるディレイ値に設定する。
【0006】
【発明の実施の形態】
以下、本発明の実施形態に関し図面を用いて詳細に説明する。
図1は本発明の一実施形態であるディスクアレイ制御装置の構成図である。ディスクアレイ制御装置は、ホストコンピュータ110とのインタフェースを制御する複数のチャネルアダプタボード130と、ハードディスクドライブ120とのインタフェースを制御する複数のディスクアダプタボード140と、各ボード間のデータ転送をスイッチング制御する複数のスイッチパッケージ160と、データの一時保持を行うキャッシュメモリとのインタフェースを制御するキャッシュボード170とで構成され,バックプレーン150を経由してスイッチパッケージ160とチャネルアダプタボード130、スイッチパッケージ160とディスクアダプタボード140および、スイッチパッケージ160とキャッシュボード170間を、それぞれクロック信号181、183、185とコマンド・データバス182、184、186とで接続する。チャネルアダプタボード130は、チャネルインタフェース制御LSI131、ブリッジLSI132、制御CPU部133およびメモリ134とで構成され、ディスクアダプタボード140は、ディスクインタフェース制御LSI141、ブリッジLSI142、制御CPU部143およびメモリ144とで構成され、スイッチボード160はスイッチ制御LSIで構成され、キャッシュボード170はキャッシュメモリI/F制御LSI171とキャッシュメモリ172で構成される。このディスクアレイ制御装置では冗長性を持たせるためパッケージが複数枚で構成され多くなっており、バックプレーン150の配線距離が長くなるためスキューが大きくなる問題がある。
【0007】
このような装置においては、消費電力の低減のため必要なときだけデータと一緒にクロック信号が転送される。また、高速なデータ転送では、今まで、クロックのマージンでカバー出来たような比較的短距離でのデータとクロックのスキューでも問題となっている。
【0008】
そこでバックプレーン150でのデータ転送するブリッジLSI132,142、スイッチ制御LSI161内部および、キャッシュメモリI/F制御LSI171に各々デスキュー回路101を設ける。
【0009】
図2は本発明の一実施形態であるデスキュー回路101の回路図である。本実施例ではデータバス50の内の1回線(1ビット分)を示している。データについての他の回線に関しては同一のため図示が省略されている。データバス50からのデータとクロック信号線からのクロック信号71は送信側から一緒に出力される。受信側では受信したデータ信号とクロック信号からデータの読み取りを行う。このとき、データ信号同士、およびデータ信号とクロック信号の遅延時間に差が出来、スキューが生じる。本発明はこのスキューを調整するものである。
【0010】
この回路の概略の動作を先ず説明する。本来のデータの転送に先立って、初期のスキュー補正が行われる。初期のスキュー補正時には、予め定められた図5に示すようなテストパターンを含むスキュー補正用のデータが転送される。始めに、全てのデータ線のデータについてクロックの立ち上がりエッジがデータの立下りエッジより遅くなるよう繰り返し調整する。即ち、最も遅延の大きいデータビットの立下りエッジよりクロックの立ち上がりエッジの遅延が大きくなるよう調整する。これは、後述するようにデータの立ち上がりと立下りの位置を検知することが出来るようにするためである。このようにして可変ディレイ回路22の初期ディレイ値、即ちクロックのディレイ値を確定する。 データバスの1ビット分がデータ入力用バッファ1を通り、内部データ入力信号51として可変ディレイ回路2に与えられる。一方、クロック信号71はクロック用入力バッファ21を通り、内部クロック入力信号72として可変ディレイ回路22に与えられる。
【0011】
先ほどの可変ディレイ回路22の初期ディレイ値確定後、データの各信号線のビット毎にデータに少しずつ(ディレイ調整最小単位ずつ、またはそれ以上のディレイ量ずつ)ディレイを加え、データの立下りと、立ち上がりのエッジとがクロックの立ち上がりエッジに合うディレイ量を求める。具体的には、最初に‘1’を検出するサイクルとディレイ値が明確になったところでフリップフロップ8の出力がメタステーブルでないことおよび、クロック等のジッタの影響を受けない遅延値か確認するため複数回安定して‘1’が検出できるかを確認する。安定して受信できない場合はディレイ値を増減させ、安定して受信できるディレイ値REGD1を確定させる。これはディレイ制御回路30から調整値が出力され、カウンタ兼レジスタ3にこの値を積算して可変ディレイ回路2を制御する。 次に、送信側はパターン2の繰返しデータ2とクロックを送信する。ディレイ制御回路▲1▼ 30はパターン2の送信を確認後、ディレイ値信号53をディレイ値REGD1に設定して該当サイクルで‘0’を安定して検出できるか確認する。‘0’が検出できない場合はディレイ値を増加させ‘0’が安定して受信できるディレイ値を探し、ディレイ値REGD1を変更し確定させる。以上でまず始点のエッジ検出が完了となる。
【0012】
次に、終点のエッジを検出するため、引き続き送信側はパターン2の繰り返しデータとクロックを送信する。データの可変ディレイ値を増加させて‘1’検出するサイクルを探す。最初に‘1’検出するサイクルとディレイ値が明確になったところでF/F13の出力がメタステーブルでないことおよびクロック等のジッタの影響を受けないディレイ値か確認するため複数回安定して‘0’が検出出来るかを確認する。安定して受信できない場合はディレイ値を増減させ、安定して受信できるディレイ値REGD2を確定させる。
【0013】
次に、送信側は再度パターン1の繰返しデータ1とクロックを送信する。ディレイ制御回路▲1▼ 1はパターン1の送信を確認後、ディレイ値信号53をディレイ値REGD2に設定して該当サイクルで‘1’を安定して検出できるか確認する。‘1’が検出できない場合はディレイ値を増加させ‘1’が安定して受信できるディレイ値を探し、ディレイ値REGD2を変更し確定させる。以上で終点のエッジ検出が完了となる。
【0014】
次に上記で検出した始点エッジのディレイ値REGD1と終点エッジのディレイ値REGD2より始点と終点の中間点のディレイ値を演算により算出する。この中間のディレイ値をディレイ信号53に設定する。次に送信側にランダムパターンの転送要求をし、送信パターンと受信パターンが一致し、安定して正しくデータが受信可能なことを確認する。これにより、該当ディレイ値で安定してデータを受信できることが分かり、マージンの確保ができるディレイ値にディレイ値信号53を設定する。これにより、ディレイ調整が完了し、データ信号56とクロック58が同期できるのでディレイ調整完了信号87を有効にする。これにより、一方向のディレイ調整が完了する。
【0015】
この結果から、F/F8からの出力67であるデータの立下り位置と立ち上がり位置の中央がクロックの立ち上がりに一致するようにデータに可変ディレイ回路2によってデータにディレイを加える。このディレイ量はデータの立下りがクロックの立ち上がりに合ったディレイ量とデータの立ち上がりがクロックに合ったディレイ量の平均値である。以上により初期のスキュー調整が実現される。
【0016】
この後、送信側はスキュー調整開始信号81を無効にし、デスキュー制御回路は正常に終了している場合は最初に受信した側がスキュー調整開始信号81を有効にして逆方向のデスキュー調整を行う。また、スキュー調整ができない場合はスキュー調整開始信号81を無効のままとしてデスキューが正常終了していないことを最初に送信した側に知らせる。
【0017】
次に、動作中に温度変動、電源電圧変動があってスキュー状態が変化したときの対応について説明する。フリップフロップ(以下F/Fと表す)9には可変ディレイ回路22の出力73がそのまま与えられ、F/F8にはディレイ6が加えられたクロック信号が、F/F7には更にディレイ5が加えられたクロック信号がそれぞれ与えられている。従って、F/F9,8,7の出力62,61,60はそれぞれ図3のa,b,cのような関係になる。
【0018】
ここで、EOR(排他的論理和回路)11にはF/F9の出力62(a)とF/F8の出力61(b)が与えられている。aが“0”、bが“1”の関係になるとEOR11の出力が“1”となり、F/F14の出力が“1”となるので、クロックに対してデータの位相が遅れていることが分かる。このときは、データのディレイ量を増やすよう可変ディレイ回路2を調整する。
【0019】
一方、EOR10にはF/F7の出力60とF/F8の出力61が与えられている。cが“0”、bが“1”の関係になるとEOR10の出力が“1”となり、F/F12の出力が“1”となるので、クロックに対してデータの位相が進んでいることが分かる。このときは、データのディレイ量を減らすよう可変ディレイ回路2を調整する。
【0020】
以上が図2に示した回路構成とその動作の概略の説明である。次に、主要なポイントについて更に説明する。
【0021】
入力バッファ1と最初にデータをラッチするフリップフロップ7、8、9の間に可変ディレイ回路2を入れ、F/F8からスキュー調整されたデータ61が出力される。F/F8はディレイ制御回路▲1▼ 30が正しいディレイ値信号53を出力するまで入力データ56と入力クロック58が非同期になるため出力信号61がメタステーブルの状態(データがハイレベルかローレベルかを特定出来ない不安定な状態)になる。そこで、出力が安定しているF/F13の出力65をディレイ制御回路▲1▼ 30に入力し、スキュー調整制御時にそのデータよりディレイ制御回路▲1▼ 30は正しいディレイ値信号53を確定させる。
【0022】
次にこのデスキュー回路のディレイ制御回路▲1▼ 30によるクロック71とコマンド・データバス50のスキュー調整の制御について説明する。図3はレシーバ・バッファ1に入力されるコマンド・データバス50の受信波形をデータ転送単位で繰り返し重ねたアイ波形である。ノイズ等により、ジッタを持った波形であり、ウインドウ時間Twだけ安定して信号を受信できる。図4は可変ディレイにより安定して受信できるために必要なタイミング波形図である。スキュー調整時間と実際のデータ転送におけるウインドウ時間の差だけマージン確保する必要があり、最低限に必要なウインドウ時間Twはデータを受け取れるディレイ値が、図3にあるa、b、cの3値必要となるため可変ディレイ回路の調整最小単位の最大ディレイ値TdとF/F8のセットアップタイム(クロックが来るまでデータが確定していなければならない時間)Tsetとホールドタイム(あるレベルを維持しておかなければならない時間)Tholdにより、下記式で計算できる。
Tw> 3Td+Tset+Thold
したがって、可変ディレイ回路のディレイ調整最小単位の最大ディレイ値Tdはウインドウ時間Twの約1/3より小さくなければならない。
【0023】
この可変ディレイのディレイ値を検出するためのパターンを図5に、制御のフローを図6に示す。送信側は図5のパターン1を繰り返し送信するのと同時に、図2のスキュー調整開始信号81を有効にする。ディレイ制御回路30はスキュー調整開始信号81が有効になると図6のフローの制御を実施する。
【0024】
次に図6のディレイ制御回路30のフローについて説明する。最初にクロックディレイをデータのデューティの約半分ほどに設定する(601)。これはクロックの立ち上がりエッジをおおよそデータの立下りエッジの近くに設定するためである。送信側から図5に示すパターン1の繰返しデータ1とクロックを送信し‘1’を検出できるか確認する。検出した場合は始点と終点の間にクロックの立ち上がりエッジがあるため、該当サイクルの繰返しデータ1の始点エッジを検出ができない。‘0’を検出すればクロックの立ち上がりエッジがデータより位相が進んでいることを示す。データビットの全てについてクロックの立ち上がりエッジがデータより位相が進んでいる状態となる、即ち、全てのビットについて‘0’が検出されればクロックのディレイ値を固定にしたままで、データのディレイ値を変えるだけでデータの立ち上がりエッジと立下りエッジの位置が検出され得る。
【0025】
全てのデータビットの検出値のORを取る(602)。この結果、1ビットでも‘0’でないデータがあれば(603No)、更に、クロックにディレイを増加させる(604)。このように、次のサイクルでクロックの可変ディレイ回路22のディレイ値を増加しながら‘1’検出を行い、‘1’を検出しなくなるまで繰り返す。こうして先に概略を述べたようにクロックのディレイ値を設定する(603)。図6の破線で示したところでクロックのディレイ値が決定の処理が終わる。
【0026】
次に、図5のパターン1を連続して転送することを送信元に要求する(605)。例えば、200psだけ可変ディレイ回路2のディレイ値を増加させてデータのディレイ値を増加する(606)。データの繰り返しサイクル内で‘1’を検出するかどうかを判定する(607)。‘1’を検出しなければ、まだ、データの始点がクロックの立ち上がりに達していないのでディレイ値が最大でなければ(608No)、ステップ606へ戻る。ディレイ値が最大であれば(608Yes)エラー表示をする(609)。
【0027】
‘1’を検出すれば(607Yes)、該当1サイクル内で‘1’を検出するかどうかを判定する(610)。検出しなければステップ606へ戻る。検出すればデータの位相が進み過ぎている可能性があるので、例えば、50ps(ここでは最小ディレイ調整単位)だけデータディレイ値を減少させる(611)。そして、これを‘1’を検出しなくなるまで繰り返す(611,612)。‘1’を検出しなくなることはデータのディレイを少なくしすぎたことを意味するので、50psデータディレイを増加し(613)、これで‘1’を検出するようになれば(614)、データの始点エッジにクロックエッジが合うようになったとし、ここで、データの始点のディレイ値としてこのディレイ値を保持する(615)。
【0028】
次に図5のパターン2のデータの転送を要求する(616)。そして、‘0’を検出しない場合は50psデータディレイを増加し(618)、検出した場合はその時のデータディレイ値を保持する(619)。この値が始点エッジの位置として設定される(620)。以上で始点の検出は終了する。
【0029】
次に、終点の検出の処理に入る。図5のパターン2のデータを受信しながら、200psだけデータのディレイ値を増加させる(619)。繰り返しサイクル内で‘1’を検出しなければ(622No)ディレイ値が最大にならない限り(623)、ステップ621に戻る。ディレイ値が、可変ディレイ回路2の可能なディレイ量の最大であればデスキュー調整エラー処理を行う(624)。‘1’を検出すると、該当サイクル内で‘1’を検出するかを判定し(625)、検出している限りは、50psずつデータディレイ値を減少させる(626)。‘1’が検出されなくなると50psだけデータディレイ値を増加させる(627)。そして、該当サイクルで‘1’が検出されればそれはパターン2のデータの終点である(628)。
【0030】
その後更に、図5パターン1のデータの転送を要求する(629)。50psだけデータディレイ値を減少させ(630)、該当サイクルに‘0’を検出すると、ステップ630に戻る(631Yes)。‘0’を検出しないと、若干クロックの方が位相が進んでいることになるので50psだけデータディレイ値を増加させ、データの位相の方を進ませる(632)。これで‘1’を検出すれば(633Yes)、そこが終点エッジとしてそのときのデータのディレイ値を保持する(634)。そして、それが終点エッジの位置(REGD2)として設定される(635)。ステップ633で‘1’が検出されなければステップ632に戻る。ここで、始点エッジと終点エッジとの中間点演算要求が出され(636)、中間点のデータディレイ値が求められる(637)。中間点のデータディレイ値を求めることはデータの中央にクロックの立ち上がりエッジが来るような関係にデータとクロックを位置付けるデータディレイ値を定めるということである。
【0031】
以上でデータバスの1ビットについてのデータディレイ値が求まるので、図6の▲3▼に戻って次のデータビットについて同様の処理を行う。なお、説明の都合上各データビットについてシリアルに処理が行われるように表したが、一部または全部の処理が並行して実行されても良い。全部のビットについて中間点演算が終了すれば中間点設定が完了する(638)。すると、上記で述べた図5のような繰り返しパターンのデータではなく、ランダムパターンのデータの転送を要求する(639)。ここでランダムパターンのデータといってもデスキューのためのテストパターンであるため、送信されるパターンは予め決められたものである。従って、送信パターンと受信したパターンが一致しているかを判断できる(640)。一致すればデスキューが完了したものとみなす(641)。一致しなければデスキューエラーであり、エラー処理が行われる(642)。
【0032】
ディスクアレイ制御装置図1ではチャネルアダプタボード130とスイッチボード160、ディスクアダプタボード140とスイッチボード160または、キャシュボード170とスイッチボード160との間でデータ転送が行われ、最初にチャネルアダプタボード130、ディスクアダプタボード140および、キャッシュボード170からスイッチボード160へのデータ転送のスキュー調整を行う。次にスイッチボード160からチャネルアダプタボード130、ディスクアダプタボード140および、キャッシュボード170へのデータ転送のスキュー調整を行う。
【0033】
このスキュー調整はパワーオンリセット解除後(パワーオン時にF/Fやレジスタがリセットされる、その処理が終わったとき)およびチャネルアダプタボード内のCPU133またはディスクアダプタボードのCPU143の指示により行う。CPUが正常終了しない場合のリトライまたは、温度や電源などの時間経過等の環境が変化した場合にスキューを再調整し、スキュー調整時と実際のデータ転送におけるウインドウ時間の差のマージンを超えないように制御する。
【0034】
また、LSIのジャンクション温度変動および、電源電圧変動などにより転送データが正しく受信できない恐れがある場合、それを自動で検出し補正を実施することも可能である。自動検出および補正は、ディレイ制御回路▲2▼4によって制御される。
【0035】
次にディレイ制御回路▲2▼4の制御方法について説明する。
図2に示すフリップフロップ7、8、9にはそれぞれ57、58、73のクロック信号が入力されている。このクロック信号58は73よりディレイ6の分遅く、57はさらにディレイ5の分遅い信号が入力される。その位相関係は図3に示すa、b、cのようになる。つまり、クロック信号73がa、クロック信号58がb、クロック信号57がcに相当する。ディレイ調整が完了したデータ信号56がクロック信号57、58、73によってそれぞれフリップフロップ7、8、9でラッチされ、それぞれフリップフロップの出力信号60、61、62に出力される。その出力信号60と61とを排他的論理和した信号68を、フリップフロップ12でクロック信号58によってラッチされ出力信号64が生成される。同様に出力信号61と62とからフリップフロップの出力信号66が生成される。信号64と66はディレイ制御回路▲2▼4に入力され、信号64が‘1’の場合、つまり図3のaとbの位置でデータ波形の値が異なる場合(aの位置でのデータが‘1’でbの位置でのデータが‘0’または、aの位置でのデータが‘0’でbの位置でのデータが‘1’)は、クロック信号58の位相がデ−タ信号56の位相に対して遅れつつあり最悪の場合データを正しく受信できなくなる可能性がある。そのため、クロック信号58を可変ディレイ回路22を用いて遅くする(位相を進める)。または、データ信号56をディレイ回路2を用いて早くする(ディレイを少なくする)。同様に信号66が‘1’の場合、つまり図3のbとcの位置でデータ波形の値が異なる場合(aの位置でのデータが‘1’でbの位置でのデータが‘0’または、aの位置でのデータが‘0’でbの位置でのデータが‘1’)は、クロック信号の位相58がデ−タ信号56に対して進みつつあり最悪の場合データを正しく受信できなくなる可能性がある。そのため、クロック信号58を可変ディレイ回路22を用いて早くする(ディレイ量を少なくする)。または、データ信号56を可変ディレイ回路2を用いて遅くする(ディレイ量を大きくする)。上記処理は、常時実施した場合、スキュー補正時に発生するグリッチノイズなどの影響で転送データに悪影響を及ぼす可能性がある。従って、パケット転送終了を確認して、転送が行われていない状態で、スキューの微調整の制御が可能である。もちろん転送途中であっても、上記悪影響が無い場合には転送に支障が無いため、スキューの微調整の制御が可能である。また、信号64と66が共に‘1’の場合、転送データが正しく受信できていないため、転送のリトライなど、エラー処理を実施する。
【0036】
図2では簡易的に1相クロックに対しデータが1信号の場合を例にとり説明したが、データが複数ビットのバス構成の場合、同様の回路を複数組み合わせることで実現可能である。
【0037】
図9は本発明における2相クロックの場合の一実施形態であるデスキュー回路の回路図を示す。以下、図9の実施形態について説明する。図2で説明した実施形態の場合、クロック71の転送速度はデータ50の転送速度に対し2倍の速度が必要となる。そのため高速でクロックとデータを並送する場合、クロックの転送速度の高速化が必要になりバックプレーンでの転送が大変困難となる。そこで、クロックを2相化してデータ転送と同一の転送速度になるようにして転送を行う。この場合に図9で示すようにクロック71a,71bに対応して図2の可変ディレイ回路,カウンタ兼レジスタ、フリップフロップ、ディレイ、EORおよびディレイ制御回路(スキュー補正)をそれぞれ2つ設ける。また、2相クロックで受けた場合に出力データの位相が異なるので、フリップフロップ8aの出力信号61aをフリップフロップ15aにより同一クロック21bでラッチし直すことにより出力データの位相をクロック21bに合わせる。
【0038】
図9におけるスキュー調整時のパターンとデータ転送時の波形を図10に示す。スキュー調整時はクロック21aとクロック21bは同相で転送し、同時にスキュー調整を実施する。通常のデータ転送時はクロック21aとクロック21bを逆相で転送する。
【0039】
図2および図9におけるデータ転送方式は、並送するクロックと転送するデータおよびコマンドの数が同一の場合の一実施形態である。
【0040】
図11に本発明のデータ転送時にクロックを並走するデータ転送で転送するコマンドおよびデータよりクロックが多い場合の一実施形態であるデスキュー回路の回路図を示す。図11はコマンド・データ転送を開始する前にクロック信号を数サイクル送信し、クロックのパターン依存によるジッタを除く。また、転送終了後、スキュー調整のフリックフロップ7,8,9,15,16,17のラッチを正常に実施するまでクロックを数サイクル追加して転送する。このようにデータ転送時にクロックを並送するデータ転送で転送するコマンドおよびデータよりクロックを多くしている。図2および図9に示すデスキュー回路は転送するコマンドおよびデータとクロックの数が同一で動作する回路であるため、転送するコマンド、データおよびクロック間のスキュー調整の範囲がせまくなる。したがって、クロックの1サイクル以上のスキュー調整は不可能である。一方図11で示すデスキュー回路はフリップフロップ7,8,9の後段にシリアルにフリップフロップ15,16,17を接続し、セレクタ回路により前段と後段のフリップフロップを選択することにより、クロックの2サイクルまでのスキュー調整が可能となる。即ち、1サイクル以内のスキューであれば、信号線60、61、62が選択され、2サイクル以内のスキューであれば、信号線91、92、93が選択される。図11ではフリップフロップ7,8,9の後段にシリアル1段のみフリップフロップを接続したが、そのシリアルに接続するフリップフロップの段数を増加することにより、クロックの2サイクル以上のスキュー調整が可能となる。これにより、より高速なデータ転送が可能となる。
【0041】
本実施例のように、データを受信するレシーバと最初にデータをラッチするF/Fとの間に可変ディレイ回路を設けたことにより、調整後はF/Fには取り込み可能なデータが与えられ初段のF/Fがメタステーブルな状態にならない。
【0042】
以上のべた本発明の実施例では、データ転送が必要な場合にのみ並送クロックを供給するだけでよく、クロックの2サイクル以上のスキュー補正も可能であり、多相クロックにも対応可能である。さらに、1パケット転送完了後のスキューの微調整が可能であり、従来の上記方式より優れている。
【0043】
【発明の効果】
以上説明したように、ディスクアレイ装置の様な高速なデータ転送が必要な装置に関して、本発明ではクロック並走のデータ転送において、デスキュー調整を行うことで、転送周波数の向上により高速なデータ転送が実現できるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例であるディスクアレイ装置の構成図。
【図2】本発明の一実施例である単相クロック並送型デスキュー回路図。
【図3】本発明の一実施例である受信波形図。
【図4】本発明の一実施例におけるクロックとデータの動作タイミング図。
【図5】本発明の一実施例である単相クロック用デスキュー調整用パターン図。
【図6】本発明の一実施例であるデスキュー調整の制御フローチャート図。
【図7】本発明の一実施例であるデスキュー調整の制御フローチャート図。
【図8】本発明の一実施例であるデスキュー調整の制御フローチャート図。
【図9】本発明の一実施例である2相クロック並送型デスキュー回路図。
【図10】本発明の一実施例における2相クロック用デスキュー調整用パターン図。
【図11】本発明の一実施例であるクロック2サイクル以上のスキュー調整可能なデスキュー回路図。
【符号の説明】
1,1a … データ用入力バッファ
2,2a,2b,22,22a,22b… 可変ディレイ回路
3,3a,3b … カウンタ 兼 レジスタ
4,4a,4b … スキュー補正用ディレイ制御回路
7,7a,7b,8,8a,8b,9,9a,9b,12,12a,12b,13,13a,13b,14,14a,14b,15,15a,16,17 … フリップフロップ
10,10a,10b,11,11a,11b … 排他的論理和回路
21,21a,21b … クロック用入力バッファ
23,23a,23b … レジスタ
30 … 初期デスキュー調整用ディレイ制御回路
31 … デスキュー制御信号
50,50a … データ入力信号
51,51a … 内部データ入力信号
52,52a,52b … データの可変ディレイ回路制御信号
53,53a,53b … データ用ディレイ制御初期設定値ロード信号
54,54a,54b … カウンタ兼レジスタのディクリメント信号
55,55a,55b … カウンタ兼レジスタのインクリメント信号
56,56a,56b … ディレイ挿入後のデータ信号
57,57a,57b … ディレイ調整後の標準+αディレイ付加クロック信号
58,58a,58b … ディレイ調整後の標準クロック信号
59,59a,59b … ディレイ調整後の標準−αディレイ削減クロック信号
60,60a,60b,91 … 57,57a,57bのクロックでラッチされたデータ信号
61,61a,61b,92 … 58,58a,58bのクロックでラッチされたデータ信号
62,62a,62b,93 … 59,59a,59bのクロックでラッチされたデータ信号
63,63a,63b … ディレイ進み検出信号
64,64a,64b … ラッチ後のディレイ遅れ検出信号
65,65a,65b … ディレイ制御回路用の調整データ信号
66,66a,66b … ラッチ後のディレイ進み検出信号
67,67a … ディレイ調整後データ信号
68,68a,68b … ディレイ遅れ検出信号
71,71a,71b … クロック入力信号
72,72a,72b … 内部クロック入力信号
73,73a,73b … ディレイ挿入後のクロック信号
74,74a,74b … クロックの可変ディレイ回路制御信号
81 … ディレイ制御回路用の制御信号
82 … ディレイ制御回路用の内部制御信号
83,84 … クロック用ディレイ初期設定値ロード信号
85,86 … データ用ディレイ制御初期設定値ロード信号
87 … ディレイ制御完了信号
88,89,90 … セレクタ制御信号
94,95,96 … セレクタ出力信号
101 … デスキュー回路
110 … ホストコンピュータ
120 … ハードディスクドライブ
130 … チャネルアダプタボード
131 … チャネル・インタフェース制御LSI
132,142 … ブリッジLSI
133,143 … 制御CPU
134,144 … メモリ
135,136 … ホストコンピュータとチャネルアダプタボード間のインタフェース信号
141 … ディスク・インタフェース制御LSI
145,146 … ハードディスクドライブとディスクアダプタボード間のインタフェース信号
137 … チャネル・インタフェース制御LSIとブリッジLSI間のインタフェース信号
138,148 … ブリッジLSIと制御CPU間のインタフェース信号
139,149 … 制御CPUとメモリ間のインタフェース信号
147 … ディスク・インタフェース制御LSIとブリッジLSI間のインタフェース信号
150 … バックプレーン
160 … スイッチボード
161 … スイッチ制御LSI
170 … キャッシュボード
171 … キャッシュメモリ・インタフェース制御LSI
172 … キャッシュメモリ
173 … キャッシュメモリ・インタフェース制御LSIとキャッシュメモリ間のインタフェース信号
181 … チャネルアダプタボードとスイッチボード間インタフェース用クロック信号
182 … チャネルアダプタボードとスイッチボード間インタフェース用データ信号
183 … ディスクアダプタボードとスイッチボード間インタフェース用クロック信号
184 … ディスクアダプタボードとスイッチボード間インタフェース用データ信号
185 … スイッチボードとキャッシュボード間インタフェース用クロック信号
186 … スイッチボードとキャッシュボード間インタフェース用データ信号
Claims (12)
- ホストCPUとのインタフェースを制御するチャネルアダプタボードと、ディスクドライブとのインタフェースを制御するディスクアダプタボードと、チャネルアダプタボードとディスクアダプタボードとのデータをスイッチング制御するスイッチボードおよび、キャッシュメモリを搭載したメモリボードを有し、前記チャネルアダプタボードと前記スイッチボード、前記ディスクアダプタボードと前記スイッチボードまたは、前記メモリボードと前記スイッチボードの間が、パラレルデータバスとクロックを並送してデータ転送するように接続されており、データ受信側のボードに前記クロックの可変ディレイ回路と前記データバスの各ビット毎に設けられた可変ディレイ回路とを有するデスキュー回路を備えたことを特徴とするディスクアレイ制御装置。
- 前記デスキュー回路は前記データバスの各ビットについて、データを受信するレシーバと最初にデータをラッチするフリップフロップとの間に前記可変ディレイ回路を有することを特徴とする請求項1記載のディスクアレイ制御装置。
- 前記チャネルアダプタボードと前記ディスクアダプタボードと前記スイッチボードと前記キャッシュボードは同一のバックプレーンに実装されていることを特徴とする請求項1記載のディスクアレイ制御装置。
- 複数ビットからなるデータバスの各ビットについて設けられデータを受信する第1のレシーバと、前記第1のレシーバの出力が与えられる第1の可変ディレイ回路と、データと並行して転送されたクロックを受信する第2のレシーバと、前記第2のレシーバの出力が与えられる第2の可変ディレイ回路と、前記第1の可変ディレイ回路の出力をデータとし前記第2の可変ディレイ回路の出力から作られたタイミングでデータをラッチするフリップフロップと、データ転送を実施する前にスキューを補正するための繰り返しパターンを受信するとこれに基づきデータの中間となる前記第1の可変ディレイ回路のディレイ値を求める第1の手段とを備えたことを特徴とするデスキュー回路。
- 前記繰り返しパターンは1クロックの範囲でデータの立ち上がりエッジと立下りエッジを持つものであって、前記第1の手段はデータの立ち上がりエッジと立ち下がりエッジがそれぞれ前記第2の可変ディレイ回路の出力から作られたクロックの立ち上がりエッジと合う前記第1の可変ディレイ回路のディレイ値を求め、これらの中間点のディレイ値を前記第1の可変ディレイ回路に設定することを特徴とする請求項4記載のデスキュー回路。
- 前記第1の手段は前記第2の可変ディレイ回路のディレイ値を前記データバスの複数のデータビットの内最も遅延の大きいデータビットの立下りエッジよりクロックの立ち上がりエッジの遅延が大きいように設定することを特徴とする請求項4記載のデスキュー回路。
- 前記第1の手段は前記第2の可変ディレイ回路のディレイ値を前記データバスの複数のデータビットの内最も遅延の大きいデータビットの立下りエッジよりクロックの立ち上がりエッジの遅延が大きいように設定した後、データビットに関し前記第1の可変ディレイ回路のディレイ値を増加させながらデータビットの立下りのときのディレイ値と立ち上がりのときのディレイ値とをそれぞれ求めることを特徴とする請求項4記載のデスキュー回路。
- 複数ビットからなるデータバスの各ビットについて設けられデータを受信する第1のレシーバと、前記第1のレシーバの出力が与えられる第1の可変ディレイ回路と、データと並行して転送されたクロックを受信する第2のレシーバと、前記第2のレシーバの出力が与えられる第2の可変ディレイ回路と、第2の可変ディレイ回路の出力に第1のディレイを与える第1のディレイ回路と、第2の可変ディレイ回路の出力に第1のディレイより大きいディレイを与える第2のディレイ回路と、前記第1の可変ディレイ回路の出力をデータとし前記第2の可変ディレイ回路の出力のタイミングでデータをラッチする第1のフリップフロップと、前記第1の可変ディレイ回路の出力をデータとし前記第1のディレイ回路の出力のタイミングでデータをラッチする第2のフリップフロップと、前記第1の可変ディレイ回路の出力をデータとし前記第2のディレイ回路の出力のタイミングでデータをラッチする第3のフリップフロップと、前記第1のフリップフロップの出力と前記第2のフリップフロップの出力を排他的論理和演算する第1の排他的論理和回路と、前記第2のフリップフロップの出力と前記第3のフリップフロップの出力を排他的論理和演算する第2の排他的論理和回路と、前記第1又は第2の排他的論理和の出力がハイレベルであるとき前記第1の可変ディレイ回路の設定値を調整する第2の手段とを備えたことを特徴とするデスキュー回路。
- 前記第2の可変ディレイ回路の出力のタイミングと、前記第1のディレイ回路のタイミングと、前記第2のディレイ回路のタイミングは初期調整時にはウィンドウ時間内に入っていることを特徴とする請求項8記載のデスキュー回路。
- 前記第1の可変ディレイ回路の設定値の調整はパケット転送終了を確認してから行われることを特徴とする請求項8記載のデスキュー回路。
- 複数ビットからなるデータバスの各ビットについて設けられデータを受信する第1のレシーバと、前記第1のレシーバの出力が与えられる複数の第1の可変ディレイ回路と、データと並行して転送された互いに位相が異なりサイクルがデータと同じである複数のクロックを受信する複数の第2のレシーバと、前記第2のレシーバの出力がそれぞれ与えられる複数の第2の可変ディレイ回路と、前記第1の可変ディレイ回路の出力をデータとしそれぞれ前記複数の第2の可変ディレイ回路の出力から作られたタイミングでデータをラッチする複数のフリップフロップと、前記複数のフリップフロップの一つの出力を他のフリップフロップをラッチするクロック信号でラッチするフリップフロップと、データ転送を実施する前にスキューを補正するための繰り返しパターンを受信するとこれに基づきデータの中間となる前記複数の第1の可変ディレイ回路のそれぞれのディレイ値を求める第1の手段とを備えたことを特徴とするデスキュー回路。
- 複数ビットからなるデータバスの各ビットについて設けられデータを受信する第1のレシーバと、前記第1のレシーバの出力が与えられる第1の可変ディレイ回路と、データと並行して転送されたクロックを受信する第2のレシーバと、前記第2のレシーバの出力が与えられる第2の可変ディレイ回路と、前記第1の可変ディレイ回路の出力をデータとし前記第2の可変ディレイ回路の出力から作られたタイミングでデータをラッチする第1のフリップフロップと、前記第1のフリップフロップに直列に接続され前記タイミングと同一のタイミングで前段のフリップフロップの出力をラッチする少なくとも1段の第2のフリップフロップと、前記第1、第2のフリップフロップの出力の内1つを選択するセレクタと、前記データ転送を実施する前にスキューを補正するための繰り返しパターンを受信するとこれに基づきデータの中間となる前記第1の可変ディレイ回路のディレイ値を求める第1の手段とを備えたことを特徴とするデスキュー回路。
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